KR100522902B1

KR100522902B1 - 개선된다이내믹액세스메모리이퀄라이저회로및그개선방법

Info

Publication number: KR100522902B1
Application number: KR1019980023803A
Authority: KR
Inventors: 하인츠 회닉슈미트
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1997-06-30
Filing date: 1998-06-24
Publication date: 2006-04-21
Also published as: DE69828547D1; US5875138A; JPH1187642A; KR19990007263A; JP4376983B2; EP0889480A2; TW385443B; EP0889480B1; EP0889480A3; DE69828547T2

Abstract

DRAM 회로의 비트 라인 쌍을 프리차지하기 위한 이퀄라이저 회로. 이퀄라이저 회로는 비트 라인 쌍에 대해 비스듬한 각도로 배향되는 실질적으로 T형인 폴리실리콘 게이트 부분을 포함한다. 상기 각도는 90°의 정수배가 아닌 각도이다. 실질적으로 T형인 폴리실리콘 게이트 부분은 이퀄라이저 회로의 제 1 스위치의 게이트를 구현하기 위한 제 1 폴리실리콘 영역을 포함한다. 제 1 스위치는 비트 라인 쌍의 제 1 비트 라인 및 제 2 비트 라인에 연결된다. 실질적으로 T형인 폴리실리콘 게이트 부분은 또한 이퀄라이저 회로의 제 2 스위치의 게이트를 구현하기 위한 제 2 폴리실리콘 영역을 포함한다. 제 2 스위치는 비트 라인 쌍의 제 1 비트 라인 및 프리차지 전압원에 연결된다. 실질적으로 T형인 폴리실리콘 게이트 부분은 이퀄라이저 회로의 제 3 스위치의 게이트를 구현하기 위한 제 3 폴리실리콘 영역을 더 포함한다. 제 3 스위치는 비트 라인 쌍의 제 2 비트 라인 및 프리차지 전압원에 연결된다.

Description

개선된 다이내믹 액세스 메모리 이퀄라이저 회로 및 그 개선 방법{IMPROVED DYNAMIC ACCESS MEMORY EQUALIZER CIRCUITS AND METHODS THEREFOR}

본 발명은 다이내믹 랜덤 액세스 메모리(DRAM) 회로 특히, DRAM 회로내의 이퀄라이저 회로에 관한 것이다.

DRAM 회로는 공지된 것이다. DRAM 회로에는 수백만, 수십 억 개의 메모리 셀이 있다. 메모리 셀은 보통 다수의 메모리 어레이로 그룹 지어져 있으며, 그 각각은 DRAM 회로의 전체 메모리 셀의 부분 집합을 포함하고 있다. 한 예로, 256 메가비트 DRAM 셀은 256개 까지의 어레이를 가질 수 있으며, 각 어레이는 대략 1 메가 비트의 DRAM 셀을 포함할 수 있다. 어레이들은 행과 열로 예를 들어 32×8과 같이 배열될 수 있다.

또한 각 어레이의 메모리 셀들도 액세스를 용이하게 하기 위해 행과 열로 배열되어 있다. 다음, 각 메모리 셀로부터의 판독 및/또는 각 메모리 셀로의 기록을 위해 다수의 비트 라인과 다수의 워드 라인이 사용된다. 비록 비트 라인들은 수직 방향으로도 또는 수평 방향으로도 배치될 수 있지만, 설명의 편의상 비트 라인들은 수직 방향으로 배치되어 있는 것으로 생각하고 워드 라인 들은 비트 라인들에 직교하여 배치되어 있다고 생각할 수 있다.

메모리 셀의 하나의 열은 보통 한 쌍의 비트 라인에 연결되어 있다. DRAM의 액티브 사이클 동안, 정보는 비트 라인을 통해 셀에 기록 또는 셀로부터 판독될 수 있다. 비트 라인들은 보통 상보적이어서, 판독 또는 기록을 하는 동안 한 비트 라인은 로우(low) 상태이고 다른 비트 라인은 하이(high) 상태이다. 한 예로, DRAM이 3V에서 동작한다면 주어진 액티브 사이클 동안 비트 라인들의 전압은 보통 0V와 3V이다.

인액티브 사이클 동안, 비트 라인들은 다음 액티브 사이클에 대한 준비로서 프리차지(precharge) 된다. 프리차지는 비트 라인 쌍의 전위를 예정된 전위 레벨로 이퀄라이징(equalize)하는데, 보통 "하이" 전위 레벨의 약 1/2이다. 앞서의 예를 사용하면, 비트 라인 쌍의 전압은 다음 액티브 사이클에 대한 준비로 예를 들어 1.5V로 프리차지 될 수 있다.

설명을 용이하게 하기 위해, 도 1은 비트 라인을 프리차지하기 위해 사용되는 예시적인 선행 기술상의 이퀄라이저 회로를 도시하고 있다. 도시된 바와 같이, 회로는 어레이(104)로부터의 비트 라인들(102a, 102b)에 연결되어 있다. 이미 언급한, 비트 라인(102a, 102b)은 상보적이다. 인액티브 사이클 동안, 전도체(106)상의 신호 EQ가 스위치(108)(보통 n-FET 디바이스임)를 턴 온 시켜 비트 라인들(102a, 102b)을 함께 단락 시켜 그들의 전위를 실질적으로 이퀄라이징시킨다. 동일한 신호 EQ는 또한 보통 비트 라인(102a)에 연결된 n-FET 디바이스인 스위치(110)를 턴 온 시켜 비트 라인(102a)에 프리차지 전위 레벨 VBLEQ를 공급한다. 동일한 신호 EQ는 또한 보통 비트 라인(102b)에 연결된 n-FET 디바이스인 스위치(112)를 턴 온 시켜 비트 라인(102b)에 프리차지 전위 레벨 VBLEQ를 공급한다. 이들 세 스위치(108, 110, 112) 모두를 동시에 턴 온 시킴에 의해, 비트 라인들(102a, 102b) 상의 전위는 DRAM 인액티브 사이클 동안 이퀄라이징되고 프리차지 전위 레벨 VBLEQ로 프리차지 된다. 세 스위치(108, 110, 112) 모두가 비트 라인의 이퀄라이징에 참여하기 때문에, 본 명세서에서는 세 세트의 이퀄라이징 스위치로 불린다.

프리차지 전위 레벨 VBLEQ는 선택 전류 제한 스위치(114)를 통해 상기한 스위치(110, 112)에 공급된다. 스위치(114)는 보통 게이트와 소스가 서로 연결된 n-FET 공핍 디바이스이다. 따라서, 스위치(114)는 정상적으로는 "온"되어 있고 VBLEQ는 항상 스위치(110, 112)에 공급된다(상기한 바 대로, 비트 라인들 자신은 스위치(110, 112)가 턴 온 될 때까지는 VBLEQ를 공급 받지 않는다). 만약 한 열의 셀에 결함이 있다면(예를 들어, 비트 라인(102a) 또는 비트 라인(102b)이 접지로 단락된 경우), 스위치(114)는 그 결함이 VBLEQ의 전위 레벨을 과도하게 강하시켜 전체 DRAM을 사용할 수 없게 되는 것을 방지한다. 다음, 결함 있는 열의 셀은 표준 교체 기술을 사용하여 리던던트 열(redundant column)의 셀로 교체될 수 있다.

도 2는 비트 라인(102a, 102b)을 포함하는, 도 1의 이퀄라이저 회로(100)의 배치도이다. 도 2에는 금속층, 폴리실리콘층, 및 액티브 층의 세 층이 도시되어 있다. 금속층은 비트 라인들과 몇몇 상호연결들을 구현하기 위해 사용된다. 금속층은 폴리실리콘층 위에 놓여져 있으며, 유전체층에 의해 폴리실리콘층으로부터 절연되어 있다. 폴리실리콘층은 스위치의 게이트를 구현하고 몇몇 스위치 사이에 전도를 제공하기 위해 사용된다. 어떤 곳에서는 폴리실리콘층이 아래에 놓인 액티브층에 겹쳐져서 n-FET 스위치를 형성하고 있다. 도 2의 디바이스들의 기능은 하기의 설명에서 더 상세히 설명된다.

도 1의 신호 EQ는 금속 라인(200) 상에 제공된다. 신호 EQ는 접점(202)을 통해 폴리실리콘 전도체(204)에도 제공된다. 폴리실리콘 전도체(204)는 폴리실리콘 전도체(204)가 아래에 놓인 액티브층(206)의 위에 놓여진 곳에 형성되는 스위치들에 게이트를 제공한다. 폴리실리콘 전도체(204)가 여러 곳에 있는 액티브층(206)의 위에 놓여 있기 때문에 다수의 스위치가 형성된다.

도 1의 스위치(108)는 폴리실리콘 영역(204a)이 액티브 영역(206a, 206b)과 겹쳐져 있는 곳에 형성된다. 도 2에 도시된 바와 같이, 폴리실리콘 영역(204a)은 T자 모양의 폴리실리콘 게이트 부분(204TA)의 수직 부분에 배치되어 있다. 도 1의 스위치(110)는 폴리실리콘 영역(204b)이 액티브 영역(206c, 206d)과 겹쳐져 있는 곳에 형성된다. 도 2에 도시된 바와 같이, 폴리실리콘 영역(204b)은 T자 모양의 폴리실리콘 게이트 부분(204TA)의 수평 부분에 배치되어 있다. 도 1의 스위치(112)는 폴리실리콘 영역(204c)이 액티브 영역(206e, 206f)과 겹쳐져 있는 곳에 형성된다. 도 2에 도시된 바와 같이, 폴리실리콘 영역(204c)은 T자 모양의 폴리실리콘 게이트 부분(204TA)의 수평 부분에 배치되어 있다. 폴리실리콘 전도체(204)의 폴리실리콘 영역(204a, 204b, 204c) 스위치(108, 110, 112)를 형성하는 T자 모양의 폴리실리콘 게이트 부분(204TA)을 구성한다. 편의상, 이 폴리실리콘 전도체는 본 명세서에서 T형 폴리실리콘 게이트 부분(204TA)이라 부르기로 한다(이것을 인접한 비트 라인 쌍의 T형 폴리실리콘 게이트 부분(204TB)과 구별하기 위함).

스위치(108)의 액티브 영역(206a)은 접점(220)을 통해 비트 라인(102a)에 연결되어 있다. 스위치(108)의 액티브 영역(206b)은 접점(222)을 통해 비트 라인(102b)에 연결되어 있다. EQ 신호가 폴리실리콘 전도체(204) 상에(그리고 따라서 폴리실리콘 영역(204a) 상에) 존재하면, 전도성 채널이 스위치(108)의 액티브 영역(206a, 206b) 사이에 형성되어 도 1에서 설명된 것과 같은 식으로 비트 라인(102a)과 비트 라인(102b)을 서로 단락시킨다.

EQ 신호가 폴리실리콘 전도체(204) 상에 존재하면, 동일한 신호가 폴리실리콘 영역(204b) 상에도 존재하게 되어, 전도성 채널이 액티브 영역(206c, 206d) 사이에 형성되고 스위치 (110)가 턴 온 된다. 마찬가지로, EQ 신호가 폴리실리콘 전도체(204) 상에 존재하면, 동일한 신호가 폴리실리콘 영역(204c) 상에도 존재하게 되어, 전도성 채널이 액티브 영역(206e, 206f) 사이에 형성되고 스위치 (112)가 턴 온 된다.

동일한 액티브 영역 층에 있는 액티브 영역(206e)과 액티브 영역(206d)은 상호연결되어 있다. 이 상호연결은 도 1의 연결기(120) 즉, 스위치(110, 112)를 (스위치(114)를 경유하여) VBLEQ에 연결하는 연결기를 나타낸다. 도 2에서, 이 상호연결은 스위치(114)의 액티브 영역(206g)에 연결되어 있다. 폴리실리콘 라인(230)의 폴리실리콘 게이트 영역(230a)은 스위치(114)용 게이트로 사용된다. 이 폴리실리콘층(230)은 또한 접점(234)을 통해 금속 라인(232)과 연결되어 있으며, 금속 라인은 이어서 접점(236a, 236b)을 통해 액티브 영역들(206d, 206e)의 상호연결과 연결되어 있다. 따라서 금속 라인(232)은 도 1에 도시된 방식으로 스위치(114)의 게이트를 소스에 연결시킨다. 보통, 이 소스-게이트 연결은 스위치(114)가 온이 되어 있도록, 즉 스위치(114)의 액티브 영역(206g)과 액티브 영역(206h) 사이에 전도성 채널이 존재하도록 한다.

액티브 영역(206h)은 액티브 영역 내에서 VBLEQ 신호를 운반하는 금속(240)에 연결되어 있다. 따라서 VBLEQ 신호는 스위치(114)를 통해 금속(204)으로부터 스위치(110)와 스위치(112)로 공급된다. 당업자는 도 1과 도2의 구성요소들간의 대응관계를 쉽게 이해할 것이다.

도 2에서, 이퀄라이저 회로를 구현하기 위해 필요한 영역은 대략 화살표 X와 Y에 의해 도시된 영역의 내에 한정된다. 예를 들어, 전형적인 256 메가 비트 DRAM에는 각 어레이에 4000 비트 라인 쌍까지 존재할 수 있다. 이퀄라이저 회로를 구현하기 위한 영역을 최소화하기 위해, 과거에는 설계자들이 비트 라인 쌍을 삽입하였었다. 삽입에 의해, 홀수 번째 비트 라인 쌍은 예를 들어 어레이의 상단에 제공된 이퀄라이저 회로와 균등하게 될 수 있고, 짝수 번째 비트 라인 쌍은 예를 들어 어레이의 하단에 제공된 이퀄라이저 회로와 균등하게 될 수 있다.

도 3은 이 삽입 개념을 설명하기 위해 가상 어레이(300)를 도시하고 있다. 어레이(300)에서, 홀수 번째 비트 라인 쌍(301, 303)은 상단(320)에서 연장되어 나와 이퀄라이저 스트립(326) 내에 제공된 이퀄라이저 회로(322, 324)에 의해 이퀄라이징 된다. 마찬가지로, 짝수 번째 비트 라인 쌍(302, 304)은 하단(350)에서 연장되어 나와 이퀄라이저 스트립(356) 내에 제공된 이퀄라이저 회로(352, 354)에 의해 이퀄라이징 된다. 모든 비트 라인들이 단지 어레이(300)의 한쪽 단(320, 350)에서 연장되어 나오는 경우보다, 비트 라인 쌍들을 삽입함에 의해 이퀄라이저 스트립들 내에 예를 들어 이퀄라이저 회로(322, 324, 352, 또는 34)와 같은 이퀄라이저 회로들을 구현한 면적이 더 커지게 된다.

다시 도 2를 보면, 이퀄라이저 회로의 X의 치수는 보통 어레이 내에 메모리 셀들을 제조하는데 적용되는 설계 규칙상의 치수로 미리 정해진다. 따라서, 어레이에 대한 설계 규칙이 변경되면, 비트 라인들은 더 가까이 위치되어 이퀄라이저 회로를 구현하기 위해 이용 가능한 면적이 감소하게 된다. 일 예로, 예를 들어 1 기가 비트 DRAM 회로의 경우에 어레이 내의 설계 규칙이 0.25미크론에서 0.175미크론으로 변경되면, 각 이퀄라이저 회로를 구현하는데 이용 가능한 X의 치수가 단지 예를 들어 0.5미크론으로 감소될 수 있다.

비록, 어레이 내의 설계 규칙이 줄어들 수도 있지만, 또한 포토리소그래피와 설계상의 제한으로 인해 설계자는 이퀄라이저 회로의 구현 시에 일관되게 적극적인 즉, 작은 설계 규칙을 사용할 수 없게 된다. 이는 부분적으로는 어레이 내의 메모리 셀들이 매우 규칙적이고 반복적이어서 어레이 밖의 메모리 셀들보다 더 작은 설계 규칙에 적합하기 때문이다.

예상될 수 있는 바대로, 어레이 내부에 적용된 설계 규칙과 어레이 외부에 적용된 설계 규칙 사이의 차이는 설계상의 곤란을 야기한다. 어레이 내부의 설계 규칙이 줄어들어 어레이 외부에 적용된 설계 규칙보다 실질적으로 더 작은 경우를 생각해 보라. 인접 비트 라인 쌍 ,예를 들어, 도 3의 비트 라인 쌍(301, 303) 사이의 거리가 줄어들기 때문에, 어레이 외부에 이퀄라이저 회로를 구현하는데 더 작은 면적이 필요하다(본 명세서에서 사용되는 용어 "인접 비트 라인 쌍"은 어레이의 일 측면에서 서로 인접하는 비트 라인 쌍을 가리킨다). 개선된 이퀄라이저 회로 설계가 나타나지 않는 이상, 예를 들어 인접 이퀄라이저 회로들의 T형 폴리실리콘 게이트 부분들(예를 들어, 도 2의 T형 폴리실리콘 게이트 부분들(204TA, 204TB))을 이퀄라이저 스트립의 한 행을 따라 서로 인접하게 배치하는 것은 불가능할 것인 바, 이는 그러한 배치를 하기에는 인접 비트 라인 쌍 간의 간격이 너무 좁은 것일 수 있기 때문이다.

상기의 관점에서, 이퀄라이저 회로를 구현하는데 필요한 영역을 감소시키는 개선된 이퀄라이저 회로와 그 방법이 요구되며, 이것이 본 발명이 이루고자 하는 기술적 과제이다.

본 발명은, 일 실시예에서는, DRAM 회로의 한 쌍의 비트 라인을 프리차지하기 위한 이퀄라이저 회로에 관한 것이다. 이퀄라이저 회로는 한 쌍의 비트 라인에 대해 비스듬한 각도로 배향되는 실질적으로 T형인 폴리실리콘 게이트 부분을 포함한다. 이 각도는 90°의 정수 배는 아니다. 실질적으로 T형인 폴리실리콘 게이트 부분은 이퀄라이저 회로의 제 1 스위치의 게이트를 구현하기 위한 제 1 폴리실리콘 영역을 포함한다. 제 1 스위치는 한 쌍의 비트 라인의 제 1 비트 라인과 제 2 비트 라인에 연결된다.

실질적으로 T형인 폴리실리콘 게이트 부분은 또한 이퀄라이저 회로의 제 2 스위치의 게이트를 구현하기 위한 제 2 폴리실리콘 영역도 포함한다. 제 2 스위치는 상기 비트 라인 쌍의 제 1 비트 라인과 프리차지 전압원에 연결된다. 실질적으로 T형인 폴리실리콘 게이트 부분은 이퀄라이저 회로의 제 3 스위치의 게이트를 구현하기 위한 제 3 폴리실리콘 영역을 더 포함한다. 제 3 스위치는 상기 비트 쌍의 제 2 비트 라인과 상기 프리차지 전압원에 연결된다.

다른 실시예에서, 본 발명은 하나의 메모리 셀 어레이를 포함하는 DRAM 회로에 관련된다. 상기 어레이의 메모리 셀들은 행들과 열들로 배열된다. 어레이는 그 어레이의 제 1 단부에 인접한 제 1 이퀄라이저 영역을 가진다. DRAM 회로는 메모리 셀들의 제 1 열에 연결된 제 1 비트 라인 쌍을 포함한다. 제 1 비트 라인 쌍은 제 1 이퀄라이저 영역으로 연장된다.

DRAM 회로는 또한 제 1 비트 라인 쌍을 대략 예정된 프리차지 전위 레벨로 프리차지하기 위하여 제 1 이퀄라이저 영역에 배치된 제 1 이퀄라이저 회로를 포함한다. 제 1 이퀄라이저 회로는 제 1 폴리실리콘 영역, 제 2 폴리실리콘 영역, 및 제 3 폴리실리콘 영역을 가지는 실질적으로 T형인 제 1 폴리실리콘 게이트 부분을 포함한다. T형 제 1 폴리실리콘 게이트 부분은 제 1 비트 라인 쌍에 대해 제 1 각도로 배향된다. 제 1 각도는 90°의 정수배가 아닌 각도이다.

제 1 이퀄라이저 회로는 또한 제 1 비트 라인 쌍의 제 1 비트 라인과 제 2 비트 라인에 연결된 제 1 스위치를 포함한다. 제 1 폴리실리콘 영역은 제 1 스위치의 게이트를 나타내는데, 이는 제 1 폴리실리콘 영역에 공급된 제 1 신호에 의해 활성화되면 제 1 비트 라인 쌍의 전위 레벨을 실질적으로 이퀄라이징시킨다. 제 1 이퀄라이저 회로는 또한 제 1 비트 라인 쌍의 제 1 비트 라인과 프리차지 전압원에 연결되는 제 2 스위치를 포함한다. 프리차지 전압원은 예정된 프리차지 전위 레벨을 공급한다. 제 2 폴리실리콘 영역은 제 2 스위치의 게이트를 나타내는데, 이는 제 2 폴리실리콘 영역에 공급된 제 1 신호에 의해 활성화되면 제 1 비트 라인을 대략 예정된 프리차지 전위 레벨로 프리차지 한다.

제 1 이퀄라이저 회로는 제 1 비트 라인 쌍의 제 2 비트 라인과 프리차지 전압원에 연결되는 제 3 스위치를 더 포함한다. 제 3 폴리실리콘 영역은 제 3 스위치의 게이트를 나타낸다. 제 3 스위치는 제 3 폴리실리콘 영역에 공급되는 제 1 신호에 의해 활성화되면 제 2 비트 라인을 대략 예정된 프리차지 전위 레벨로 프리차지 한다.

본 발명의 이들 및 다른 특징들은 첨부 도면과 함께 하기의 발명의 상세한 설명에서 더 자세히 설명된다.

하기의 설명에서는 본 발명의 완전한 이해를 제공하기 위해 다수의 구체적인 세부사항들이 제시되었다. 그러나, 당업자에게는 명백하겠지만, 본 발명은 이들 구체적인 세부사항들의 일부 또는 전부가 없이도 실행될 수 있다. 한편, 본 발명을 불필요하게 모호하게 하지 않기 위해 공지의 공정 단계들 및/또는 구조들은 상세히 설명되지 않았다.

본 발명의 일 실시예에 따르면, 구현하는데 필요한 영역이 감소된 개선된 이퀄라이저 회로 설계가 제공된다. 이퀄라이저 회로는 예를 들어 DRAM과 동기식DRAM(SDRAM)을 포함하는 메모리 집적회로(IC)와 같은 IC에서 사용된다. 이 설계에 따르면, 인접 비트 라인 쌍의 인접 이퀄라이저 회로의 T형 폴리실리콘 게이트 부분들은 비트 라인 쌍에 대해 90°의 정수배가 아닌 각도로 회전되며, 서로 연결되어 두 개의 인접 이퀄라이저 회로에 대한 단일 폴리실리콘 게이트 전도체를 형성한다. 두 개의 인접 T형 폴리실리콘 게이트 부분을 동시에 회전시키고 연결하여 단일 폴리실리콘 게이트 전도체를 형성함에 의해, 비록 이퀄라이저 회로의 구현에 이용 가능한 면적이 줄어들었더라도 두 개의 인접 비트 라인 쌍에 대해 이퀄라이저 회로를 제공하는 것이 가능해 진다.

일 실시예에서, 인접 T형 폴리실리콘 게이트 부분은 좌측 T형 폴리실리콘 게이트 부분은 비트 라인 쌍에 대해 시계 방향으로 약 45°회전되고, 우측 T형 폴리실리콘 게이트 부분은 상기 비트 라인 쌍에 대해 반 시계 방향으로 약 45°회전되도록 회전된다. 이 방식으로, M형 폴리실리콘 게이트가 형성되는데, 이는 개략적으로 서로 연결된 두 개의 T형 폴리실리콘 게이트 부분으로 구성되며, 두 개의 인접 비트 라인 쌍을 위한 두 세트의 이퀄라이저 회로(각 세트 당 3개의 메인 스위치와 하나의 선택적 전류 제한 스위치가 있음)에 대한 게이트를 제공한다.

대안적으로는, 적어도 하나의 인접 T형 폴리실리콘 게이트 부분이 90°의 정수배가 아닌 각도로 회전된다. 일 실시예에서는, 그 각도는 약 45°이다. 예를 들어, 좌측 T형 폴리실리콘 게이트 부분이 비트 라인 쌍에 대해 시계 방향으로 약 45°의 방향으로 회전되거나, 우측 T형 폴리실리콘 게이트 부분이 비트 라인 쌍에 대해 반 시계 방향으로 약 45°의 방향으로 회전된다.

도 4는 이 실시예를 도시하고 있는데, 좌측 T형 폴리실리콘 게이트 부분(402)은 수직 축으로부터 시계 방향으로 약 45°회전되어 있으며, 우측 T형 폴리실리콘 게이트 부분(402)은 수직 축으로부터 반 시계 방향으로 약 45°회전되어 있다. (두개의 인접 비트 라인 쌍과 관련된) 이들 두 개의 인접 T형 폴리실리콘 게이트 부분들이 연결되어(도시된 바와 같이 점(406)에서) M형 폴리실리콘 게이트 부분을 형성할 수 있다는 것에 주목하라. 이 M형 폴리실리콘 게이트 부분으로부터, 두 개의 인접 이퀄라이저 회로의 두 세트의 이퀄라이징 스위치에 대한 게이트들이 형성된다.

비교와 대조를 위해, 도 5는 도 2의 선행 기술상의 인접 T형 폴리실리콘 게이트 부분들(204TA, 204TB)을 도시하고 있는데, 인접 T형 폴리실리콘 게이트 부분들은 비트 라인 쌍에 수직으로 서로 나란히 배치되어 있다. 기준의 편의상, 본 명세서에서는, T형 폴리실리콘 게이트 부분은 그 수평 막대가 아니라 수직 막대에 의해 배향되는 것으로 간주되도록 약속하기로 한다. 따라서, 우측이 올라간 T형 폴리실리콘 게이트 부분은 수직으로 배향되었다고 간주된다. 이 약속을 사용하면, 선행 기술상의 T형 폴리실리콘 게이트 부분은 비트 라인들에 평행하게 배향된 것으로 간주된다.

본 발명의 특징들과 장점들은 도 6을 참조하면 더 완전히 이해될 수 있을 것이다. 도 6에서는, 본 명세서에서 제시된 본 발명의 이퀄라이저 회로에 따라 구현된, 도 1의 이퀄라이저 회로의 배치도가 도시되어 있다. 도 6에서, 폴리실리콘 라인(604)은 상기의 M형 폴리실리콘 게이트 부분을 형성하도록 모양지어져 있는데, 좌측 T형 폴리실리콘 게이트 부분(604TA)과 우측 T형 폴리실리콘 게이트 부분(604TB)이 도시되어 있다.

금속 전도체(102a, 102b)는 하나의 비트 라인 쌍의 비트 라인들을 구현하며, 금속 전도체(612a, 612b)는 인접 비트 라인 쌍의 비트 라인들을 구현한다. 비트 라인 접점(614a)을 통해, 비트 라인(102a)은 스위치(112)의 아래에 놓인 액티브 영역(616a) 및 스위치(108)의 아래에 놓인 액티브 영역(616b)에 접촉된다(액티브 영역(616)은 연속적인 층임). 비트 라인 접점(614b)을 통해, 비트 라인(102b)은 스위치(110)의 아래에 놓인 액티브 영역(616c) 및 스위치(108)의 아래에 놓인 액티브 영역(616d)에 접촉된다.

액티브 영역(616e)은 액티브 영역(616a) 및 액티브 영역(616e)과 액티브 영역(616a) 사이에 배치된 T형 폴리실리콘 게이트 부분(604TA)의 폴리실리콘 재료와 함께 완전한 스위치(112)를 형성한다. 마찬가지로, 액티브 영역(616f)은 액티브 영역(616c) 및 액티브 영역(616f)과 액티브 영역(616c) 사이에 배치된 T형 폴리실리콘 게이트 부분(604TA)의 폴리실리콘 재료와 함께 완전한 스위치(110)를 형성한다. 액티브 영역(616b)은 액티브 영역(616d) 및 액티브 영역(616b)과 액티브 영역(616d) 사이에 배치된 T형 폴리실리콘 게이트 부분(604TA)의 폴리실리콘 재료와 함께 완전한 스위치(108)를 형성한다.

스위치(112)의 액티브 영역(616e)은 연속적인 액티브 영역 층을 통해 스위치(110)의 액티브 영역(616f)과 연결된다. 나아가, 이들 액티브 영역들(616e, 616f)은 연속적인 액티브 영역 층을 통해 스위치(114)의 액티브 영역(616g)과 연결된다. VBLEQ 신호는 금속 라인(630)에 제공되는데, 이는 접점(632)을 통해 스위치(114)의 액티브 영역(616h)에 연결되어 있다. 액티브 영역들(616g, 616h)의 사이에서 그 위에 배치된 폴리실리콘 게이트(634)가 스위치(114)를 완성한다. 도 1에 도시된 방식으로 스위치(114)의 게이트를 그 소스에 연결하기 위해, 폴리실리콘 게이트(634)는 접점(636)에 연결되고, 접점은 다시 금속 라인(637)에 연결된다. 금속 라인(637)은 폴리실리콘 게이트(634)를 접점(638)을 통해 스위치(114)의 아래에 있는 액티브 영역(616g)에 연결하여, 스위치(114)의 게이트-소스 연결을 완성시킨다. 이 스위치(114)는 또한 인접 비트 라인 쌍(612a, 612b)을 위해 제공된 이퀄라이저 회로(이 인접 이퀄라이저 회로는 설명된 이퀄라이저 회로와 유사하므로 여기서는 간결성을 위해 반복하지 않음)에 의해서도 분배된다는 것을 이해해야 한다.

신호 EQ가 금속(620)상에 제공되면, 폴리실리콘 라인(604) 또한 접점(622)을 통해 이 EQ 신호를 수신한다. T형 폴리실리콘 게이트 부분(604TA)에 인가된 EQ 신호는 스위치(108)를 턴 온 시켜, 비트 라인(102a)과 비트 라인(102b)을 연결한다. 이는 도 1을 참조하여 설명된 방식으로 비트 라인(102a)과 비트 라인(102b)을 이퀄라이징시킨다. 신호 EQ는 또한 스위치(110, 112)를 턴 온 시켜 (선택 전류 제한 스위치(114)를 통해) 비트 라인들(102a, 102b)을 VBLEQ에 연결시킨다. 따라서, 프리차지 전위 레벨 VBLEQ가 도 1과 관련해 설명된 방식으로 비트 라인들에 제공된다. 인접 비트 라인 쌍의 인접 비트 라인들(612a, 612b)에 관련된 이퀄라이저 회로의 동작은 이와 유사하므로, 간결성을 위해 여기서는 논의하지 않기로 한다.

인접 비트 라인 쌍을 위한 이퀄라이징 스위치의 게이트를 구현하기 위해 T형 폴리실리콘 게이트 부분들을 회전시켜 M형 폴리실리콘 게이트 부분을 형성하는 것은 많은 장점을 가진다. 예를 들어, T형 폴리실리콘 게이트 부분들을 회전시킴에 의해 두 개의 인접 비트 라인 쌍(예를 들어, 도 6의 비트 라인 쌍(102a/102b), (612a/612b))을 위한 이퀄라이저 회로 쌍이 감소된 X 치수를 갖는 이용 가능한 이퀄라이저 회로 구현 면적 내에 구현될 수 있게 된다. 이용 가능한 이퀄라이저 회로 구현 면적의 X 치수는 감소되었는 바, 이는 상기 설명된 바와 같이, 셀들과 비트 라인들을 어레이 내에 구현하기 위해 적용되는 설계 규칙이 줄어들면 비트 라인들 사이의 거리가 줄어들기 때문이다. 이런 경우에는 예를 들어, 두 개의 비트 라인 접점과 각 이퀄라이저 회로의 메인 이퀄라이징 스위치를 나란히 배치하기 위해서는 X 방향으로 공간이 부족할 수 있다. 도 2에서, 이들 비트 라인 접점들은 비트 라인 접점(220, 222)으로, 메인 이퀄라이징 스위치는 이퀄라이징 스위치(108)로 도시되어 있다.

인접 비트 라인 쌍들의 인접 비트 라인 회로들을 Y 방향으로 오프셋(offset) 시키는 것은 각 이퀄라이저 회로를 구현하는데 약간의 공간을 더 제공할 수도 있다. 그러나, 이 기술은 또한 예를 들어, 이퀄라이저 스트립의 Y 치수의 증가 같은 많은 문제점 또한 가지고 있다. 인접 비트 라인 쌍들의 인접 비트 라인 회로들을 Y 방향으로 오프셋(offset) 시키는 것은 또한 센스 증폭기에 불균등한 길이, 커패시턴스, 및 저항을 제공하여, 센스 증폭기를 최적으로 구현하는 것을 어렵게 만든다.

더 중요한 것은, M형 폴리실리콘 게이트 부분을 사용하는 것도 이퀄라이저 회로들의 Y 치수가 감소되게 할 수 있다는 것이다. 회전된 T형 폴리실리콘 게이트 부분들을 구현하는데는 높이가 더 필요하다고 생각할 것이므로 이는 놀라운 것이다. 그러나, 인접 T형 폴리실리콘 게이트 부분들의 회전은 이퀄라이저 회로의 다른 디바이스들(예를 들어, 스위치(114), 여러 가지 접점들과 연결기 등)이 더 효과적으로 구현되게 함으로써 이퀄라이저 회로의 Y 치수의 놀라운 감소에 기여하게 한다. 일 예로, 일 실시예에서는 본 발명이 Y 치수를 약 2.8미크론(도 2의 선행 기술상의 약 4미크론에 대해)으로 감소시킨다고 알려졌다. DRAM이 행과 열로 배열된 다수의 어레이들로 구성되므로, 이퀄라이저 회로의 Y 치수를 감소시키는 능력은 매우 유리한데, 이는 이로 인해 어레이의 상단과 하단에 이퀄라이저 스트립들을 구현하는데 필요한 면적의 감소가 용이해지기 때문이다. 당업자에게는 이해 되겠지만, 이러한 감소는 더 작은 DRAM 칩 크기를 가져오고, 이는 설계의 융통성을 증가시키고 가격의 감소를 가져온다.

상기의 오프셋 접근법(즉, 이퀄라이저 회로를 구현하기 위해 더 많은 공간을 확보하는 방법의 대안적 방법)과는 대조적으로, 두 개의 회전된 T형 폴리실리콘 게이트 부분들(예를 들어, 도 6의 T형 폴리실리콘 게이트 부분들(604TA, 604TB))은 인접 비트 라인 쌍들 사이에서 실질적으로 동일한 이퀄라이징 스위치들의 구현을 용이하게 한다. 이퀄라이저 회로들의 개개의 스위치들이 인접 비트 라인 쌍들에 걸쳐 실질적으로 동일하다면, 그들의 저항과 커패시턴스도 실질적으로 동일하며, 이는 센스 증폭기의 설계를 효과적으로 만든다.

또 다른 장점으로서, 어떤 오프셋도 포함되지 않기 때문에 인접 비트 라인 쌍의 길이( 및 따라서 커패시턴스와 저항) 또한 실질적으로 동일하다. 이퀄라이저 회로들의 개개의 스위치들뿐 아니라 인접 비트 라인 쌍도 인접 비트 라인 쌍에 걸쳐 실질적으로 동일하기 때문에, 단일 최적 센스 증폭기를 설계하고 이에 의해 각 비트 라인 쌍에 대해 최적의 감지 전략을 구현하는 것이 가능하게 된다. 현대의 DRAM에서의 메모리 셀들이 매우 작은 전하를 저장(예를 들어, 32×10^-15 패럿 만큼 낮은)하고 센스 증폭기가 비트 라인 전위의 매우 작은 변화를 정확히 감지(예를 들어, 약 0.10V 만큼 낮은)한다는 관점에서 이 능력은 중요하다.

이상에서는 본 발명의 몇몇 실시예에 따라 본 발명이 설명되었지만, 본 발명의 범위 내에는 그 대체물, 치환물, 균등물도 존재한다. 따라서, 하기에 첨부된 청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 그러한 모든 대체물, 치환물, 균등물로도 해석되어야 할 것이다.

본 발명에 따라, T형 폴리실리콘 게이트 부분들을 회전시킴에 의해 두 인접 비트 라인 쌍을 위한 이퀄라이저 회로들이 X, Y 치수가 감소된, 즉 더 작은 면적 내에서 구현될 수 있게 된다. 또한 실질적으로 동일한 이퀄라이징 스위치의 설계를 용이하게 하므로 효과적인 센스 증폭기의 설계를 가능하게 한다.

본 발명의 첨부도면의 도에서 발명의 제한이 아니라 발명의 예시로서 도시되며, 동일한 참조 번호는 유사한 요소를 나타낸다.

도 1은 예시적인 선행 기술상의 이퀄라이저 회로에 관한 도.

도 2는 도 1의 이퀄라이저 회로의 배치도.

도 3은 삽입 개념을 설명하기 위한 가상 메모리 어레이에 관한 도.

도 4는 본 발명의 일 실시예에 따른, 두 인접 이퀄라이저 회로들의 게이트들을 구현하기 위한 M형 폴리실리콘 게이트 부분에 관한 도.

도 5는 비교 및 대조를 위한, 도 2의 선행 기술상의 이퀄라이저 회로의 인접 T형 폴리실리콘 게이트 부분에 관한 도.

도 6은 본 발명의 일 실시예에 따른, M형 폴리실리콘 게이트 부분을 사용하여 스위치를 구현하는 본 발명의 이퀄라이저 회로의 배치도.

* 도면의 주요부분에 대한 부호의 설명 *

102a, 102b, 612a, 612b : 비트 라인 614a, 614b : 비트 라인 접점

616a, 616b, 616c, 616d, 616e, 616f : 액티브 영역 114 : 스위치

604TA, 604TB : T형 폴리실리콘 게이트 부분

Claims

DRAM 회로의 비트 라인 쌍을 프리차지하기 위한 이퀄라이저 회로로서, 상기 회로는

상기 비트 라인 쌍에 대해 90°의 정수배가 아닌 각도로 배향되는 실질적으로 T 형인 폴리실리콘 게이트 부분을 포함하며,

상기 실질적으로 T형인 폴리실리콘 게이트 부분은,

a) 상기 이퀄라이저 회로의 제 1 스위치의 게이트를 구현하기 위한 제 1 폴리실리콘 영역을 포함하는데, 상기 제 1 스위치는 상기 비트 라인 쌍의 제 1 비트 라인 및 상기 비트 라인 쌍의 제 2 비트 라인에 연결되며;

b) 상기 이퀄라이저 회로의 제 2 스위치의 게이트를 구현하기 위한 제 2 폴리실리콘 영역을 포함하는데, 상기 제2 스위치는 상기 비트 라인 쌍의 상기 제 1 비트 라인 및 프리차지 전압원에 연결되며; 및

c) 상기 이퀄라이저 회로의 제 3 스위치의 게이트를 구현하기 위한 제 3 폴리실리콘 영역을 포함하는데, 상기 제 3 스위치는 상기 비트 라인 쌍의 상기 제 2 비트 라인 및 상기 프리차지 전압원에 연결되는 이퀄라이저 회로.
제 1 항에 있어서,

상기 제 1 폴리실리콘 영역은 상기 실질적으로 T형인 폴리실리콘 게이트 부분의 수직 부분에 배치되는 것을 특징으로 하는 이퀄라이저 회로.
제 2 항에 있어서,

상기 제 2 폴리실리콘 영역은 상기 실질적으로 T형인 폴리실리콘 게이트 부분의 수평 부분에 배치되는 것을 특징으로 하는 이퀄라이저 회로.
제 3 항에 있어서,

상기 제 3 폴리실리콘 영역은 상기 실질적으로 T형인 폴리실리콘 게이트 부분의 다른 수평 부분에 배치되는 것을 특징으로 하는 이퀄라이저 회로.
제 2 항에 있어서, 상기 이퀄라이저 회로는

상기 제 1 폴리실리콘 영역의 제 1 측에 배치되고 상기 제 1 스위치의 제 1 액티브 영역을 상기 비트 라인 쌍의 제 1 비트 라인에 연결하는 제 1 비트 라인 접점을 더 포함하는 것을 특징으로 하는 이퀄라이저 회로.
제 5 항에 있어서, 상기 이퀄라이저 회로는

상기 제 1 측에 대향하는 상기 제 1 폴리실리콘 영역의 제 2 측에 배치되고 상기 제 1 스위치의 제 2 액티브 영역을 상기 비트 라인 쌍의 상기 제 2 비트 라인에 연결하는 제 2 비트 라인 접점을 더 포함하는 것을 특징으로 하는 이퀄라이저 회로.
제 2 항에 있어서,

상기 제 2 스위치 및 상기 제 3 스위치는 제 4 스위치를 통해 상기 프리차지 전압원에 연결되는 것을 특징으로 하는 이퀄라이저 회로.
제 7 항에 있어서,

상기 제 4 스위치는 게이트와 소스가 연결된 공핍 n-FET 디바이스인 것을 특징으로 하는 이퀄라이저 회로.
제 1 항에 있어서,

상기 각도는 45°인 것을 특징으로 하는 이퀄라이저 회로.
제 9 항에 있어서,

상기 이퀄라이저 회로는 제 1 세트의 설계 규칙을 사용하여 구현되며, 메모리 셀들의 어레이로부터 연장되는 상기 비트 라인 쌍은 제 2 세트의 설계 규칙을 사용하여 구현되며, 상기 제 2 세트의 설계 규칙은 상기 제 1 세트의 설계 규칙보다 더 작은 것을 특징으로 하는 이퀄라이저 회로.
다이내믹 랜덤 액세스 메모리 회로로서,

a) 메모리 셀들의 어레이를 포함하는데, 상기 어레이의 상기 메모리 셀들은 행들과 열들로 배열되며, 상기 어레이는 상기 어레이의 제 1 에지에 인접한 제 1 이퀄라이저 영역을 가지며;

b) 상기 메모리 셀들의 제 1 열에 연결되며 상기 제 1 이퀄라이저 영역으로 연장되는 제 1 비트 라인 쌍을 포함하며; 및

c) 상기 제 1 비트 라인 쌍을 대략 예정된 프리차지 전위 레벨로 프리차지 하기 위해 상기 제 1 이퀄라이저 영역에 배치된 제 1 이퀄라이저 회로를 포함하며,

상기 제 1 이퀄라이저 회로는,

ⅰ) 제 1 폴리실리콘 영역, 제 2 폴리실리콘 영역, 및 제 3 폴리실리콘 영역을 가지는 실질적으로 T형인 제 1 폴리실리콘 게이트 부분을 포함하는데, 상기 T형 제 1 폴리실리콘 게이트 부분은 상기 제 1 비트 라인 쌍에 대해 90°의 정수배가 아닌 제 1 각도로 배향되며;

ⅱ) 상기 제 1 비트 라인 쌍의 제 1 비트 라인 및 제 2 비트 라인에 연결되는 제 1 스위치를 포함하는데, 상기 제 1 폴리실리콘 영역은 상기 제 1 스위치의 게이트를 나타내며, 상기 제 1 스위치가 상기 제 1 폴리실리콘 영역에 공급되는 제 1 신호에 의해 활성화되면 그 상기 제 1 스위치는 상기 제 1 비트 라인 쌍의 전위 레벨들을 실질적으로 이퀄라이징하며;

ⅲ) 상기 제 1 비트 라인 쌍의 상기 제 1 비트 라인 및 프리차지 전압원에 연결되는 제 2 스위치를 포함하는데, 상기 프리차지 전압원은 상기 예정된 프리차지 전위 레벨을 공급하며, 상기 제 2 폴리실리콘 영역은 상기 제 2 스위치의 게이트를 나타내며, 상기 제 2 스위치가 상기 제 2 폴리실리콘 영역에 공급되는 상기 제 1 신호에 의해 활성화되면 그 상기 제 2 스위치는 상기 제 1 비트 라인을 대략 상기 예정된 프리차지 전위 레벨로 프리차지하며; 및

ⅳ) 상기 제 1 비트 라인 쌍의 상기 제 2 비트 라인 및 상기 프리차지 전압원에 연결되는 제 3 스위치를 포함하는데, 상기 제 3 폴리실리콘 영역은 상기 제 3 스위치의 게이트를 나타내며, 상기 제 3 스위치가 상기 제 3 폴리실리콘 영역에 공급되는 상기 제 1 신호에 의해 활성화되면 그 상기 제 3 스위치는 상기 제 2 비트 라인을 대략 상기 예정된 프리차지 전위 레벨로 프리차지 하는 DRAM 회로.
제 11 항에 있어서, 상기 DRAM 회로는

상기 메모리 셀들의 제 2 열에 연결되며 상기 제 1 비트 라인 쌍에 인접하며 상기 제 1 이퀄라이저 영역으로 연장되는 제 2 비트 라인 쌍; 및

상기 제 2 비트 라인 쌍을 대략 상기 예정된 프리차지 전위 레벨로 프리차지 하기 위해 상기 제 1 이퀄라이저 영역에 배치되는 제 2 이퀄라이저 회로를 더 포함하며,

상기 제 2 이퀄라이저 회로는 상기 제 2 비트 라인 쌍에 대해 90°의 정수배가 아닌 제 2 각도로 배향된 실질적으로 T형인 제 2 폴리실리콘 게이트 부분을 포함하며, 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분은 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분 및 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분을 형성하기 위해 사용된 폴리실리콘 층을 통해 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분과 전기적으로 연결되는 것을 특징으로 하는 DRAM 회로.
제 12 항에 있어서,

상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분은 상기 제 1 비트 라인 쌍에 대해 시계 방향으로 45°의 각도를 이루며, 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분은 상기 제 2 비트 라인 쌍에 대해 반 시계 방향으로 45°의 각도를 이루며, 상기 제 2 비트 라인 쌍은 상기 제 1 비트 라인 쌍과 평행한 것을 특징으로 하는 DRAM 회로.
제 12 항에 있어서,

상기 제 1 폴리실리콘 영역은 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분의 수직 부분에 배치되는 것을 특징으로 하는 DRAM 회로.
제 14 항에 있어서,

상기 제 2 폴리실리콘 영역은 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분의 수평 부분에 배치되는 것을 특징으로 하는 DRAM 회로.
제 15 항에 있어서,

상기 제 3 폴리실리콘 영역은 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분의 다른 수평 부분에 배치되는 것을 특징으로 하는 DRAM 회로.
제 14 항에 있어서, 상기 DRAM 회로는

상기 제 1 폴리실리콘 영역의 제 1 측에 배치되고 상기 제 1 스위치의 제 1 액티브 영역을 상기 제 1 비트 라인 쌍의 상기 제 1 비트 라인에 연결하는 제 1 비트 라인 접점을 더 포함하는 것을 특징으로 하는 DRAM 회로.
제 17 항에 있어서,

상기 제 1 측에 대향하는 상기 제 1 폴리실리콘 영역의 제 2 측에 배치되고 상기 제 1 스위치의 제 2 액티브 영역을 상기 제 1 비트 라인 쌍의 상기 제 2 비트 라인에 연결시키는 제 2 비트 라인 접점을 더 포함하는 것을 특징으로 하는 DRAM 회로.
제 12 항에 있어서,

상기 제 1 이퀄라이저 회로 및 상기 제 2 이퀄라이저 회로는 제 4 스위치를 통해 상기 프리차지 전압원에 연결되는 것을 특징으로 하는 DRAM 회로.
DRAM 어레이의 인접 비트 라인 쌍을 이퀄라이징하는 한 쌍의 이퀄라이저 회로로서, 상기 회로는

상기 인접 비트 라인 쌍의 제 1 비트 라인 쌍을 프리차지 하기 위한 제 1 이퀄라이저 회로를 포함하며, 상기 제 1 이퀄라이저 회로는 상기 제 1 비트 라인 쌍에 대해 90°의 정수배가 아닌 제 1 각도로 배향되는 실질적으로 T형인 제 1 폴리실리콘 게이트 부분을 포함하며,

상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분은,

a) 상기 제 1 이퀄라이저 회로의 제 1 스위치의 게이트를 구현하기 위해 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분의 수직 부분에 배치되는 제 1 폴리실리콘 영역을 포함하는데, 상기 제 1 스위치는 상기 제 1 비트 라인 쌍의 제 1 비트 라인 및 제 2 비트 라인에 연결되며;

b) 상기 제 1 이퀄라이저 회로의 제 2 스위치의 게이트를 구현하기 위해 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분의 제 1 수평 부분에 배치되는 제 2 폴리실리콘 영역을 포함하는데, 상기 제 2 스위치는 상기 제 1 비트 라인 쌍의 상기 제 1 비트 라인 및 프리차지 전압원에 연결되며; 및

c) 상기 제 1 이퀄라이저 회로의 제 3 스위치의 게이트를 구현하기 위해 상기 제 1 수평 부분에 대향하는 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분의 제 2 수평 부분에 배치되는 제 3 폴리실리콘 영역을 포함하는데, 상기 제 3 스위치는 상기 제 1 비트 라인 쌍의 상기 제 2 비트 라인 및 상기 프리차지 전압원에 연결된 것을 특징으로 하는 한 쌍의 이퀄라이저 회로.
제 20 항에 있어서, 상기 한 쌍의 이퀄라이저 회로는

상기 인접 비트 라인 쌍의 제 2 비트 라인 쌍을 프리차지 하기 위한 제 2 이퀄라이저 회로를 더 포함하며, 상기 제 2 이퀄라이저 회로는 상기 제 2 비트 라인 쌍에 대해 90°의 정수배가 아닌 제 2 각도로 배향되는 실질적으로 T형인 제 2 폴리실리콘 게이트 부분을 포함하며,

상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분은,

a) 상기 제 2 이퀄라이저 회로의 제 1 스위치의 게이트를 구현하기 위해 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분의 수직 부분에 배치되는 제 4 폴리실리콘 영역을 포함하는데, 상기 제 1 스위치는 상기 제 2 비트 라인 쌍의 제 1 비트 라인 및 제 2 비트 라인에 연결되며;

b) 상기 제 2 이퀄라이저 회로의 제 2 스위치의 게이트를 구현하기 위해 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분의 제 1 수평 부분에 배치되는 제 2 폴리실리콘 영역을 포함하는데, 상기 제 2 스위치는 상기 제 2 비트 라인 쌍의 상기 제 1 비트 라인 및 프리차지 전압원에 연결되며; 및

c) 상기 제 2 이퀄라이저 회로의 제 3 스위치의 게이트를 구현하기 위해 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분의 제 2 수평 부분에 배치되는 제 3 폴리실리콘 영역을 포함하는데, 상기 제 3 스위치는 상기 제 2 비트 라인 쌍의 상기 제 2 비트 라인 및 상기 프리차지 전압원에 연결되고, 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분의 상기 제 2 수평 부분은 상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분의 상기 제 2 수평 부분에 연결되는 한 쌍의 이퀄라이저 회로.
제 21 항에 있어서,

상기 실질적으로 T형인 제 1 폴리실리콘 게이트 부분은 상기 제 1 비트 라인 쌍에 대해 시계 방향으로 45°의 각도를 이루며, 상기 실질적으로 T형인 제 2 폴리실리콘 게이트 부분은 상기 제 2 비트 라인 쌍에 대해 반 시계 방향으로 45°의 각도를 이루며, 상기 제 2 비트 라인 쌍은 상기 제 1 비트 라인 쌍에 평행한 것을 특징으로 하는 한 쌍의 이퀄라이저 회로.