KR0163549B1 - 서브 워드 라인 구조의 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 서브 워드 라인 구조를 갖는 반도체 메모리 장치에서 주변 회로와 접속되는 전원 라인들의 구조에 관한 것으로, 반도체 메모리 칩 사이즈의 축소를 가능하게 하면서도 안정된 전운 공급이 이루어질 수 있도록 하기 위해, 칼럼 선택 라인들(9) 사이에 어레이 전원 라인들(10)이 각각 배치된 메모리 어레이에서, 메인 워드 라인들(8) 사이에 로우 어레이 전원 라인들(10a)을 각각 배치하고, 어레이 전원 라인들(10)은 외부로부터의 전원 전압(Vcc) 및 그라운드 전압(Vss)을 감지 증폭 회로로 공급하거나 외부로 부터의 그라운드 전압(Vss)을 서브 워드 라인 드라이버 회로(7)로 공급한다. 이로써, 안전된 전원이 공급될 수 있도록 함과 아울러 어레이 전원의 공급에 따른 주변 회로들의 사이즈 증가 요인을 제거할 수 있게 된다.

Description

서브 워드 라인 구조의 반도체 메모리 장치
제1도는 종래의 서브 워드 라인 구조 반도체 메모리 칩의 배치도.
제2도는 어레이 블록에서 전원 라인들의 배치도.
제3도는 본 발명의 제1 실시예에 따른 어레이 전원 라인들의 배치도.
제4(a)도는 메모리 어레이 셀 위에서 어레이 전원 라인들의 연결 상태를 나타낸 도면.
제4(b)도는 제5도의 수직구조를 나타낸 단면도.
제5도는 본 발명의 제2 실시예에 따른 어레이 전원 라인들의 배치도.
제6도는 비트 라인 감지 증폭 회로의 일 예.
제7도는 서브 워드 라인 드라이버 회로의 일 예.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 2 : 어레이 블록
3 : 전원 패드 4 : 서브어레이 블록
4a : 메모리 어레이 셀(MAC) 4b : 감지 증폭 회로(SA)
5 : 행 디코더(R/D) 6 : 열 디코더(C/D)
7 : 서브 워드 라인 드라이버(SWD) 8 : 메인 워드 라인(MWL)
9 : 칼럼 선택 라인(CSL) 10, 10a : 어레이 전원 라인(APL)
11 : 파워 버스
본 발명은 반도체 메모리 장치에 관한 것으로, 더 구체적으로는 서브 워드 라인(sub-word-line) 구조를 갖는 반도체 메모리 장치에서 주변 회로와 접속되는 전원 라인(power line)들의 구조에 관한 것이다.
고밀도(high density)의 반도체 메모리 장치를 구현하기 위한 연구가 지속적으로 진행도어 왔다. 특히, 디램(DRAM) 장치에 있어서는 더욱 그러하다.
다수개의 워드 라인들은 고밀도 반도체 메모리 장치에 있어서, 워드 라인들의 재료로서는, 통상, 폴리실리콘(polysilicon)이나 실리사이드(silicide)가 사용되는 데, 이런 물질들을 사용하는 경우, 고밀화에 따라 워드 라인이 길어지면 이에 비례하여 증가되는 레지스턴스(resistance)와 커패시턴스(capacitance)에 의해 신호가 지연되어 읽기/쓰기 속도가 느려지는 문제가 야기된다는 것은 잘 알려져 있는 바이다. 이것은 반도체 메모리 장치 고밀도화의 진전에 있어 하나의 걸림돌이 되는 것이다.
이런 문제를 개선하기 위해서, 메모리 셀 어레이 내에, 폴리실리콘 워드 라인들과 연결되는 스트랩핑 영역(strapping region)을 형성하고, 폴리실리콘 워드 라인들과 수직하는 선상에서, 그들과 평행하게 금속라인들을 배치하고, 이 금속라인들이 콘택에 의해 상기 스트랩핑 영역과 상호 연결되게 함으로써, 폴리실리콘 워드 라인들의 저항 성분을 최대한 줄이도록 하는 기술이 개시되었다.
반도체 메모리 장치의 고밀도화에 대한 꾸준한 연구로부터 얻어진 결실들 중 하나가 다음에 설명되는 서브 워드 라인 드라이버(sub-word-line driver)(SWD)를 갖는 메모리 어레이 구조이다. 이 구조에서는, 4개의 금속 워드 라인들이 하나의 메인 워드 라인(main word -line)(MWL)으로 대치되고, 서브 워드 라인 드라이버가 행 어드레스(row address)를 디코딩하여 폴리실리콘 서브 워드 라인들을 활성화시킨다. 이 구조에 따르면, 메모리 셀 크기의 축소에 따른 워드 라인용 금속 라인의 피치(pitch) 한계를 극복할 수 있게 된다. 따라서, 이 구조는 반도체 메모리 장치의 고밀화가 더한층 진척될 수 있는 계기를 마련해 주었다고 할 수 있다.
그러나, 이런 워드 라인 배치 방식 및 활성화 방식의 변화에도 불구하고, 메모리 어레이 셀(memory array cell)((MAC) 영역으로 공급하는 전원 공급 방식은 그다지 발전되지 않은 상태로 있다. 따라서, 메모리 어레이 셀 영역으로의 전원 공급을 위한 전원 라인으로 인해, 메모리 어레이 셀 이외의 주변 회로 영역의 크기는 여전히 축소되지 못하고 있는 것이 현재의 실정이다. 다음에는, 첨부된 도면을 참조하면서, 종래 기술에 있어서, 메모리 어레이 셀 영역에서의 전원 공급 라인 배치에 따른 문제점들에 대해 상세히 설명해 나가도록 하겠다.
제1도는 서브 워드 라인 드라이버 구조 반도체 메모리 장치(그 중에서도 특히 DRAM 장치)의 개략적인 칩 배치(chip layout)를 보여주고 있다. 제1도를 참조하면, 칩(1)은 4개의 어레이 블록들(2)과 다수개의 전원 패드들(power pad)(3)을 구비하고 있다. 어레이 블록들(2) 각각은, 다수개의 서브 어레이 블록들(4)과, 행 디코더(row decoder)(5)와, 열 디코더(column decoder)(6), 그리고 다수개의 서브 워드 라인 드라이버들(7)로 구성된다. 서브 어레이 블록들(4) 각각은 메모리 어레이 셀들(4a)과 감지 증폭 회로들(4b)로 이루어진다.
제2도는, 제1도에 도시된 어레이 블록들(2)에서, 어레이 전원 라인(array power line)의 개략적인 배치를 보여주고 있다. 제2도를 참조하면, 각 서브 워드 라인 드라이버 영역(7)은 인접하는 두 개의 서브 어레이 블록들(4, 4') 사이에 위치하며, 몇 개의 행 어드레스의 조합으로 해당 메인 워드 라인(8)에 대응되는 서브 워드 라인들(도시되지 않음)을 구동한다. 각 서브 어레이 블록(4)에서, 메모리 어레이 셀 영역들(4a) 사이에 각각 배치되는 감지 증폭 회로 영역들(4b)은 비트 라인 쌍(bit-line pair)당 하나씩 각각 배치되면, 각 감지 증폭 회로(4b)는 해당 메모리 어레이 셀(4a)로부터 데이터를 읽어 내거나 그곳으로 데이터를 써넣기 위해 비트라인 쌍 또는 입출력 라인 쌍(I/O line pair)상의 미세한 전압을 증폭한다. 제2도에서, 메모리 어레이 셀 영역들(4a)과 감지 증폭 회로 영역들(4b) 및 서브 워드 라인 드라이버 영역들(7) 위로, 메인 워드 라인들(8)에 수직하게, 열 디코더(6)로부터 펼쳐진 신호 라인들(9)은 칼럼 디코더(6)로부터의 칼럼 선택 신호들을 전달하기 위한 칼럼 선택 라인(column select line)들이고, 이들 사이에 각각 배치되어 있는 라인들(10)은 감지 증폭 회로들(4b)에 전원을 공급하기 위한 전원 공급 라인들이다. 서브 어레이 블록들(4, 4')과 서브 워드 라인 드라이버(7)의 전원 공급 라인들(10)은 전원 패드(3)에 연결된 어레이 파워 버스(array power bus)(11)에 각각 연결된다.
이상과 같은 메모리 어레이 배치 방식에 따르면, 비트 라인 감지용 전원이 감지 증폭 회로(4b)로 직접 공급되도록 되어 있는데, 이것이 감지 증폭 회로 영역의 사이즈를 증가시키므로 칩 사이즈를 줄이는 데는 한계가 있게 된다. 또, 전원 패드(3)로부터 상대적으로 멀리 떨어져 있는 어떤 구성 부품은 2보다 상기 패드(3)에 더 가까이 위치하는 다른 어떤 구성 부품 보다 노이즈 성분에 더 취약한 특성을 갖는다. 예를 들면, 전원 패드(3)에 가까이 있는 감지 증폭 회로(SA0)보다 그로부터 더 멀리 떨어져 있는 감지 증폭 회로(SAm)가 노이즈 성분에 더 취약하다.
따라서, 본 발명의 목적은 반도체 메모리 칩 사이즈의 축소를 가능하게 하면서도 안정된 전원 공급이 이루어질 수 있도록 하는 전원 라인 구조를 제시하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치는; 각 메모리 어레이 셀 블록 위의 상기 메인 워드 라인들 사이에 그들과 동일한 방향으로 각각 배치되는 다수개의 로우 어레이 전원 라인(row array power line)들과, 이 로우 어레이 전원 라인들과 수직하게 칼럼 선택 라인(column select line)(CSL)들 사이에 배치되고 상기 로우 어레이 전원 라인들과 교차하게 되는 지점들에서 상기 로우 어레이 전원 라인들과 상호 전기적으로 각각 연결되는 다수 개의 칼럼 어레이 전원 라인(column array power line)들을 포함하고; 상기 로우 어레이 라인들은 상기 메모리 어레이 셀 블록의 주변 회로들과 전기적으로 연결되고, 상기 칼럼 어레이 전원 라인들로는 전원 전압이 공급되는 데 그 특징이 있다.
이 특징의 반도체 메모리 장치에 있어서, 상기 칼럼 어레이 전원 라인들로는 메모리 장치 외부로부터의 전원 전압이 직접적으로 공급된다.
이 특징의 반도체 메모리 장치에 있어서, 상기 메모리 어레이 셀 블록들 중 행 어드레스의 블록 선택 신호에 의해 선택된 메모리 어레이 셀 블록과 연결된 상기 칼럼 어레이 전원 라인들로만 소정 레벨의 내부 전원 전압이 공급된다.
본 발명의 다른 특징에 따르면, 다수개의 메모리 어레이 셀 블록들로 구성되고, 다수개의 개인 메인 워드 라인들과 다수개의 서브 워드 라인들 및 다수개의 칼럼 선택 라인들을 구비하며, 상기 서브 워드 라인들을 구동하는 본 발명의 반도체 메모리 장치는; 상기 각 메모리 어레이 셀 블록 위의 상기 메인 워드 라인들 사이에 그들과 동일한 방향으로 각각 배치되는 다수개의 로우 어레이 전원 라인들과, 상기 로우 어레이 전원 라인들과 수직하게 상기 칼럼 선택 라인들 사이에 배치되고 상기 로우 어레이 전원 라인들과 교차하게 되는 지점들에서 상기 로우 어레이 전원 라인들과 상호 전기적으로 각각 연결되는 다수개의 칼럼 어레이 전원 라인들을 포함하고; 상기 로우 어레이 전원 라인들은 상기 메모리 어레이 셀 블록들의 주변 회로들과 전기적으로 연결되고, 상기 서브 워드 라인들로는 제1전원 전압이 공급되며, 상기 칼럼 어레이 전원 라인들로는 제2전원 전압이 공급된다.
이제부터는 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 설명하겠다.
제3도는, 어레이 블록들(2)에서, 본 발명의 일 실시예에 따른 어레이 전원 라인들(10)의 배치를 보여주고 있다. 제3도에서, 어레이 전원 라인들(10)은 외부로부터의 전원 전압(Vcc) 또는 그라운드 전압(Vss)을 제6도에 도시된 감지 증폭 회로(4b)로 공급하거나 외부로부터의 그라운드 전압(Vss)을 제7도에 도시된 서브 워드 라인 드라이버 회로(7)로 공급한다. 제3도를 참조하면, 다수개의 메인 워드 라인들(8)을 갖고, 하나의 메인 워드 라인에는 적어도 4개 이상의 서브 워드 라인들이 대응되며, 칼럼 선택 라인들(9) 사이에 어레이 전원 라인들(10)(이하, '칼럼 어레이 전원 라인들'이라 함)이 각각 배치된 메모리 어레이에서, 다른 어레이 전원 라인들(10a)(이하, '로우 어레이 전원 라인들'이라 함)을 메인 워드 라인들(8) 사이에 각각 배치하고, 이들이 전원 패드(3)와 전기적으로 연결된 어레이 파워 버스(11)에 연결되도록 한다. 또, 로우 어레이 전원 라인들(10a)을 상기 칼럼 어레이 전원 라인들(10)과 교차하는 지점에서 그들과 상호 전기적으로 연결시킨다. 제3도에 도시된 바와 같이, 칼럼 어레이 전원 라인들(10)과 로우 어레이 전원 라인들(10a)은 망사형을 이루게 된다. 제4(a)도는 제3도의 메모리 어레이 셀 및 감지 증폭 회로 및 서브 워드 라인 드라이버를 더 자세히 도시한 것이고, 제4(b)도는 행 방향으로 배치되는 칼럼 어레이 전원 라인들(10)과 열 방향으로 배치되는 로우 어레이 전원 라인들(10a)의 수직 연결상태를 나타내고 있는 단면도이다. 제4(b)도에서, 참조 번호 8은 메인 워드 라인을 나타내고, 10은 칼럼 어레인 전원 라인을 나타내며, 10a는 로우 어레이 전원 라인을 나타내고 있다. 또, 12는 반도체 기판을, 13은 필드 산화막, 14는 활성 영역(active area), 15는 폴리실리콘 또는 실리사이드로 이루어지는 서브 워드 라인들을 각각 나타내고, 16은 비트라인을 나타내고 있다. 전원 패드(3)에서 출발한 어레이 파워 버스(11)에는 로우 어레이 전원 라인들(10a)이 각각 연결되고, 이 로우 어레이 전원 라인들(10a)에 각각 연결되는 칼럼 어레이 전원 라인들(10)은 감지 증폭 회로(4b)의 전원 전압(Vcc) 공급 단자들 또는 그라운드 전압(Vss)공급 단자들과 연결되거나, 서브 워드 라인 드라이버들(7)의 그라운드 전압(Vss) 공급 단자들과 연결된다. 이로써 메모리 어레이 셀 회로들에 안정적인 전원을 공급할 수 있게 된다.
제5도는 본 발명의 다른 실시예를 보여주고 있다. 이 실시예에 따른 칼럼 어레이 전원 라인들(10')은 각 메모리 어레이 셀 블록들에 대응되는 가지 증폭 회로들에만 연결되며, 이들은 내부 전원 공급부(20)에 연결되는 로우 어레이 전원 라인들(10a)과 방사형을 이룬다. 이때 서브 워드 라인들로는 전원 전압 Vcc가 공급되며, 칼럼 어레이 전원 라인들로는 전원 전압 Vss가 공급된다. 이 실시예의 전원 공급 방식은, 외부 전원을 공급하는 앞의 실시예와는 달리, 칩 내부에서 내부 전원 공급부(20)에 의해 일정한 레벨로 변화된 전원을 행 어드레스(row address)의 블록 선택 신호(BLK)에 따라 해당 메모리 어레이 셀 블록의 감지 증폭 회로(4b)에만 공급하는 방식이다.
종래의 기술에는, 비트 라인 감지용 전원이 감지 증폭 회로 영역(4b)으로 직접 공급되도록 되어 있는데, 이것이 감지 증폭 회로 영역의 사이즈를 증가시키는 요인으로서 작용하였다. 그러나, 이상에서 설명된 본 발명에 따르면, 메모리 어레이 셀(4a)위로 배치된 로우 어레이 전원 라인들(10a)에 1차적으로 전원이 공급된 후, 칼럼 어레이 전원 라인들(10, 10')을 통하여 해당 회로들로 공급되도록 함으로써, 안전된 전원이 공급될 수 있도록 함과 아울러 어레이 전원의 공급에 따른 주변 회로들의 사이즈 증가 요인을 제거할 수 있게 된다.

Claims (4)

  1. 다수개의 메모리 어레이 셀 블록들로 구성되고, 다수개의 메인 워드 라인들과 다수개의 서브 워드 라인들 및 다수 개의 칼럼 선택 라인들을 구비하며, 상기 서브워드 라인들을 구동하는 반도체 메모리 장치에 있어서; 상기 각 메모리 어레이 셀 블록 위의 상기 메인 워드 라인들 사이에 그들과 동일한 방향으로 각각 배치되는 다수개의 로우 어레이 전원 라인들과, 상기 로우 어레이 전원 라인들과 수직하게 상기 칼럼 선택 라인들 사이에 배치되고 상기 로우 어레이 전원 라인들과 교차하게 되는 지점들에서 상기 로우 어레이 전원 라인들과 상호 전기적으로 각각 연결되는 다수개의 칼럼 어레이 전원 라인들을 포함하고; 상기 로우 어레이 라인들은 상기 메모리 어레이 셀의 주변 회로들과 전기적으로 연결되고, 상기 칼럼 어레이 전원 라인들로는 전원 전압이 공급되는 것을 특징으로 하는 서브 워드 라인 구조의 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 칼럼 어레이 전원 라인들로는 외부 전원 전압이 공급되는 것을 특징으로 하는 서브워드 라인 구조의 반도체 메모리 장치.
  3. 제1항에 있어서, 메모리 어레이 셀 블록들 중 행 어드레스의 블록 선택 신호에 의해 선택된 메모리 어레이 셀 블록과 연결된 상기 칼럼 어레이 전원 라인들로만 소정 레벨의 내부 전원 전압이 공급되는 것을 특징으로 하는 서브 워드 라인 구조의 반도체 메모리 장치.
  4. 다수개의 메모리 어레이 셀 블록들로 구성되고, 다수 개의 메인 워드 라인들과 다수 개의 서브 워드 라인들 및 다수 개의 칼럼 선택라인들을 구비하며, 상기 서브 워드 라인들을 구동하는 반도체 메모리 장치에 있어서; 상기 각 메모리 어레이 셀 블록 위의 상기 메인 워드 라인들 사이에 그들과 동일한 방향으로 각각 배치되는 다수개의 로우 어레이 전원 라인들과, 상기 로우 어레이 전원 라인들과 수직하게 상기 칼럼 선택 라인들 사이에 배치되고 상기 로우 어레이 전원 라인들과 교차하게 되는 지점들에서 상기 로우 어레이 전원 라인들과 상호 전기적으로 각각 연결되는 다수개의 칼럼 어레이 전원 라인들을 포함하고; 상기 로우 어레이 전원 라인들은 상기 메모리 어레이 셀 블록들의 주변 회로들과 전기적으로 연결되고, 상기 서브 워드 라인들로는 제1 전원 전압이 공급되고, 상기 칼럼 어레이 전원 라인들로는 제2 전원 전압이 공급되는 것을 특징으로 하는 서브 워드 라인 구조의 반도체 메모리 장치.
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