KR100204537B1 - 서브 워드라인과 스트랩 구조를 갖는 반도체 메모리 장치 - Google Patents

서브 워드라인과 스트랩 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 스트랩 메탈층을 사용하여 메모리 셀 어레이의 양 에지부분에 배열되는 서브 워드라인 구동단을 배제시킴으로써 칩 면적을 감소시킬 수 있는 서브 워드라인과 스트랩 구조를 갖는 반도체 메모리장치에 관한 거이다.
본 발명의 반도체 메모리장치는 메모리 셀 어레이의 스트랩영역까지 확장된 워드라인과, 콘택을 통해 워드라인과 단락된 도전층을 구비한 적어도 하나이상의 서브 워드라인 구동단이 셀 어레이사이에 배열된 구조를 갖는다.

Description

서브 워드라인과 스트랩 구조를 갖는 반도체 메모리 장치(A semiconductor memory device having subword line and strap structure)
제1도는 일반적인 반도체 메모리 장치의 메모리 셀 어레이의 구조도.
제2도는 종래의 메인 워드라인과 서브 워드라인 구동단의 연결 상태도.
제3도는 본 발명의 실시예에 따른 메인 워드라인과 서브 워드라인 구동단의 연결 상태도.
* 도면의 주요부분에 대한 부호의 설명
MCA/SA1-MCA/SA4 : 메모리 셀 어레이
SWD11-SWD51 : 서브 워드라인 구동단
NWE1, NWE2 : 메인 워드라인
WL1- WL8 : 워드라인
ML1-ML4 : 메탈층
STR11, STR21 : 워드라인 스트랩영역
본 발명은 반도체 장치 메모리장치에 관한 것으로서, 특히 스트랩 메탈층을 사용하여 메모리 셀 어레이의 양 에지부분에 배열되는 서브 워드라인 구동단을 배제시킴으로써 칩면적을 감소시킬 수 있는 서브 워드라인과 스트랩 구조를 갖는 반도체 메모장치에 관한 것이다.
반도체 메모리소자의 고집적화를 실현하기 위해서는 메모리 셀 자체내의 면적을 줄이는 것도 중요하지만, 감지 증폭기의 레이아웃 면적을 줄이는 것 그리고 워드라인의 폭을 줄이는 것도 더욱 더 중요한 요소로 부각되고 있다.
메가 급의 디램 소자에 있어서 서브- 미크론(sub-micron)의 엄격한 디자인 룰로 제한된 공간(space)내에서 소자의 최적의 배열은 필수적이다.
제1도는 일반적인 반도체 메모리소자의 구조도를 도시한 것이다.
제1도를 참조하면, 반도체 메모리장치(100)는 4개의 메모리 셀블럭(10-40)으로 나뉘어져 있다. 각 블럭은 각각 감지증폭기를 포함하는 4개의 메모리 셀 어레이(MCA/SA1-MCA/SA4)와, 메모리 셀 어레이(MCA/SA1-MCA/SA4) 선택용 컬럼 디코더(50)와 로우 디코더(60)로 이루어졌다.
또한, 종래의 반도체 메모리장치는 해당 메모리 셀 어레이(MCA/SAI-MCA/SA4)의 선택된 셀을 엑세스 인에이블시켜 주기 위하여 로우 디코더(60)로 부터의 디코딩신호에 따라서 적절한 워드라인을 선택하기 위한 5개의 서브 워드라인 구동단(SWD11-SWD51)이 메모리셀 어레이(MCA/SA1-MCA/SA4)간에 배열되었다.
각 메모리 셀 어레이는 도면상에는 도시되지 않았으나, 다수 개의 워드라인과 다수 개의 비트라인이 배열되어 있으면, 각 비트라인과 워드라인의 교차점에 메모리 셀이 각각 배열된다.
제2도는 종래의 메인 워드라인과 서브 워드라인 구동단의 연결상태를 도시한 것이다.
제2도를 참조하면, 서브 워드라인 구동단을 갖는 반도체 메모리장치(100)에 있어서, 메인 워드라인(NWE1,NWE2)이 전 메모리 셀 어레이(MCA/SA1-MCA/SA4)상을 지나가고, 서브 워드라인 구동단은 상기 메모리 셀 어레이(MCA/SA1-MCA/SA4)마다 반복하여 배치된다.
즉, 종래에는 각 메모리 셀 어레이(MCA/SA1-MCA/SA4)가 이웃하는 두개의 서브 워드라인 구동단사이에 위치하도록 서브 워드라인 구동단(SWD11-SWD51)이 배열되었다.
각 메모리 셀의 복수개의 워드라인(WL1-WL8)에는 서브 워드라인 구동단(SWD11-SWD51)이 연결되어 있는데, 제1워드라인(WL1)은 제1, 제3 및 제5서브 워드라인 구동단(SWD11,SWD31,SWD51)에 연결되고, 제2워드라인(WL2)은 제2 및 제4서브 워드라인 구동단(SWD21,SWD41)에 연결되었다.
즉, 기수번째 워드라인에는 제1, 제3 및 제5서브 워드라인 구동단(SWD11,SWD31,SWD51)에 연결되고, 우수번째 워드라인에는 제2 및 제4서브 워드라인 구동단(SWD21,SWD42)에 연결되어 반복 배열되며, 서브 워드라인 구동단은 2워드라인 피치의 간격을 갖는다.
상기와 같이 메인 워드라인과 서브 워드라인 구동단이 연결된 구조에 있어서, 제1메인 워드라인(NWE1)이 활성화된다고 가정하면, 서브 워드라인 구동단(SWD11,SWD21,SWD31,SWD41,SWD51)이 모두 활성화되고, 이에 따라 제1워드라인(WL1)도 활성화된다.
따라서, 제1워드라인(WL1)이 활성화되면 제3서브 워드라인 구동단(SWD31)은 제2 및 제3메모리 셀 어레이(MCA/SA2,MCA/SA3)의 워드라인을 담당하고, 제1서브 워드라인 구동단(SWD11)은 제1메모리 셀 어레이(MCA/SA1)의 워드라인을 담당하며, 제5서브 워드라인 구동단(SWD51)은 제4메모리 셀 어레이(MCA/SA4)의 워드라인을 담당한다.
그러나, 상기한 바와 같은 서브 워드라인 구동단을 갖는 반도체 메모리 장치는 서브 워드라인 구동단이 메모리 셀 어레이(MCA/SA4)마다 배열되어 4개의 메모리 셀 어레이(MCA/SA1-MCA/SA4)에 대하여 메모리 셀 어레이의 양 에지영역에도 배열되어야 하기 때문에 5개의 서브 워드라인 구동단(SWD11-SWD51)이 필요하게 된다.
이에 따라 제2도에서와 같은 서브 워드라인 구동단의 구조를 갖는 반도체 메모리 장치는 고밀도를 위하여 칩영역을 줄이고자 하는 취지에는 부합되지 않는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 메모리 셀 어레이의 양 에지부분에 스트랩 구조를 형성하여 메모리 셀 어레이의 양 에지부분에 배열되는 서브 워드라인 구동단을 제거함으로써 칩의 면적을 감소시킬 수 있는 서브워드라인과 스트랩구조를 갖는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 각 메모리 셀블럭에 복수개의 메모리 셀 어레이를 갖는 반도체 메모리장치에 있어서, 메모리 셀 어레이의 스트랩영역까지 확장된 워드라인과, 콘택을 통해 워드라인과 단락된 도전층을 구비한 적어도 하나이사의 서브 워드라인 구동단이 메모리 셀 어레이사이에 배열된 것을 특징으로 한다.
상기의 반도체 메모리 장치는 이웃하는 메모리 셀 어레이사이에는 다수의 서브 워드라인 구동단이 배열되고, 중앙의 서브 워드라인 구동단로부터 스트랩영역까지 확장된 워드라인과 다른 서브 워드라인 구동단에 연결된 워드라인이 반복 배열된 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
제3도는 본 발명의 실시예에 따른 반도체 메모리 장치의 서브 워드라인 구동단과 메인 워드라인간의 연결상태를 도시한 것이다.
제3도를 참조하면, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이(MCA/SA1-MCA/SA4)의 양 에지부분에 존재하는 제1 및 제5서브 워드라인 구동단(SWD11,SWD51)은 제거되고 통상의 스트랩핑(strapping)기술을 이용하여 상기 서브 워드라인 구동단에 제거된 부분에 스트랩 영역(strap region,STR11,STR21)을 형성한다.
여기서, 스트랩핑 기술이란 폴리실리콘막으로 된 워드라인의 저항을 감소시켜 주기 위하여 워드라인과 메탈을 콘택을 통해 단락시켜 주는 기술이다.
즉, 4개의 메모리 셀 어레이(MCA/SA1-MCA/SA4)의 중앙에 위치하는 제3서브 워드라인 구동단(SWD31)에 연결된 기수번째 워드라인(WL1,WL3,WL5,…)을 제1 및 제2스트랩 영역(STR11,STR21)까지 각각 연장하고, 상기 각각 연장된 워드라인 상부에 메탈층(ML1,ML2,…)을 형성하여 제3서브 워드라인 구동단(SWD31)과 스트랩 영역(STR11,STR21)에서 콘택(C1,C2,C3)을 통해 단락시켜 준다.
따라서, 기수번째 워드라인(WL1,WL3,WL5,…)은 제3서브 워드라인 구동단(SWD31)에만 연결되어 제3서브워드라인 구동단(SWD31)이 제2 및 제3메모리 셀 어레이(MCA/SA2,MCA/SA3)의 워드라인을 담당할 뿐만 아니라 제1 및 제4메모리 셀 어레이(MCA/SA1,MCA/SA4)의 워드라인도 담당하게 된다.
즉, 제3서브 워드라인 구동단(SWD31)은 각 메모리 셀 어레이(MCA/SA1-MCA/SA4)의 기수번 째 워드라인을 모두 담당하게 된다.
그리고, 우수번째 워드라인(WL2,WL4,…)의 경우에는 제2도에서와 마찬가지로 제2 및 제4서브 워드라인 구동단(SWD21,SWD41)에 연결되어 제2서브 워드라인 구동단(SWD21)은 제1 및 제2메모리 셀 어레이(MCA/SA1,MCA/SA2)의 워드라인을 담당하고, 제3서브 워드라인 구동단(SWD31)은 제3 및 제4메모리 셀 어레이(MCA/SA3,MCA/SA4)의 워드라인을 담당한다.
그러므로, 종래에는 4개의 메모리 셀 어레이(MCA/SA1-MCA/SA4)를 위하여 5개의 서브 워드라인 구동단(SWD11-SWD51)이 사용되었으나, 본 발명에서는 메모리 셀 어레이(MCA/SA1,MCA/SA4)의 양 에지부분에 스트랩 영역(STR11,STR21)을 형성하므로서 3개의 서브 워드라인 구동단(SED21,SWD31,SWD41)만 사용되어진다.
상기와 같이 메인 워드라인과 서브 워드라인 구동단이 연결된 본 발명의 반도체 메모리장치에 있어서, 메인 워드라인(NWE1,NWE2)중 제1메인 워드라인(NWE1)이 활성화된다고 가정하면, 서브 워드라인 구동단(SWD21,SWD31,SWD41)이 활성화되고, 이에 따라 제1워드라인(WL1)도 활성화된다.
따라서, 워드라인(WL1)가 활성화되면 제3서브 워드라인 구동단(SWD31)이 종래와 같이 제2 및 제3메모리 셀 어레이(MCA/SA2,MCA/SA3)의 워드라인을 담당하고, 이와 도시에 워드라인(WL1)이 스트랩영역(STR11,STR21)까지 연장되어 메탈층(ML1)과 콘택을 통해 단락되어 있으므로 제3서브 워드라인 구동단(SWD31)이 제1메모리 셀 어레이(MCA/SA1) 및 제4메모리 셀 어레이(MCA/SA4)의 워드라인까지 담당하게 된다.
상기한 바와 같은 본 발명에 따르면, 종래에는 4개의 메모리 셀 어레이를 위하여 5개의 서브 워드라인 구동단이 사용되었으나, 본 발명에서는 메모리 셀 어레이의 양 에지부분에 스트랩 영역을 형성하여 3개의 서브 워드라인 구동단만이 사용되어지므로 칩의 면적을 감소시킬 수 있는 이점이 있다.

Claims (3)

  1. 각 메모리 셀블럭에 복수개의 메모리 셀 어레이를 갖는 반도체 메모리장치에 있어서, 메모리 셀 어레이의 스트랩영역까지 확장된 워드라인과, 콘택을 통해 워드라인과 단락된 도전층을 구비한 적어도 하나이상의 서브 워드라인 구동단이 메모리 셀 어레이사이에 배열된 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 도전층은 메탈층인 것을 특징으로 하는 반도체 메모리장치.
  3. 각 메모리 셀블럭이 복수개의 메모리셀 어레이(MCA/SA1-MCA/SA4)를 구비한 반도체 메모리장치에 있어서, 이웃하는 메모리 셀 어레이(MCA/SA1-MCA/SA4)사이에는 다수의 서브 워드라인 구동단(SWD21,SWD31,SWD41)이 배열되고, 중앙의 서브워드라인 구동단(SWD31)으로부터 스트랩영역까지 확장된 워드라인(WL1,WL3,…)과 다른 서브 워드라인 구동단(SWD21,SWD41)에 연결된 워드라인(WL2,WL4,…)이 반복 배열된 것을 특징으로 하는 반도체 메모리장치.
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