JPH11145426A - Ｄｒａｍ及びそのメモリセルアレイ - Google Patents

Ｄｒａｍ及びそのメモリセルアレイ

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JPH11145426A
JPH11145426A JP10135747A JP13574798A JPH11145426A JP H11145426 A JPH11145426 A JP H11145426A JP 10135747 A JP10135747 A JP 10135747A JP 13574798 A JP13574798 A JP 13574798A JP H11145426 A JPH11145426 A JP H11145426A
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JP
Japan
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memory cell
sense amplifier
bit line
normal memory
cell array
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JP10135747A
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Jai-Hoon Sim
沈載勳
Gyu-Chan Lee
李圭燦
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Abstract

(57)【要約】 【課題】DRAMのビットラインの数、センス増幅器の数及
びダミーメモリセルアレイの数を削減する。 【解決手段】メモリセルアレイは、ワードライン41と、
ワードライン41に垂直な活性領域42と、活性領域42に水
平で各活性領域42で挟まれる各領域に対して１つおきに
配置されたビットライン43とからなる。このDRAMは、上
記のメモリセルアレイの構造を有するノーマルメモリセ
ルアレイと、多数のセンス増幅器を含み、隣り合うノー
マルメモリセルアレイの各間に１つおきに2個ずつ配置
されたセンス増幅器ブロックとからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にメモリセルアレイ及びこれを具備するDRAMに関す
る。
【０００２】
【従来の技術】メモリの集積度が高くなるにつれて回路
の線幅が縮まって製造工程技術が複雑になるという問題
がある。言い換えれば、集積度が高くなると、ワードラ
イン間の間隔、ビットライン間の間隔、及びビットライ
ンとキャパシタコンタクトとの間隔が縮まって、製造工
程時にワードライン、ビットライン及びキャパシタコン
タクトを正確に規定することが難しくなる。
【０００３】ビットラインは、その構成方式によってオ
ープンビットライン構造と折返しビットライン構造に分
類される。オープンビットライン構造では、ワードライ
ンとビットラインとの交点毎にメモリセルを連結しなが
ら、センス増幅器を中心として両側のメモリセルアレイ
にビットラインBLと相補ビットライン/BLが各々配置さ
れる。
【０００４】折返しビットライン構造では、ビットライ
ンBLと相補ビットライン/BLが同一のメモリセルアレイ
に位置し、ビットラインBLと相補ビットライン/BLは並
列に一つのセンス増幅器に連結される。折返しビットラ
イン構造とオープンビットライン構造について、センス
増幅器のレイアウトを比較すると、オープンビットライ
ン構造では各ビットラインピッチ毎にセンス増幅器が位
置する反面、折返しビットライン構造ではビットライン
BLと相補ビットライン/BL、即ち2個のビットラインのピ
ッチ内にセンス増幅器が位置する。
【０００５】従って、折返しビットライン構造は、オー
プンビットライン構造に比べてセンス増幅器をレイアウ
トする面積が2倍である。図1は、従来技術による折返し
ビットライン方式のDRAMメモリセルアレイのレイアウト
図である。図1を参照すると、ワードライン1は、一定間
隔をおいて垂直方向に形成され、ビットライン3は、ワ
ードライン1と直交するようにして水平方向に形成され
ている。
【０００６】2個のメモリセル単位よりなる各活性領域2
は、ビットライン3の上部又は下部において、水平方向
に2個のワードライン1と交差する。キャパシタコンタク
ト4は、活性領域2に形成されるセルトランジスタのソー
スとセルキャパシタを連結し、パッドコンタクト5は、
セルトランジスタのドレインと、活性領域2の下部を通
るビットライン3とを連結する。
【０００７】図2は、図1に示すレイアウト図の等価回路
図である。図2を参照すると、メモリセルは、１つのセ
ルトランジスタQと、１つのセルキャパシタCよりなり、
ビットライン3には、2個単位にメモリセルが連結されて
いる。パッドコンタクト5は、セルトランジスタQのドレ
インをメモリセルの下部を通るビットライン3に連結す
る役割をする。
【０００８】図2の等価回路図で示されるDRAMの動作状
態を調べると、１つのワードライン1が選択されると、
その選択されたワードライン1に連結された全てのセル
トランジスタQがターンオンし、そのセルトランジスタ
Ｑと連結されたセルキャパシタCに貯蔵されたデータが
パッドコンタクト5を通してビットライン3に伝えられ
る。ところが、メモリの集積度が高くなると、従来の折
返しビットライン方式のメモリセルアレイでは、ビット
ライン3とキャパシタコンタクト4との間隔が縮まって、
セルキャパシタCとビットライン3をショートさせるとい
う問題点を起こす。
【０００９】図3は、従来技術によるオープンビットラ
イン方式のDRAMにおけるメモリセルアレイとセンス増幅
器ブロックとの配置図を示す。図3を参照すると、オー
プンビットライン方式のDRAMは、k+1個のノーマルメモ
リセルアレイA0乃至AKと、第1及び第2ダミーメモリセル
アレイDA1及びDA2を具備する。第1ダミーメモリセルア
レイDA1は、ノーマルメモリセルアレイA0乃至Akの片
方、即ち0番ノーマルメモリセルアレイA0の側面に位置
し、第2ダミーメモリセルアレイDA2は、ノーマルメモリ
セルアレイA0乃至Akの他方、即ち(k+1)番ノーマルメモ
リセルアレイAk+1の側面に位置する。
【００１０】ノーマルメモリセルアレイA0乃至Ak並びに
第1及び第2ダミーメモリセルアレイDA1及びDA2の各アレ
イの間には、各々多数のセンス増幅器SAよりなるセンス
増幅器ブロックB0乃至Bk+1が配置され、ノーマルメモリ
セルアレイA0乃至AK並びに第1及び第2ダミーメモリセル
アレイDA1及びDA2に形成されたビットラインBLは、セン
ス増幅器SAに交互に連結されている。
【００１１】0番ノーマルメモリセルアレイA0を一例と
して説明する。0番ノーマルメモリセルアレイA0の両側
には、0番センス増幅器ブロックB0と1番センス増幅器ブ
ロックB1とがあり、0番ノーマルメモリセルアレイA0に
形成された奇数番のビットラインBL1、BL3、…が0番セン
ス増幅器ブロックB0のセンス増幅器SAに連結され、0番
ノーマルメモリセルアレイA0に形成された偶数番のビッ
トラインBL0、BL2、…が1番センス増幅器ブロックB1のセ
ンス増幅器SAに連結される。即ち、センス増幅器SAは、2
個のビットラインピッチ毎にレイアウトされる。
【００１２】センス増幅器SAの動作状態を1番センス増
幅器ブロックB1を一例として説明する。0番ノーマルメ
モリセルアレイA0のビットラインBLにセルキャパシタと
チャージシェアリングされた電圧が現れる場合、センス
増幅器SAは、0番ノーマルメモリセルアレイA0のビット
ラインBL電圧と1番ノーマルメモリセルアレイA1の他の
ビットライン(0番ノーマルメモリセルアレイA0のビット
ラインBLに対する相補ビットライン/BLの役割をする)の
参照電圧とを比較して、0番ノーマルメモリセルアレイA
0のビットラインBLのデータが論理ハイか論理ローかを
判別する。
【００１３】オープンビットライン方式のDRAMでは、セ
ンス増幅器SAは、ビットラインBLにチャージシェアリン
グされた電圧と相補ビットライン/BLにプリチャージさ
れた参照電圧とを比較する。従って、0番及びk番ノーマ
ルメモリセルアレイA0及びAKのビットラインにチャージ
シェアリングされた電圧は、0番及び(k+1)番のセンス増
幅器ブロックB0及びBK+1を中心として、0番及びk番ノー
マルメモリセルアレイA0及びAKと反対方向に各々形成さ
れた第1及び第2ダミーメモリセルアレイDA1及びDA2のビ
ットラインをプリチャージする方法で決定される。
【００１４】しかし、上記のように、ノーマルメモリセ
ルアレイA0乃至AKに第1及び第2ダミーメモリセルアレイ
DA1及びDA2が追加されることによってDRAMのレイアウト
面積が増加するという問題点がある。
【００１５】
【発明が解決しようとする課題】本発明の目的は、各メ
モリセルアレイにおけるビットラインのレイアウトを変
更することにより、DRAMの集積度を高めることにある。
本発明の他の目的は、オープンビットライン方式のビッ
トライン構造のDRAMにおいて、センス増幅器の数を削減
することにある。
【００１６】本発明のさらに他の目的は、DRAMのビット
ライン及びセンス増幅器の数を削減することにある。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、複数のワードラインと、前記複数のワ
ードラインに対して垂直に配置された複数の活性領域
と、前記複数の活性領域に対して平行に、互いに隣り合
う活性領域で挟まれる各領域に対して１つおきに配置さ
れた複数のビットラインとを具備することを特徴とする
DRAMのメモリセルアレイを提供する。
【００１８】前記の他の目的を達成するために、本発明
は、各々ビットラインを含む複数のノーマルメモリセル
アレイと、各々複数のセンス増幅器を含み、互いに隣り
合う前記ノーマルメモリセルアレイの各間に対して１つ
おきに2個ずつ配置されたセンス増幅器ブロックとを具
備することを特徴とするDRAMを提供する。前記のさらに
他の目的を達成するために、本発明は、複数のワードラ
イン、前記複数のワードラインに対して垂直に配置され
た活性領域、及び前記複数の活性領域に対して平行に、
互いに隣り合う活性領域で挟まれる各領域に対して１つ
おきに配置されたビットラインを含む複数のノーマルメ
モリセルアレイと、各々複数のセンス増幅器を含み、互
いに隣り合う前記ノーマルメモリセルアレイの各間に対
して１つおきに2個ずつ配置された複数のセンス増幅器
ブロックを具備することを特徴とするDRAMを提供する。
【００１９】本発明に係るメモリセルアレイによれば、
ビットラインの数を削減することができる。また、該メ
モリセルアレイを具備する本発明に係るDRAMによれば、
センス増幅器の数及びダミーメモリセルアレイの数を削
減することができる。したがって、集積度を高めること
ができる。
【００２０】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。図4は、本発明の
好適な実施の形態に係るメモリセルアレイのレイアウト
図である。図4を参照すると、ワードライン41は、一定
間隔をおいて垂直方向に形成されており、2個のメモリ
セルを単位して形成される活性領域42は、ワードライン
41と垂直方向に配置され、2個のワードライン41と交差
する。
【００２１】ビットライン43は、ワードライン41と直交
するようにして水平方向に形成されており、隣り合う活
性領域42で挟まれる領域を１つおきに通る。キャパシタ
コンタクト44は、活性領域42に形成されるセルトランジ
スタのソースとセルキャパシタとを連結する。パッドコ
ンタクト45は、ビットライン43の両側（上部及び下部）
に位置する活性領域42に形成されたセルトランジスタの
ドレインをビットライン43に連結する。その結果、ビッ
トライン43の数は、従来に比べて1/2に減る。
【００２２】図5は、図4に示すレイアウト図の等価回路
図である。図5を参照すると、メモリセルは、１つのセ
ルトランジスタQと１つのセルキャパシタCよりなり、2
個のメモリセルを単位として、両側（上部側及び下部
側）から交互にビットライン43に連結されている。各ビ
ットライン43は、パッドコンタクト45を通じてビットラ
イン43の両側（上部及び下部）に形成されたセルトラン
ジスタQのドレインと電気的に連結されており、ビット
ライン43の数は、従来に比べて1/2に減っている。従っ
て、本発明の好適な実施の形態に係るメモリセルアレイ
の構造を採用すると、DRAMの集積度が高くなり、また、
ビットライン43とキャパシタコンタクト44との間隔に対
するマージンが増加するので、セルキャパシタCとビッ
トライン43がショートする現象を防ぐことができるとい
う長所がある。
【００２３】図6は、本発明の好適な実施の形態に係る
オープンビットライン方式のDRAMにおけるメモリセルア
レイとセンス増幅器ブロックとの配置図である。図6を
参照すると、このDRAMは、(k+1)個のノーマルメモリセ
ルアレイA0乃至AKを具備する。ここで、ノーマルメモリ
セルアレイA0乃至AKは、図4に示すレイアウトに従って
形成することができる。
【００２４】各センス増幅器ブロックB0乃至BKは、多数
のセンス増幅器SAよりなり、2個のセンス増幅器ブロッ
クは、(k+1)個のノーマルメモリセルアレイA0乃至AKの
各アレイの間に１つおきに配置されている。センス増幅
器SAは、2個のビットラインピッチ毎にレイアウトされ
る。0番及び1番センス増幅器ブロックB0及びB1は、0番
ノーマルメモリセルアレイA 0と1番ノーマルメモリセル
アレイA1との間に形成されており、2番及び3番センス増
幅器ブロックB2及びB3は、2番ノーマルメモリセルアレ
イA2と3番ノーマルメモリセルアレイA3との間に形成さ
れている。
【００２５】ノーマルメモリセルアレイA0乃至AKの数は
(k+1)個である。(k+1)が偶数の場合には、偶数個のセン
ス増幅器ブロックが、図6に示すように、ノーマルメモ
リセルアレイA0乃至AKの各アレイの間に１つおきに配置
される。一方、(k+1)が奇数の場合には、ノーマルメモ
リセルアレイA0乃至AKのうち最後のk番ノーマルメモリ
セルアレイAKが残るので、k番ノーマルメモリセルアレ
イAKの隣にダミーメモリセルアレイ(図示せず)を追加す
る。これにより、ノーマルメモリセルアレイA0乃至AKと
ダミーメモリセルアレイを含む総メモリセルアレイの数
は偶数個になる。その結果、センス増幅器ブロックは、
ノーマルメモリセルアレイA0乃至AKとダミーメモリセル
アレイとの各アレイの間に１つおきに2個ずつ配置され
て、合計で（k+2）個が配置される。
【００２６】ノーマルメモリセルアレイA0乃至AK及びダ
ミーメモリセルアレイに形成されたビットラインBL0乃
至BLnは、交互に、センス増幅器SAの一方の側に連結さ
れる。これを1番ノーマルメモリセルアレイA1を一例と
して説明する。偶数番の各ビットラインBL0、BL2、…、
BL0n-1は、1番センス増幅器ブロックB1の対応するセン
ス増幅器SAに連結され、奇数番の各ビットラインBL1、B
L2、…、BLnは、0番センス増幅器ブロックB0の対応する
センス増幅器SAに連結されている。
【００２７】言い換えれば、1番センス増幅器ブロックB
1の各センス増幅器SAの一方の側には、0番のノーマルメ
モリセルアレイA0の偶数番のビットラインBL0、BL2、
…、BLn-1のうち対応するビットラインが連結され、1番
センス増幅器ブロックB1の各センス増幅器SAの他方の側
には、1番ノーマルメモリセルアレイA1の偶数番のビッ
トラインBL0、BL2、…、BLn-1のうち対応するビットライ
ンが連結されている。また、0番センス増幅器ブロックB
0の各センス増幅器SAの一方の側には、0番目のノーマル
メモリセルアレイA0の奇数番のビットラインBL1、BL3、
…、BLnのうち対応するビットラインが連結され、0番セ
ンス増幅器ブロックB0の各センス増幅器SAの他方の側に
は、1番ノーマルメモリセルアレイA1の奇数番のビット
ラインBL1、BL3、…、BLnのうち対応するビットライン
が連結されている。なお、ここでは、nが奇数であるも
のと仮定している。
【００２８】例えば、1番ノーマルメモリセルアレイA1
の0番ビットラインBL0に、セルキャパシタとチャージシ
ェアリングされた電圧が現れると、1番センス増幅器ブ
ロックB1の一番目のセンス増幅器SAは、1番ノーマルメ
モリセルアレイA1の0番ビットラインBL0でチャージシェ
アリングされた電圧と、0番ノーマルメモリセルアレイA
0の0番ビットラインBL0（1番ノーマルメモリセルアレイ
A1の0番ビットラインBL 0に対する相補ビットライン/BL
の役割をする)にプリチャージされた参照電圧とを比較
して、1番ノーマルメモリセルアレイA1の0番ビットライ
ンBL0のデータが論理ハイであるか論理ローであるかを
判別する。
【００２９】本発明の好適な実施の形態によれば、場合
によってはダミーメモリセルアレイを設ける必要がな
く、また、設ける必要がある場合においても１つだけを
設ければよい。また、従来の技術では、常に(k+2)個の
センス増幅器ブロックが必要であるが、本発明の好適な
実施の形態によれば、場合により、(k+1)個のセンス増
幅器ブロックを設ければよい。したがって、集積度を向
上させることができる。
【００３０】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内において様々な変形が
可能である。
【００３１】
【発明の効果】本発明によれば、集積度を高めることが
できる。
【図面の簡単な説明】
【図1】従来の技術による折返しビットライン方式のDRA
Mメモリセルアレイのレイアウト図である。
【図2】図1に示すレイアウト図の等価回路図である。
【図3】従来の技術によるオープンビットライン方式のD
RAMにおけるメモリセルアレイとセンス増幅器ブロック
の配置図を示す図である。
【図4】本発明の好適な実施の形態に係るメモリセルア
レイのレイアウト図である。
【図5】図4に示すレイアウト図の等価回路図である。
【図6】本発明の好適な実施の形態に係るオープンビッ
トライン方式のDRAMにおけるメモリセルアレイとセンス
増幅器ブロックの配置図を示す図である。
【符号の説明】
1 ワードライン 2 活性領域 3 ビットライン 4 キャパシタコンタクト 5 パッドコンタクト A0〜Ak ノーマルメモリセルアレイ B0〜Bk+1 センス増幅器ブロック DA1，DA2 ダミーメモリセルアレイ BL0〜BLn ビットライン 41 ワードライン 42 活性領域 43 ビットライン 44 キャパシタコンタクト 45 パッドコンタクト

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 複数のワードラインと、 前記複数のワードラインに対して垂直に配置された複数
    の活性領域と、 前記複数の活性領域に対して平行に、互いに隣り合う活
    性領域で挟まれる各領域に対して１つおきに配置された
    複数のビットラインと、 を具備することを特徴とするDRAMのメモリセルアレイ。
  2. 【請求項2】 前記ビットラインは、その両側に位置す
    る活性領域に形成されたセルトランジスタのドレインと
    電気的に連結されていることを特徴とする請求項1に記
    載のDRAMのメモリセルアレイ。
  3. 【請求項3】 各々ビットラインを含む複数のノーマル
    メモリセルアレイと、 各々複数のセンス増幅器を含む複数のセンス増幅器ブロ
    ックと、 を具備し、前記複数のセンス増幅器ブロックは、互いに
    隣り合う前記ノーマルメモリセルアレイの各間に対して
    １つおきに2個ずつ配置されていることを特徴とするDRA
    M。
  4. 【請求項4】 前記センス増幅器ブロックの各センス増
    幅器は、前記センス増幅器ブロックの一方の側に位置す
    る第1ノーマルメモリセルアレイの第1ビットラインと、
    前記センス増幅器ブロックの他方の側に位置する第2ノ
    ーマルメモリセルアレイの第2ビットラインとに連結さ
    れていることを特徴とする請求項3に記載のDRAM。
  5. 【請求項5】 前記センス増幅器は、前記第1ビットライ
    ン及び第2ビットラインの一方のビットラインにチャー
    ジシェアリングされた電圧が現れる時、前記チャージシ
    ェアリング電圧と前記第1ビットライン及び第2ビットラ
    インの他方のビットラインにプリチャージされた参照電
    圧とを比較することを特徴とする請求項4に記載のDRA
    M。
  6. 【請求項6】 前記ノーマルメモリセルアレイが偶数個
    （n）である時、前記センス増幅器ブロックも偶数個
    （n）であることを特徴とする請求項3に記載のDRAM。
  7. 【請求項7】 前記ノーマルメモリセルアレイが奇数個
    （m）である時、前記複数のノーマルメモリセルアレイ
    の端にダミーメモリセルアレイを追加して、前記複数の
    ノーマルメモリセルアレイと前記ダミーメモリセルアレ
    イを合せた個数が偶数個であることを特徴とする請求項
    3に記載のDRAM。
  8. 【請求項8】 前記複数のノーマルメモリセルアレイに
    前記ダミーメモリセルアレイを加えた個数は偶数個（m+
    1）であり、前記複数のノーマルメモリセルアレイ及び
    前記ダミーメモリセルアレイにおいて、互いに隣り合う
    メモリセルアレイの各間に対して１つおきに2個ずつ配
    置されたセンス増幅器ブロックの個数は偶数個（m+1）
    であることを特徴とする請求項7に記載のDRAM。
  9. 【請求項9】 複数のワードライン、前記複数のワード
    ラインに対して垂直に配置された複数の活性領域、及び
    前記複数の活性領域に対して平行に、互いに隣り合う活
    性領域で挟まれる各領域に対して１つおきに配置された
    複数のビットラインを含む複数のノーマルメモリセルア
    レイと、 各々複数のセンス増幅器を含む複数のセンス増幅器ブロ
    ックと、 を具備し、前記複数のセンス増幅器ブロックは、互いに
    隣り合う前記ノーマルメモリセルアレイの各間に対して
    １つおきに2個ずつ配置されていることを特徴とするDRA
    M。
  10. 【請求項10】 前記ビットラインは、その両側に位置す
    る活性領域に形成されたセルトランジスタのドレインと
    電気的に連結されていることを特徴とする請求項9に記
    載のDRAM。
  11. 【請求項11】 前記センス増幅器ブロックの各センス増
    幅器は、前記センス増幅器ブロックの一方の側に位置す
    る第1ノーマルメモリセルアレイの第1ビットラインと、
    前記センス増幅器ブロックの他方の側に位置する第2ノ
    ーマルメモリセルアレイの第2ビットラインとに連結さ
    れていることを特徴とする請求項9に記載のDRAM。
  12. 【請求項12】 前記ノーマルメモリセルアレイが偶数個
    （n）である時、前記センス増幅器ブロックも偶数個
    （n）であることを特徴とする請求項9に記載のDRAM。
  13. 【請求項13】 前記ノーマルメモリセルアレイが奇数個
    （m）である時、前記複数のノーマルメモリセルアレイ
    の端にダミーメモリセルアレイが追加されることを特徴
    とする請求項9に記載のDRAM。
  14. 【請求項14】 前記複数のノーマルメモリセルアレイに
    前記ダミーメモリセルアレイを加えた個数は偶数個（m+
    1）であり、前記複数のノーマルメモリセルアレイ及び
    前記ダミーメモリセルアレイにおいて、互いに隣り合う
    メモリセルアレイの各間に対して１つおきに2個ずつ配
    置されたセンス増幅器ブロックの個数は偶数個（m+1）
    であることを特徴とする請求項13に記載のDRAM。
JP10135747A 1997-10-24 1998-05-18 Ｄｒａｍ及びそのメモリセルアレイ Withdrawn JPH11145426A (ja)

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