JPS63225993A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にダイナミック
型ＭＯ８−ＲＡＭ等の半導体記憶装置におけるセンスア
ンプの配置法に関するものである。

［従来の技術］ 一般に半導体記憶％ｌ、特にダイナミックメモリにおい
ては、その高集積化に伴ない、情報蓄積部であるメモリ
セルの占める面積は非常に小さくなり、その限られた面
積の中で、より多（の容量を確保するために、種々のメ
モリ′セルか提案されている。これに伴ない、センスア
ンプのピッチが厳しくなり、いかにセンスアンプをレイ
アウトするかということが重要になってきている。

第３図は折返しビット線構成を有する半導体記憶装置の
従来゛のセンスアンプの配ｒＩ１例を模式的に表わした
図である。図において、隣り合うビット線ＢＬとＢＬは
互いに対をなしており、このヒツト線対が平行に複数組
設けられる。各ビット線対にはセンスアンプ４が設けら
れる。また、各ビット線対ＢＬ、ＢＬと直交するように
複数のワード線ＷＬが配置される。そして、ビット線８
Ｌ、ＢＬとワード線ＷＬとの交点にメモリセル３が配置
される。

次に、第３図の従来例の動作について説明する。

図示されていない行デコーダの出力により、所望のワー
ド線Ｗｌ−のうちの１本を選択し、立ち上げてメモリセ
ル３の蓄積電荷をビット線に読出す。

そして、センスアンプ駆動信号φ８εＮを立ち上げ、セ
ンスアンプ４を活性化し、ビット線ＢＬとＢＬの間に現
われる微小な電位差を検知、増幅する。続いて、図示さ
れていない列デコーダの出力により、所望のビット線対
ＢＬ、ＢＬを選択し、図示されていないＩ　１０！ｌに
接続し、出力する。

上記の第３図のセンスアンプ！ｉ！置法では、センスア
ンプ４がビット線対ＢＬ、ＢＬに対し、すべて片側に配
置されているため、高集積化に伴ない、ピッチが狭くな
るにつれて、センスアンプ４のレイアウトが困難になっ
てくる。

これに対し、改良された例として、第４図に示すような
センスアンプの配置がある。この改良された例では、ビ
ット線ＢＬとＢＬの対に対し、交互に左右両端にセンス
アンプ４を配置したもので、センスアンプ４のピッチを
第３図の従来例の倍にして、レイアウトしやスクシたし
のである。

［発明が解決しようとする問題点］ 従来の第３図の半導体記憶装置は以上のように構成され
ているので、センスアンプのピッチが狭く、レイアウト
が困難である。また改良された第４図の従来例では、セ
ンスアンプピッチが倍になり、レイアウトがしやすくさ
れているが、センスアンプ列としては２倍が必要となり
、分割数が増加し、メモリアレイブロック数が増加して
くると、センスアンプの占める面積が無視できなくなり
、改良された従来例でも不十分となってきている。

この発明は上記のような問題点を解消するためになされ
たもので、センスアンプピッチを広くするとともに、セ
ンスアンプ列の増加を最小限に抑えた、センスアンプの
配置を有する半導体記憶装置を提供することを目的とす
る。

［問題点を解決するための手段］ この発明に係る半導体記憶装置は、センスアンプを交互
に両端に配置するとともに、少なくとも一端のセンスア
ンプを隣接するメモリアレイブロックで共有するように
構成したものである。

［作用］ この発明における半導体記憶装置は、センスアンプを交
互に両端に配置するとともに、少なくとも一端のセンス
アンプを隣接するメモリアレイブロックで共有するよう
な構成をとることにより、センスアンプピッチが倍にで
き、しかもセンスアンプ列の増加を最小限に抑えられ、
高集積化を図ることができる。

し実施例」 以下、この発明の一実施例を図について説明する。

第１図１よこの発明の一実施例の半導体記憶装置におけ
るセンスアンプの配置を模式的に表わした図である。図
において、ピット４１ＢＬａ　、ＢＬａはそれぞれＡブ
ロックのメモリアレイ群に属するビット線であり、ピッ
トＩＩＢＬｂ　、ＢｌｂはそれぞれＢブロックのメモリ
アレイ群に属するビット線である。以下、参照符号の添
字ｒａＪはＡブロックのメモリアレイ群に、［ｂｊはＢ
ブロックのメモリアレイ群に属することを示す。Ａブロ
ックには各ビット線対ＢＬａ　、ＢＬａと直交して複数
のワードＭＷＬａが配置され、同様にＢブロックにも各
ビット線対ＢＬｂ、ＢＬｂと直交してワード線ＷＬｂが
配置される。そして、ＡブロックおよびＢブロックにお
いて、各ビット線対とワード線との交点には、それぞれ
メモリセル３ａおよび３ｂが配置される。Ａブロックの
一端にはセンスアンプ４ａがビット線対ＢＬａ　、ＢＬ
ａの１つ置きに配置されており、同様に、Ｂブロックの
一端にもビット線対ＢＬｂ、ＢＬｂの１つ置きにセンス
アンプ４ｂが配置されている。ＡブロックとＢブロック
との間にはＡブロックと８ブロツクとで共有するセンス
アンプ群６がビット線対の１つ置きに配置されている。

このセンスアンプ群６とＡブロックのビット線対ＢＬａ
　、ＢＬａとの間にはトランジスタ５ａが配置され、こ
のトランジスタ５ａは信号ＴＧＡによってその開閉が制
御される。

センスアンプ群６と８ブロツクのビット線対ＢＬｂ、Ｂ
Ｌｂとの間にはトランジスタ５ｂが配置され、このトラ
ンジスタ５ｂの開閉は信号ＴＧＢによって制御される。

なお、センスアンプ群４ａは活性化信号φ５ｅＮＡによ
って、センスアンプ群４ｂは活性化信号φ、−Ｎ巳によ
って、センスアンプ群６は活性化信号φＳεＮによって
それぞれその活性化動作が制御される。

次に、第２図の信号波形図を参照して、上記第１図の実
施例の動作を説明する。たとえば、Ａブロックのワード
線ＷＬａのうちの１本Ｗ１−ａｘが選択されたとする。

同時に信号ＴＧＡを立ち上げ、センスアンプ群６と接続
する。このとき、選択されていないＢブロックの信号Ｔ
ＧＢは″Ｌ′の状態のままで、トランジスタ５ｂはオフ
であり、Ｂブロックは切り離されている状態にある。そ
の後、センスアンプの活性化信号φｓｅＨとφ５ｅｅｋ
を立ち上げ、センスアンプ群４ａと６を活性化し、ビッ
ト線ＢＬａ、ＢＬａに現われた微小な電位差を検知、増
幅する。Ｂブロックについては、活性化信号φ５ｌｊＮ
ＢはＬ゛′のままで、センスアンプ群４ｂは活性化され
ない。この後、図示しないコラムデコーダの出力信号に
より、センスアンプ群４ａと６のうちの１つを選択し、
ビットａＢＬａ、３１ａを図示しないＩｌｏ、Ｉ１０線
につなぎ出力する。

なお、Ｂブロックのメモリセルアレイを選択する場合は
、センスアンプ群４ｂと６が活性化され、上記と同様な
動作によりメモリ３ｂからの読出動作が行なわれる。

以上のような構成によれば、センスアンプのピッチは倍
になってレイアウトが容易で、かつ中央のセンスアンプ
は共有されることになるので、センスアンプ列の増加が
抑えられる。特に、人容堡化が進むと分割数が増加し、
センスアンプ列が増加するため、その効果が顕著に現わ
れる。

なお、第１図では、メモリアレイブロックが２つの場合
を示しているため、共有されているセンスアンプは中央
のもののみであるが、複数のメモリアレイブロックの場
合には、たとえば第１図でさらに左右にメモリアレイブ
ロックがある場合には、センスアンプ群４ａ　、４ｂを
共有するように構成すればよい。

［発明の効果］ 以上のようにこの発明によれば、半導体記憶装置のセン
スアンプを左右交互に両端に配置するとともに、少なく
とも一端のセンスアンプを隣接するメモリアレイブロッ
クで共有するように構成したので、センスアンプのレイ
アウトが容易で、センスアンプ列の増加が抑えられ、高
集積化に適したものが得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置を示
す図である。第２図は第１図の実施例の動作説明のため
の信号波形図である。第３図は従来の半導体記憶装置の
一例を示す図である。第４図は従来の改良された半導体
記憶装置を示す図である。 図において、３ａ、３ｂはメモリセル、４ａ。

Claims (1)

1. 【特許請求の範囲】 複数のワード線、ビット線およびこれらの交点に位置す
   るメモリセル群からなるメモリアレイブロックを複数個
   有し、各々のメモリアレイブロック内で、ビット線は相
   互に平行に設けられ、隣接するビット線間の電位差をセ
   ンスアンプにより検知、増幅して前記メモリセルの信号
   を読出すような半導体記憶装置において、 前記各メモリアレイブロックのセンスアンプは交互にメ
   モリアレイブロックの両端に配置され、かつ両端のセン
   スアンプのうち少なくとも一方端のセンスアンプは隣接
   するメモリアレイブロックと共有されていることを特徴
   とする半導体記憶装置。