KR20070098039A - 오픈 비트라인 구조를 갖는 반도체 메모리 장치 - Google Patents

오픈 비트라인 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 뱅크와 뱅크 사이에 하나의 셀 매트릭스를 공유하는 오픈 비트라인 구조의 반도체 메모리 장치를 개시한다. 이 장치는, 6F2 구조를 갖는 반도체 메모리 장치에서 다수의 뱅크들을 소정의 그룹으로 나눈 뒤, 각 그룹에 속하는 뱅크들 사이에 하나의 셀 매트릭스가 공유되도록 배치함을 특징으로 한다.

Description

오픈 비트라인 구조를 갖는 반도체 메모리 장치{OPEN BIT LINE SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 오픈 비트라인 구조의 반도체 메모리 장치에서 하나의 뱅크에 구비된 다수의 셀 매트릭스(XMAT<0:32>)와 다수의 비트라인 감지증폭기(SA)를 나타내는 배치도.
도 2는 본 발명의 실시 예에 따른 오픈 비트라인 구조의 반도체 메모리 장치에서 하나의 셀 매트릭스(XMAT<0>)를 공유하는 두 뱅크(BANKA,BANKB)를 나타내는 배치도.
도 3a는 4개의 뱅크(B0~B3)를 갖는 본 발명의 실시 예에 따른 오픈 비트라인 구조의 반도체 메모리 장치에서 각 뱅크(B0~B3)의 배치를 설명하기 위한 배치도.
도 3b는 8개의 뱅크(B0~B7)를 갖는 본 발명의 실시 예에 따른 오픈 비트라인 구조의 반도체 메모리 장치에서 각 뱅크(B0~B7)의 배치를 설명하기 위한 배치도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 뱅크와 뱅크 사이에 하나의 셀 매트릭스를 공유하는 오픈 비트라인 구조의 반도체 메모리 장치에 관한 것 이다.
일반적으로, 반도체 메모리 장치의 비트라인 구조는 하나의 단위 셀에 하나의 비트라인 감지증폭기가 대응되는 오픈 비트라인(Open Bit Line) 구조와, 2개의 단위 셀당 하나의 비트라인 감지증폭기가 대응되는 폴디드 비트라인(Folded Bit Line) 구조 등이 있다.
여기서, 오픈 비트라인 구조란, 비트라인 감지증폭기에 연결된 비트라인이 하나의 셀 매트릭스와 연결되고, 상기 비트라인 감지증폭기에 연결된 비트바라인이 다른 하나의 셀 매트릭스와 연결되는 구조이다.
그리고, 폴디드 비트라인 구조란, 비트라인과 비트바라인이 나란히 위치하는 구조이며, 하나의 비트라인 감지증폭기에 두 개의 단위 셀이 연결되어 배치된다.
최근에는 디램의 셀 면적을 줄이기 위해 오픈 비트라인 구조를 선호하는 경향이 있으나, 도 1에 도시된 바와 같이, 오픈 비트라인 구조상 뱅크의 양 가장자리에 배치되는 셀 매트릭스(XMAT<0>,XMAT<32>)에서는 각각 절반의 비트라인만이 사용되고, 나머지 절반의 비트라인은 일반적으로 동작전압인 코어 전압의 반(VCORE/2)에 해당하는 비트라인 프리차지 전압(VBLP)의 레벨로 고정된다.
따라서, 8F2 구조를 기준으로 한 뱅크에 32개의 셀 매트릭스가 배치될 때, 6F2 구조는 이러한 8F2 구조에 비해 뱅크의 양 가장자리에 배치되는 셀 매트릭스(XMAT<0>,XMAT<32>)를 포함하여 한 뱅크에 33개의 셀 매트릭스(XMAT<0:32>)가 배치된다.
이때, 8F2 구조와 6F2 구조는 각각 폴디드 비트라인 셀 배열 구조와 오픈 비트라인 셀 배열 구조로서, 단위 셀 면적의 라인 및 스페이스(space)를 모두 최소기능 사이즈 'F'로 가정할 경우, 최소기능 사이즈가 갖고 있는 면적의 8배와 6배에 해당하는 면적을 나타낸다.
즉, 6F2 구조에서는 뱅크의 양 가장자리에 배치되는 셀 매트릭스(XMAT<0>,XMAT<32>)의 절반이 사용하지 않는 부분이므로 8F2 구조에 비해 불필요한 면적이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 오픈 비트라인 구조에서 양 가장자리에 배치되는 셀 매트릭스의 사용하지 않는 비트라인들 중 일부를 사용 가능하도록 배치함으로써 불필요한 면적 소모를 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 다수의 뱅크로 구성되는 오픈 비트라인 구조의 반도체 메모리 장치에 있어서, 인접한 한 쌍의 뱅크가 하나의 공통 셀 매트릭스를 공유하며, 상기 공통 셀 매트릭스에는 양측에 인접한 각 뱅크의 비트라인 감지증폭기에 연결된 상보적인 오픈 비트라인 쌍과 연결됨을 특징으로 한다.
상기 구성에서, 상기 공통 셀 매트릭스는 한 쌍을 이루는 뱅크 중 상부 뱅크에 포함되는 제 1 셀 매트릭스와 하부 뱅크에 포함되는 제 2 셀 매트릭스를 포함하 며, 이들 상기 제 1 셀 매트릭스와 상기 제 2 셀 매트릭스는 동일한 워드라인이 적용됨으로써 구동됨이 바람직하다.
상기 구성에서, 상기 제 1 셀 매트릭스는 상기 상부 뱅크의 최하위에 위치하는 셀 매트릭스이며, 상기 제 2 셀 매트릭스는 상기 하부 뱅크의 최상위에 위치하는 셀 매트릭스로 이루어짐이 바람직하다.
상기 구성에서, 상기 공통 셀 매트릭스에서 상기 상부 뱅크에 해당하는 하나의 워드라인이 활성화될 때, 상기 상부 뱅크의 비트라인 감지증폭기에 의해 상기 제 1 셀 매트릭스가 활성화되고, 상기 하부 뱅크의 비트라인 감지증폭기에 의해 상기 제 2 셀 매트릭스가 프리차지됨이 바람직하다.
상기 구성에서, 상기 공통 셀 매트릭스에서 하나의 워드라인이 활성화될 때 상기 상부 뱅크의 최상위에 위치하는 셀 매트릭스와 상기 하부 뱅크의 최하위에 위치하는 셀 매트릭스에서 각각 하나의 워드라인이 동시에 활성화됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 다수의 뱅크로 구성되는 오픈 비트라인 구조의 반도체 메모리 장치에 있어서, 상기 각 뱅크의 중심의 셀 매트릭스를 기준으로 상부와 하부의 서브 뱅크가 대칭되는 구조를 가지며, 상기 상부의 서브 뱅크와 상기 하부의 서브 뱅크는 독립적으로 제어되고, 상기 중심의 셀 매트릭스는 상기 상부의 서브 뱅크에 포함된 인접한 제 1 비트라인 감지증폭기와 상기 하부의 서브 뱅크에 포함된 인접한 제 2 비트라인 감지증폭기에 대응하여 동작되도록 제어됨을 특징으로 한다.
상기 구성에서, 상기 중심의 셀 매트릭스는 상기 상부의 서브 뱅크에 포함되 는 제 1 셀 매트릭스와 상기 하부의 서브 뱅크에 포함되는 제 2 셀 매트릭스를 포함하며, 이들 상기 제 1 셀 매트릭스와 상기 제 2 셀 매트릭스는 동일한 워드라인이 적용됨으로써 구동됨이 바람직하다.
상기 구성에서, 상기 중심의 셀 매트릭스에서 상기 상부의 서브 뱅크에 해당하는 하나의 워드라인이 활성화될 때, 상기 상부의 서브 뱅크의 비트라인 감지증폭기에 의해 상기 제 1 셀 매트릭스가 활성화되고, 상기 하부의 서브 뱅크의 비트라인 감지증폭기에 의해 상기 제 2 셀 매트릭스가 프리차지됨이 바람직하다.
상기 구성에서, 상기 중심의 셀 매트릭스에서 하나의 워드라인이 활성화될 때 상기 상부의 서브 뱅크의 최상위에 위치하는 셀 매트릭스와 상기 상부의 서브 뱅크의 최하위에 위치하는 셀 매트릭스에서 각각 하나의 워드라인이 동시에 활성화됨이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로써 도 2의 구조가 개시되며, 본 발명의 실시 예는 6F2 구조를 갖는 반도체 메모리 장치에서 다수의 뱅크들을 소정의 그룹으로 나눈 뒤, 각 그룹에 속하는 뱅크들 사이에 하나의 셀 매트릭스가 공유되도록 배치한다.
구체적으로, 도 2의 실시 예는 그룹으로 나누어진 뱅크들 중 인접한 두 개의 뱅크(BANKA,BANKB)만을 일 예로 도시하며, 각 뱅크(BANKA,BANKB)에는 다수의 셀 매트릭스(XMATA<0:32>,XMATB<0:32>)와 이에 대응되는 다수의 비트라인 감지 증폭 기(SA) 등이 배치된다.
그리고, 뱅크(BANKA)와 뱅크(BANKB) 사이에는 하나의 셀 매트릭스(XMAT<0>)가 공유되며, 공유되는 셀 매트릭스(XMAT<0>)의 양 측면에는 뱅크(BANKA)에 포함된 다수의 비트라인 감지 증폭기(SA)와 뱅크(BANKB)에 포함된 다수의 비트라인 감지 증폭기(SA)가 각각 배치된다.
이러한 구조를 갖는 본 발명의 실시 예는 공유되는 셀 매트릭스(XMAT<0>)에서 뱅크(BANKA)에 속하는 하나의 워드라인(WL<C>)이 활성화되면, 각 뱅크(BANKA,BANKB)의 최종단에 위치하는 셀 매트릭스(XMATA<32>,XMATB<32>)에서 각각 하나의 워드라인(WL<CA>,WL<CB>)이 동시에 활성화된다.
워드라인들(WL<C>,WL<CA>,WL<CB>)이 활성화됨에 따라, 각 셀 매트릭스(XMAT<0>,XMATA<32>,XMATB<32>)의 일측에 연결된 비트라인 감지증폭기들(SA)은 감지 증폭 동작을 수행하며, 이 비트라인 감지증폭기들(SA)의 동작에 의해 절반의 비트라인들(BL)에 연결된 셀들의 데이터를 읽거나, 셀들에 데이터를 써넣는다.
이때, 각 뱅크(BANKA,BANKB)의 최종단에 위치하는 셀 매트릭스들(XMATA<32>,XMATB<32>)에서 나머지 절반의 비트라인들(BL)은 비트라인 프리차지 전압(VBLP)의 레벨로 고정된다. 또한, 공유되는 셀 매트릭스(XMAT<0>)의 타측, 즉, 뱅크(BANKB)에 위치하는 비트라인 감지증폭기들(SA)은 프리차지 동작을 수행하여 나머지 절반의 비트라인들(BL)을 비트라인 프리차지 전압(VBLP) 레벨로 프리차지시킨다.
한편, 공유되는 셀 매트릭스(XMAT<0>)에서 뱅크(BANKB)에 속하는 하나의 워 드라인(WL<C>)이 활성화되면, 마찬가지로 워드라인들(WL<CA>,WL<CB>)도 동시에 활성화되어 각 셀 매트릭스(XMAT<0>,XMATA<32>,XMATB<32>)의 일측에 연결된 비트라인 감지증폭기들(SA)은 감지 증폭 동작을 수행한다.
이때, 각 뱅크(BANKA,BANKB)의 최종단에 위치하는 셀 매트릭스들(XMATA<32>,XMATB<32>)에서 나머지 절반의 비트라인들(BL)은 비트라인 프리차지 전압(VBLP)의 레벨로 고정되고, 공유되는 셀 매트릭스(XMAT<0>)에서 뱅크(BANKA)에 위치하는 비트라인 감지증폭기들(SA)은 프리차지 동작을 수행하여 나머지 절반의 비트라인들(BL)을 비트라인 프리차지 전압(VBLP) 레벨로 프리차지시킨다.
이와 같이, 본 발명의 실시 예는 다수의 뱅크를 소정의 그룹으로 나눈 뒤, 각 그룹에 속하는 뱅크(BANKA)와 뱅크(BANKB) 사이에 하나의 셀 매트릭스(XMAT<0>)가 공유되도록 배치하며, 각 뱅크(BANKA,BANKB)의 최종단 일측에 위치하는 셀 매트릭스들(XMATA<32>,XMATB<32>)과 공유되는 셀 매트릭스(XMAT<0>)에서의 워드라인들(WL<C>,WL<CA>,WL<CB>)이 동시에 활성화되어 해당 셀에 읽기 또는 쓰기 동작을 수행한다.
그리고, 각 뱅크(BANKA,BANKB)의 최종단 일측에 위치하는 셀 매트릭스들(XMATA<32>,XMATB<32>)에서 사용하지않는 절반의 비트라인들(BL)은 비트라인 프리차지 전압(VBLP) 레벨로 고정되고, 공유되는 셀 매트릭스(XMAT<0>)에서 사용하지 않는 절반의 비트라인(BL)은 뱅크(BANKA)의 비트라인 감지증폭기(SA) 또는 뱅크(BANKB)의 비트라인 감지증폭기(SA)에 의해 비트라인 프리차지 전압(VBLP) 레벨로 프리차지된다.
따라서, 본 발명의 실시 예는 두 개의 뱅크가 하나의 셀 매트릭스를 공유하면서 종래의 6F2 구조를 갖는 반도체 메모리 장치의 하나의 뱅크와 동일하게 동작하므로, 반도체 메모리 장치에서 셀 매트릭스가 차지하는 면적이 줄어드는 효과가 있다.
그리고, 이러한 도 2의 실시 예를 4개 뱅크(B0~B3)및 8개의 뱅크(B0~B7)를 갖는 반도체 메모리 장치에 적용해보면, 도 3a 및 도 3b에 도시된 바와 같이, 뱅크와 뱅크 사이(예컨데 B0,B1)의 각 점선 부분에서 하나의 셀 매트릭스를 공유하므로, 종래의 6F2 구조에 비해 각각 2개의 셀 매트릭스와 4개의 셀 매트릭스에 해당하는 면적을 줄일 수 있다.
아울러, 도 2, 도 3a, 및 도 3b의 실시 예는 하나의 셀 매트릭스를 공유하는 두 뱅크만을 도시하였지만, 본 발명은 다수의 뱅크들을 소정의 그룹으로 나눈 뒤, 각 그룹에 속하는 뱅크들 사이에 하나의 셀 매트릭스가 공유되도록 배치하여 셀 매트릭스가 차지하는 면적을 더욱 줄일 수 있다.
이와 같이, 본 발명은 6F2 구조를 갖는 반도체 메모리 장치에서 다수의 뱅크들을 소정의 그룹으로 나눈 뒤, 각 그룹에 속하는 뱅크들 사이에 하나의 셀 매트릭스가 공유됨으로써, 반도체 메모리 장치에서 셀 매트릭스가 차지하는 면적을 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (9)

  1. 다수의 뱅크로 구성되는 오픈 비트라인 구조의 반도체 메모리 장치에 있어서,
    인접한 한 쌍의 뱅크가 하나의 공통 셀 매트릭스를 공유하며, 상기 공통 셀 매트릭스에는 양측에 인접한 각 뱅크의 비트라인 감지증폭기에 연결된 상보적인 오픈 비트라인 쌍과 연결됨을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 공통 셀 매트릭스는 한 쌍을 이루는 뱅크 중 상부 뱅크에 포함되는 제 1 셀 매트릭스와 하부 뱅크에 포함되는 제 2 셀 매트릭스를 포함하며, 이들 상기 제 1 셀 매트릭스와 상기 제 2 셀 매트릭스는 동일한 워드라인이 적용됨으로써 구동됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 셀 매트릭스는 상기 상부 뱅크의 최하위에 위치하는 셀 매트릭스이며, 상기 제 2 셀 매트릭스는 상기 하부 뱅크의 최상위에 위치하는 셀 매트릭스로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 공통 셀 매트릭스에서 상기 상부 뱅크에 해당하는 하나의 워드라인이 활성화될 때, 상기 상부 뱅크의 비트라인 감지증폭기에 의해 상기 제 1 셀 매트릭스가 활성화되고, 상기 하부 뱅크의 비트라인 감지증폭기에 의해 상기 제 2 셀 매트릭스가 프리차지됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 공통 셀 매트릭스에서 하나의 워드라인이 활성화될 때 상기 상부 뱅크의 최상위에 위치하는 셀 매트릭스와 상기 하부 뱅크의 최하위에 위치하는 셀 매트릭스에서 각각 하나의 워드라인이 동시에 활성화됨을 특징으로 하는 반도체 메모리 장치.
  6. 다수의 뱅크로 구성되는 오픈 비트라인 구조의 반도체 메모리 장치에 있어서,
    상기 각 뱅크의 중심의 셀 매트릭스를 기준으로 상부와 하부의 서브 뱅크가 대칭되는 구조를 가지며, 상기 상부의 서브 뱅크와 상기 하부의 서브 뱅크는 독립적으로 제어되고, 상기 중심의 셀 매트릭스는 상기 상부의 서브 뱅크에 포함된 인접한 제 1 비트라인 감지증폭기와 상기 하부의 서브 뱅크에 포함된 인접한 제 2 비트라인 감지증폭기에 대응하여 동작되도록 제어됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 중심의 셀 매트릭스는 상기 상부의 서브 뱅크에 포함되는 제 1 셀 매트릭스와 상기 하부의 서브 뱅크에 포함되는 제 2 셀 매트릭스를 포함하며, 이들 상기 제 1 셀 매트릭스와 상기 제 2 셀 매트릭스는 동일한 워드라인이 적용됨으로써 구동됨을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 중심의 셀 매트릭스에서 상기 상부의 서브 뱅크에 해당하는 하나의 워드라인이 활성화될 때, 상기 상부의 서브 뱅크의 비트라인 감지증폭기에 의해 상기 제 1 셀 매트릭스가 활성화되고, 상기 하부의 서브 뱅크의 비트라인 감지증폭기에 의해 상기 제 2 셀 매트릭스가 프리차지됨을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 중심의 셀 매트릭스에서 하나의 워드라인이 활성화될 때 상기 상부의 서브 뱅크의 최상위에 위치하는 셀 매트릭스와 상기 상부의 서브 뱅크의 최하위에 위치하는 셀 매트릭스에서 각각 하나의 워드라인이 동시에 활성화됨을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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US9324400B2 (en) 2013-12-04 2016-04-26 SK Hynix Inc. Semiconductor memory device and semiconductor memory system

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