JPH0713851B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0713851B2 JPH0713851B2 JP62069828A JP6982887A JPH0713851B2 JP H0713851 B2 JPH0713851 B2 JP H0713851B2 JP 62069828 A JP62069828 A JP 62069828A JP 6982887 A JP6982887 A JP 6982887A JP H0713851 B2 JPH0713851 B2 JP H0713851B2
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- Japan
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- lines
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。
に信号読み出し誤りの防止に関するものである。
第４図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。ビット線対BL,▲▼には複数個
のメモリセル（Cs）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0,WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0,DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0,DWL1）が接続され、またワード線，ダミー
ワード線が立ち上って、ビット線対に信号電圧差が現わ
れた後に、このビット線電位をセンス増幅するためのセ
ンスアンプ（SA）が接続されている。また、コラムアド
レスに従って選択されたビット線対をデータ入出力線対
（I/O,▲▼）に接続するトランスファゲート があり、このゲートにはコラムデータ１が出力が入力さ
れる。
線対の構造を示す。ビット線対BL,▲▼には複数個
のメモリセル（Cs）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0,WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0,DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0,DWL1）が接続され、またワード線，ダミー
ワード線が立ち上って、ビット線対に信号電圧差が現わ
れた後に、このビット線電位をセンス増幅するためのセ
ンスアンプ（SA）が接続されている。また、コラムアド
レスに従って選択されたビット線対をデータ入出力線対
（I/O,▲▼）に接続するトランスファゲート があり、このゲートにはコラムデータ１が出力が入力さ
れる。
次に、信号読み出し時に、各ビット線対上に現われる信
号電圧を考える。
号電圧を考える。
各ビット線は第５図に示すように、各々セルプレートあ
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCsとする。
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCsとする。
メモリセルには、 “H"レベル:CsVCC（VCC書き込み） “L"レベル:0（0V書き込み） ダミーセルには、 （Csの容量に 書き込み等） なる電荷が蓄えられているものとする。
ビット線のプリチャージレベルをVCCとすると、例えば
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線 にダミーセルが接続された場合、ビット線 の電位VBL1,V▲ ▼は、 但し、ΔＶ▲ ▼，Δ▲ ▼，ΔVBL1,ΔVBL2
は各々、添字で示したビット線の電位変化である。
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線 にダミーセルが接続された場合、ビット線 の電位VBL1,V▲ ▼は、 但し、ΔＶ▲ ▼，Δ▲ ▼，ΔVBL1,ΔVBL2
は各々、添字で示したビット線の電位変化である。
式（１）〜（３）より、ビット線 は共にプリチャージレベルが等しいことを考え、式
（１）−（２），（１）−（３）の演算により、ビット
線対間の電圧差は次のようになる。
（１）−（２），（１）−（３）の演算により、ビット
線対間の電圧差は次のようになる。
“＋”は“H"を読み出し時，“−”は“L"読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線 からの結合容量を介したノイズ成分である。
は隣接するビット線対のビット線 からの結合容量を介したノイズ成分である。
ところでメモリの高集積化が進んで、ビット線ピッチが
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
以下の例は本発明者らの考案になる装置で、上記の装置
のもつ問題点を解消したもので、ビット線間容量による
隣接ビット線対間での雑音による読み出し電圧振幅の低
下を完全に零にすることができる半導体記憶装置を示す
ものである。
のもつ問題点を解消したもので、ビット線間容量による
隣接ビット線対間での雑音による読み出し電圧振幅の低
下を完全に零にすることができる半導体記憶装置を示す
ものである。
この例に係る半導体記憶装置では、ビット線対上の１箇
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接するビット線対から受ける容量
結合雑音を全く同一にし、読み出し電圧差の低下をなく
すようにしている。
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接するビット線対から受ける容量
結合雑音を全く同一にし、読み出し電圧差の低下をなく
すようにしている。
次に、この従来の改良例による半導体記憶装置を第６図
に従って説明する。
に従って説明する。
本改良例においては、図に示すように、各ビット線対 は、４等分の区分a,b,c,dに分かれ、これらの等分点C
P1,CP2,CP3で、以下のように交差している。
P1,CP2,CP3で、以下のように交差している。
即ち、ビット線対 から数えて、奇数番目のビット線対はCP2で交差し、偶
数番目のビット線対はCP1及びCP3で交差している。これ
により、各ビット線対から隣接するビット線対から受け
る容量結合ノズルは、前述の従来例と同様に考えると、
以下のようになる。
数番目のビット線対はCP1及びCP3で交差している。これ
により、各ビット線対から隣接するビット線対から受け
る容量結合ノズルは、前述の従来例と同様に考えると、
以下のようになる。
ビット線 が隣接ビット線対から受ける容量結合ノイズΔVBL1′，
Δ▲ ▼′は、 であり、両者は全く等しい。
Δ▲ ▼′は、 であり、両者は全く等しい。
ビット線 が、隣接ビット線対から受ける容量結合ノイズΔ
VBL2′，▲ ▼′は、 であり、両者は全く等しい。
VBL2′，▲ ▼′は、 であり、両者は全く等しい。
以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対 についても、 となり、両者は全く等しい。
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対 についても、 となり、両者は全く等しい。
このように、本改良例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
第７図は従来の第２の改良例を示す。本改良例が第６図
の改良例と異なるのは、奇数番目のビット線対 に、更に、ビット線端CP4で交差が追加されていること
である。本改良で設ける交差CP1,CP2,CP3はいずれも、
これらをビット線対について、完全に対称形でレイアウ
トすることは不可能である。第６図の改良例の場合、偶
数番目のビット線対 については、各々、交差が２ケ所あるので、ビット線対
全体については、バランスしたレイアウトが可能であ
る。例えば、ビット線をAl層、これと交差可能な配線層
をポリSi層とすると、CP1では、BL1をAl, をポリSi,CP3では、BL1をポリSi, をAlとすればよく、これにより、ビット線対の浮遊容量
のアンバランスを避けることができる。第７図の改良
は、これと同様の趣旨で、奇数番目のビット線対につい
てもバランスするように、ダミーの交差CP4を追加した
ものであり、これにより、全ビット線対について容量が
バランスした状態を実現できるものである。
の改良例と異なるのは、奇数番目のビット線対 に、更に、ビット線端CP4で交差が追加されていること
である。本改良で設ける交差CP1,CP2,CP3はいずれも、
これらをビット線対について、完全に対称形でレイアウ
トすることは不可能である。第６図の改良例の場合、偶
数番目のビット線対 については、各々、交差が２ケ所あるので、ビット線対
全体については、バランスしたレイアウトが可能であ
る。例えば、ビット線をAl層、これと交差可能な配線層
をポリSi層とすると、CP1では、BL1をAl, をポリSi,CP3では、BL1をポリSi, をAlとすればよく、これにより、ビット線対の浮遊容量
のアンバランスを避けることができる。第７図の改良
は、これと同様の趣旨で、奇数番目のビット線対につい
てもバランスするように、ダミーの交差CP4を追加した
ものであり、これにより、全ビット線対について容量が
バランスした状態を実現できるものである。
なお、上記改良例では、ビット線対を４区分に分け、適
当な場所で各々、交差させる場合を示したが、この区分
は、８区分,12区分等その整数倍であっても同様の効果
を奏する。第８図は８区分の場合の例を示し、これは、
第７図の形を２回繰り返した形であり、第７図の例と同
様の効果が得られることは明らかである。
当な場所で各々、交差させる場合を示したが、この区分
は、８区分,12区分等その整数倍であっても同様の効果
を奏する。第８図は８区分の場合の例を示し、これは、
第７図の形を２回繰り返した形であり、第７図の例と同
様の効果が得られることは明らかである。
次に、このような従来の改良例の問題点を述べる。
上記改良例のように、ビット線対に交差を含む場合に、
ダミーセル方式を適用する場合を考える。第９図は、第
７図の装置に従来のダミーセル方式を適用した場合の構
成図を示す。この図では、ワード線（WL0,WL0′,WL1,WL
1′，……）とビット線との交点の○印はメモリセルが
配置されるていることを示し、また、ダミーワード線
（DWL0,DWL1）とビット線との交点の○印はダミーセル
が配置されていることを示す。メモリセル配置は、図に
示したように、例えば、ワード線WL0により選択される
メモリセルは、ビット線BL0,BL1,BL2,BL3,……に接続さ
れ、ワード線WL0の隣りのワード線WL0′により選択され
るメモリセルは、ビット線 に接続される等、交互に配置されている。これは、ダミ
ーセル配置についても同様で、例えば、ダミーワード線
DWL0により選択されるダミーセルは、ビット線BL0,BL1,
BL2,BL3,……に接続され、ダミーワード線DWL1により選
択されるダミーセルは、ビット線 に接続される。
ダミーセル方式を適用する場合を考える。第９図は、第
７図の装置に従来のダミーセル方式を適用した場合の構
成図を示す。この図では、ワード線（WL0,WL0′,WL1,WL
1′，……）とビット線との交点の○印はメモリセルが
配置されるていることを示し、また、ダミーワード線
（DWL0,DWL1）とビット線との交点の○印はダミーセル
が配置されていることを示す。メモリセル配置は、図に
示したように、例えば、ワード線WL0により選択される
メモリセルは、ビット線BL0,BL1,BL2,BL3,……に接続さ
れ、ワード線WL0の隣りのワード線WL0′により選択され
るメモリセルは、ビット線 に接続される等、交互に配置されている。これは、ダミ
ーセル配置についても同様で、例えば、ダミーワード線
DWL0により選択されるダミーセルは、ビット線BL0,BL1,
BL2,BL3,……に接続され、ダミーワード線DWL1により選
択されるダミーセルは、ビット線 に接続される。
ダミーセルは、メモリセルが接続されるビット線とは反
対側のビット線（レファレンス側のビット線）に接続す
ることが必要であることを考えると、第９図の場合、 ブロックａ中のワード線、WL0,WL0′が選択された
場合、 WL0が選択された場合、DWL1,を選択し、 WL0′が選択された場合、DWL0を選択すればよい。
対側のビット線（レファレンス側のビット線）に接続す
ることが必要であることを考えると、第９図の場合、 ブロックａ中のワード線、WL0,WL0′が選択された
場合、 WL0が選択された場合、DWL1,を選択し、 WL0′が選択された場合、DWL0を選択すればよい。
ブロックｂ中のワード線、WL1,WL1′が選択された
場合、 DWL0,DWL1のいずれを選択しても必ず不適合となるビッ
ト線対が総数のうち半数だけ存在する。
場合、 DWL0,DWL1のいずれを選択しても必ず不適合となるビッ
ト線対が総数のうち半数だけ存在する。
ブロックｃ中のワード線、WL2,WL2′が選択された
場合、同様 WL2が選択された場合、DWL0を選択し、 WL2′が選択された場合、DWL1を選択すればよい。
場合、同様 WL2が選択された場合、DWL0を選択し、 WL2′が選択された場合、DWL1を選択すればよい。
ブロックｄ中のワード線WL3,WL3′が選択された場
合、 と同様の状況となる。
合、 と同様の状況となる。
このように、従来のダミーセル方式は、このようなビッ
ト線対に交差を含む場合には適用できない。
ト線対に交差を含む場合には適用できない。
従来の半導体記憶装置は以上のように構成されているの
で、ビット線対に交差を含む場合、通常のダミーセル方
式ではダミーセルがレファレンス側のビット線に接続さ
れないビット線対が現れ、その方式に適合しないという
問題点があった。
で、ビット線対に交差を含む場合、通常のダミーセル方
式ではダミーセルがレファレンス側のビット線に接続さ
れないビット線対が現れ、その方式に適合しないという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線対に交差を含む場合にも、ダミーセ
ル方式を適用できる半導体記憶装置を得ることを目的と
する。
たもので、ビット線対に交差を含む場合にも、ダミーセ
ル方式を適用できる半導体記憶装置を得ることを目的と
する。
この発明に係る半導体記憶装置は、ビット線対を１ヶ所
または複数箇所で交差させ、ビット線にダミーセル及び
ダミーワード線を設け、このダミーワード線のうちの１
本を、選択メモリセルが接続されるビット線と対をなす
ビット線側に接続されるように、選択されたワード線の
位置に応じて選択するダミーワード線デコード手段を設
けたものである。
または複数箇所で交差させ、ビット線にダミーセル及び
ダミーワード線を設け、このダミーワード線のうちの１
本を、選択メモリセルが接続されるビット線と対をなす
ビット線側に接続されるように、選択されたワード線の
位置に応じて選択するダミーワード線デコード手段を設
けたものである。
この発明においては、複数のダミーワード線のうちの１
本を、選択メモリセルが接続されるビット線と対をなす
ビット線側に接続させるように選択するダミーワード線
デコード手段により、ビット線対が交差を含む場合にも
ダミーセル方式を適用できる。
本を、選択メモリセルが接続されるビット線と対をなす
ビット線側に接続させるように選択するダミーワード線
デコード手段により、ビット線対が交差を含む場合にも
ダミーセル方式を適用できる。
以下、この発明の実施例を述べる。
第１図に本発明の第１の実施例による半導体記憶装置を
示す。本実施例では、第９図に示す従来のものと比べ
て、ダミーセルの構成が異なっている。ダミーワード線
DWL0〜DWL3は、選択ワード線の位置によりデコードさ
れ、４本のうち１本が選択状態になる。各ダミーワード
線には、図示したようにダミーセルが配置され、かつ、
これらダミーワード線DWL0〜DWL3は、交差CP4の両側に
２本ずつ配置されている。また、各ブロックａ〜ｄは、
ロウアドレスRAi,RAj（ｉ≠ｊ）により、 ブロックa:RAi＝RAj＝０ ブロックb:RAi＝0,RAj＝１ ブロックc:RAi＝1,RAj＝０ ブロックd:RAi＝RAj＝１ のように対応し、また、ワード線WL0,WL0′,WL1,W
L1′，……は、ロウアドレスRAk（ｋ≠i,k≠ｊ）によ
り、 WL0,WL1,WL2,WL3,……:RAk＝０ WL0′,WL1′,WL2′,WL3′，……:RAk＝１ のようにデコードされているものとする。
示す。本実施例では、第９図に示す従来のものと比べ
て、ダミーセルの構成が異なっている。ダミーワード線
DWL0〜DWL3は、選択ワード線の位置によりデコードさ
れ、４本のうち１本が選択状態になる。各ダミーワード
線には、図示したようにダミーセルが配置され、かつ、
これらダミーワード線DWL0〜DWL3は、交差CP4の両側に
２本ずつ配置されている。また、各ブロックａ〜ｄは、
ロウアドレスRAi,RAj（ｉ≠ｊ）により、 ブロックa:RAi＝RAj＝０ ブロックb:RAi＝0,RAj＝１ ブロックc:RAi＝1,RAj＝０ ブロックd:RAi＝RAj＝１ のように対応し、また、ワード線WL0,WL0′,WL1,W
L1′，……は、ロウアドレスRAk（ｋ≠i,k≠ｊ）によ
り、 WL0,WL1,WL2,WL3,……:RAk＝０ WL0′,WL1′,WL2′,WL3′，……:RAk＝１ のようにデコードされているものとする。
このような本実施例では、選択されたワード線に応じ
て、ダミーワード線DWL0〜DWL3を、以下のように選択す
ればよい。
て、ダミーワード線DWL0〜DWL3を、以下のように選択す
ればよい。
ブロックａ中の WL0が選択された場合:DWL0 WL0′が選択された場合:DWL1 ブロックｂ中の WL1が選択された場合:DWL2 WL1′が選択された場合:DWL3 ブロックｃ中の WL2が選択された場合:DWL1 WL2′が選択された場合:DWL0 ブロックｄ中の WL3が選択された場合:DWL3 WL3′が選択された場合:DWL2 これらは、前記ロウアドレスRAi,RAj,RAkの値に対し
て、選択ダミーワード線を以下のように選択することを
意味する。
て、選択ダミーワード線を以下のように選択することを
意味する。
このような動作の実現例を第２図に示す。これにより、
上表に従ったデコードで、ダミーワード線駆動トランジ
スタT0〜T3のうちの１つのゲートが“H"レベルになり、
ダミーワード線立ち上げ信号φＲの立ち上がりと共に、
対応するダミーワード線が立ち上がり、選択状態とな
る。
上表に従ったデコードで、ダミーワード線駆動トランジ
スタT0〜T3のうちの１つのゲートが“H"レベルになり、
ダミーワード線立ち上げ信号φＲの立ち上がりと共に、
対応するダミーワード線が立ち上がり、選択状態とな
る。
このように、本実施例によれば、従来のダミーセル方式
と全く同様のダミーセル及びダミーワード線を、１セッ
ト（ダミーワード線２本分）、交差CP4をはさんで追加
配置することにより、容易に交差を含むビット線方式の
場合に適用できるダミーセル方式が実現できる。
と全く同様のダミーセル及びダミーワード線を、１セッ
ト（ダミーワード線２本分）、交差CP4をはさんで追加
配置することにより、容易に交差を含むビット線方式の
場合に適用できるダミーセル方式が実現できる。
なお、以上の説明中で、ワード線WL0,WL0′はブロック
ａ中のワード線を代表して示したものであり、これはブ
ロックａ中の他のワード線についても全く同様であり、
他のブロックに関しても同様である。
ａ中のワード線を代表して示したものであり、これはブ
ロックａ中の他のワード線についても全く同様であり、
他のブロックに関しても同様である。
また、ダミーワード線の配置位置は、上記実施施例の位
置に限らず、他の交差部の両側であってもよい。
置に限らず、他の交差部の両側であってもよい。
また、上記実施例では、第７図に示す従来の装置に適用
した場合を示したが、本発明は第６図，第８図等の他の
装置にも同様に適用が可能である。
した場合を示したが、本発明は第６図，第８図等の他の
装置にも同様に適用が可能である。
第３図は本発明の第２の実施例による半導体記憶装置を
示す。この場合、ダミーワード線DWL2,DWL3に対して
は、交差するビット線について２本おきに隣り合うビッ
ト線に対して連続して、かつ、１ビット線対あたりに１
ヶ所ずつダミーセルを配置している。このようにダミー
セル配置を一部のダミーワード線に関して変更すること
により、交差部の片側にダミーワード線DWL0〜DWL3を４
本共配置しても、支障なくダミーセル方式が実現でき
る。なお、この場合も、ダミーワード線DWL0〜DWL3のデ
コードは第２図と全く同じものを用いればよい。
示す。この場合、ダミーワード線DWL2,DWL3に対して
は、交差するビット線について２本おきに隣り合うビッ
ト線に対して連続して、かつ、１ビット線対あたりに１
ヶ所ずつダミーセルを配置している。このようにダミー
セル配置を一部のダミーワード線に関して変更すること
により、交差部の片側にダミーワード線DWL0〜DWL3を４
本共配置しても、支障なくダミーセル方式が実現でき
る。なお、この場合も、ダミーワード線DWL0〜DWL3のデ
コードは第２図と全く同じものを用いればよい。
以上のように、この発明に係る半導体記憶装置によれ
ば、複数のダミーワード線のうちの１本を、選択メモリ
セルが接続されるビット線と対をなすビット線側に接続
されるように選択するダミーワード線デコード手段を設
けたので、ビット線対が交差を含む場合にも適合するダ
ミーセル方式が実現でき、信頼性の高いものが得られる
効果がある。
ば、複数のダミーワード線のうちの１本を、選択メモリ
セルが接続されるビット線と対をなすビット線側に接続
されるように選択するダミーワード線デコード手段を設
けたので、ビット線対が交差を含む場合にも適合するダ
ミーセル方式が実現でき、信頼性の高いものが得られる
効果がある。
第１図は本発明の第１の実施例による半導体記憶装置を
示す構成図、第２図は本発明によるダミーワード線デコ
ードを示す回路図、第３図は本発明の第２の実施例によ
る半導体記憶装置を示す構成図、第４図は従来の半導体
記憶装置の構成図、第５図は従来の半導体記憶装置のメ
モリセル容量を説明するための図、第６図，第７図，第
８図はそれぞれ従来のビット線対交差を有する半導体記
憶装置の構成図、第９図は従来のビット線対交差を有す
る半導体記憶装置にダミーセル方式を適用した場合の構
成図である。 WL0,WL1,… ……ワード線、DWL0,DWL1,… ……ダミー
ワード線、CS……メモリセル、SA……センスアンプ,C
P1,CP2,CP3……交差部分、CP4……ビット線端、a,b,c,d
……ブロック。 なお図中同一符号は同一又は相当部分を示す。
示す構成図、第２図は本発明によるダミーワード線デコ
ードを示す回路図、第３図は本発明の第２の実施例によ
る半導体記憶装置を示す構成図、第４図は従来の半導体
記憶装置の構成図、第５図は従来の半導体記憶装置のメ
モリセル容量を説明するための図、第６図，第７図，第
８図はそれぞれ従来のビット線対交差を有する半導体記
憶装置の構成図、第９図は従来のビット線対交差を有す
る半導体記憶装置にダミーセル方式を適用した場合の構
成図である。 WL0,WL1,… ……ワード線、DWL0,DWL1,… ……ダミー
ワード線、CS……メモリセル、SA……センスアンプ,C
P1,CP2,CP3……交差部分、CP4……ビット線端、a,b,c,d
……ブロック。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】複数のワード線，複数のビット線、及びこ
れらの交点に位置する複数のメモリセルからなるメモリ
セルアレイを有し、 上記ビット線２本が対をなし該ビット線対間の電圧差を
検出する１つのセンスアンプに入力される構成をもつ半
導体記憶装置において、 上記各ビット線対は１ケ所または複数箇所で交差部分を
もち、 上記各ビット線が、メモリセル電位読み出しのためのレ
ファレンス電位を発生するためのダミー電位発生手段、
及び該ダミー電位発生手段を上記各ビット線対のうち一
方を選択してこれに接続するための複数のダミーワード
線を有し、 上記複数のダミーワード線のうちの１本を、選択メモリ
セルが接続されるビット線と対をなすビット線側に接続
されるように、選択されたワード線の位置に応じて選択
するダミーワード線デコード手段を備えたことを特徴と
する半導体記憶装置。 - 【請求項２】各ビット線対を長さ方向に４等分したとき
の３つの等分点及びビット線端をCP1,CP2,CP3,CP4とし
たとき、上記ビット線対は等分点CP2及びビット線端CP4
で交差をもつものと等分点CP1及びCP3で交差をもつもの
とが交互に配置されており、上記複数のダミーワード線
は４本であり、このうち２本ずつが上記等分点及びビッ
ト線端CP1〜CP4のうちの１つをはさんで配置されている
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。 - 【請求項３】上記複数のダミーワード線は４本であり、
このうち２本は上記ビット線のうちの１つおきのビット
線に接続され、それ以外の２本は上記ビット線のうちの
２つおきの隣り合う２本のビット線に接続されているこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069828A JPH0713851B2 (ja) | 1987-03-24 | 1987-03-24 | 半導体記憶装置 |
| US07/876,690 US5214601A (en) | 1986-12-11 | 1992-04-28 | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US08/028,906 US5280443A (en) | 1986-12-11 | 1993-03-08 | Bit line structure for semiconductor memory device |
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-
1987
- 1987-03-24 JP JP62069828A patent/JPH0713851B2/ja not_active Expired - Fee Related
Patent Citations (2)
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