JPH0243279B2 - - Google Patents
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- JPH0243279B2 JPH0243279B2 JP56081042A JP8104281A JPH0243279B2 JP H0243279 B2 JPH0243279 B2 JP H0243279B2 JP 56081042 A JP56081042 A JP 56081042A JP 8104281 A JP8104281 A JP 8104281A JP H0243279 B2 JPH0243279 B2 JP H0243279B2
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G—PHYSICS
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、高速、高Ｓ／Ｎでチツプ面積の縮少
可能な半導体メモリに関するものである。
可能な半導体メモリに関するものである。
今後半導体メモリが高集積・大容量化されるに
つれて、メモリアレーの占める面積ならびにこの
メモリアレー自身が直接関係する速度あるいは
Ｓ／Ｎに十分配慮した設計がますます重要にな
る。しかし従来方式では不十分であつたが、この
従来例を、１トランジスタMOSメモリを例に説
明する。
つれて、メモリアレーの占める面積ならびにこの
メモリアレー自身が直接関係する速度あるいは
Ｓ／Ｎに十分配慮した設計がますます重要にな
る。しかし従来方式では不十分であつたが、この
従来例を、１トランジスタMOSメモリを例に説
明する。
第１図は、ＸとＹデコーダ（XDEC，YDEC）
をほヾ同じ位置に配置することによつて、後述す
るような、XDECとYDECを分離した方式に比べ
てデコーダ部の面積を減少させた例である。しか
し欠点としては、センスアンプの制御信号φy
用の制御線YCが、第２図に示すようにメモリア
レー内を途中で直角に曲がること、この制御線の
材料が、ワード線とデータ線の材料と同じなの
で、この制御線の分だけ、実効的なメモリセル面
積が大となる。したがつてデコーダ面積は小にな
つても、メモリアレー面積が大となり、結果的に
チツプ面積の縮少は望めない。デコーダの制御
が複雑で誤操作の原因となる、電気的に平衡す
べきデータ対線D0，0が空間的に離れている方
式のセル（open deta line arrangementあるい
は１交点セルと称す）なので雑音が大きい、こと
などがあげられる。第３図は上記欠点を解消する
ための方式である。すなわち、YDECとXDECを
分離し、センスアンプSAに近接してレイアウト
されたYDECで選択されたφyが出力し、これで
SAの出力を制御し、共通の出力線Ｉ／Ｏ，
Ｏに出力させる方式である。しかし本方式の欠点
は、YDEC，Ｉ／Ｏ線、SAを、メモリアレー
MA１とMA２、あるいはMA３とMA４の中点
にレイアウトするので、レイアウト困難である上
に、レイアウト上からみて、データ対称D0，0
に容量の不平衡が生じ易くなり雑音が大きくな
る、データ線の容量を小にして、SA入力端へ
の読み出し信号を大にする目的で、１本のデータ
線を2n分割（本図ではｎ＝２）すると、YDEC，
Ｉ／Ｏ線、SAともｎ組必要となり、ｎが大にな
るほど面積が増大する、１交点セルなので雑音
が大きい、ことなどがあげられる。第４図は、
SAとYDECを近接してレイアウトすることの困
雑さを解消するために、YDECをチツプの片端に
配置した例である。しかし欠点としては、SA
の出力を制御するφy用の制御線YCは、第５図に
示すように、データ線D0，0と同じ配線層で形
成され、このYCがMA１内を走るので、MA１
の面積がその分だけ大きくなる、本来なら、
YCには、SAを制御するだけの機能をもてばよい
よら、MA２側は不要である。しかしD0，0の
電気的平衡を保つために、MA２側にも必要とな
る。したがつてMA２もMA１と同様に面積が大
となる、１交点セルなので雑音が大きい、
Ｉ／Ｏ線が２対必要である、などがあげられる。
第６図は他の従来例である。データ対線が近接し
てレイアウトされているメモリセル（folded
dataline arrargement、あるいは２交点セルと
称す）なので一般に高Ｓ／Ｎであり、またSAを
YDECとＩ／Ｏ線とは無関係にMA１とMA２の
片端に配置できるので、レイアウトが容易であ
る。しかし欠点としては、データ線の容量を小に
して、SA入力端への読み出し信号を大にする目
的で、１本のデータ線を2n分割（本例ではｎ＝
２）すると、Ｉ／Ｏ線とSAはｎ組、YDECはn/2
組必要となり、ｎが大になるほど、すなわち高集
積化、大容量化されるほど面積が大となる。
をほヾ同じ位置に配置することによつて、後述す
るような、XDECとYDECを分離した方式に比べ
てデコーダ部の面積を減少させた例である。しか
し欠点としては、センスアンプの制御信号φy
用の制御線YCが、第２図に示すようにメモリア
レー内を途中で直角に曲がること、この制御線の
材料が、ワード線とデータ線の材料と同じなの
で、この制御線の分だけ、実効的なメモリセル面
積が大となる。したがつてデコーダ面積は小にな
つても、メモリアレー面積が大となり、結果的に
チツプ面積の縮少は望めない。デコーダの制御
が複雑で誤操作の原因となる、電気的に平衡す
べきデータ対線D0，0が空間的に離れている方
式のセル（open deta line arrangementあるい
は１交点セルと称す）なので雑音が大きい、こと
などがあげられる。第３図は上記欠点を解消する
ための方式である。すなわち、YDECとXDECを
分離し、センスアンプSAに近接してレイアウト
されたYDECで選択されたφyが出力し、これで
SAの出力を制御し、共通の出力線Ｉ／Ｏ，
Ｏに出力させる方式である。しかし本方式の欠点
は、YDEC，Ｉ／Ｏ線、SAを、メモリアレー
MA１とMA２、あるいはMA３とMA４の中点
にレイアウトするので、レイアウト困難である上
に、レイアウト上からみて、データ対称D0，0
に容量の不平衡が生じ易くなり雑音が大きくな
る、データ線の容量を小にして、SA入力端へ
の読み出し信号を大にする目的で、１本のデータ
線を2n分割（本図ではｎ＝２）すると、YDEC，
Ｉ／Ｏ線、SAともｎ組必要となり、ｎが大にな
るほど面積が増大する、１交点セルなので雑音
が大きい、ことなどがあげられる。第４図は、
SAとYDECを近接してレイアウトすることの困
雑さを解消するために、YDECをチツプの片端に
配置した例である。しかし欠点としては、SA
の出力を制御するφy用の制御線YCは、第５図に
示すように、データ線D0，0と同じ配線層で形
成され、このYCがMA１内を走るので、MA１
の面積がその分だけ大きくなる、本来なら、
YCには、SAを制御するだけの機能をもてばよい
よら、MA２側は不要である。しかしD0，0の
電気的平衡を保つために、MA２側にも必要とな
る。したがつてMA２もMA１と同様に面積が大
となる、１交点セルなので雑音が大きい、
Ｉ／Ｏ線が２対必要である、などがあげられる。
第６図は他の従来例である。データ対線が近接し
てレイアウトされているメモリセル（folded
dataline arrargement、あるいは２交点セルと
称す）なので一般に高Ｓ／Ｎであり、またSAを
YDECとＩ／Ｏ線とは無関係にMA１とMA２の
片端に配置できるので、レイアウトが容易であ
る。しかし欠点としては、データ線の容量を小に
して、SA入力端への読み出し信号を大にする目
的で、１本のデータ線を2n分割（本例ではｎ＝
２）すると、Ｉ／Ｏ線とSAはｎ組、YDECはn/2
組必要となり、ｎが大になるほど、すなわち高集
積化、大容量化されるほど面積が大となる。
第７図は他の従来例である。利点としては、２
交点セルのレイアウトだから、データ線を２分割
し、MOSTQ0，Q1，0，1で選択すれば、そ
の中点でセンスできる。したがつてメモリセル
MCからのSA入力端への読み出し信号は、デー
タ線の容量が分割によつて半分となるから、従来
方式（第６図）の２倍にできる。欠点としては、
レイアウトは２交点セルだが、動作は１交点セ
ルなので雑音が大きい。Ｉ／Ｏ線のとり出しが
片側なので、MA１側のメモリセルMCへの書き
こみ動作が、Ｉ／Ｏ線から1とQ0ならびにQ1と
Ｑ0を介して行われるので低速である、読み出
し時に、増幅された信号が、1とy、ならびに
Ｑ0とQyを介して、，Ｉ／Ｏに出力される
ので低速である、２交点セルのレイアウトで
は、データ線ピツチが１交点セルのほヾ２倍なの
で、YDECとＩ／Ｏ線をMA１とMA２の中点で
あるSA部に配置できない。したがつて上記のよ
うに低速になる、Ｉ／Ｏ線をMA１側からもと
り出そうとすると、上記の低速の欠点は解決でき
る。しかしＩ／Ｏ線とYDECの分だけ面積が増大
する、などである。尚本従来例はIEEE J.Solid
−State Circuits、vol.SC−15、No.5、
Oct.1980、P.831に記載されている。
交点セルのレイアウトだから、データ線を２分割
し、MOSTQ0，Q1，0，1で選択すれば、そ
の中点でセンスできる。したがつてメモリセル
MCからのSA入力端への読み出し信号は、デー
タ線の容量が分割によつて半分となるから、従来
方式（第６図）の２倍にできる。欠点としては、
レイアウトは２交点セルだが、動作は１交点セ
ルなので雑音が大きい。Ｉ／Ｏ線のとり出しが
片側なので、MA１側のメモリセルMCへの書き
こみ動作が、Ｉ／Ｏ線から1とQ0ならびにQ1と
Ｑ0を介して行われるので低速である、読み出
し時に、増幅された信号が、1とy、ならびに
Ｑ0とQyを介して、，Ｉ／Ｏに出力される
ので低速である、２交点セルのレイアウトで
は、データ線ピツチが１交点セルのほヾ２倍なの
で、YDECとＩ／Ｏ線をMA１とMA２の中点で
あるSA部に配置できない。したがつて上記のよ
うに低速になる、Ｉ／Ｏ線をMA１側からもと
り出そうとすると、上記の低速の欠点は解決でき
る。しかしＩ／Ｏ線とYDECの分だけ面積が増大
する、などである。尚本従来例はIEEE J.Solid
−State Circuits、vol.SC−15、No.5、
Oct.1980、P.831に記載されている。
第８図は従来の他の例で、詳細は
ISSCC81Technical Digest、P.84に記載されて
いる。利点は、２交点セルなので、低雑音である
上に、データ線を２分割し、その中点でセンスで
きる。すなわちSA入力端への読み出し信号は従
来方式（第６図）の２倍にできる、ことである。
しかし欠点としては、Ｉ／Ｏ線のとり出しが片
側だから、MA１に属するメモリセルMCへの書
きこみ動作が、yとQ1とQ0、ならびにQyと1
と0を介して行われるので低速である、読み
出し時に、増幅された信号が、Q1とyならびに
Ｑ1とQyを介して、Ｉ／Ｏ線に出力されるので、
読み出し動作が低速である、２交点セルでは、
データ線ピツチが１交点セルの２倍なので、
YDECとＩ／Ｏ線をMA１とMA２の中点である
SA部に配置できない。したがつて上記のように
低速となる、Ｉ／Ｏ線をMA１例からもとり出
そうとすると、上記の低速の欠点は解決できる。
しかしＩ／Ｏ線とYDEC分だけ面積が増大する、
などがあげられる。
ISSCC81Technical Digest、P.84に記載されて
いる。利点は、２交点セルなので、低雑音である
上に、データ線を２分割し、その中点でセンスで
きる。すなわちSA入力端への読み出し信号は従
来方式（第６図）の２倍にできる、ことである。
しかし欠点としては、Ｉ／Ｏ線のとり出しが片
側だから、MA１に属するメモリセルMCへの書
きこみ動作が、yとQ1とQ0、ならびにQyと1
と0を介して行われるので低速である、読み
出し時に、増幅された信号が、Q1とyならびに
Ｑ1とQyを介して、Ｉ／Ｏ線に出力されるので、
読み出し動作が低速である、２交点セルでは、
データ線ピツチが１交点セルの２倍なので、
YDECとＩ／Ｏ線をMA１とMA２の中点である
SA部に配置できない。したがつて上記のように
低速となる、Ｉ／Ｏ線をMA１例からもとり出
そうとすると、上記の低速の欠点は解決できる。
しかしＩ／Ｏ線とYDEC分だけ面積が増大する、
などがあげられる。
本発明は上述した従来例の欠点をとり除くもの
である。すなわち本発明は、複数のワード線と、
該ワード線と交叉するように配置された複数のデ
ータ線対と、上記複数のワード線のうちの一本の
ワード線と上記複数のデータ線対のうちの一対の
データ線対とが交叉する二つの部分のうち一方に
設けられた信号を蓄積する容量と信号を読み出す
トランジスタとを有するメモリセルと、を有する
複数のメモリアレーと、 上記信号を増幅する複数の差動増幅器と、 上記複数のメモリアレーのうちの第１のメモリ
アレーに属する第１のデータ線対に接続されるよ
うに設けられた第１の共通信号線と、 上記複数のメモリアレーのうちの第２のメモリ
アレーに属する第２のデータ線対に接続されるよ
うに設けられた第２の共通信号線と、 上記第１のデータ線、第１の共通信号線とを接
続するように設けられた第１のスイツチ手段と、 上記第２のデータ線対と、第２の共通信号線と
を接続するように設けられた第２のスイツチ手段
と、 上記第１及び第２のスイツチ手段を制御するた
めの制御信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体装置において、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記第１及び第２のメモリアレーは上記第２の
デコード手段の一方の側に配置され、かつ、上記
第１のメモリアレーと上記第２のデコード手段と
の間に上記第２のメモリアレーが存在するように
配置され、かつ、上記共通信号線は上記ワード線
とほぼ同じ方向に配置され、かつ、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線は、上記第２のメモリアレー
上を通つていることを特徴とする半導体メモリ装
置、または、複数のワード線と、該ワード線と交
叉するように配置された複数のデータ線対と、上
記複数のワード線と上記複数のデータ線とが交叉
する部分のうち必要な部分に設けられた信号を蓄
積する容量と信号を読み出すトランジスタとを有
するメモリセルと、を有する複数のメモリアレー
と、 上記信号を増幅する複数の差動増幅器と、 上記複数のメモリアレーのうちの第１のメモリ
アレーに属する第１のデータ線対と、上記複数の
メモリアレーのうちの第２のメモリアレーに属す
る第２のデータ線対とに接続されるように設けら
れた共通信号線と、 上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体メモリ装置において、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記第１及び第２のメモリアレーで共有するよ
うに上記共通信号線は設けられ、かつ、 上記容量を形成する少なくとも１つの電極は第
１の導電層で形成され、上記ワード線は第２の導
電層で形成され、上記データ線は第３の導電層で
形成されている半導体メモリ装置において、更に
配線用に第４の導電層を有することを特徴とする
半導体メモリ装置、または、複数のワード線と、
該ワード線と交叉するように配置された複数のデ
ータ線対と、上記複数のワード線のうちの一本の
ワード線と上記複数のデータ線対のうちの一対の
データ線対とが交叉する二つの部分のうち一方に
設けられたメモリセルと、を有する複数のメモリ
アレーと、 上記信号を増幅する複数の差動増幅器と、 上記複数のデータ線対のうち少なくとも２対に
接続されるように設けられた共通信号線と、 上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体メモリ装置において、 上記メモリセルは信号を蓄積する容量と信号を
読み出すトランジスタとを有し、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記共通信号線は少なくとも２つ設けられ、第
１の共通信号線と第２の共通信号線は隣接して配
置され、かつ、該第１の共通信号線と第２の共通
信号線に接続されるデータ線対は同じメモリアレ
ーに属しており、かつ、それぞれの共通信号線と
対応するデータ線対を接続する上記第１のスイツ
チ手段に印加される上記制御線の信号は同一であ
ることを特徴とする半導体メモリ装置である。
である。すなわち本発明は、複数のワード線と、
該ワード線と交叉するように配置された複数のデ
ータ線対と、上記複数のワード線のうちの一本の
ワード線と上記複数のデータ線対のうちの一対の
データ線対とが交叉する二つの部分のうち一方に
設けられた信号を蓄積する容量と信号を読み出す
トランジスタとを有するメモリセルと、を有する
複数のメモリアレーと、 上記信号を増幅する複数の差動増幅器と、 上記複数のメモリアレーのうちの第１のメモリ
アレーに属する第１のデータ線対に接続されるよ
うに設けられた第１の共通信号線と、 上記複数のメモリアレーのうちの第２のメモリ
アレーに属する第２のデータ線対に接続されるよ
うに設けられた第２の共通信号線と、 上記第１のデータ線、第１の共通信号線とを接
続するように設けられた第１のスイツチ手段と、 上記第２のデータ線対と、第２の共通信号線と
を接続するように設けられた第２のスイツチ手段
と、 上記第１及び第２のスイツチ手段を制御するた
めの制御信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体装置において、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記第１及び第２のメモリアレーは上記第２の
デコード手段の一方の側に配置され、かつ、上記
第１のメモリアレーと上記第２のデコード手段と
の間に上記第２のメモリアレーが存在するように
配置され、かつ、上記共通信号線は上記ワード線
とほぼ同じ方向に配置され、かつ、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線は、上記第２のメモリアレー
上を通つていることを特徴とする半導体メモリ装
置、または、複数のワード線と、該ワード線と交
叉するように配置された複数のデータ線対と、上
記複数のワード線と上記複数のデータ線とが交叉
する部分のうち必要な部分に設けられた信号を蓄
積する容量と信号を読み出すトランジスタとを有
するメモリセルと、を有する複数のメモリアレー
と、 上記信号を増幅する複数の差動増幅器と、 上記複数のメモリアレーのうちの第１のメモリ
アレーに属する第１のデータ線対と、上記複数の
メモリアレーのうちの第２のメモリアレーに属す
る第２のデータ線対とに接続されるように設けら
れた共通信号線と、 上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体メモリ装置において、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記第１及び第２のメモリアレーで共有するよ
うに上記共通信号線は設けられ、かつ、 上記容量を形成する少なくとも１つの電極は第
１の導電層で形成され、上記ワード線は第２の導
電層で形成され、上記データ線は第３の導電層で
形成されている半導体メモリ装置において、更に
配線用に第４の導電層を有することを特徴とする
半導体メモリ装置、または、複数のワード線と、
該ワード線と交叉するように配置された複数のデ
ータ線対と、上記複数のワード線のうちの一本の
ワード線と上記複数のデータ線対のうちの一対の
データ線対とが交叉する二つの部分のうち一方に
設けられたメモリセルと、を有する複数のメモリ
アレーと、 上記信号を増幅する複数の差動増幅器と、 上記複数のデータ線対のうち少なくとも２対に
接続されるように設けられた共通信号線と、 上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体メモリ装置において、 上記メモリセルは信号を蓄積する容量と信号を
読み出すトランジスタとを有し、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記共通信号線は少なくとも２つ設けられ、第
１の共通信号線と第２の共通信号線は隣接して配
置され、かつ、該第１の共通信号線と第２の共通
信号線に接続されるデータ線対は同じメモリアレ
ーに属しており、かつ、それぞれの共通信号線と
対応するデータ線対を接続する上記第１のスイツ
チ手段に印加される上記制御線の信号は同一であ
ることを特徴とする半導体メモリ装置である。
以下実施例を用いて説明する。
第９図は本発明の概念を示したものである。す
なわち、ワード線Ｗとデータ線Dijでマトリクス
を構成してメモリアレーを形成するメモリにおい
て、１本のデータ線を図示するようにD00，D01，
D02，D03のように分割し、分割した各データ線
の一部に、ＹデコーダとＹドライバ（図中では
YDEC）による出力制御信号YC0で制御されるス
イツチSW00，SW01，SW02，SW03を設け、他に
属する分割されたデータ線（たとえばD10）と共
通な共通入出力線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ
２，Ｉ／Ｏ３との間でデータの授受を行うように
したものである。こうすることによつて、データ
線が細分化されるために、Ｘデコーダとワードド
ライバ（図中ではXDECにて総称）で選択ワード
線Ｗに現われたワード電圧によつてメモリセル
MCからデータ線D00に高速で高出力電圧の読み
出し信号が得られる。本方式では細分化すること
によるチツプ面積の増加は抑えられる。すなわち
従来例（第３図）のように各スイツチの部分に
YDECをレイアウトする必要がなく、細分化され
たデータ線に共通なYDECでまに合うからであ
る。
なわち、ワード線Ｗとデータ線Dijでマトリクス
を構成してメモリアレーを形成するメモリにおい
て、１本のデータ線を図示するようにD00，D01，
D02，D03のように分割し、分割した各データ線
の一部に、ＹデコーダとＹドライバ（図中では
YDEC）による出力制御信号YC0で制御されるス
イツチSW00，SW01，SW02，SW03を設け、他に
属する分割されたデータ線（たとえばD10）と共
通な共通入出力線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ
２，Ｉ／Ｏ３との間でデータの授受を行うように
したものである。こうすることによつて、データ
線が細分化されるために、Ｘデコーダとワードド
ライバ（図中ではXDECにて総称）で選択ワード
線Ｗに現われたワード電圧によつてメモリセル
MCからデータ線D00に高速で高出力電圧の読み
出し信号が得られる。本方式では細分化すること
によるチツプ面積の増加は抑えられる。すなわち
従来例（第３図）のように各スイツチの部分に
YDECをレイアウトする必要がなく、細分化され
たデータ線に共通なYDECでまに合うからであ
る。
さらに第９図で、YCをDijと異なる製造工程で
形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポ
リSiあるいはMoなどの金属で、Dijの主要部を第
１層目のAlで、YCを第２層目のAlで形成するこ
とも考えられる。あるいはワード線を第１層目の
Alで、Dijの主要部をpoly Siあるいは拡散層で形
成し、YCを第２層目のAlで形成することも考え
られる。これは第10、11の１トランジスタセルに
示すようにメモリセル（第１０図は２交点セル、
第１１図は１交点セル）によつて異なるわけであ
るが、要するに立体配線を行えばよい。
形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポ
リSiあるいはMoなどの金属で、Dijの主要部を第
１層目のAlで、YCを第２層目のAlで形成するこ
とも考えられる。あるいはワード線を第１層目の
Alで、Dijの主要部をpoly Siあるいは拡散層で形
成し、YCを第２層目のAlで形成することも考え
られる。これは第10、11の１トランジスタセルに
示すようにメモリセル（第１０図は２交点セル、
第１１図は１交点セル）によつて異なるわけであ
るが、要するに立体配線を行えばよい。
即ち、第１２図に示す１交点セルの場合の従来
例ａと本発明ｂ、及び第１３図に示す２交点セル
の場合の本発明ａ，ｂに於て、本発明ではYC（図
中破線）をワード線Ｗやデータ線Ｄを設ける層と
は別の層に設けることにより、レイアウト上の問
題やYCを設けることによるセル面積増大の問題
を解決したのである。
例ａと本発明ｂ、及び第１３図に示す２交点セル
の場合の本発明ａ，ｂに於て、本発明ではYC（図
中破線）をワード線Ｗやデータ線Ｄを設ける層と
は別の層に設けることにより、レイアウト上の問
題やYCを設けることによるセル面積増大の問題
を解決したのである。
更に、第１４，１５図は２交点セルにおいて、
データ対線２組で１本のYCを共有する例である。
第１４図は同じサブアレー内の隣接対線と共有し
た場合で、ｂはａのデータ線を２分割してＩ／Ｏ
を中間に配置した例である。第１５図は、異なる
サブアレー内の対線とYCを共有したもので、ｂ
は上記同様にデータ対線をさらに２分割した例で
ある。
データ対線２組で１本のYCを共有する例である。
第１４図は同じサブアレー内の隣接対線と共有し
た場合で、ｂはａのデータ線を２分割してＩ／Ｏ
を中間に配置した例である。第１５図は、異なる
サブアレー内の対線とYCを共有したもので、ｂ
は上記同様にデータ対線をさらに２分割した例で
ある。
また、第１６図は、２交点セルを用いた第９図
の具体例であり、第１７図は第１６図のさらに詳
細な具体例を示す。すなわち第１６図は、データ
対線、Dij，ijと他のデータ対線D′ij，′ijに共通
に差動増幅器（センスアンプ：以下SAと略す）
を配置した例である。SAを共通にしXDECで制
御されるゲートコントロールGCを介してDij，ij
あるいはD′ij，′ijに結線し、いずれか一方の、選
択されたメモリセルMCに属するGCをONにすれ
ば、MCからの読み出し信号電圧は第８図同様に
十分得られる。その信号電圧は各SAで増幅され、
この増幅された信号は、YDECで制御されて出力
されるYCによつて制御される。たとえばYC0が
選択された結果、YC0にパルス電圧が現われる
と、YC0によつて制御されるSAの出力だけが各
Ｉ／Ｏ線Ｉ／Ｏ０，Ｉ／Ｏ１，……に現われ、さ
らにリード／ライトコントロール回路（RWC）
によつて、アドレス信号Ａと書き込み読み出し制
御信号WEに制御されたデータ出力Dputがチツプ
外部にとり出される。書きこみも同様に、チツプ
外部からのデータ入力Diが選択されたＩ／Ｏ線
に入力されて、選択されたMCに入力されること
によつて行われる。
の具体例であり、第１７図は第１６図のさらに詳
細な具体例を示す。すなわち第１６図は、データ
対線、Dij，ijと他のデータ対線D′ij，′ijに共通
に差動増幅器（センスアンプ：以下SAと略す）
を配置した例である。SAを共通にしXDECで制
御されるゲートコントロールGCを介してDij，ij
あるいはD′ij，′ijに結線し、いずれか一方の、選
択されたメモリセルMCに属するGCをONにすれ
ば、MCからの読み出し信号電圧は第８図同様に
十分得られる。その信号電圧は各SAで増幅され、
この増幅された信号は、YDECで制御されて出力
されるYCによつて制御される。たとえばYC0が
選択された結果、YC0にパルス電圧が現われる
と、YC0によつて制御されるSAの出力だけが各
Ｉ／Ｏ線Ｉ／Ｏ０，Ｉ／Ｏ１，……に現われ、さ
らにリード／ライトコントロール回路（RWC）
によつて、アドレス信号Ａと書き込み読み出し制
御信号WEに制御されたデータ出力Dputがチツプ
外部にとり出される。書きこみも同様に、チツプ
外部からのデータ入力Diが選択されたＩ／Ｏ線
に入力されて、選択されたMCに入力されること
によつて行われる。
第１７図第１８図を用いてさらに詳細に説明す
る。まずプリチヤージ信号φpによつて全ノード
（D0，0，CD0，0，D′0，′0など）が高電位
にプリチヤージされた後、XDECによつてワード
線Ｗが選択されてワードパルスφWが出力される
と、それに接続されるMCが選択されて、それに
対応したデータ線（たとえばD0）に、MCの記憶
容量CSとデータ線の容量とで決定される微少信号
電圧が出力される。同時にダミーセルDCからも、
φDWをONすることによつてCD0に参照電圧が発
生する。尚、ワード線が選択される以前に、選択
されるMCが属さないゲートコントロールGC′は、
GCL′はプリチヤージ時の高レベルから低レベル
にすることによつてOFFとなり、GCはONのま
まとなつている。したがつてD0，CD0にはMCか
らの情報に対応した信号電圧が、0，0には
DCからの参照電圧が現われる。この参照電圧は、
DCの容量がCs／２に選ばれているために、MCの情 報“１”“０”に対応してD0，CD0に現われる読
み出し電圧の中間に設定されるから、センスアン
プSAの入力端には、情報“１”、“０”に対応し
た微妙な変動電圧が常に現われることになる。そ
の後に起動パルスφaによつてSAを動作させて上
記の差動電圧を増幅する。その後でＹデコーダ
YDECで選択されたYCにφyが出力され、増幅さ
れた差動電圧は、スイツチSWを経てＩ／Ｏ線に
差動でとり出される。本回路の特長は、第８図
のようにＩ／Ｏ線のとり出しが片側ではなく、
MAとMA′の中間になつているので高速に読み出
し書き込み動作ができる、プリチヤージ回路
PCや、DCがMA，MA′に共通化されているので
それだけ面積が小になる、ことである。もちろん
これらの回路を共通にせずに従来のように各
MA，MA′に配置することもできる。尚第１８図
は電源電圧VCC＝5Vの例であり、φP，GCL，
GCL′が7.5Vなのは、データ線D0，0に同じ電圧
がプリチヤージされるように、十分高電圧を与え
るためである。また、φW，φDWを7.5Vにしている
のは、ワード線をコンデンサで7.5Vに昇圧する
ことによつて、メモリセルからの読み出し電圧を
高くとるためである。このための具体的回路はよ
く知られているので図中には省略してある。また
φyが7.5Vなのは、CD0，0からＩ／Ｏ，
に高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。φyを7.5Vに昇
圧する方式は、本発明の方式に特有なものなので
第１９〜２１図に具体的に示した。すなわち従来
は、第６図のようなデータ線D0，0から高速で
Ｉ／Ｏ線に信号をとり出す為に第１９図のような
回路が用いられている。本回路の欠点はQtとt
のゲート電圧が、非選択の場合にフローテイング
状態になることである。しかしたとえフローテイ
ングになつていても、このゲートからの引出線は
短いために、結合電圧が現われてQt，tが非選
択のはずなのにONになることはない。しかしこ
の回路を本発明にそのまま使うわけにはいかな
い。なぜならYCはメモリアレー内をかなり長く
走る配線になり結合電圧も増大するからである。
そこで第２０，２１図の回路を用いればよい。
Q1とQ2により非選択YCは低インピーダンンスで
アース電位になるので結合電圧はYCにほとんど
現われない。
る。まずプリチヤージ信号φpによつて全ノード
（D0，0，CD0，0，D′0，′0など）が高電位
にプリチヤージされた後、XDECによつてワード
線Ｗが選択されてワードパルスφWが出力される
と、それに接続されるMCが選択されて、それに
対応したデータ線（たとえばD0）に、MCの記憶
容量CSとデータ線の容量とで決定される微少信号
電圧が出力される。同時にダミーセルDCからも、
φDWをONすることによつてCD0に参照電圧が発
生する。尚、ワード線が選択される以前に、選択
されるMCが属さないゲートコントロールGC′は、
GCL′はプリチヤージ時の高レベルから低レベル
にすることによつてOFFとなり、GCはONのま
まとなつている。したがつてD0，CD0にはMCか
らの情報に対応した信号電圧が、0，0には
DCからの参照電圧が現われる。この参照電圧は、
DCの容量がCs／２に選ばれているために、MCの情 報“１”“０”に対応してD0，CD0に現われる読
み出し電圧の中間に設定されるから、センスアン
プSAの入力端には、情報“１”、“０”に対応し
た微妙な変動電圧が常に現われることになる。そ
の後に起動パルスφaによつてSAを動作させて上
記の差動電圧を増幅する。その後でＹデコーダ
YDECで選択されたYCにφyが出力され、増幅さ
れた差動電圧は、スイツチSWを経てＩ／Ｏ線に
差動でとり出される。本回路の特長は、第８図
のようにＩ／Ｏ線のとり出しが片側ではなく、
MAとMA′の中間になつているので高速に読み出
し書き込み動作ができる、プリチヤージ回路
PCや、DCがMA，MA′に共通化されているので
それだけ面積が小になる、ことである。もちろん
これらの回路を共通にせずに従来のように各
MA，MA′に配置することもできる。尚第１８図
は電源電圧VCC＝5Vの例であり、φP，GCL，
GCL′が7.5Vなのは、データ線D0，0に同じ電圧
がプリチヤージされるように、十分高電圧を与え
るためである。また、φW，φDWを7.5Vにしている
のは、ワード線をコンデンサで7.5Vに昇圧する
ことによつて、メモリセルからの読み出し電圧を
高くとるためである。このための具体的回路はよ
く知られているので図中には省略してある。また
φyが7.5Vなのは、CD0，0からＩ／Ｏ，
に高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。φyを7.5Vに昇
圧する方式は、本発明の方式に特有なものなので
第１９〜２１図に具体的に示した。すなわち従来
は、第６図のようなデータ線D0，0から高速で
Ｉ／Ｏ線に信号をとり出す為に第１９図のような
回路が用いられている。本回路の欠点はQtとt
のゲート電圧が、非選択の場合にフローテイング
状態になることである。しかしたとえフローテイ
ングになつていても、このゲートからの引出線は
短いために、結合電圧が現われてQt，tが非選
択のはずなのにONになることはない。しかしこ
の回路を本発明にそのまま使うわけにはいかな
い。なぜならYCはメモリアレー内をかなり長く
走る配線になり結合電圧も増大するからである。
そこで第２０，２１図の回路を用いればよい。
Q1とQ2により非選択YCは低インピーダンンスで
アース電位になるので結合電圧はYCにほとんど
現われない。
第２２図は、第１７図において、YCとデータ
対線D0，0との結合容量を等しくし、D0と0
の容量を等しくして等価的に雑音を減少させるた
めの一実施例である。２交点セルの場合には、第
１０図に示すように、YCをD0，0の中間にレ
イアウトしたとしても、層が異なるために、製造
工程でおこるマスクずれによつてD0，0の容量
が異なつてしまい、これが雑音源にもなる。そこ
でマスクずれがおきても、YCを対線（D0，0）
内のいずれか一方のデータ線に奇数回交叉させる
（図では１回交叉）ことによつて、D0，0とも
にC0＋C1の容量を等しく分かつことができる。
第２３図は他の一実施例で、対線同志を奇数回交
叉させた例である。
対線D0，0との結合容量を等しくし、D0と0
の容量を等しくして等価的に雑音を減少させるた
めの一実施例である。２交点セルの場合には、第
１０図に示すように、YCをD0，0の中間にレ
イアウトしたとしても、層が異なるために、製造
工程でおこるマスクずれによつてD0，0の容量
が異なつてしまい、これが雑音源にもなる。そこ
でマスクずれがおきても、YCを対線（D0，0）
内のいずれか一方のデータ線に奇数回交叉させる
（図では１回交叉）ことによつて、D0，0とも
にC0＋C1の容量を等しく分かつことができる。
第２３図は他の一実施例で、対線同志を奇数回交
叉させた例である。
第２４図は、第１６，１７図の実施例におい
て、SWがYCだけで制御されるのに対して、YC
とXDECによつて制御されるIOCで制御される例
である。すなわち選択されたＸとＹの交点に存在
するSWのみがONとなるから第１６図のＩ／Ｏ
０，Ｉ／Ｏ１などに任意に出力をとり出すことが
できる。これは前もつてＩ／Ｏ０，Ｉ／Ｏ１をデ
コードできることを意味するから、RWCに簡略
化された回路が採用できる。
て、SWがYCだけで制御されるのに対して、YC
とXDECによつて制御されるIOCで制御される例
である。すなわち選択されたＸとＹの交点に存在
するSWのみがONとなるから第１６図のＩ／Ｏ
０，Ｉ／Ｏ１などに任意に出力をとり出すことが
できる。これは前もつてＩ／Ｏ０，Ｉ／Ｏ１をデ
コードできることを意味するから、RWCに簡略
化された回路が採用できる。
第２５図は、第２４図を拡張することによつ
て、YCを各データ対線対応ではなく、２組のデ
ータ対線対応に設けた例である。こうすることに
よつてYCの配線本数が半分、すなわち配線ピツ
チはこれまでの実施例の２倍に拡がるので製造が
容易となる。本回路の動作は、第２４図と同様
に、IOC０，IOC１とYCとの一致が取れたSWの
みがONとなるが、ここでは、IOC０とIOC１に
Ｘ系アドレス信号の他にＹ系アドレス信号の情報
が含まれている点で異なる。すなわち、ゲータ線
D0，0の対が選ばれるときは、IOC０データ線
D1，1の対が選ばれるときは、IOC１がＸ，
YDECによつて選択される（通常は信号“１”が
出力される）。なお、上に述べたＸ系、Ｙ系アド
レス信号とは、単純に平面的な２次点の配置にお
けるＸ，Ｙを意味するものであり、メモリの論理
的なアドレスとは区別されるべきものであること
は言うまでもない。
て、YCを各データ対線対応ではなく、２組のデ
ータ対線対応に設けた例である。こうすることに
よつてYCの配線本数が半分、すなわち配線ピツ
チはこれまでの実施例の２倍に拡がるので製造が
容易となる。本回路の動作は、第２４図と同様
に、IOC０，IOC１とYCとの一致が取れたSWの
みがONとなるが、ここでは、IOC０とIOC１に
Ｘ系アドレス信号の他にＹ系アドレス信号の情報
が含まれている点で異なる。すなわち、ゲータ線
D0，0の対が選ばれるときは、IOC０データ線
D1，1の対が選ばれるときは、IOC１がＸ，
YDECによつて選択される（通常は信号“１”が
出力される）。なお、上に述べたＸ系、Ｙ系アド
レス信号とは、単純に平面的な２次点の配置にお
けるＸ，Ｙを意味するものであり、メモリの論理
的なアドレスとは区別されるべきものであること
は言うまでもない。
なお、ここでは２組のデータ対線対応にYCを
設けたが、任意の組数のデータ対線に対応して設
けることのできることは言うまでもない。
設けたが、任意の組数のデータ対線に対応して設
けることのできることは言うまでもない。
第２６図は、上記と同様YCの配線ピツチをた
とえば２倍に拡げる別の実施例であり、ここで
は、Ｉ／Ｏ線を２組設け、CDO，にはＩ／
Ｏ−０，−０，CD１，１はＩ／Ｏ−
１，−１をSWによつて接続し、外部との
信号授受を行なう構成になつている。この２組の
Ｉ／Ｏ線は、たとえば第９図で述べたRWCによ
つてそのいずれかを選択して、Di、Doutと接続
するが、この他に、Di、Doutを複数本設け選択
動作なしに、直接Di、Doutとの接続することも
可能である。
とえば２倍に拡げる別の実施例であり、ここで
は、Ｉ／Ｏ線を２組設け、CDO，にはＩ／
Ｏ−０，−０，CD１，１はＩ／Ｏ−
１，−１をSWによつて接続し、外部との
信号授受を行なう構成になつている。この２組の
Ｉ／Ｏ線は、たとえば第９図で述べたRWCによ
つてそのいずれかを選択して、Di、Doutと接続
するが、この他に、Di、Doutを複数本設け選択
動作なしに、直接Di、Doutとの接続することも
可能である。
本実施例によつても、第２５図と同様にYCの
配線ピツチを拡げることができ、製造が容異にな
る。
配線ピツチを拡げることができ、製造が容異にな
る。
さてこれまでの実施例は、第９，１６，１７図
を基本としてきたが、第１図に示すようにＸ，Ｙ
デコーダを近接に配置した構成がとれることも明
らかである。第２７図はそのための一実施例であ
る。ここでは、前に述べた第１７図の実施例にお
いて、Ｘ，Ｙデコーダを共用した例を示したが、
他の実施例においても同様に適用可能なことは言
うまでもない。
を基本としてきたが、第１図に示すようにＸ，Ｙ
デコーダを近接に配置した構成がとれることも明
らかである。第２７図はそのための一実施例であ
る。ここでは、前に述べた第１７図の実施例にお
いて、Ｘ，Ｙデコーダを共用した例を示したが、
他の実施例においても同様に適用可能なことは言
うまでもない。
同図のXDEC，Ｙ−DECは第２８図に示すよ
うに、時間帯を分けてＸデコーダの動作Ａおよび
Ｙデコーダの動作Ｂを行なう。WD，YDによつ
てこの出力φxyとφx，φyの一致がとられ、Ｗ，
YCの出力が形成される。また第２７図でWD，
YDは単なる論理積の記号で示してあるが、具体
的にはたとえば第２０図に示すような回路のよう
に構成される。以上のように形成された、Ｗ，
YDは既に述べた他の実施例と同じように、配
置、配線がなされ、所定の動作を行なう。
うに、時間帯を分けてＸデコーダの動作Ａおよび
Ｙデコーダの動作Ｂを行なう。WD，YDによつ
てこの出力φxyとφx，φyの一致がとられ、Ｗ，
YCの出力が形成される。また第２７図でWD，
YDは単なる論理積の記号で示してあるが、具体
的にはたとえば第２０図に示すような回路のよう
に構成される。以上のように形成された、Ｗ，
YDは既に述べた他の実施例と同じように、配
置、配線がなされ、所定の動作を行なう。
本実施例においても第１図の従来技術で指摘し
た問題点のうち、のデコーダの制御性に関する
問題点は残るが、ＷとYCと異なる層の導体で形
成し、また２交点形のメモリセルを用いることに
より、、の問題点は解決でき、実用価値が高
くなる。
た問題点のうち、のデコーダの制御性に関する
問題点は残るが、ＷとYCと異なる層の導体で形
成し、また２交点形のメモリセルを用いることに
より、、の問題点は解決でき、実用価値が高
くなる。
なお、第２７図において、図面右部に示した
XDECにはＹデコーダの機能を持たしていない
が、これはYCの形成に必要とするデコーダの数
が図面左部のデコーダの数以内であることを仮定
したためであり、場合によつては右部のデコーダ
にも左部デコーダと同様の機能を持たせる場合も
ありうる。また、WDとYDを並置して設計する
ことが占有面積の関係で困難な場合には、YDの
回路を複数のデコーダ部に分配して設計すること
も可能である。
XDECにはＹデコーダの機能を持たしていない
が、これはYCの形成に必要とするデコーダの数
が図面左部のデコーダの数以内であることを仮定
したためであり、場合によつては右部のデコーダ
にも左部デコーダと同様の機能を持たせる場合も
ありうる。また、WDとYDを並置して設計する
ことが占有面積の関係で困難な場合には、YDの
回路を複数のデコーダ部に分配して設計すること
も可能である。
第２９図、３０図は、これまで述べてきた実施
例が２交点セルを対象にしてきたのに対して、１
交点セルあるいはフリツプフロツプ型のスタテイ
ツク型メモリセルに対する実施例である。第２９
図のXDECの配置について述べる。通常の２交点
セルはワード線は比較的抵抗の高い配線材（たと
えば、poly Si）が使用されるので、そのワード
線遅延時間が問題となる。そこでその時間を極力
小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダやドライバ
（XDECと総称して図示してある）を配置したわ
けである。これに対し、１交点セルではワード線
が抵抗の低いAlで形成されているために、ワー
ド線を分割する必要はなく、第２９図のように
XDECは一端に配置でき、ドライバも片側１個で
よいために面積が小にできる。したがつて使用す
るメモリセルに応じてXDECの位置も適宜変える
ことができる。
例が２交点セルを対象にしてきたのに対して、１
交点セルあるいはフリツプフロツプ型のスタテイ
ツク型メモリセルに対する実施例である。第２９
図のXDECの配置について述べる。通常の２交点
セルはワード線は比較的抵抗の高い配線材（たと
えば、poly Si）が使用されるので、そのワード
線遅延時間が問題となる。そこでその時間を極力
小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダやドライバ
（XDECと総称して図示してある）を配置したわ
けである。これに対し、１交点セルではワード線
が抵抗の低いAlで形成されているために、ワー
ド線を分割する必要はなく、第２９図のように
XDECは一端に配置でき、ドライバも片側１個で
よいために面積が小にできる。したがつて使用す
るメモリセルに応じてXDECの位置も適宜変える
ことができる。
次に以上の実施例を用いて実際にチツプ設計す
る場合に問題となる周辺回路の配置について、本
発明と直接関連する具体的実施例を述べる。
る場合に問題となる周辺回路の配置について、本
発明と直接関連する具体的実施例を述べる。
メモリLSIは汎用性が重視されるために、世界
標準のDIP（Dual In Lime Pachage）が用いら
れる。このDIPには細長いチツプ形状のものほど
収容しやすい。一方本発明では、データ線を細分
化することに特長がある。しかしデータ線を細分
化するほどデータ線方向、つまりYC方向は長く
なる。そこでYC方向をチツプ長辺方向に一致さ
せるようにメモリセルを配置すれば、DIPに収容
しやすいメモリを設計できることになる。第１
６，１７図を用いたこの場合のチツプの概念図を
第３１図に示す。ここでPRC１，PRC２はアド
レスバツフア回路やその他の制御回路を示す。
標準のDIP（Dual In Lime Pachage）が用いら
れる。このDIPには細長いチツプ形状のものほど
収容しやすい。一方本発明では、データ線を細分
化することに特長がある。しかしデータ線を細分
化するほどデータ線方向、つまりYC方向は長く
なる。そこでYC方向をチツプ長辺方向に一致さ
せるようにメモリセルを配置すれば、DIPに収容
しやすいメモリを設計できることになる。第１
６，１７図を用いたこの場合のチツプの概念図を
第３１図に示す。ここでPRC１，PRC２はアド
レスバツフア回路やその他の制御回路を示す。
第３２図は、前述したようにYCのピツチを拡
げ、その中にYCとは異なる信号や給電線をYCと
同じ層を用いて配置した例である。たとえばこの
信号が周辺回路PRC１，PRC２間のやりとりだ
けに関係する信号とすれば、メモリアレー内をメ
モリアレーの面積を大きくすることなく走らせる
ことができるから、チツプ面積の低減になる。
げ、その中にYCとは異なる信号や給電線をYCと
同じ層を用いて配置した例である。たとえばこの
信号が周辺回路PRC１，PRC２間のやりとりだ
けに関係する信号とすれば、メモリアレー内をメ
モリアレーの面積を大きくすることなく走らせる
ことができるから、チツプ面積の低減になる。
以上から明らかなように、本発明よれば、高
速、高集積メモリが実現できる。
速、高集積メモリが実現できる。
第１図乃至第８図は、従来例を説明するための
図、第９図は、本発明を説明するための概念図、
第１０図及び第１１図は、メモリセルを説明する
ための図、第１２図ａは、本発明の一実施例（同
図ｂ）を説明するための比較対照用従来例、第１
３図乃至第３２図は本発明の一実施図もしくは一
実施例の要部を示す図である。 SA：センスアンプ、YC：制御線、MA：メモ
リアレー、Ｗ：ワード線、Ｄ：データ線、MC：
メモリセル、SW：スイツチ、DC：ダミーセル。
図、第９図は、本発明を説明するための概念図、
第１０図及び第１１図は、メモリセルを説明する
ための図、第１２図ａは、本発明の一実施例（同
図ｂ）を説明するための比較対照用従来例、第１
３図乃至第３２図は本発明の一実施図もしくは一
実施例の要部を示す図である。 SA：センスアンプ、YC：制御線、MA：メモ
リアレー、Ｗ：ワード線、Ｄ：データ線、MC：
メモリセル、SW：スイツチ、DC：ダミーセル。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交叉するよ
うに配置された複数のデータ線対と、上記複数の
ワード線のうちの一本のワード線と上記複数のデ
ータ線対のうちの一対のデータ線対とが交叉する
二つの部分のうち一方に設けられた信号を蓄積す
る容量と信号を読み出すトランジスタとを有する
メモリセルと、を有する複数のメモリアレーと、 上記信号を増幅する複数の差動増幅器と、 上記複数のメモリアレーのうちの第１のメモリ
アレーに属する第１のデータ線対に接続されるよ
うに設けられた第１の共通信号線と、 上記複数のメモリアレーのうちの第２のメモリ
アレーに属する第２のデータ線対に接続されるよ
うに設けられた第２の共通信号線と、 上記第１のデータ線対と、第１の共通信号線と
を接続するように設けられた第１のスイツチ手段
と、 上記第２のデータ線対と、第２の共通信号線と
を接続するように設けられた第２のスイツチ手段
と、 上記第１及び第２のスイツチ手段を制御するた
めの制御信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体メモリ装置において、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記第１及び第２のメモリアレーは上記第２の
デコード手段の一方の側に配置され、かつ、上記
第１のメモリアレーと上記第２のデコード手段と
の間に上記第２のメモリアレーが存在するように
配置され、かつ、上記共通信号線は上記ワード線
とほぼ同じ方向に配置され、かつ、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線は、上記第２のメモリアレー
上を通つていることを特徴とする半導体メモリ装
置。 ２ 特許請求の範囲第１項記載の半導体メモリ装
置において、 上記第１のスイツチ手段はアドレス信号によつ
て制御され、かつ、 上記第１及び、第２のスイツチ手段を制御する
ための制御信号を伝える制御線は、同じ制御線で
あることを特徴とする半導体メモリ装置。 ３ 特許請求の範囲第１項又は第２項記載の半導
体メモリ装置において、 上記差動増幅器は上記第１及び第２のメモリア
レーの間に配置されることを特徴とする半導体メ
モリ装置。 ４ 特許請求の範囲第１項乃至第３項のいずれか
に記載の半導体メモリ装置において、 上記共通信号線は対線からなり、かつ、 上記第２のメモリアレーと上記第２のデコード
手段との間に更に第３のメモリアレーが配置され
ることを特徴とする半導体メモリ装置。 ５ 特許請求の範囲第１項乃至第４項のいずれか
に記載の半導体メモリ装置において、 上記差動増幅器は上記第１及び第２のメモリア
レーで共有するように設けられ、かつ、上記第１
及び第２のメモリアレーの間に配置されることを
特徴とする半導体メモリ装置。 ６ 特許請求の範囲第１項乃至第５項のいずれか
に記載の半導体メモリ装置において、 上記ワード線に印加される電圧は、上記データ
線に表れる高い電圧又は、電源電圧よりも高いこ
とを特徴とする半導体メモリ装置。 ７ 特許請求の範囲第１項乃至第６項のいずれか
に記載の半導体メモリ装置において、 上記メモリアレーを少なくとも16個有し、か
つ、チツプの長手方向に少なくとも８個ずつ２列
に配置され、該列の間には上記第１若しくは第２
のデコード手段が配置されていることを特徴とす
る半導体メモリ装置。 ８ 特許請求の範囲第１項乃至第７項のいずれか
に記載の半導体メモリ装置において、 上記データ線は、上記ワード線及び上記制御線
を構成する層とは異なる層で設けられたことを特
徴とする半導体メモリ装置。 ９ 特許請求の範囲第１項乃至第８項のいずれか
に記載の半導体メモリ装置において、 上記データ線はチツプの長手方向とほぼ同じ方
向に配置されたことを特徴とする半導体メモリ装
置。 １０ 特許請求の範囲第１項乃至第９項のいずれ
かに記載の半導体メモリ装置において、 上記データ線は上記制御線とほぼ平行に配置さ
れることを特徴とする半導体メモリ装置。 １１ 特許請求の範囲第１項乃至第１０項のいず
れかに記載の半導体メモリ装置において、 上記第２のデコード手段は、非選択である制御
線を非選択電位に固定するように動作する手段を
有することを特徴とする半導体メモリ装置。 １２ 複数のワード線と、該ワード線と交叉する
ように配置された複数のデータ線対と、上記複数
のワード線と上記複数のデータ線とが交叉する部
分のうち必要な部分に設けられた信号を蓄積する
容量と信号を読み出すトランジスタとを有するメ
モリセルと、を有する複数のメモリアレーと、 上記信号を増幅する複数の差動増幅器と、 上記複数のメモリアレーのうちの第１のメモリ
アレーに属する第１のデータ線対と、上記複数の
メモリアレーのうちの第２のメモリアレーに属す
る第２のデータ線対とに接続されるように設けら
れた共通信号線と、 上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体メモリ装置において、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記第１及び第２のメモリアレーで共有するよ
うに上記共通信号線は設けられ、かつ、 上記容量を形成する少なくとも１つの電極は第
１の導電層で形成され、上記ワード線は第２の導
電層で形成され、上記データ線は第３の導電層で
形成されている半導体メモリ装置において、更に
配線用に第４の導電層を有することを特徴とする
半導体メモリ装置。 １３ 特許請求の範囲第１２項記載の半導体メモ
リ装置において、 上記第１の導電層及び第２の導電層はポリSiで
形成され、第３の導電層及び第４の導電層はAl
で形成されることを特徴とする半導体メモリ装
置。 １４ 特許請求の範囲第１２項又は第１３項記載
の半導体メモリ装置において、 上記共通信号線は上記第１及び第２のメモリア
レーの間に配置され、かつ、該共通信号線は上記
ワード線とほぼ同じ方向に配置されることを特徴
とする半導体メモリ装置。 １５ 特許請求の範囲第１２項乃至第１４項のい
ずれかに記載の半導体メモリ装置において、 上記差動増幅器は上記第１及び第２のメモリア
レーの間に配置され、かつ、上記共通信号線は対
線からなることを特徴とする半導体メモリ装置。 １６ 特許請求の範囲第１２項乃至第１５項のい
ずれかに記載の半導体メモリ装置において、 上記差動増幅器は上記第１及び第２のメモリア
レーで共有するように設けられ、かつ、上記第１
及び第２のメモリアレーの間に配置されることを
特徴とする半導体メモリ装置。 １７ 特許請求の範囲第１２項乃至第１６項のい
ずれかに記載の半導体メモリ装置において、 上記ワード線に印加される電圧は、上記データ
線に表れる高い電圧又は、電源電圧よりも高いこ
とを特徴とする半導体メモリ装置。 １８ 特許請求の範囲第１２項乃至第１７項のい
ずれかに記載の半導体メモリ装置において、 上記メモリアレーを少なくとも16個有し、か
つ、チツプの長手方向に少なくとも８個ずつ２列
に配置され、該列の間には上記第１若しくは第２
のデコード手段が配置されていることを特徴とす
る半導体メモリ装置。 １９ 特許請求の範囲第１２項乃至第１８項のい
ずれかに記載の半導体メモリ装置において、 上記データ線は、上記ワード線及び上記制御線
を構成する層とは異なる層で設けられたことを特
徴とする半導体メモリ装置。 ２０ 特許請求の範囲第１２項乃至第１９項のい
ずれかに記載の半導体メモリ装置において、 上記データ線はチツプの長手方向とほぼ同じ方
向に配置されたことを特徴とする半導体メモリ装
置。 ２１ 特許請求の範囲第１２項乃至第２０項のい
ずれかに記載の半導体メモリ装置において、 上記データ線は上記制御線とほぼ平行に配置さ
れることを特徴とする半導体メモリ装置。 ２２ 特許請求の範囲第１２項乃至第２１項のい
ずれかに記載の半導体メモリ装置において、 上記第２のデコード手段は、非選択である制御
線を非選択電位に固定するように動作する手段を
有することを特徴とする半導体メモリ装置。 ２３ 複数のワード線と、該ワード線と交叉する
ように配置された複数のデータ線対と、上記複数
のワード線のうちの一本のワード線と上記複数の
データ線対のうちの一対のデータ線対とが交叉す
る二つの部分のうち一方に設けられたメモリセル
と、を有する複数のメモリアレーと、 上記信号を増幅する複数の差動増幅器と、 上記複数のデータ線対のうち少なくとも２対に
接続されるように設けられた共通信号線と、 上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を有する半導体メモリ装置において、 上記メモリセルは信号を蓄積する容量と信号を
読み出すトランジスタとを有し、 上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅され、 上記共通信号線は少なくとも２つ設けられ、第
１の共通信号線と第２の共通信号線は隣接して配
置され、かつ、該第１の共通信号線と第２の共通
信号線に接続されるデータ線対は同じメモリアレ
ーに属しており、かつ、それぞれの共通信号線と
対応するデータ線対を接続する上記第１のスイツ
チ手段に印加される上記制御線の信号は同一であ
ることを特徴とする半導体メモリ装置。 ２４ 特許請求の範囲第２３項記載の半導体メモ
リ装置において、 上記共通信号線は上記複数のメモリアレーのう
ちの第１のメモリアレーに属する第１のデータ線
対と、上記複数のメモリアレーのうちの第２のメ
モリアレーに属する第２のデータ線対とに接続さ
れるように設けられ、かつ、上記共通信号線は上
記第１及び第２のメモリアレーで共有するように
設けられ、該共通信号線は上記第１及び第２のメ
モリアレーの間に配置され、かつ、該共通信号線
は上記ワード線とほぼ同じ方向に配置されること
を特徴とする半導体メモリ装置。 ２５ 特許請求の範囲第２３項又は第２４項記載
の半導体メモリ装置において、 上記複数のデータ線対のうち少なくとも１対は
データ線が交叉されることを特徴とする半導体メ
モリ装置。 ２６ 特許請求の範囲第２３項乃至第２５項のい
ずれかに記載の半導体メモリ装置において、 上記差動増幅器は上記第１及び第２のメモリア
レーの間に配置され、かつ、上記共通信号線は対
線からなることを特徴とする半導体メモリ装置。 ２７ 特許請求の範囲第２３項乃至第２６項のい
ずれかに記載の半導体メモリ装置において、 上記差動増幅器は上記第１及び第２のメモリア
レーで共有するように設けられ、かつ、上記第１
及び第２のメモリアレーの間に配置されることを
特徴とする半導体メモリ装置。 ２８ 特許請求の範囲第２３項乃至第２７項のい
ずれかに記載の半導体メモリ装置において、 上記ワード線に印加される電圧は、上記データ
線に表れる高い電圧又は、電源電圧よりも高いこ
とを特徴とする半導体メモリ装置。 ２９ 特許請求の範囲第２３項乃至第２８項のい
ずれかに記載の半導体メモリ装置において、 上記メモリアレーを少なくとも16個有し、か
つ、チツプの長手方向に少なくとも８個ずつ２列
に配置され、該列の間には上記第１若しくは第２
のデコード手段が配置され、かつ、上記データ線
はチツプの長手方向とほぼ同じ方向に配置されて
いることを特徴とする半導体メモリ装置。 ３０ 特許請求の範囲第２３項乃至第２９項のい
ずれかに記載の半導体メモリ装置において、 上記データ線は、上記ワード線及び上記制御線
を構成する層とは異なる層で設けられたことを特
徴とする半導体メモリ装置。 ３１ 特許請求の範囲第２３項乃至第３０項のい
ずれかに記載の半導体メモリ装置において、 上記制御線は上記データ線とほぼ同じ方向に配
置され、かつ、少なくとも１つの上記データ線と
交叉することを特徴とする半導体メモリ装置。 ３２ 特許請求の範囲第２３項乃至第３１項のい
ずれかに記載の半導体メモリ装置において、 上記データ線は上記制御線とほぼ平行に配置さ
れることを特徴とする半導体メモリ装置。 ３３ 特許請求の範囲第２３項乃至第３２項のい
ずれかに記載の半導体メモリ装置において、 上記第２のデコード手段は、非選択である制御
線を非選択電位に固定するように動作する手段を
有することを特徴とする半導体メモリ装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081042A JPS57198592A (en) | 1981-05-29 | 1981-05-29 | Semiconductor memory device |
| EP82302774A EP0068645B1 (en) | 1981-05-29 | 1982-05-28 | A semiconductor device |
| DE8282302774T DE3280349D1 (de) | 1981-05-29 | 1982-05-28 | Halbleiterspeicheranlage. |
| CA000404001A CA1199724A (en) | 1981-05-29 | 1982-05-28 | Semiconductor memory |
| US06/651,453 US4739497A (en) | 1981-05-29 | 1984-09-17 | Semiconductor memory |
| US06/717,490 US4675845A (en) | 1981-05-29 | 1985-03-29 | Semiconductor memory |
| US07/038,370 US4748591A (en) | 1981-05-29 | 1987-04-14 | Semiconductor memory |
| US07/171,772 US4825418A (en) | 1981-05-29 | 1988-03-22 | Semiconductor memory |
| US07/342,903 US4992986A (en) | 1981-05-29 | 1989-04-25 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081042A JPS57198592A (en) | 1981-05-29 | 1981-05-29 | Semiconductor memory device |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263785A Division JPS63247990A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
| JP2041010A Division JPH02263388A (ja) | 1990-02-23 | 1990-02-23 | 半導体メモリ装置 |
| JP2041009A Division JPH02236893A (ja) | 1990-02-23 | 1990-02-23 | 半導体メモリ装置 |
| JP3179209A Division JPH0799620B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57198592A JPS57198592A (en) | 1982-12-06 |
| JPH0243279B2 true JPH0243279B2 (ja) | 1990-09-27 |
Family
ID=13735376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081042A Granted JPS57198592A (en) | 1981-05-29 | 1981-05-29 | Semiconductor memory device |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US4675845A (ja) |
| EP (1) | EP0068645B1 (ja) |
| JP (1) | JPS57198592A (ja) |
| CA (1) | CA1199724A (ja) |
| DE (1) | DE3280349D1 (ja) |
Families Citing this family (63)
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|---|---|---|---|---|
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| JPS60224333A (ja) * | 1984-04-23 | 1985-11-08 | Seiko Epson Corp | パラレル・シリアル変換回路 |
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| US4908797A (en) * | 1984-07-26 | 1990-03-13 | Texas Instruments Incorporated | Dynamic memory array with quasi-folded bit lines |
| EP0169460B1 (en) * | 1984-07-26 | 1991-05-15 | Texas Instruments Incorporated | Dynamic memory array with segmented and quasi-folded bit lines |
| EP0180054A3 (en) * | 1984-10-31 | 1988-05-11 | Texas Instruments Incorporated | Dual ended adaptive folded bitline scheme |
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
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| JPS61227289A (ja) * | 1985-03-30 | 1986-10-09 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
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| JPH0625015Y2 (ja) * | 1986-06-13 | 1994-06-29 | シャープ株式会社 | 半導体装置 |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
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| JPH0740431B2 (ja) * | 1987-01-30 | 1995-05-01 | 三菱電機株式会社 | 半導体記憶装置 |
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