JPH073856B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、半導体記憶装置に関する。

〈従来の技術〉 従来の半導体記憶装置としては、例えば第３図または第
４図にそれぞれ示すようなものがある。これらの図にお
いて、（１）は複数の列線と複数の行線との各交点に記
憶素子を配置した記憶素子行列部を示し、この行列部
（１）は半導体基板上で略矩形に形成される。図中矢印
（Ｘ）はその行線方向を、矢印（Ｙ）はその列線方向を
それぞれ示している。行列部（１）の行線方向（Ｘ）と
平行な一辺には列選択回路（２）が隣接して配置され、
さらにこの列選択回路（２）には読み出し・書き込み回
路（３）が隣り合うように配置されている。また、行列
部（１）の列線方向（Ｙ）と平行な一辺には行デコーダ
（４）が隣接して配されるとともに、列デコーダ（５）
は、この行デコーダ（４）と列選択回路（２）及び読み
出し・書き込み回路（３）とのそれぞれに隣接して設け
られ（第３図）、或は、行列部（１）の列線方向と平行
な他辺及び列選択回路（２）に隣接して設けられている
（第４図）。列選択回路（２）は列デコーダ（５）から
のデコード信号により上記複数の列線から所定の列線を
選択するもので、この列デコーダ（５）からの信号線は
それぞれの図において破線矢印（Ｚ）で示すように行線
方向（Ｘ）に沿って列選択回路（２）内に配設されてい
る。

＜発明が解決しようとする問題点＞ しかしながら、このような従来の半導体記憶装置にあっ
ては、列デコーダを列選択回路の行線方向の側方に配設
していた結果、その制御信号用配線を列選択回路内で行
線方向に沿って配置せざるを得ず、このため、列選択回
路は配線のためにその基板上に占める面積が大となって
いるという問題点、さらに、これら全体の外形が列デコ
ーダの配置により矩形からその一部が突出したものとな
り、外部回路等の配置が行ないにくいという問題点も有
していた。

〈問題点を解決するための手段〉 本発明は、複数の行線と複数の列線との各交点に記憶素
子を配置した矩形の記憶素子行列部と、この記憶素子行
列部の行線方向と平行な一辺に隣設されて、列デコーダ
からの制御信号により上記複数の列線から所定の列線を
選択する列選択回路と、を単一の半導体基板上に備えた
半導体記憶装置において、上記列デコーダを上記行線方
向と平行な一辺側に配置し、列デコーダと列選択回路と
を接続する信号配線を上記列線方向と平行になるように
配設した構成である。

〈作用〉 本発明に係る半導体記憶装置は、列デコーダからの制御
信号により列選択回路は、記憶素子行列部に設けた複数
の列線から所定の列線を選択するものである。列選択回
路は記憶素子行列部の行線方向と平行な一辺に隣接して
設けられ、また、列デコーダは同じくその平行な一辺の
側方に配置される。この結果、列デコーダと列選択回路
とを接続する信号配線は、上記列線方向と平行になるよ
うに配され、列選択回路の半導体基板上に占める面積を
小さくすることができる。また、該記憶装置の全体形状
を突出部のない略矩形とすることができる。

〈実施例〉 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明に係る半導体記憶装置の一実施例を示し
ている。なお、以下使用する符号は従来例と同一のもの
を用いる。同図において、（１）は半導体基板上に形成
された略矩形の記憶素子行列部であり、この記憶素子行
列部（１）は複数の行線と複数の列線との各交点にそれ
ぞれ記憶素子を配置している。図中、矢印（Ｘ），
（Ｙ）はそれぞれその行線方向及びその列線方向を示し
ている。この記憶素子行列部（１）の行線方向（Ｘ）と
平行な一辺（図中上辺）には列選択回路（２）が隣接し
て配置され、さらに、この列選択回路（２）の上辺には
読み出し・書き込み回路（３）が隣接して配置されてい
る。一方、この記憶素子行列部（１）の列線方向と平行
な一辺（図中左辺）に隣接して行デコーダ（４）が配置
されている。列デコーダ（５）は上記読み出し・書き込
み回路（３）の上辺及び行デコーダ（４）の上辺にそれ
ぞれ隣接して設けられており、その結果、この列デコー
ダ（５）と上記列選択回路（２）とを接続する信号配線
は、図中矢印（Ｚ）で示すように読み出し・書き込み回
路（３）内を通って列線方向（Ｙ）に沿って配設されて
いる。すなわち、列デコーダ（５）を記憶素子行列部
（１）の上辺の上方に該上辺と平行に配設することによ
り、該記憶装置の全体の外形を矩形状にして基板上に形
成することができる。

従って、上記構成に係る記憶装置は、列デコーダ（５）
からの制御信号により列選択回路（２）が所定の列線を
選択するとともに、行デコーダ（４）により所定の行線
を選択することで、記憶素子を指定し、読み出し・書き
込み回路（３）によって、該記憶素子に情報を書き込む
ものである。また、列デコーダ（５）と列選択回路
（２）とを接続する信号配線を列線方向（Ｙ）と平行に
なるように配設したため、列選択回路（２）の面積を小
さくすることができた。さらに、装置全体の外形を矩形
とすることができ、集積度を向上させることもできる。

また、第２図は本発明の他の実施例を示している。この
実施例にあっては、列デコーダ（５）を行デコーダ
（４）及び記憶素子行列部（１）の各下辺に沿ってこれ
らに隣接して配置している。この結果、列デコーダ
（５）と列選択回路（２）とを接続する信号配線は図中
破線（Ｚ）で示すように記憶素子行列部（１）内を通過
して列線方向（Ｙ）に配設されている。この場合、記憶
素子行列部（１）には信号配線のためのシールド構造を
設ける必要がない。その他の構成及び作用は上述の実施
例と同様である。

〈効果〉 以上説明してきたように、本発明によれば、列選択回路
の面積を小さくすることができるとともに、列デコーダ
の配置の自由度を増すことができ、さらに、基板上の装
置外形を矩形とすることが容易となる結果、外部回路等
の配置も容易となり、全体として集積化に好適となると
いう効果がある。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施例を示す
その概略構成図、第２図は本発明の他の実施例を示すそ
の概略構成図、第３図及び第４図は従来の半導体記憶装
置をそれぞれ示す概略構成図である。 （１）……記憶素子行列部、２……列選択回路、（５）
……列デコーダ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の行線と複数の列線との各交点に記憶
   素子を配置した矩形の記憶素子行列部と、この記憶素子
   行列部の行線方向と平行な一辺に隣設されて、列デコー
   ダからの制御信号により上記複数の列線から所定の列線
   を選択する列選択回路と、を単一の半導体基板上に備え
   た半導体記憶装置において、上記列デコーダを上記行線
   方向と平行な一辺側に配置し、列デコーダと列選択回路
   とを接続する信号配線を上記列線方向と平行になるよう
   に配設したことを特徴とする半導体記憶装置。