JP2663651B2 - 半導体記憶集積回路 - Google Patents
半導体記憶集積回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶集積回路に関し、特に電気的に記
憶内容を変化することが可能な不揮発性半導体記憶装置
を含む半導体記憶集積回路に関する。
憶内容を変化することが可能な不揮発性半導体記憶装置
を含む半導体記憶集積回路に関する。
［従来の技術］ 従来、この種の半導体記憶集積回路のＸデコーダー30
1,Yデコーダー302,センスアンプ303,Yセレクター304,半
導体記憶装置アレイ305の配置図を第３図に示す。第５
図は電気的に書き込み消去可能な半導体記憶装置の読み
出し，書き込み等の単位、通常ニブル，バイト，ワード
等のそのビット数によって呼ばれ方が異なるが、ここで
はその単位を４ビットで表したものである。電気的に書
き込み消去可能な半導体記憶装置では、第５図に示すよ
うに、半導体記憶装置は１ビットの情報を記憶できる半
導体記憶装置503と、前記半導体記憶装置のドレインを
選択し、そのゲートがＸデコーダー回路の出力であるワ
ード線に、そのドレインがディジット線501に接続され
ている半導体装置504と、４ビット分のゲートを選択す
る半導体装置505より成っている。このように、ゲート
を選択するための半導体装置505が必要なので、４ビッ
ト分の半導体記憶装置は、半導体基板上隣接して配置さ
れる。
1,Yデコーダー302,センスアンプ303,Yセレクター304,半
導体記憶装置アレイ305の配置図を第３図に示す。第５
図は電気的に書き込み消去可能な半導体記憶装置の読み
出し，書き込み等の単位、通常ニブル，バイト，ワード
等のそのビット数によって呼ばれ方が異なるが、ここで
はその単位を４ビットで表したものである。電気的に書
き込み消去可能な半導体記憶装置では、第５図に示すよ
うに、半導体記憶装置は１ビットの情報を記憶できる半
導体記憶装置503と、前記半導体記憶装置のドレインを
選択し、そのゲートがＸデコーダー回路の出力であるワ
ード線に、そのドレインがディジット線501に接続され
ている半導体装置504と、４ビット分のゲートを選択す
る半導体装置505より成っている。このように、ゲート
を選択するための半導体装置505が必要なので、４ビッ
ト分の半導体記憶装置は、半導体基板上隣接して配置さ
れる。
第３図の配置において、複数のディジット線312のう
ち必要なディジット線を選択するＹセレクター304のゲ
ートに接続されているＹデコーダ302の出力の配線は、
Ｙセレクター304が一ヶ所に配置されているにも係わら
ず、半導体記憶装置のアレイの一端から他端までの幅と
Ｙデコーダーの出力の本数の高さ領域310を占めてい
て、また配線領域の面積だけでなく、記憶容量によりそ
の配線寄生容量が変化するので、これより、Ｙデコーダ
302の動作スピードと消費電力が変化する。
ち必要なディジット線を選択するＹセレクター304のゲ
ートに接続されているＹデコーダ302の出力の配線は、
Ｙセレクター304が一ヶ所に配置されているにも係わら
ず、半導体記憶装置のアレイの一端から他端までの幅と
Ｙデコーダーの出力の本数の高さ領域310を占めてい
て、また配線領域の面積だけでなく、記憶容量によりそ
の配線寄生容量が変化するので、これより、Ｙデコーダ
302の動作スピードと消費電力が変化する。
また、第４図は別の従来例の配置図である。本配置図
ではＹデコーダ402は半導体記憶装置のアレイ405を挟ん
でＹセレクター404と反対側に配置され、Ｙデコーダー4
02の出力の配線はディジット線に平行にＹデコーダーの
出力の数だけ存在し、410で示されている領域を占め、
この配線長は半導体記憶装置のアレイ405の記憶容量に
よりワード線の本数が変化し、これによりＹデコーダー
の配線長が変化し配線寄生容量が変化する。即ち、記憶
容量が大きくなれば、それだけＹデコーダーの出力の配
線領域410は大きくなる。
ではＹデコーダ402は半導体記憶装置のアレイ405を挟ん
でＹセレクター404と反対側に配置され、Ｙデコーダー4
02の出力の配線はディジット線に平行にＹデコーダーの
出力の数だけ存在し、410で示されている領域を占め、
この配線長は半導体記憶装置のアレイ405の記憶容量に
よりワード線の本数が変化し、これによりＹデコーダー
の配線長が変化し配線寄生容量が変化する。即ち、記憶
容量が大きくなれば、それだけＹデコーダーの出力の配
線領域410は大きくなる。
第７図は電気的に書き込み可能から紫外線で消去可能
な不揮発性半導体記憶装置の従来例を示したものであ
る。電気的に書き込み可能かつ紫外線で消去可能な不揮
発性半導体記憶装置の場合は、第５図に示したように同
時に読み出したり書き込んだりする半導体記憶装置を隣
接配置するというような制約はなく、第７図の例では４
ビット毎に同時に読み出したり書き込んだりする半導体
記憶装置が配置されている。
な不揮発性半導体記憶装置の従来例を示したものであ
る。電気的に書き込み可能かつ紫外線で消去可能な不揮
発性半導体記憶装置の場合は、第５図に示したように同
時に読み出したり書き込んだりする半導体記憶装置を隣
接配置するというような制約はなく、第７図の例では４
ビット毎に同時に読み出したり書き込んだりする半導体
記憶装置が配置されている。
第７図の構成について説明する。半導体記憶装置アレ
イ705の左辺に隣接してＸデコーダー701が、上辺に隣接
してＹセレクター704が、更にＹセレクター704の上辺に
Ｙデコーダー出力配線領域708があり、配線領域708の上
辺に隣接してセンスアンプ703が配置されている。Ｙデ
コーダー702はＸデコーダー701の上部でセンスアンプ70
3の左部に配置され、配線領域710によってＹセレクター
704と接続されている。この時、Ｙデコーダ702はＸデコ
ーダー701と半導体記憶装置アレイ705によって決まるＹ
方向（図中の左右方向）の大きさと、半導体記憶装置ア
レイ705,Yセレクター704,配線領域710とセンスアンプ70
3によって決まるＹ方向（図中の上下方向）の大きさの
領域に配線領域710が存在したり、あるいはセンスアン
プ703,Xデコーダー701への電源線が配線の存在したりと
いう理由によりうまく配置できない。
イ705の左辺に隣接してＸデコーダー701が、上辺に隣接
してＹセレクター704が、更にＹセレクター704の上辺に
Ｙデコーダー出力配線領域708があり、配線領域708の上
辺に隣接してセンスアンプ703が配置されている。Ｙデ
コーダー702はＸデコーダー701の上部でセンスアンプ70
3の左部に配置され、配線領域710によってＹセレクター
704と接続されている。この時、Ｙデコーダ702はＸデコ
ーダー701と半導体記憶装置アレイ705によって決まるＹ
方向（図中の左右方向）の大きさと、半導体記憶装置ア
レイ705,Yセレクター704,配線領域710とセンスアンプ70
3によって決まるＹ方向（図中の上下方向）の大きさの
領域に配線領域710が存在したり、あるいはセンスアン
プ703,Xデコーダー701への電源線が配線の存在したりと
いう理由によりうまく配置できない。
［発明が解決しようとする課題］ 上述した従来の半導体記憶集積回路は、第３図，第４
図の例においては半導体記憶装置の記憶容量の大きさに
よりＹデコーダー出力の配線長が変化し、それにより配
線寄生容量が変化し、それによりＹデコーダーの動作速
度，消費電力が変化してしまい、選択すべきＹセレクタ
ーのゲートとＹデコーダーの出力を接続する配線領域が
必要であり、この配線領域は第３図の例では、半導体記
憶装置のアレイの幅とＹデコーダーの出力線数、あるい
は第４図の例では半導体記憶装置のアレイの高さとＹデ
コーダーの出力線数によって決まる面積が必要であると
いう欠点を有する。また、第７図で示している電気的書
き込み可能かつ紫外線で消去可能な不揮発性半導体装置
では、近年、前記不揮発性半導体記憶装置は、マイクロ
コンピュータのプロプログラム格納用の記憶装置として
用いられ、マイクロコンピュータあるいは、マイクロコ
ンピュータの周辺回路と共に同一半導体基板上に形成さ
れ、マイクロコンピュータのプロプログラムを開発する
ためのツールとして用いられるようになってきている。
即ち、ユーザーが開発したマイクロコンピュータのプロ
プログラムをユーザーが電気的書き込み可能な不揮発性
半導体記憶装置へ記憶させ、マイクロコンピュータが期
待通りに動作するようにプロプログラムを変更していく
プロプログラムのデバックの過程で使用されている。プ
ロプログラムのデバックが終了した時点でユーザーは従
来のようにプロプログラムのコードを半導体製造側へ送
り、半導体製造工程中でプロプログラムコードを半導体
基板へコーディングする読み出し専用半導体記憶装置を
内蔵したマイクロコンピュータを大量に安価に製造し使
用している。そのため、電気的に記憶内容が変化可能な
半導体記憶装置を内蔵したマイクロコンピュータが多種
多様に必要とされているが、特に電気的に記憶内容を変
更可能な半導体記憶装置では記憶内容を変化させる際に
通常の半導体集積回路によって使用される電源電圧より
も高い電圧、例えば12.5Vまたは21V等の電圧が半導体集
積回路に印加されるために、プロセス的に複雑であるば
かりでは設計上も種々の制約がレイアウト設計に課せら
れてレイアウト設計の複雑さが増加し、設計の効率化を
妨げているという欠点を有している。
図の例においては半導体記憶装置の記憶容量の大きさに
よりＹデコーダー出力の配線長が変化し、それにより配
線寄生容量が変化し、それによりＹデコーダーの動作速
度，消費電力が変化してしまい、選択すべきＹセレクタ
ーのゲートとＹデコーダーの出力を接続する配線領域が
必要であり、この配線領域は第３図の例では、半導体記
憶装置のアレイの幅とＹデコーダーの出力線数、あるい
は第４図の例では半導体記憶装置のアレイの高さとＹデ
コーダーの出力線数によって決まる面積が必要であると
いう欠点を有する。また、第７図で示している電気的書
き込み可能かつ紫外線で消去可能な不揮発性半導体装置
では、近年、前記不揮発性半導体記憶装置は、マイクロ
コンピュータのプロプログラム格納用の記憶装置として
用いられ、マイクロコンピュータあるいは、マイクロコ
ンピュータの周辺回路と共に同一半導体基板上に形成さ
れ、マイクロコンピュータのプロプログラムを開発する
ためのツールとして用いられるようになってきている。
即ち、ユーザーが開発したマイクロコンピュータのプロ
プログラムをユーザーが電気的書き込み可能な不揮発性
半導体記憶装置へ記憶させ、マイクロコンピュータが期
待通りに動作するようにプロプログラムを変更していく
プロプログラムのデバックの過程で使用されている。プ
ロプログラムのデバックが終了した時点でユーザーは従
来のようにプロプログラムのコードを半導体製造側へ送
り、半導体製造工程中でプロプログラムコードを半導体
基板へコーディングする読み出し専用半導体記憶装置を
内蔵したマイクロコンピュータを大量に安価に製造し使
用している。そのため、電気的に記憶内容が変化可能な
半導体記憶装置を内蔵したマイクロコンピュータが多種
多様に必要とされているが、特に電気的に記憶内容を変
更可能な半導体記憶装置では記憶内容を変化させる際に
通常の半導体集積回路によって使用される電源電圧より
も高い電圧、例えば12.5Vまたは21V等の電圧が半導体集
積回路に印加されるために、プロセス的に複雑であるば
かりでは設計上も種々の制約がレイアウト設計に課せら
れてレイアウト設計の複雑さが増加し、設計の効率化を
妨げているという欠点を有している。
本発明は上記従来の事情に鑑みなされたもので、上記
欠点を合理的に解決した半導体記憶集積回路を提供るこ
とを目的とする。
欠点を合理的に解決した半導体記憶集積回路を提供るこ
とを目的とする。
［発明の従来技術に帯する相違点］ 上述した従来の半導体記憶集積回路に対して、本発明
は、Ｙデコーダーの出力線と、Ｙセレクターのゲートを
接続するための配線領域が少なくなり、半導体記憶装置
の記憶容量が変化しても配線の寄生効果による動作速
度、消費電力の変化が小さく、また半導体集積回路のレ
イアウト設計においても本発明の半導体記憶集積回路は
半導体記憶集積回路の形が園か記憶容量の大きさに関係
なくほぼ長方形であるため、レイアウト設計の最初に行
う、半導体集積回路の相対配置を決めるフロアプラン設
計も容易に行うことができ、また上記各機能ブロックを
相互に配置するだけで半導体記憶集積回路部分のレイア
ウト設計がほとんど終了してしまうので、高電圧を扱う
際のレイアウト設計上の節約を上記の機能ブロック内で
受け持つことができ、設計の複雑度が少なくなり設計の
効率かが可能であるという相違点を有する。
は、Ｙデコーダーの出力線と、Ｙセレクターのゲートを
接続するための配線領域が少なくなり、半導体記憶装置
の記憶容量が変化しても配線の寄生効果による動作速
度、消費電力の変化が小さく、また半導体集積回路のレ
イアウト設計においても本発明の半導体記憶集積回路は
半導体記憶集積回路の形が園か記憶容量の大きさに関係
なくほぼ長方形であるため、レイアウト設計の最初に行
う、半導体集積回路の相対配置を決めるフロアプラン設
計も容易に行うことができ、また上記各機能ブロックを
相互に配置するだけで半導体記憶集積回路部分のレイア
ウト設計がほとんど終了してしまうので、高電圧を扱う
際のレイアウト設計上の節約を上記の機能ブロック内で
受け持つことができ、設計の複雑度が少なくなり設計の
効率かが可能であるという相違点を有する。
［課題を解決するための手段］ 本願発明は、電気的に第１のしきい値から第２のしき
い値に変更できる不揮発性の半導体記憶セルを行列状に
配置した記憶セルアレイと、上記半導体記憶セルの複数
の列に選択的に接続され複数のデジット線群に分割され
た複数のデジット線と、上記半導体記憶セルの行を選択
する行デコーダと、複数のセンスアンプと、該複数のセ
ンスアンプにそれぞれ接続された複数の配線を有する配
線領域と、上記複数の配線を選択的に上記デジット線に
接続する列セレクタと、上記複数のセンスアンプと接続
されるべきデジット線を上記列セレクタに指示する複数
の列デコーダとを備えた半導体記憶集積回路において、
上記列セレクタは上記記憶セルアレイに隣接しており、
上記複数のセンスアンプと上記複数の列デコーダは上記
半導体記憶セルの行方向に交互に配置されており、上記
複数の配置は上記半導体記憶セルの行方向に延在してお
り、上記配線領域は上記列セレクタに割り当てられた第
１領域と上記複数の列デコーダと複数のセンスアンプに
割り当てられた第２領域の間に配置していることを特徴
とする。
い値に変更できる不揮発性の半導体記憶セルを行列状に
配置した記憶セルアレイと、上記半導体記憶セルの複数
の列に選択的に接続され複数のデジット線群に分割され
た複数のデジット線と、上記半導体記憶セルの行を選択
する行デコーダと、複数のセンスアンプと、該複数のセ
ンスアンプにそれぞれ接続された複数の配線を有する配
線領域と、上記複数の配線を選択的に上記デジット線に
接続する列セレクタと、上記複数のセンスアンプと接続
されるべきデジット線を上記列セレクタに指示する複数
の列デコーダとを備えた半導体記憶集積回路において、
上記列セレクタは上記記憶セルアレイに隣接しており、
上記複数のセンスアンプと上記複数の列デコーダは上記
半導体記憶セルの行方向に交互に配置されており、上記
複数の配置は上記半導体記憶セルの行方向に延在してお
り、上記配線領域は上記列セレクタに割り当てられた第
１領域と上記複数の列デコーダと複数のセンスアンプに
割り当てられた第２領域の間に配置していることを特徴
とする。
［実施例］ 第１図は半導体一実施例の配置図である。本実施例の
半導体集積回路はＸデコーダー101,Yデコーダー102,セ
ンスアンプ103,Yセレクター104,半導体記憶装置アレイ1
05,コントロールゲート電圧供給線106,Yセレクターとセ
ンスアンプの配線領域107,Yアドレス入力線108,Xアドレ
ス入力線109より成っている。第１図の配置図は前記の
各回路の半導体基板上の配置を示している。本実施例に
おいてはＹデコーダー102はセンスアンプ103とＹセレク
ター104の上にある配線領域の107の間に配設されてい
る。第１図に示されている位置にＹデコーダー102を配
置することにより、配線領域107を横切ってＹセレクタ
ー104のゲートへ配線するＹデコーダー102の出力線の配
線のための領域をつくることなく、また半導体記憶装置
の記憶容量が変化しても配線長はほとんど変化すること
はない。また、第１図はセンスアンプ103の出力が４ビ
ットの場合であるが８ビットでも16ビットでも任意の出
力ビット数の場合に実現される。尚、Ｙデコーダー12を
本実施例のように配設するとにより、Ｙセレクター104
からセンスアンプ103への配線が長くなるが、この増加
分はもともとの配線領域107の部分に比べて小さいので
動作特性にはほとんど影響はない。
半導体集積回路はＸデコーダー101,Yデコーダー102,セ
ンスアンプ103,Yセレクター104,半導体記憶装置アレイ1
05,コントロールゲート電圧供給線106,Yセレクターとセ
ンスアンプの配線領域107,Yアドレス入力線108,Xアドレ
ス入力線109より成っている。第１図の配置図は前記の
各回路の半導体基板上の配置を示している。本実施例に
おいてはＹデコーダー102はセンスアンプ103とＹセレク
ター104の上にある配線領域の107の間に配設されてい
る。第１図に示されている位置にＹデコーダー102を配
置することにより、配線領域107を横切ってＹセレクタ
ー104のゲートへ配線するＹデコーダー102の出力線の配
線のための領域をつくることなく、また半導体記憶装置
の記憶容量が変化しても配線長はほとんど変化すること
はない。また、第１図はセンスアンプ103の出力が４ビ
ットの場合であるが８ビットでも16ビットでも任意の出
力ビット数の場合に実現される。尚、Ｙデコーダー12を
本実施例のように配設するとにより、Ｙセレクター104
からセンスアンプ103への配線が長くなるが、この増加
分はもともとの配線領域107の部分に比べて小さいので
動作特性にはほとんど影響はない。
Ｙデコーダー102の出力とＹセレクター104のゲートと
の接続に必要な配線領域は従来技術のような各回路の配
線を取ったとすると、記憶容量の大容量化にともなって
大きな領域になる。本発明の実施例においては、Ｙデコ
ーダーとＹセレクターのゲート間の専用の配線領域は、
従来例の第３図の領域310の部分不用となり、この部分
の面積、［（Ｙデコーダーの出力線の本数）×（配線幅
＋配線間隔）］×［（ディジット線本数）×（メモリー
セル横方向の幅）］が縮小されることとなる。
の接続に必要な配線領域は従来技術のような各回路の配
線を取ったとすると、記憶容量の大容量化にともなって
大きな領域になる。本発明の実施例においては、Ｙデコ
ーダーとＹセレクターのゲート間の専用の配線領域は、
従来例の第３図の領域310の部分不用となり、この部分
の面積、［（Ｙデコーダーの出力線の本数）×（配線幅
＋配線間隔）］×［（ディジット線本数）×（メモリー
セル横方向の幅）］が縮小されることとなる。
また、従来例の第４図では領域410が不用となりもこ
の部分の面積、［（Ｙデコーダーの出力線の本数）×
（配線幅＋配線間隔）］×［（ワード線の本数）×（メ
モリーセルの縦方向の幅）］が縮小されることとなる。
の部分の面積、［（Ｙデコーダーの出力線の本数）×
（配線幅＋配線間隔）］×［（ワード線の本数）×（メ
モリーセルの縦方向の幅）］が縮小されることとなる。
Ｙデコーダーの出力線の本数16本，配線幅２μm,配線
間隔２μm,ディジット線の本数128本，ワード線の本数1
28本，メモリーセル横方向の幅８μm,縦方向の幅を16μ
ｍとすると、従来例の第３図の場合、16×４×128×８
＝65536μm2となり、約0.26mm2の正方形の面積分のチッ
プサイズが縮小可能であり、また従来例の第４図の場合
には16×４×128×16＝131072μm2となり、約0.36μm2
の正方形の面積分が縮小可能である。
間隔２μm,ディジット線の本数128本，ワード線の本数1
28本，メモリーセル横方向の幅８μm,縦方向の幅を16μ
ｍとすると、従来例の第３図の場合、16×４×128×８
＝65536μm2となり、約0.26mm2の正方形の面積分のチッ
プサイズが縮小可能であり、また従来例の第４図の場合
には16×４×128×16＝131072μm2となり、約0.36μm2
の正方形の面積分が縮小可能である。
また、第１図の実施例においては以下の機能ブロッ
ク、Ｘデコーダー101,Yデコーダー102,センスアンプ10
3,Yセレクター104,半導体記憶装置アレイ105および配線
領域107をそれぞれ個々にレイアウトデータとして用意
して各機能ブロックを配置することにより半導体記憶集
積回路のレイアウト設計が可能となる。従来例の第３図
においては、Ｙデコーダー302の配置やＹデコーダー302
と配線領域310の間の接続領域は、記憶容量を変えよう
とした場合に手直しが必要であったのが、本実施例にお
いてはＹデコーダー102まで含めて、機能ブロックの配
置だけで、半導体記憶集積回路のレイアウトの設計の主
な部分ができてしまうので、自動化設計にも十分に対応
できる。
ク、Ｘデコーダー101,Yデコーダー102,センスアンプ10
3,Yセレクター104,半導体記憶装置アレイ105および配線
領域107をそれぞれ個々にレイアウトデータとして用意
して各機能ブロックを配置することにより半導体記憶集
積回路のレイアウト設計が可能となる。従来例の第３図
においては、Ｙデコーダー302の配置やＹデコーダー302
と配線領域310の間の接続領域は、記憶容量を変えよう
とした場合に手直しが必要であったのが、本実施例にお
いてはＹデコーダー102まで含めて、機能ブロックの配
置だけで、半導体記憶集積回路のレイアウトの設計の主
な部分ができてしまうので、自動化設計にも十分に対応
できる。
また、大規模集積回路を設計する際には、多数のマク
ロセル（ある機能を有する回路ブロックを設計したレイ
アウトデータをマクロセルと呼ぶ）を用意しておき、そ
れらのマクロセルの内必要なもののみ用い、それらのマ
クロセルの間の相互配線を行うことによって新たに大規
模集積回路を設計することが近年行われるようになり、
これらの場合、大規模集積回路の半導体チップの大きさ
はｘ方向,Y方向にそれぞれ並ぶマクロセルの大きさと配
線領域の和になる。上記のように、半導体記憶集積回路
をマクロセルとして利用する場合、マクロセル内の配線
領域の縮小効果だけでなく、多くの場合半導体チップの
面積の縮小にも寄与し、またマクロセルを長方形に近く
設計できることはマクロセルとマクロセル間の配線領域
の間に残される利用可能な半導体チップ上の部分を少な
くすることにも寄与する。
ロセル（ある機能を有する回路ブロックを設計したレイ
アウトデータをマクロセルと呼ぶ）を用意しておき、そ
れらのマクロセルの内必要なもののみ用い、それらのマ
クロセルの間の相互配線を行うことによって新たに大規
模集積回路を設計することが近年行われるようになり、
これらの場合、大規模集積回路の半導体チップの大きさ
はｘ方向,Y方向にそれぞれ並ぶマクロセルの大きさと配
線領域の和になる。上記のように、半導体記憶集積回路
をマクロセルとして利用する場合、マクロセル内の配線
領域の縮小効果だけでなく、多くの場合半導体チップの
面積の縮小にも寄与し、またマクロセルを長方形に近く
設計できることはマクロセルとマクロセル間の配線領域
の間に残される利用可能な半導体チップ上の部分を少な
くすることにも寄与する。
第２図の本発明の他の実施例の配置図である。本実施
例においては、Ｙデコーダー202の位置はセンスアンプ2
03を挟んでＹセレクター204と反対側に配置されてい
る。第２図に示されている位置に、Ｙデコーダー202を
配置し、配線領域207を横切ってＹセレクター204のゲー
トへ配線することにより、Ｙデコーダー202の出力線の
配線のための領域をつくることなく、また半導体記憶装
置の記憶容量が変化しても配線長はほとんど変化するこ
とがない。第１図の実施例と同様にセンスアンプの出力
ビット数に関係なく本実施例ではＹアドレスが２本でＹ
デコーダーが４個，センスアンプが４個の場合について
説明したが、必ずしもＹデコーダーの数とセンスアンプ
の数は同一でなくてもよい。センスアンプの数は同時に
出力する情報の数で決まり、Ｙデコーダー数はどれだけ
の記憶容量が必要かということにより決まるので、両者
の数は同一である必要はなく、本発明は一般の場合にも
実現できる。
例においては、Ｙデコーダー202の位置はセンスアンプ2
03を挟んでＹセレクター204と反対側に配置されてい
る。第２図に示されている位置に、Ｙデコーダー202を
配置し、配線領域207を横切ってＹセレクター204のゲー
トへ配線することにより、Ｙデコーダー202の出力線の
配線のための領域をつくることなく、また半導体記憶装
置の記憶容量が変化しても配線長はほとんど変化するこ
とがない。第１図の実施例と同様にセンスアンプの出力
ビット数に関係なく本実施例ではＹアドレスが２本でＹ
デコーダーが４個，センスアンプが４個の場合について
説明したが、必ずしもＹデコーダーの数とセンスアンプ
の数は同一でなくてもよい。センスアンプの数は同時に
出力する情報の数で決まり、Ｙデコーダー数はどれだけ
の記憶容量が必要かということにより決まるので、両者
の数は同一である必要はなく、本発明は一般の場合にも
実現できる。
また、第１図の実施例と同じように以下の機能ブロッ
ク,Xデコーダー201,Yデコーダー202,センスアンプ203,Y
セレクター204,半導体記憶装置アレイ205および配線領
域207をそれぞれ個々にレイアウトデータとして用意す
ることにより設計の効率化にも対応できる。
ク,Xデコーダー201,Yデコーダー202,センスアンプ203,Y
セレクター204,半導体記憶装置アレイ205および配線領
域207をそれぞれ個々にレイアウトデータとして用意す
ることにより設計の効率化にも対応できる。
第６図は本発明の更に他の実施例の配置図である。
第１図と同様に第６図は前記第１図の各回路の半導体
基板上の配置を示している。本実施例においてはＹデコ
ーダー602の位置はセンスアンプ回路603と隣接して、共
にＹセレクター604に面する位置に配置されている。Ｙ
デコーダー602とセンスアンプ603は共にＹセレクター60
4に面しているので、Ｙデコーダー602からＹセレクター
604への配線およびセンスアンプ603からＹセレクタ604
への配線長は短く、かつ半導体記憶装置の記憶容量によ
り変化しない。
基板上の配置を示している。本実施例においてはＹデコ
ーダー602の位置はセンスアンプ回路603と隣接して、共
にＹセレクター604に面する位置に配置されている。Ｙ
デコーダー602とセンスアンプ603は共にＹセレクター60
4に面しているので、Ｙデコーダー602からＹセレクター
604への配線およびセンスアンプ603からＹセレクタ604
への配線長は短く、かつ半導体記憶装置の記憶容量によ
り変化しない。
また上述した２つの実施例と同様、各機能ブロックの
レイアウト用のデータを用意することにより設計の効率
化が計れる。
レイアウト用のデータを用意することにより設計の効率
化が計れる。
第９図は本発明を電気的に書き込み可能・紫外線消去
不揮発性半導体記憶集積回路、適用した実施例の配置図
である。第１図と同じように第９図も各回路の半導体基
板上の配置を示している。本実施例の構成について説明
する。Ｘデコーダー901はＹセレクター904,半導体記憶
装置アレイ905に隣接配置され、センスアンプ903はＹセ
レクター904とＹデコーダー出力配線領域908をはさんで
配置され、Ｙデコーダー902はセンスアンプ903は接して
Ｙセレクター904とは反対の側に配置されている。Ｘデ
コーダー901はＸアドレス入力線および制御信号907によ
り動作し、Ｙデコーダー902はＹアドレス入力線および
制御信号906により動作するようになっている。ディジ
ット線909には第８図に示した半導体記憶装置のディジ
ット線801が必要な数接続される。Ｘデコーダー901の出
力にはコントロールゲート線802が接続され、ソース線8
03はすべて半導体記憶装置共通にGND接続される。
不揮発性半導体記憶集積回路、適用した実施例の配置図
である。第１図と同じように第９図も各回路の半導体基
板上の配置を示している。本実施例の構成について説明
する。Ｘデコーダー901はＹセレクター904,半導体記憶
装置アレイ905に隣接配置され、センスアンプ903はＹセ
レクター904とＹデコーダー出力配線領域908をはさんで
配置され、Ｙデコーダー902はセンスアンプ903は接して
Ｙセレクター904とは反対の側に配置されている。Ｘデ
コーダー901はＸアドレス入力線および制御信号907によ
り動作し、Ｙデコーダー902はＹアドレス入力線および
制御信号906により動作するようになっている。ディジ
ット線909には第８図に示した半導体記憶装置のディジ
ット線801が必要な数接続される。Ｘデコーダー901の出
力にはコントロールゲート線802が接続され、ソース線8
03はすべて半導体記憶装置共通にGND接続される。
第９図のような各機能ブロックの配置を行うことによ
り、機能ブロックを相互に配置するだけで、半導体記憶
集積回路のレイアウト設計がほぼ終了してしまうので設
計の効率化が可能であり、また記憶内容を変化させる際
に利用される高電圧のためのレイアウト設計上の制約も
機能ブロック内の設計で行うようにすることによりレイ
アウト設計が複雑になることを防ぐことができる。また
Ｙデコーダー902からＹセレクター904までの配線長も一
定であり、センスアンプ903内を通過することにより短
くすることが可能であり、従来例の第７図のようにＹデ
コーダー702とＹセレクター704の相対位置により配線長
が変化し、配線領域の増加を招くことがなく、設計品質
の揃ったレイアウト設計が可能となる。尚、第９図にお
いてＹデコーダー902とセンスアンプ903の相対位置は、
第１図，第６図の様にすることも可能である。
り、機能ブロックを相互に配置するだけで、半導体記憶
集積回路のレイアウト設計がほぼ終了してしまうので設
計の効率化が可能であり、また記憶内容を変化させる際
に利用される高電圧のためのレイアウト設計上の制約も
機能ブロック内の設計で行うようにすることによりレイ
アウト設計が複雑になることを防ぐことができる。また
Ｙデコーダー902からＹセレクター904までの配線長も一
定であり、センスアンプ903内を通過することにより短
くすることが可能であり、従来例の第７図のようにＹデ
コーダー702とＹセレクター704の相対位置により配線長
が変化し、配線領域の増加を招くことがなく、設計品質
の揃ったレイアウト設計が可能となる。尚、第９図にお
いてＹデコーダー902とセンスアンプ903の相対位置は、
第１図，第６図の様にすることも可能である。
［発明の効果］ 以上説明したように、Ｙデコーダーの配置する場所を
Ｙセレクターまたはセンスアンプに接するような位置に
することにより、従来技術に比べてＹデコーダーの出力
の配線領域が縮小可能であるので、同一の特性の半導体
記憶集積回路をより小さい面積で実現できるという効果
がある。また、半導体記憶集積回路を構成する各機能ブ
ロックのレイアウト用のデータを用意し、各機能ブロッ
クのレイアウトデータを指定されたビット数と出力数に
なるように隣接配置することにより、半導体記憶集積回
路のレイアウト成形が効率化できるという効果がある。
Ｙセレクターまたはセンスアンプに接するような位置に
することにより、従来技術に比べてＹデコーダーの出力
の配線領域が縮小可能であるので、同一の特性の半導体
記憶集積回路をより小さい面積で実現できるという効果
がある。また、半導体記憶集積回路を構成する各機能ブ
ロックのレイアウト用のデータを用意し、各機能ブロッ
クのレイアウトデータを指定されたビット数と出力数に
なるように隣接配置することにより、半導体記憶集積回
路のレイアウト成形が効率化できるという効果がある。
第１図は本発明の第１実施例の半導体記憶集積回路の各
回路の配置図、第２図は本発明の第２実施例の半導体記
憶集積回路の各回路の配置図、第３図は従来技術におけ
る半導体記憶集積回路の各回路の配置図、第４図は従来
技術における半導体記憶集積回路の各回路の配置図、第
５図は電気的に書き込み消去可能な半導体記憶装置の集
合体の回路図、第６図は本発明の第３実施例の半導体記
憶集積回路の各回路の配置図、第７図は従来技術におけ
る半導体記憶集積回路の配置図、第８図は電気的に書き
込み紫外線で消去可能な半導体記憶装置の回路図、第９
図は本発明の第４実施例の半導体記憶集積回路の配置図
である。 101,201,601,901……Ｘデコーダー、 102,202,602,902……Ｙデコーダー、 103,203,603,903……センスアンプ、 104,204,604,904……Ｙセレクター、 105,205,605,905……半導体記憶装置アレイ、 106,206,606……コントロールゲート線、 107,207,607,908……配線領域、 108,208,608,906……Ｙアドレス入力線、 109,209,609,907……Ｘアドレス入力線、 110,210,610,909……ディジット線。
回路の配置図、第２図は本発明の第２実施例の半導体記
憶集積回路の各回路の配置図、第３図は従来技術におけ
る半導体記憶集積回路の各回路の配置図、第４図は従来
技術における半導体記憶集積回路の各回路の配置図、第
５図は電気的に書き込み消去可能な半導体記憶装置の集
合体の回路図、第６図は本発明の第３実施例の半導体記
憶集積回路の各回路の配置図、第７図は従来技術におけ
る半導体記憶集積回路の配置図、第８図は電気的に書き
込み紫外線で消去可能な半導体記憶装置の回路図、第９
図は本発明の第４実施例の半導体記憶集積回路の配置図
である。 101,201,601,901……Ｘデコーダー、 102,202,602,902……Ｙデコーダー、 103,203,603,903……センスアンプ、 104,204,604,904……Ｙセレクター、 105,205,605,905……半導体記憶装置アレイ、 106,206,606……コントロールゲート線、 107,207,607,908……配線領域、 108,208,608,906……Ｙアドレス入力線、 109,209,609,907……Ｘアドレス入力線、 110,210,610,909……ディジット線。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (3)
- 【請求項１】電気的に第１のしきい値から第２のしきい
値に変更できる不揮発性の半導体記憶セルを行列状に配
置した記憶セルアレイ（605）と、上記半導体記憶セル
の複数の列に選択的に接続され複数のデジット線群に分
割された複数のデジット線（610）と、上記半導体記憶
セルの行を選択する行デコーダ（601）と、複数のセン
スアンプ（603）と、該複数のセンスアンプにそれぞれ
接続された複数の配線を有する配線領域（607）と、上
記複数の配線を選択的に上記デジット線に接続する列セ
レクタ（604）と、上記複数のセンスアンプと接続され
るべきデジット線を上記列セレクタに指示する複数の列
デコーダ（602）とを備えた半導体記憶集積回路におい
て、上記列セレクタは上記記憶セルアレイに隣接してお
り、上記複数のセンスアンプと上記複数の列デコーダは
上記半導体記憶セルの行方向に交互に配置されており、
上記複数の配線は上記半導体記憶セルの行方向に延在し
ており、上記配線領域は上記列セレクタに割り当てられ
た第１領域と上記複数の列デコーダと複数のセンスアン
プに割り当てられた第２領域の間に配置していることを
特徴とする半導体記憶集積回路。 - 【請求項２】上記半導体記憶セルが電気的に書き込みか
つ消去可能である特許請求の範囲第１項記載の半導体記
憶集積回路。 - 【請求項３】上記半導体記憶セルが電気的に書き込み可
能で紫外線で消去可能である特許請求の範囲第１項記載
の半導体記憶集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/602,122 US5166900A (en) | 1989-10-27 | 1990-10-23 | Non-volatile semiconductor memory device with improved layout |
| EP90311696A EP0425284B1 (en) | 1989-10-27 | 1990-10-25 | Non-volatile semiconductor memory device with improved layout |
| DE69029703T DE69029703T2 (de) | 1989-10-27 | 1990-10-25 | Halbleiterspeicheranordnung mit verbessertem "Lay-Out" |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16350789 | 1989-06-26 | ||
| JP1-163507 | 1989-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108750A JPH03108750A (ja) | 1991-05-08 |
| JP2663651B2 true JP2663651B2 (ja) | 1997-10-15 |
Family
ID=15775180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28127189A Expired - Fee Related JP2663651B2 (ja) | 1989-06-26 | 1989-10-27 | 半導体記憶集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663651B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2977321B2 (ja) * | 1991-05-20 | 1999-11-15 | 株式会社東芝 | マルチプレクサ |
| JP4989847B2 (ja) * | 2003-12-12 | 2012-08-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7332815B2 (en) * | 2003-12-12 | 2008-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| FR2972838B1 (fr) * | 2011-03-18 | 2013-04-12 | Soitec Silicon On Insulator | Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269361A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-10-27 JP JP28127189A patent/JP2663651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108750A (ja) | 1991-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 12 |
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