JP3921024B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、電気的に書き込み及び消去が可能な不揮発性の半導体記憶装置に関する。
【0002】
【従来の技術】
近年、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置の主力商品としてフラッシュEEPROM(以下、フラッシュメモリという)が多数開発されている。
【0003】
図1は、フラッシュメモリの一例の構成図を示す。図1のフラッシュメモリはメモリセルアレイが複数のブロックと呼ばれる消去単位に分割され、そのブロック0〜10がマトリクス状に配置されている。そのマトリクス状に配置されたブロックの内の一つのブロックが複数個のブートブロックと呼ばれる単位に分割され、そのブートブロック0〜7がマトリクス状に配置されたブロックに対応するように配置される。
【0004】
マトリクス状に配置されたブロックの配置にはブロックが1つ欠けている部分が生じており、その部分に主記憶領域外に在る記憶領域(以下、ヒドンブロックという)12が設けられている。ヒドンブロック12は、例えば製品情報等が記憶されている。
【0005】
ヒドンブロック12は主記憶領域外に在るため、ヒドンブロック12を選択するアドレスを有していない。そこで、ヒドンブロック12を選択する場合、以下の手順で行なっていた。まず、コマンドレジスタ14にヒドンモードコマンドを入力し、ヒドンモードと呼ばれる状態に移行させる。ヒドンモードでは、主記憶領域へのアクセスが禁止される。そして、主記憶領域を選択するアドレスを一時的に利用することによりヒドンブロック12のセル選択を行なう。
【0006】
ただし、チップサイズの増大を防止する為にコラム選択手段をブロックと共有化する。例えば、ヒドンモードでは、ブロック選択デコーダ16はブロックアドレスの入力に関わらずブロック0〜10,ブートブロック0〜7を全非選択すると共に、ブロック0〜10,ブートブロック0〜7のX−デコーダを非活性化する。そして、ヒドンブロック12のX−デコーダのみを活性化すると共に、ヒドンブロック12があるバーティカルブロックV0のみを活性化することでヒドンブロック12を選択していた。
【0007】
図2は、フラッシュメモリの他の一例の構成図を示す。図2のフラッシュメモリは、ワードラインデコードに分割ワードライン方式が取られている。分割ワードライン方式はグローバルX−デコーダによりホリゾンタル方向が選択され、ローカルX−デコーダによってバーティカル方向が選択される。
【0008】
ヒドンモードに移行すると、ホリゾンタル方向,バーティカル方向ともに全非選択となり、ヒドンブロック12のローカルX−デコーダのみが活性化される。コラム選択は図1のフラッシュメモリと同様に、ヒドンブロックが在るバーティカルブロックV0のみを活性化することで行なわれる。
【0009】
ところで、近年の低電圧化の進歩により、リード時のセルのゲートレベルが電源電圧ではリードできなくなってきている。そこで、ワードラインを電源電圧以上にブーストする技術を有するフラッシュメモリが多くなってきた。このブーストされた電圧は、ブロック毎に設けられているブースト電圧供給回路P0〜P10,SP0〜SP7によって選択されたブロックのX−デコーダの電源に供給される。
【0010】
ヒドンブロック12も同様にブースト電圧供給回路HPを有し、ヒドンモードに移行するとヒドンブロック12のブースト電圧供給回路HPのみが活性化してX−デコーダの電源にブースト電圧が供給される。ブースト電圧値はブースト用キャパシタの容量と、ブースト回路22からワードラインに至るまでの負荷容量との比で決定され、負荷容量が少なくなると高くなる。なお、ヒドンブロック12はブロックの記憶領域より非常に小さい場合が多いので、同じブースト用キャパシタを用いた場合にブースト電圧値が高くなる。
【0011】
【発明が解決しようとする課題】
最近では、ヒドンモードから抜け出して通常モードに移行する為のコマンドをフラッシュメモリ自体に記憶できるフラッシュメモリが要求されるようになってきている。つまり、ヒドンモードに移行しても主記憶領域のブロックを選択できるようにする必要がある。しかし、ヒドンブロック用のアドレスは存在せず、ヒドンブロックを選択するための手段が必要であった。
【0012】
そこで、ヒドンモードで全てのブロックを利用する必要はないことから、ブロック又はブートブロックの内の一つとヒドンブロックとを論理的に置き換え、ブロック又はブートブロックの内の一つを選択するアドレスを利用してヒドンブロックを選択できるような手段がとられるようになった。
【0013】
つまり、ヒドンモードに移行後、前述のようにヒドンブロックと置き換えられたブロック又はブートブロックのアドレスが入力されると、ヒドンブロックが選択されることになる。また、それ以外のアドレスが入力されると、そのアドレスに対応するブロック又はブートブロックが選択される。
【0014】
しかしながら、ヒドンブロックと論理的に置き換えるブロック又はブートブロックを任意に設定すると、ヒドンブロックはブロックアドレスを有するようになったにも関わらずヒドンブロックのみを選択できるように回路を構成しなければならず、チップサイズの増大又は開発期間の長期化等の問題が生じる。
【0015】
また、最近では電源電圧3Vのフラッシュメモリが主流になってきており、ブースト回路が必需となっている。しかし、前述したようにブースト電圧値は負荷容量によって変化する。特にヒドンブロックはブロックに比べて記憶領域が非常に小さいため、ブースト電圧値がブロックに供給するときより非常に高くなる。このようにブースト電圧値が高くなるとセルデータがチャージゲイン等によって破壊される確率が高くなり、信頼性が損なわれるという問題が生じる。また、ヒドンブロックでのブースト電圧値を信頼性が損なわれない程度にすると、ブロックの選択時にブースト電圧値が低くなりすぎてリードできなくなるという問題が生じる。
【0016】
更に、ブロック及びヒドンブロック夫々に適したブースト用キャパシタを有し、そのブースト用キャパシタを切り替えることによりブロック,ヒドンブロックのどちらが選択されてもブースト電圧値を一定にするという手段も考えられるが、ブースト用キャパシタの容量の設定に時間が掛かると共にチップ面積が増大するという問題が生じる。また、分割ワードライン方式を採用している場合、グローバルワードラインにもブースト電圧が供給されるため、ブースト電圧値に大きく影響することになる。
【0017】
本発明は、上記の点に鑑みなされたもので、主記憶領域外の記憶領域のアドレス選択を効率的に行なうことができ、回路設計期間を短縮することができ、低電圧動作の信頼性を高めることが可能な半導体記憶装置を提供することを目的とする。
【0018】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項1記載の半導体記憶装置は、第1の主記憶領域の他に前記第1の主記憶領域外に在るヒドンブロックを有し、その第1の主記憶領域及びヒドンブロックのセルデータを選択して読み出す半導体記憶装置において、前記第1の主記憶領域のセルデータを選択する第1のモードと前記第1の主記憶領域およびヒドンブロックのセルデータを選択する第2のモードとをコマンドに従って切り替えるモード切り替え手段と、前記第2のモード時に前記第1の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段とを有し、前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする。
【0019】
このように、同一コラム上の第1の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、ブロックアドレスを入力するだけでヒドンブロックのコラム選択が可能となる。したがって、回路変更やコラム選択の制御回路を付加する必要がない。また、少ない回路変更で、第2のモード時に第1の主記憶領域のブロックを容易に選択することが可能となる。
【0020】
また、請求項2記載の半導体記憶装置は、前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする。
【0021】
このように、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。
【0022】
また、請求項3記載の半導体記憶装置は、前記ヒドンブロックは、前記第1の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする。
【0023】
このように、第1の主記憶領域の所定ブロックのワードライン駆動用電源を利用することにより、ヒドンブロックからセルデータを読み出すときの負荷容量が他のブロックからセルデータを読み出すときの負荷容量とほとんど変わらないものとなる。したがって、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【0024】
また、請求項4記載の半導体記憶装置は、前記第1の主記憶領域は複数のブロックがマトリックス状に配置されており、そのマトリックス状に配置されたブロックの空き部分に前記ヒドンブロックを配置することを特徴とする。
【0025】
このように、マトリックス状に配置されたブロックの空き部分にヒドンブロックを配置することにより、ビットラインを共有することが可能となる。したがって、チップ面積の縮小が可能となる。
【0026】
また、請求項5記載の半導体記憶装置は、第1の主記憶領域の他に前記第1の主記憶領域外に在るヒドンブロックを有し、その第1の主記憶領域及びヒドンブロックのセルデータを選択して読み出す分割ワードライン方式による半導体記憶装置において、前記第1の主記憶領域のセルデータを選択する第1のモードと前記第1の主記憶領域およびヒドンブロックのセルデータを選択する第2のモードとをコマンドに従って切り替えるモード切り替え手段(例えば、図6におけるコマンドレジスタ14)と、前記第2のモード時に前記第1の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段(例えば、図6における判定回路28)とを有し、前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする。
【0027】
このように、分割ワードライン方式においても同一コラム上の第1の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、ブロックアドレスを入力するだけでヒドンブロックのコラム選択が可能となる。したがって、回路変更やコラム選択の制御回路を付加する必要がない。また、少ない回路変更で、第2のモード時に第1の主記憶領域のブロックを容易に選択することが可能となる。
【0028】
また、請求項6記載の半導体記憶装置は、前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする。
【0029】
このように、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。
【0030】
また、請求項7記載の半導体記憶装置は、前記ヒドンブロックは、同一ワードライン方向の前記第1の主記憶領域のブロックとグローバルワードラインの一部を共有していることを特徴とする。
【0031】
このように、グローバルワードラインの一部を共有することにより、グローバルワードライン分の負荷を同じにすることができ、ブースト電圧値への影響を少なくすることができる。さらに、グローバルワードラインデコーダを共有することができ、チップ面積の増大を抑えることができる。
【0032】
また、請求項8記載の半導体記憶装置は、前記ヒドンブロックは、前記第1の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする。
【0033】
このように、第1の主記憶領域の所定ブロックのワードライン駆動用電源を利用することにより、ヒドンブロックからセルデータを読み出すときの負荷容量が他のブロックからセルデータを読み出すときの負荷容量とほとんど変わらないものとなる。したがって、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【0034】
なお、上記括弧内の符号は理解を容易にするために附したものであり、一例にすぎない。
【0035】
【発明の実施の形態】
次に、本発明の実施の形態について図面に基づいて説明する。
【0036】
図3は、本発明の半導体記憶装置の第1実施例の構成図を示す。以下、本発明の半導体記憶装置の一例としてフラッシュメモリについて説明するがこれに限るものではない。図3のフラッシュメモリは、ブロックが4×nのマトリクス状に配置されている。マトリクス状に配置されたブロックの内、左上の1ブロックが8つのブートブロック0〜7に均等に分割され、4×2のマトリクス状にブロックの配置と合うように配置されている。ヒドンブロック12は、マトリクス状に配置されたブロックのうちブートブロック0〜7の作成により空いた部分に、ブロックとビットラインを共有するように配置される。
【0037】
図4は、バーティカルブロックV1のメモリセルアレイの一例の構成図を示す。図4中、各ブロックのメモリセルはマトリクス状に配置され、1層目のメタルからなるビットライン44とワードライン46とが接続されている。ビットライン44は2本毎にスイッチSY8,SSY1等を介して2層目のメタルからなるビットライン48に接続される。この2層目のメタルからなるビットライン48はバーティカル方向の全てのブロックで共有している。よってヒドンブロックが共有しているビットラインとは2層目のビットライン48のことである。
【0038】
図3に戻り説明を続けると、スイッチSY0〜SY10,SSY0〜SSY7,BSYは、ブロック選択信号とコラムアドレスの一部とによって選択されている。また、ワードラインは各ブロック毎に構成され、ブロック選択信号とロウアドレスとによって選択されている。各ブロックは、リード時にX−デコーダにブースト電圧を供給する為のブースト電圧供給回路P0〜P10,SP0〜SP7,HPを有する。ブースト電圧供給回路は、ブロック選択信号に従って選択されたブロックのみを活性化する。
【0039】
通常モードでは、ヒドンブロック用X−プリデコーダ24は非活性化されており、ヒドンブロックのワードラインが選択されないようにしている。通常モードのリードは、ブロックアドレスに対応してブロック選択デコーダ16が選択するブロックのX−デコーダとブースト電圧供給回路とを選択する。また、コラム側では、ブロックアドレスに従ってバーティカルブロック選択デコーダ(V−dec)18によりバーティカルブロックが選択され、その選択されたバーティカルブロックのY−デコーダ20が選択される。Y−デコーダ20は、コラムアドレスに従って選択されたバーティカルブロックのY−セレクト26を選択する。
【0040】
リードが始まると、ブースト回路22で発生したブースト電圧が選択されたブースト電圧供給回路によって選択されたブロックに供給され、ロウアドレスに対応するワードラインをブースト電圧まで立ち上げることによりメモリセルのデータを読み出し、コラムアドレスに対応して選択されたバーティカルブロックのY−セレクト26を介してデータバスに出力する。
【0041】
一方、ヒドンモードでは、ヒドンブロック12と同一のコラム上に在る任意のブロックの一つとを論理的に置き換える。本実施例では、置き換えられるブロックは最上位又は最下位ブロックである方がユーザに都合がよく、また記憶容量が小さい方が他に使用できる部分の記憶容量が増加するため、ブートブロック0を利用する。従って、ヒドンブロック12とブートブロック0とが同一コラム上となるようにブロックの配置を行なう。
【0042】
ヒドンブロック12の選択は、コマンドレジスタ14にヒドンモードコマンドを入力した後、ブートブロック0を選択するブロックアドレスを判定回路28に入力することにより行われる。図5は、判定回路の一例の構成図を示す。ブートブロック0のブロックアドレスが入力されると共に、コマンドレジスタ14からヒドンモードを表わすハイレベルの信号OTPが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号OTPACTが判定回路28から出力される。
【0043】
ブロック選択デコーダ16はハイレベルの信号OTPACTが供給されると、ヒドンブロック12を選択する。また、X−プリデコーダ30はハイレベルの信号OTPACTが判定回路28から供給されると非活性化される。ヒドンブロック用X−プリデコーダ24はハイレベルの信号OTPACTが供給されると活性化され、ロウアドレスに従ってワードラインを選択する。
【0044】
一方、ブートブロック0以外のブロックアドレスが入力されると共に、コマンドレジスタ14からヒドンモードを表わすハイレベルの信号OTPが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号OTPACTが判定回路28から出力されず、通常通りブロックアドレスに従ってブロックが選択される。なお、論理的に置き換えられたブートブロック0とヒドンブロック12とは同一コラム上に在るため、バーティカル方向の選択を通常のブロックアドレスによって行なうことができる。
【0045】
ところで、ヒドンブロック12は独自にブースト電圧供給回路を有しておらず、隣のブロック8のブースト電圧供給回路P8を利用している。つまり、ヒドンブロック12のX−デコーダは、ブースト電圧供給回路P8を介してブースト電圧が供給されている。ヒドンブロック12の記憶領域はブロックの記憶領域と比べて十分に小さく、隣のブロック8の負荷容量とヒドンブロックの負荷容量とを足し合わせたブースト電圧供給回路P8からみた負荷容量がほとんど変化しない。したがって、ヒドンブロック12をリードするときのブースト電圧値が他のブロックをリードするときのブースト電圧値とほとんど同じとなり、ブースト用キャパシタの調整を容易に行なうことができる。
【0046】
なお、ヒドンブロック12のリード時はバーティカルブロックV0が選択されている為にブースト電圧供給回路P8が活性化されていない。そこで、ヒドンブロック12をリードするときは、ハイレベルの信号OTPACTに従ってブロック8が選択されるようにブロック選択デコーダ16を制御する。
【0047】
また、ブースト電圧供給回路P8が活性化されるとヒドンブロック12のワードラインとブロック8のワードラインとが選択されるので、ハイレベルの信号OTPACTが出力されている間はX−プリデコーダ30を非活性化しておく。一方、ヒドンモードでブロック8を選択する場合、判定回路18からハイレベルの信号OTPACTが出力されず、ヒドンブロック用X−プリデコーダ24は非活性化される。なお、ブロック8を選択する場合、バーティカルブロックV1が選択されている為、ヒドンブロック12からデータが読み出されることはない。
【0048】
以上のように、ヒドンブロック12をマトリックス状に配置されたブロックの空いた部分に配置して論理的に置き換えることにより、少ない回路変更でヒドンモード時にヒドンブロック以外のブロックを選択することが可能となる。
【0049】
図6は、本発明の半導体記憶装置の第2実施例の構成図を示す。図6のフラッシュメモリは、ワードラインデコードに分割ワードライン方式が取られている。なお、図6のフラッシュメモリは図3のフラッシュメモリの構成と一部を除いて同様であるが、特にX−デコーダの構成が異なっている。
【0050】
まず、通常モードでは、ヒドンブロック用ローカルX−プリデコーダ50は非活性化されており、ヒドンブロックのワードラインが選択されないようにしている。通常モードのリードは、ブロックアドレスに対応してホリゾンタルブロック選択デコーダ(H−dec1)38とバーティカルブロック選択デコーダ(V−dec1)40とが選択するブロックのローカルX−デコーダ及びグローバルXデコーダとブースト電圧供給回路とを選択する。
【0051】
また、コラム側では、ブロックアドレスに従ってバーティカルブロック選択デコーダ(V−dec2)42によりバーティカルブロックが選択され、その選択されたバーティカルブロックのY−デコーダ20が選択される。Y−デコーダ20は、コラムアドレスに従って選択されたバーティカルブロックのY−セレクト26を選択する。
【0052】
リードが始まると、ブースト回路22で発生したブースト電圧が選択されたグローバルブースト電圧供給回路,ブースト電圧供給回路によって選択されたブロックに供給され、ロウアドレス1,2に対応するワードラインをブースト電圧まで立ち上げることによりメモリセルのデータを読み出し、コラムアドレスに対応して選択されたバーティカルブロックのY−セレクト26を介してデータバスに出力する。
【0053】
一方、ヒドンモードでは、図3のフラッシュメモリと同様に、ヒドンブロック12と同一のコラム上に在る任意のブロックの一つとを論理的に置き換える。本実施例では、置き換えられるブロックは最上位又は最下位ブロックである方がユーザに都合がよく、また記憶容量が小さい方が他に使用できる部分の記憶容量が増加するため、ブートブロック0を利用する。従って、ヒドンブロック12とブートブロック0とが同一コラム上となるようにブロックの配置を行なう。
【0054】
ヒドンブロック12の選択は、コマンドレジスタ14にヒドンモードコマンドを入力した後、ブートブロック0を選択するブロックアドレスを判定回路28に入力することにより行われる。ブートブロック0のブロックアドレスが入力されると共に、コマンドレジスタ14からヒドンモードを表わすハイレベルの信号OTPが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号OTPACTが判定回路28から出力される。
【0055】
ホリゾンタルブロック選択デコーダ38はハイレベルの信号OTPACTが供給されると、ホリゾンタルブロックH4を選択する。また、バーティカルブロック選択デコーダ40はハイレベルの信号OTPACTが供給されると、バーティカルブロックV0を選択する。なお、ホリゾンタルブロック選択デコーダ38及びバーティカルブロック選択デコーダ40の構成例を図7に示しておく。図7は、ブロック選択デコーダの一例の構成図を示す。
【0056】
ローカルX−プリデコーダ34はハイレベルの信号OTPACTが判定回路28から供給されると非活性化される。ヒドンブロック用ローカルX−プリデコーダ50はハイレベルの信号OTPACTが供給されると活性化され、ロウアドレス2に従ってワードラインを選択する。
【0057】
一方、ブートブロック0以外のブロックアドレスが入力されると共に、コマンドレジスタ14からヒドンモードを表わすハイレベルの信号OTPが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号OTPACTが判定回路28から出力されず、通常通りブロックアドレスに従ってブロックが選択される。なお、論理的に置き換えられたブートブロック0とヒドンブロック12とは同一コラム上に在る為、バーティカル方向の選択が通常のブロックアドレスによって行なうことができる。
【0058】
図8は、ホリゾンタルブロックH4における分割論理構成の一例の構成図を示す。図8中、グローバルX−プリデコーダ36はロウアドレス1とホリゾンタルブロック選択デコーダ38から供給される信号OTPACTとに従ってグローバルワードラインGWL_4を選択する。ローカルX−プリデコーダ34は、ロウアドレス2とバーティカルブロック選択デコーダ40から供給される信号OTPACTとに従ってブロックを選択する。なお、グローバルワードラインGWL_4は、ホリゾンタル方向の3ブロック8,9,10で共通である。
【0059】
ところで、ヒドンブロック12は独自にブースト電圧供給回路を有しておらず、図3のフラッシュメモリと同様に隣のブロック8のブースト電圧供給回路P8を利用している。つまり、ヒドンブロック12のX−デコーダは、ブースト電圧供給回路P8を介してブースト電圧が供給されている。ヒドンブロック12の記憶領域はブロックの記憶領域と比べて十分に小さく、隣のブロック8の負荷容量とヒドンブロックの負荷容量とを足し合わせたブースト電圧供給回路P8からみた負荷容量がほとんど変化しない。したがって、ヒドンブロック12をリードするときのブースト電圧値が他のブロックをリードするときのブースト電圧値とほとんど同じとなり、ブースト用キャパシタの調整を容易に行なうことができる。
【0060】
なお、ヒドンブロック12のリード時はバーティカルブロックV0が選択されている為にブースト電圧供給回路P8が活性化されていない。そこで、ヒドンブロック12をリードするときは、ハイレベルの信号OTPACTに従ってブロック8が選択されるようにホリゾンタルブロック選択デコーダ38及びバーティカルブロック選択デコーダ40を制御する。
【0061】
また、ブースト電圧供給回路P8が活性化されるとヒドンブロック12のワードラインとブロック8のワードラインとが選択されるので、ハイレベルの信号OTPACTが出力されている間はローカルX−プリデコーダ34を非活性化しておく。一方、ヒドンモードでブロック8を選択する場合、判定回路28からハイレベルの信号OTPACTが出力されず、ヒドンブロック用ローカルX−プリデコーダ50は非活性化される。なお、ブロック8を選択する場合、バーティカルブロックV1が選択されている為、ヒドンブロック12からデータが読み出されることはない。
【0062】
以上のように、ヒドンブロック12をマトリックス状に配置されたブロックの空いた部分に配置して論理的に置き換えることにより、分割ワードライン方式のフラッシュメモリにおいても少ない回路変更で、ヒドンモード時にヒドンブロック以外のブロックを選択することが可能となる。
【0063】
【発明の効果】
上述の如く、本発明によれば、同一コラム上の第1の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、容易にヒドンブロックのコラム選択を行なうことができる。また、少ない回路変更で、第2のモード時に第1の主記憶領域のブロックを容易に選択することが可能となる。
【0064】
また、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。さらに、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【0065】
したがって、主記憶領域外の記憶領域のアドレス選択を効率的に行なうことができ、回路設計期間を短縮することができ、低電圧動作の信頼性を高めることが可能となる。
【図面の簡単な説明】
【図1】フラッシュメモリの一例の構成図である。
【図2】フラッシュメモリの他の一例の構成図である。
【図3】本発明の半導体記憶装置の第1実施例の構成図である。
【図4】バーティカルブロックのメモリセルアレイの一例の構成図である。
【図5】判定回路の一例の構成図である。
【図6】本発明の半導体記憶装置の第2実施例の構成図である。
【図7】ブロック選択デコーダの一例の構成図である。
【図8】ホリゾンタルブロックにおける分割論理構成の一例の構成図である。
【符号の説明】
12 ヒドンブロック
14 コマンドレジスタ
16 ブロック選択デコーダ
18 バーティカルブロック選択デコーダ
20 Y−デコーダ
22 ブースト回路
24 ヒドンブロック用X−プリデコーダ
26 Y−セレクト
28 判定回路
30 X−プリデコーダ
32 ヒドンブロック用グローバル&ローカルX−プリデコーダ
34 ローカルX−プリデコーダ
36 グローバルX−プリデコーダ
38 ホリゾンダルブロック選択デコーダ1
40 バーティカルブロック選択デコーダ1
42 バーティカルブロック選択デコーダ2
44,48 ビットライン
46 ワードライン
50 ビドンブロック用ローカルX−プリデコーダ
Claims (8)
- 第1の主記憶領域の他に前記第1の主記憶領域外に在るヒドンブロックを有し、その第1の主記憶領域及びヒドンブロックのセルデータを選択して読み出す半導体記憶装置において、
前記第1の主記憶領域のセルデータを選択する第1のモードと前記第1の主記憶領域およびヒドンブロックのセルデータを選択する第2のモードとをコマンドに従って切り替えるモード切り替え手段と、
前記第2のモード時に前記第1の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段とを有し、
前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする半導体記憶装置。 - 前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする請求項1記載の半導体記憶装置。
- 前記ヒドンブロックは、前記第1の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする請求項1記載の半導体記憶装置。
- 前記第1の主記憶領域は複数のブロックがマトリックス状に配置されており、そのマトリックス状に配置されたブロックの空き部分に前記ヒドンブロックを配置することを特徴とする請求項1乃至3何れか一項記載の半導体記憶装置。
- 第1の主記憶領域の他に前記第1の主記憶領域外に在るヒドンブロックを有し、その第1の主記憶領域及びヒドンブロックのセルデータを選択して読み出す分割ワードライン方式による半導体記憶装置において、
前記第1の主記憶領域のセルデータを選択する第1のモードと前記第1の主記憶領域およびヒドンブロックのセルデータを選択する第2のモードとをコマンドに従って切り替えるモード切り替え手段と、
前記第2のモード時に前記第1の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段とを有し、
前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする半導体記憶装置。 - 前記第1の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする請求項5記載の半導体記憶装置。
- 前記ヒドンブロックは、同一ワードライン方向の前記第1の主記憶領域のブロックとグローバルワードラインの一部を共有していることを特徴とする請求項5記載の半導体記憶装置。
- 前記ヒドンブロックは、前記第1の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする請求項5記載の半導体記憶装置。
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