JP3921024B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、電気的に書き込み及び消去が可能な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置の主力商品としてフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が多数開発されている。
【０００３】
図１は、フラッシュメモリの一例の構成図を示す。図１のフラッシュメモリはメモリセルアレイが複数のブロックと呼ばれる消去単位に分割され、そのブロック０〜１０がマトリクス状に配置されている。そのマトリクス状に配置されたブロックの内の一つのブロックが複数個のブートブロックと呼ばれる単位に分割され、そのブートブロック０〜７がマトリクス状に配置されたブロックに対応するように配置される。
【０００４】
マトリクス状に配置されたブロックの配置にはブロックが１つ欠けている部分が生じており、その部分に主記憶領域外に在る記憶領域（以下、ヒドンブロックという）１２が設けられている。ヒドンブロック１２は、例えば製品情報等が記憶されている。
【０００５】
ヒドンブロック１２は主記憶領域外に在るため、ヒドンブロック１２を選択するアドレスを有していない。そこで、ヒドンブロック１２を選択する場合、以下の手順で行なっていた。まず、コマンドレジスタ１４にヒドンモードコマンドを入力し、ヒドンモードと呼ばれる状態に移行させる。ヒドンモードでは、主記憶領域へのアクセスが禁止される。そして、主記憶領域を選択するアドレスを一時的に利用することによりヒドンブロック１２のセル選択を行なう。
【０００６】
ただし、チップサイズの増大を防止する為にコラム選択手段をブロックと共有化する。例えば、ヒドンモードでは、ブロック選択デコーダ１６はブロックアドレスの入力に関わらずブロック０〜１０，ブートブロック０〜７を全非選択すると共に、ブロック０〜１０，ブートブロック０〜７のＸ−デコーダを非活性化する。そして、ヒドンブロック１２のＸ−デコーダのみを活性化すると共に、ヒドンブロック１２があるバーティカルブロックＶ０のみを活性化することでヒドンブロック１２を選択していた。
【０００７】
図２は、フラッシュメモリの他の一例の構成図を示す。図２のフラッシュメモリは、ワードラインデコードに分割ワードライン方式が取られている。分割ワードライン方式はグローバルＸ−デコーダによりホリゾンタル方向が選択され、ローカルＸ−デコーダによってバーティカル方向が選択される。
【０００８】
ヒドンモードに移行すると、ホリゾンタル方向，バーティカル方向ともに全非選択となり、ヒドンブロック１２のローカルＸ−デコーダのみが活性化される。コラム選択は図１のフラッシュメモリと同様に、ヒドンブロックが在るバーティカルブロックＶ０のみを活性化することで行なわれる。
【０００９】
ところで、近年の低電圧化の進歩により、リード時のセルのゲートレベルが電源電圧ではリードできなくなってきている。そこで、ワードラインを電源電圧以上にブーストする技術を有するフラッシュメモリが多くなってきた。このブーストされた電圧は、ブロック毎に設けられているブースト電圧供給回路Ｐ０〜Ｐ１０，ＳＰ０〜ＳＰ７によって選択されたブロックのＸ−デコーダの電源に供給される。
【００１０】
ヒドンブロック１２も同様にブースト電圧供給回路ＨＰを有し、ヒドンモードに移行するとヒドンブロック１２のブースト電圧供給回路ＨＰのみが活性化してＸ−デコーダの電源にブースト電圧が供給される。ブースト電圧値はブースト用キャパシタの容量と、ブースト回路２２からワードラインに至るまでの負荷容量との比で決定され、負荷容量が少なくなると高くなる。なお、ヒドンブロック１２はブロックの記憶領域より非常に小さい場合が多いので、同じブースト用キャパシタを用いた場合にブースト電圧値が高くなる。
【００１１】
【発明が解決しようとする課題】
最近では、ヒドンモードから抜け出して通常モードに移行する為のコマンドをフラッシュメモリ自体に記憶できるフラッシュメモリが要求されるようになってきている。つまり、ヒドンモードに移行しても主記憶領域のブロックを選択できるようにする必要がある。しかし、ヒドンブロック用のアドレスは存在せず、ヒドンブロックを選択するための手段が必要であった。
【００１２】
そこで、ヒドンモードで全てのブロックを利用する必要はないことから、ブロック又はブートブロックの内の一つとヒドンブロックとを論理的に置き換え、ブロック又はブートブロックの内の一つを選択するアドレスを利用してヒドンブロックを選択できるような手段がとられるようになった。
【００１３】
つまり、ヒドンモードに移行後、前述のようにヒドンブロックと置き換えられたブロック又はブートブロックのアドレスが入力されると、ヒドンブロックが選択されることになる。また、それ以外のアドレスが入力されると、そのアドレスに対応するブロック又はブートブロックが選択される。
【００１４】
しかしながら、ヒドンブロックと論理的に置き換えるブロック又はブートブロックを任意に設定すると、ヒドンブロックはブロックアドレスを有するようになったにも関わらずヒドンブロックのみを選択できるように回路を構成しなければならず、チップサイズの増大又は開発期間の長期化等の問題が生じる。
【００１５】
また、最近では電源電圧３Ｖのフラッシュメモリが主流になってきており、ブースト回路が必需となっている。しかし、前述したようにブースト電圧値は負荷容量によって変化する。特にヒドンブロックはブロックに比べて記憶領域が非常に小さいため、ブースト電圧値がブロックに供給するときより非常に高くなる。このようにブースト電圧値が高くなるとセルデータがチャージゲイン等によって破壊される確率が高くなり、信頼性が損なわれるという問題が生じる。また、ヒドンブロックでのブースト電圧値を信頼性が損なわれない程度にすると、ブロックの選択時にブースト電圧値が低くなりすぎてリードできなくなるという問題が生じる。
【００１６】
更に、ブロック及びヒドンブロック夫々に適したブースト用キャパシタを有し、そのブースト用キャパシタを切り替えることによりブロック，ヒドンブロックのどちらが選択されてもブースト電圧値を一定にするという手段も考えられるが、ブースト用キャパシタの容量の設定に時間が掛かると共にチップ面積が増大するという問題が生じる。また、分割ワードライン方式を採用している場合、グローバルワードラインにもブースト電圧が供給されるため、ブースト電圧値に大きく影響することになる。
【００１７】
本発明は、上記の点に鑑みなされたもので、主記憶領域外の記憶領域のアドレス選択を効率的に行なうことができ、回路設計期間を短縮することができ、低電圧動作の信頼性を高めることが可能な半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１記載の半導体記憶装置は、第１の主記憶領域の他に前記第１の主記憶領域外に在るヒドンブロックを有し、その第１の主記憶領域及びヒドンブロックのセルデータを選択して読み出す半導体記憶装置において、前記第１の主記憶領域のセルデータを選択する第１のモードと前記第１の主記憶領域およびヒドンブロックのセルデータを選択する第２のモードとをコマンドに従って切り替えるモード切り替え手段と、前記第２のモード時に前記第１の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段とを有し、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする。
【００１９】
このように、同一コラム上の第１の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、ブロックアドレスを入力するだけでヒドンブロックのコラム選択が可能となる。したがって、回路変更やコラム選択の制御回路を付加する必要がない。また、少ない回路変更で、第２のモード時に第１の主記憶領域のブロックを容易に選択することが可能となる。
【００２０】
また、請求項２記載の半導体記憶装置は、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする。
【００２１】
このように、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。
【００２２】
また、請求項３記載の半導体記憶装置は、前記ヒドンブロックは、前記第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする。
【００２３】
このように、第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することにより、ヒドンブロックからセルデータを読み出すときの負荷容量が他のブロックからセルデータを読み出すときの負荷容量とほとんど変わらないものとなる。したがって、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【００２４】
また、請求項４記載の半導体記憶装置は、前記第１の主記憶領域は複数のブロックがマトリックス状に配置されており、そのマトリックス状に配置されたブロックの空き部分に前記ヒドンブロックを配置することを特徴とする。
【００２５】
このように、マトリックス状に配置されたブロックの空き部分にヒドンブロックを配置することにより、ビットラインを共有することが可能となる。したがって、チップ面積の縮小が可能となる。
【００２６】
また、請求項５記載の半導体記憶装置は、第１の主記憶領域の他に前記第１の主記憶領域外に在るヒドンブロックを有し、その第１の主記憶領域及びヒドンブロックのセルデータを選択して読み出す分割ワードライン方式による半導体記憶装置において、前記第１の主記憶領域のセルデータを選択する第１のモードと前記第１の主記憶領域およびヒドンブロックのセルデータを選択する第２のモードとをコマンドに従って切り替えるモード切り替え手段（例えば、図６におけるコマンドレジスタ１４）と、前記第２のモード時に前記第１の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段（例えば、図６における判定回路２８）とを有し、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする。
【００２７】
このように、分割ワードライン方式においても同一コラム上の第１の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、ブロックアドレスを入力するだけでヒドンブロックのコラム選択が可能となる。したがって、回路変更やコラム選択の制御回路を付加する必要がない。また、少ない回路変更で、第２のモード時に第１の主記憶領域のブロックを容易に選択することが可能となる。
【００２８】
また、請求項６記載の半導体記憶装置は、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする。
【００２９】
このように、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。
【００３０】
また、請求項７記載の半導体記憶装置は、前記ヒドンブロックは、同一ワードライン方向の前記第１の主記憶領域のブロックとグローバルワードラインの一部を共有していることを特徴とする。
【００３１】
このように、グローバルワードラインの一部を共有することにより、グローバルワードライン分の負荷を同じにすることができ、ブースト電圧値への影響を少なくすることができる。さらに、グローバルワードラインデコーダを共有することができ、チップ面積の増大を抑えることができる。
【００３２】
また、請求項８記載の半導体記憶装置は、前記ヒドンブロックは、前記第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする。
【００３３】
このように、第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することにより、ヒドンブロックからセルデータを読み出すときの負荷容量が他のブロックからセルデータを読み出すときの負荷容量とほとんど変わらないものとなる。したがって、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【００３４】
なお、上記括弧内の符号は理解を容易にするために附したものであり、一例にすぎない。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について図面に基づいて説明する。
【００３６】
図３は、本発明の半導体記憶装置の第１実施例の構成図を示す。以下、本発明の半導体記憶装置の一例としてフラッシュメモリについて説明するがこれに限るものではない。図３のフラッシュメモリは、ブロックが４×ｎのマトリクス状に配置されている。マトリクス状に配置されたブロックの内、左上の１ブロックが８つのブートブロック０〜７に均等に分割され、４×２のマトリクス状にブロックの配置と合うように配置されている。ヒドンブロック１２は、マトリクス状に配置されたブロックのうちブートブロック０〜７の作成により空いた部分に、ブロックとビットラインを共有するように配置される。
【００３７】
図４は、バーティカルブロックＶ１のメモリセルアレイの一例の構成図を示す。図４中、各ブロックのメモリセルはマトリクス状に配置され、１層目のメタルからなるビットライン４４とワードライン４６とが接続されている。ビットライン４４は２本毎にスイッチＳＹ８，ＳＳＹ１等を介して２層目のメタルからなるビットライン４８に接続される。この２層目のメタルからなるビットライン４８はバーティカル方向の全てのブロックで共有している。よってヒドンブロックが共有しているビットラインとは２層目のビットライン４８のことである。
【００３８】
図３に戻り説明を続けると、スイッチＳＹ０〜ＳＹ１０，ＳＳＹ０〜ＳＳＹ７，ＢＳＹは、ブロック選択信号とコラムアドレスの一部とによって選択されている。また、ワードラインは各ブロック毎に構成され、ブロック選択信号とロウアドレスとによって選択されている。各ブロックは、リード時にＸ−デコーダにブースト電圧を供給する為のブースト電圧供給回路Ｐ０〜Ｐ１０，ＳＰ０〜ＳＰ７，ＨＰを有する。ブースト電圧供給回路は、ブロック選択信号に従って選択されたブロックのみを活性化する。
【００３９】
通常モードでは、ヒドンブロック用Ｘ−プリデコーダ２４は非活性化されており、ヒドンブロックのワードラインが選択されないようにしている。通常モードのリードは、ブロックアドレスに対応してブロック選択デコーダ１６が選択するブロックのＸ−デコーダとブースト電圧供給回路とを選択する。また、コラム側では、ブロックアドレスに従ってバーティカルブロック選択デコーダ（Ｖ−ｄｅｃ）１８によりバーティカルブロックが選択され、その選択されたバーティカルブロックのＹ−デコーダ２０が選択される。Ｙ−デコーダ２０は、コラムアドレスに従って選択されたバーティカルブロックのＹ−セレクト２６を選択する。
【００４０】
リードが始まると、ブースト回路２２で発生したブースト電圧が選択されたブースト電圧供給回路によって選択されたブロックに供給され、ロウアドレスに対応するワードラインをブースト電圧まで立ち上げることによりメモリセルのデータを読み出し、コラムアドレスに対応して選択されたバーティカルブロックのＹ−セレクト２６を介してデータバスに出力する。
【００４１】
一方、ヒドンモードでは、ヒドンブロック１２と同一のコラム上に在る任意のブロックの一つとを論理的に置き換える。本実施例では、置き換えられるブロックは最上位又は最下位ブロックである方がユーザに都合がよく、また記憶容量が小さい方が他に使用できる部分の記憶容量が増加するため、ブートブロック０を利用する。従って、ヒドンブロック１２とブートブロック０とが同一コラム上となるようにブロックの配置を行なう。
【００４２】
ヒドンブロック１２の選択は、コマンドレジスタ１４にヒドンモードコマンドを入力した後、ブートブロック０を選択するブロックアドレスを判定回路２８に入力することにより行われる。図５は、判定回路の一例の構成図を示す。ブートブロック０のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力される。
【００４３】
ブロック選択デコーダ１６はハイレベルの信号ＯＴＰＡＣＴが供給されると、ヒドンブロック１２を選択する。また、Ｘ−プリデコーダ３０はハイレベルの信号ＯＴＰＡＣＴが判定回路２８から供給されると非活性化される。ヒドンブロック用Ｘ−プリデコーダ２４はハイレベルの信号ＯＴＰＡＣＴが供給されると活性化され、ロウアドレスに従ってワードラインを選択する。
【００４４】
一方、ブートブロック０以外のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力されず、通常通りブロックアドレスに従ってブロックが選択される。なお、論理的に置き換えられたブートブロック０とヒドンブロック１２とは同一コラム上に在るため、バーティカル方向の選択を通常のブロックアドレスによって行なうことができる。
【００４５】
ところで、ヒドンブロック１２は独自にブースト電圧供給回路を有しておらず、隣のブロック８のブースト電圧供給回路Ｐ８を利用している。つまり、ヒドンブロック１２のＸ−デコーダは、ブースト電圧供給回路Ｐ８を介してブースト電圧が供給されている。ヒドンブロック１２の記憶領域はブロックの記憶領域と比べて十分に小さく、隣のブロック８の負荷容量とヒドンブロックの負荷容量とを足し合わせたブースト電圧供給回路Ｐ８からみた負荷容量がほとんど変化しない。したがって、ヒドンブロック１２をリードするときのブースト電圧値が他のブロックをリードするときのブースト電圧値とほとんど同じとなり、ブースト用キャパシタの調整を容易に行なうことができる。
【００４６】
なお、ヒドンブロック１２のリード時はバーティカルブロックＶ０が選択されている為にブースト電圧供給回路Ｐ８が活性化されていない。そこで、ヒドンブロック１２をリードするときは、ハイレベルの信号ＯＴＰＡＣＴに従ってブロック８が選択されるようにブロック選択デコーダ１６を制御する。
【００４７】
また、ブースト電圧供給回路Ｐ８が活性化されるとヒドンブロック１２のワードラインとブロック８のワードラインとが選択されるので、ハイレベルの信号ＯＴＰＡＣＴが出力されている間はＸ−プリデコーダ３０を非活性化しておく。一方、ヒドンモードでブロック８を選択する場合、判定回路１８からハイレベルの信号ＯＴＰＡＣＴが出力されず、ヒドンブロック用Ｘ−プリデコーダ２４は非活性化される。なお、ブロック８を選択する場合、バーティカルブロックＶ１が選択されている為、ヒドンブロック１２からデータが読み出されることはない。
【００４８】
以上のように、ヒドンブロック１２をマトリックス状に配置されたブロックの空いた部分に配置して論理的に置き換えることにより、少ない回路変更でヒドンモード時にヒドンブロック以外のブロックを選択することが可能となる。
【００４９】
図６は、本発明の半導体記憶装置の第２実施例の構成図を示す。図６のフラッシュメモリは、ワードラインデコードに分割ワードライン方式が取られている。なお、図６のフラッシュメモリは図３のフラッシュメモリの構成と一部を除いて同様であるが、特にＸ−デコーダの構成が異なっている。
【００５０】
まず、通常モードでは、ヒドンブロック用ローカルＸ−プリデコーダ５０は非活性化されており、ヒドンブロックのワードラインが選択されないようにしている。通常モードのリードは、ブロックアドレスに対応してホリゾンタルブロック選択デコーダ（Ｈ−ｄｅｃ１）３８とバーティカルブロック選択デコーダ（Ｖ−ｄｅｃ１）４０とが選択するブロックのローカルＸ−デコーダ及びグローバルＸデコーダとブースト電圧供給回路とを選択する。
【００５１】
また、コラム側では、ブロックアドレスに従ってバーティカルブロック選択デコーダ（Ｖ−ｄｅｃ２）４２によりバーティカルブロックが選択され、その選択されたバーティカルブロックのＹ−デコーダ２０が選択される。Ｙ−デコーダ２０は、コラムアドレスに従って選択されたバーティカルブロックのＹ−セレクト２６を選択する。
【００５２】
リードが始まると、ブースト回路２２で発生したブースト電圧が選択されたグローバルブースト電圧供給回路，ブースト電圧供給回路によって選択されたブロックに供給され、ロウアドレス１，２に対応するワードラインをブースト電圧まで立ち上げることによりメモリセルのデータを読み出し、コラムアドレスに対応して選択されたバーティカルブロックのＹ−セレクト２６を介してデータバスに出力する。
【００５３】
一方、ヒドンモードでは、図３のフラッシュメモリと同様に、ヒドンブロック１２と同一のコラム上に在る任意のブロックの一つとを論理的に置き換える。本実施例では、置き換えられるブロックは最上位又は最下位ブロックである方がユーザに都合がよく、また記憶容量が小さい方が他に使用できる部分の記憶容量が増加するため、ブートブロック０を利用する。従って、ヒドンブロック１２とブートブロック０とが同一コラム上となるようにブロックの配置を行なう。
【００５４】
ヒドンブロック１２の選択は、コマンドレジスタ１４にヒドンモードコマンドを入力した後、ブートブロック０を選択するブロックアドレスを判定回路２８に入力することにより行われる。ブートブロック０のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力される。
【００５５】
ホリゾンタルブロック選択デコーダ３８はハイレベルの信号ＯＴＰＡＣＴが供給されると、ホリゾンタルブロックＨ４を選択する。また、バーティカルブロック選択デコーダ４０はハイレベルの信号ＯＴＰＡＣＴが供給されると、バーティカルブロックＶ０を選択する。なお、ホリゾンタルブロック選択デコーダ３８及びバーティカルブロック選択デコーダ４０の構成例を図７に示しておく。図７は、ブロック選択デコーダの一例の構成図を示す。
【００５６】
ローカルＸ−プリデコーダ３４はハイレベルの信号ＯＴＰＡＣＴが判定回路２８から供給されると非活性化される。ヒドンブロック用ローカルＸ−プリデコーダ５０はハイレベルの信号ＯＴＰＡＣＴが供給されると活性化され、ロウアドレス２に従ってワードラインを選択する。
【００５７】
一方、ブートブロック０以外のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力されず、通常通りブロックアドレスに従ってブロックが選択される。なお、論理的に置き換えられたブートブロック０とヒドンブロック１２とは同一コラム上に在る為、バーティカル方向の選択が通常のブロックアドレスによって行なうことができる。
【００５８】
図８は、ホリゾンタルブロックＨ４における分割論理構成の一例の構成図を示す。図８中、グローバルＸ−プリデコーダ３６はロウアドレス１とホリゾンタルブロック選択デコーダ３８から供給される信号ＯＴＰＡＣＴとに従ってグローバルワードラインＧＷＬ＿４を選択する。ローカルＸ−プリデコーダ３４は、ロウアドレス２とバーティカルブロック選択デコーダ４０から供給される信号ＯＴＰＡＣＴとに従ってブロックを選択する。なお、グローバルワードラインＧＷＬ＿４は、ホリゾンタル方向の３ブロック８，９，１０で共通である。
【００５９】
ところで、ヒドンブロック１２は独自にブースト電圧供給回路を有しておらず、図３のフラッシュメモリと同様に隣のブロック８のブースト電圧供給回路Ｐ８を利用している。つまり、ヒドンブロック１２のＸ−デコーダは、ブースト電圧供給回路Ｐ８を介してブースト電圧が供給されている。ヒドンブロック１２の記憶領域はブロックの記憶領域と比べて十分に小さく、隣のブロック８の負荷容量とヒドンブロックの負荷容量とを足し合わせたブースト電圧供給回路Ｐ８からみた負荷容量がほとんど変化しない。したがって、ヒドンブロック１２をリードするときのブースト電圧値が他のブロックをリードするときのブースト電圧値とほとんど同じとなり、ブースト用キャパシタの調整を容易に行なうことができる。
【００６０】
なお、ヒドンブロック１２のリード時はバーティカルブロックＶ０が選択されている為にブースト電圧供給回路Ｐ８が活性化されていない。そこで、ヒドンブロック１２をリードするときは、ハイレベルの信号ＯＴＰＡＣＴに従ってブロック８が選択されるようにホリゾンタルブロック選択デコーダ３８及びバーティカルブロック選択デコーダ４０を制御する。
【００６１】
また、ブースト電圧供給回路Ｐ８が活性化されるとヒドンブロック１２のワードラインとブロック８のワードラインとが選択されるので、ハイレベルの信号ＯＴＰＡＣＴが出力されている間はローカルＸ−プリデコーダ３４を非活性化しておく。一方、ヒドンモードでブロック８を選択する場合、判定回路２８からハイレベルの信号ＯＴＰＡＣＴが出力されず、ヒドンブロック用ローカルＸ−プリデコーダ５０は非活性化される。なお、ブロック８を選択する場合、バーティカルブロックＶ１が選択されている為、ヒドンブロック１２からデータが読み出されることはない。
【００６２】
以上のように、ヒドンブロック１２をマトリックス状に配置されたブロックの空いた部分に配置して論理的に置き換えることにより、分割ワードライン方式のフラッシュメモリにおいても少ない回路変更で、ヒドンモード時にヒドンブロック以外のブロックを選択することが可能となる。
【００６３】
【発明の効果】
上述の如く、本発明によれば、同一コラム上の第１の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、容易にヒドンブロックのコラム選択を行なうことができる。また、少ない回路変更で、第２のモード時に第１の主記憶領域のブロックを容易に選択することが可能となる。
【００６４】
また、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。さらに、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【００６５】
したがって、主記憶領域外の記憶領域のアドレス選択を効率的に行なうことができ、回路設計期間を短縮することができ、低電圧動作の信頼性を高めることが可能となる。
【図面の簡単な説明】
【図１】フラッシュメモリの一例の構成図である。
【図２】フラッシュメモリの他の一例の構成図である。
【図３】本発明の半導体記憶装置の第１実施例の構成図である。
【図４】バーティカルブロックのメモリセルアレイの一例の構成図である。
【図５】判定回路の一例の構成図である。
【図６】本発明の半導体記憶装置の第２実施例の構成図である。
【図７】ブロック選択デコーダの一例の構成図である。
【図８】ホリゾンタルブロックにおける分割論理構成の一例の構成図である。
【符号の説明】
１２ ヒドンブロック
１４ コマンドレジスタ
１６ ブロック選択デコーダ
１８ バーティカルブロック選択デコーダ
２０ Ｙ−デコーダ
２２ ブースト回路
２４ ヒドンブロック用Ｘ−プリデコーダ
２６ Ｙ−セレクト
２８ 判定回路
３０ Ｘ−プリデコーダ
３２ ヒドンブロック用グローバル＆ローカルＸ−プリデコーダ
３４ ローカルＸ−プリデコーダ
３６ グローバルＸ−プリデコーダ
３８ ホリゾンダルブロック選択デコーダ１
４０ バーティカルブロック選択デコーダ１
４２ バーティカルブロック選択デコーダ２
４４，４８ ビットライン
４６ ワードライン
５０ ビドンブロック用ローカルＸ−プリデコーダ
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、電気的に書き込み及び消去が可能な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置の主力商品としてフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が多数開発されている。
【０００３】
図１は、フラッシュメモリの一例の構成図を示す。図１のフラッシュメモリはメモリセルアレイが複数のブロックと呼ばれる消去単位に分割され、そのブロック０〜１０がマトリクス状に配置されている。そのマトリクス状に配置されたブロックの内の一つのブロックが複数個のブートブロックと呼ばれる単位に分割され、そのブートブロック０〜７がマトリクス状に配置されたブロックに対応するように配置される。
【０００４】
マトリクス状に配置されたブロックの配置にはブロックが１つ欠けている部分が生じており、その部分に主記憶領域外に在る記憶領域（以下、ヒドンブロックという）１２が設けられている。ヒドンブロック１２は、例えば製品情報等が記憶されている。
【０００５】
ヒドンブロック１２は主記憶領域外に在るため、ヒドンブロック１２を選択するアドレスを有していない。そこで、ヒドンブロック１２を選択する場合、以下の手順で行なっていた。まず、コマンドレジスタ１４にヒドンモードコマンドを入力し、ヒドンモードと呼ばれる状態に移行させる。ヒドンモードでは、主記憶領域へのアクセスが禁止される。そして、主記憶領域を選択するアドレスを一時的に利用することによりヒドンブロック１２のセル選択を行なう。
【０００６】
ただし、チップサイズの増大を防止する為にコラム選択手段をブロックと共有化する。例えば、ヒドンモードでは、ブロック選択デコーダ１６はブロックアドレスの入力に関わらずブロック０〜１０，ブートブロック０〜７を全非選択すると共に、ブロック０〜１０，ブートブロック０〜７のＸ−デコーダを非活性化する。そして、ヒドンブロック１２のＸ−デコーダのみを活性化すると共に、ヒドンブロック１２があるバーティカルブロックＶ０のみを活性化することでヒドンブロック１２を選択していた。
【０００７】
図２は、フラッシュメモリの他の一例の構成図を示す。図２のフラッシュメモリは、ワードラインデコードに分割ワードライン方式が取られている。分割ワードライン方式はグローバルＸ−デコーダによりホリゾンタル方向が選択され、ローカルＸ−デコーダによってバーティカル方向が選択される。
【０００８】
ヒドンモードに移行すると、ホリゾンタル方向，バーティカル方向ともに全非選択となり、ヒドンブロック１２のローカルＸ−デコーダのみが活性化される。コラム選択は図１のフラッシュメモリと同様に、ヒドンブロックが在るバーティカルブロックＶ０のみを活性化することで行なわれる。
【０００９】
ところで、近年の低電圧化の進歩により、リード時のセルのゲートレベルが電源電圧ではリードできなくなってきている。そこで、ワードラインを電源電圧以上にブーストする技術を有するフラッシュメモリが多くなってきた。このブーストされた電圧は、ブロック毎に設けられているブースト電圧供給回路Ｐ０〜Ｐ１０，ＳＰ０〜ＳＰ７によって選択されたブロックのＸ−デコーダの電源に供給される。
【００１０】
ヒドンブロック１２も同様にブースト電圧供給回路ＨＰを有し、ヒドンモードに移行するとヒドンブロック１２のブースト電圧供給回路ＨＰのみが活性化してＸ−デコーダの電源にブースト電圧が供給される。ブースト電圧値はブースト用キャパシタの容量と、ブースト回路２２からワードラインに至るまでの負荷容量との比で決定され、負荷容量が少なくなると高くなる。なお、ヒドンブロック１２はブロックの記憶領域より非常に小さい場合が多いので、同じブースト用キャパシタを用いた場合にブースト電圧値が高くなる。
【００１１】
【発明が解決しようとする課題】
最近では、ヒドンモードから抜け出して通常モードに移行する為のコマンドをフラッシュメモリ自体に記憶できるフラッシュメモリが要求されるようになってきている。つまり、ヒドンモードに移行しても主記憶領域のブロックを選択できるようにする必要がある。しかし、ヒドンブロック用のアドレスは存在せず、ヒドンブロックを選択するための手段が必要であった。
【００１２】
そこで、ヒドンモードで全てのブロックを利用する必要はないことから、ブロック又はブートブロックの内の一つとヒドンブロックとを論理的に置き換え、ブロック又はブートブロックの内の一つを選択するアドレスを利用してヒドンブロックを選択できるような手段がとられるようになった。
【００１３】
つまり、ヒドンモードに移行後、前述のようにヒドンブロックと置き換えられたブロック又はブートブロックのアドレスが入力されると、ヒドンブロックが選択されることになる。また、それ以外のアドレスが入力されると、そのアドレスに対応するブロック又はブートブロックが選択される。
【００１４】
しかしながら、ヒドンブロックと論理的に置き換えるブロック又はブートブロックを任意に設定すると、ヒドンブロックはブロックアドレスを有するようになったにも関わらずヒドンブロックのみを選択できるように回路を構成しなければならず、チップサイズの増大又は開発期間の長期化等の問題が生じる。
【００１５】
また、最近では電源電圧３Ｖのフラッシュメモリが主流になってきており、ブースト回路が必需となっている。しかし、前述したようにブースト電圧値は負荷容量によって変化する。特にヒドンブロックはブロックに比べて記憶領域が非常に小さいため、ブースト電圧値がブロックに供給するときより非常に高くなる。このようにブースト電圧値が高くなるとセルデータがチャージゲイン等によって破壊される確率が高くなり、信頼性が損なわれるという問題が生じる。また、ヒドンブロックでのブースト電圧値を信頼性が損なわれない程度にすると、ブロックの選択時にブースト電圧値が低くなりすぎてリードできなくなるという問題が生じる。
【００１６】
更に、ブロック及びヒドンブロック夫々に適したブースト用キャパシタを有し、そのブースト用キャパシタを切り替えることによりブロック，ヒドンブロックのどちらが選択されてもブースト電圧値を一定にするという手段も考えられるが、ブースト用キャパシタの容量の設定に時間が掛かると共にチップ面積が増大するという問題が生じる。また、分割ワードライン方式を採用している場合、グローバルワードラインにもブースト電圧が供給されるため、ブースト電圧値に大きく影響することになる。
【００１７】
本発明は、上記の点に鑑みなされたもので、主記憶領域外の記憶領域のアドレス選択を効率的に行なうことができ、回路設計期間を短縮することができ、低電圧動作の信頼性を高めることが可能な半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１記載の半導体記憶装置は、第１の主記憶領域の他に前記第１の主記憶領域外に在るヒドンブロックを有し、その第１の主記憶領域及びヒドンブロックのセルデータを選択して読み出す半導体記憶装置において、前記第１の主記憶領域のセルデータを選択する第１のモードと前記第１の主記憶領域およびヒドンブロックのセルデータを選択する第２のモードとをコマンドに従って切り替えるモード切り替え手段と、前記第２のモード時に前記第１の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段とを有し、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする。
【００１９】
このように、同一コラム上の第１の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、ブロックアドレスを入力するだけでヒドンブロックのコラム選択が可能となる。したがって、回路変更やコラム選択の制御回路を付加する必要がない。また、少ない回路変更で、第２のモード時に第１の主記憶領域のブロックを容易に選択することが可能となる。
【００２０】
また、請求項２記載の半導体記憶装置は、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする。
【００２１】
このように、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。
【００２２】
また、請求項３記載の半導体記憶装置は、前記ヒドンブロックは、前記第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする。
【００２３】
このように、第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することにより、ヒドンブロックからセルデータを読み出すときの負荷容量が他のブロックからセルデータを読み出すときの負荷容量とほとんど変わらないものとなる。したがって、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【００２４】
また、請求項４記載の半導体記憶装置は、前記第１の主記憶領域は複数のブロックがマトリックス状に配置されており、そのマトリックス状に配置されたブロックの空き部分に前記ヒドンブロックを配置することを特徴とする。
【００２５】
このように、マトリックス状に配置されたブロックの空き部分にヒドンブロックを配置することにより、ビットラインを共有することが可能となる。したがって、チップ面積の縮小が可能となる。
【００２６】
また、請求項５記載の半導体記憶装置は、第１の主記憶領域の他に前記第１の主記憶領域外に在るヒドンブロックを有し、その第１の主記憶領域及びヒドンブロックのセルデータを選択して読み出す分割ワードライン方式による半導体記憶装置において、前記第１の主記憶領域のセルデータを選択する第１のモードと前記第１の主記憶領域およびヒドンブロックのセルデータを選択する第２のモードとをコマンドに従って切り替えるモード切り替え手段（例えば、図６におけるコマンドレジスタ１４）と、前記第２のモード時に前記第１の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段（例えば、図６における判定回路２８）とを有し、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする。
【００２７】
このように、分割ワードライン方式においても同一コラム上の第１の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、ブロックアドレスを入力するだけでヒドンブロックのコラム選択が可能となる。したがって、回路変更やコラム選択の制御回路を付加する必要がない。また、少ない回路変更で、第２のモード時に第１の主記憶領域のブロックを容易に選択することが可能となる。
【００２８】
また、請求項６記載の半導体記憶装置は、前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする。
【００２９】
このように、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。
【００３０】
また、請求項７記載の半導体記憶装置は、前記ヒドンブロックは、同一ワードライン方向の前記第１の主記憶領域のブロックとグローバルワードラインの一部を共有していることを特徴とする。
【００３１】
このように、グローバルワードラインの一部を共有することにより、グローバルワードライン分の負荷を同じにすることができ、ブースト電圧値への影響を少なくすることができる。さらに、グローバルワードラインデコーダを共有することができ、チップ面積の増大を抑えることができる。
【００３２】
また、請求項８記載の半導体記憶装置は、前記ヒドンブロックは、前記第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする。
【００３３】
このように、第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することにより、ヒドンブロックからセルデータを読み出すときの負荷容量が他のブロックからセルデータを読み出すときの負荷容量とほとんど変わらないものとなる。したがって、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【００３４】
なお、上記括弧内の符号は理解を容易にするために附したものであり、一例にすぎない。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について図面に基づいて説明する。
【００３６】
図３は、本発明の半導体記憶装置の第１実施例の構成図を示す。以下、本発明の半導体記憶装置の一例としてフラッシュメモリについて説明するがこれに限るものではない。図３のフラッシュメモリは、ブロックが４×ｎのマトリクス状に配置されている。マトリクス状に配置されたブロックの内、左上の１ブロックが８つのブートブロック０〜７に均等に分割され、４×２のマトリクス状にブロックの配置と合うように配置されている。ヒドンブロック１２は、マトリクス状に配置されたブロックのうちブートブロック０〜７の作成により空いた部分に、ブロックとビットラインを共有するように配置される。
【００３７】
図４は、バーティカルブロックＶ１のメモリセルアレイの一例の構成図を示す。図４中、各ブロックのメモリセルはマトリクス状に配置され、１層目のメタルからなるビットライン４４とワードライン４６とが接続されている。ビットライン４４は２本毎にスイッチＳＹ８，ＳＳＹ１等を介して２層目のメタルからなるビットライン４８に接続される。この２層目のメタルからなるビットライン４８はバーティカル方向の全てのブロックで共有している。よってヒドンブロックが共有しているビットラインとは２層目のビットライン４８のことである。
【００３８】
図３に戻り説明を続けると、スイッチＳＹ０〜ＳＹ１０，ＳＳＹ０〜ＳＳＹ７，ＢＳＹは、ブロック選択信号とコラムアドレスの一部とによって選択されている。また、ワードラインは各ブロック毎に構成され、ブロック選択信号とロウアドレスとによって選択されている。各ブロックは、リード時にＸ−デコーダにブースト電圧を供給する為のブースト電圧供給回路Ｐ０〜Ｐ１０，ＳＰ０〜ＳＰ７，ＨＰを有する。ブースト電圧供給回路は、ブロック選択信号に従って選択されたブロックのみを活性化する。
【００３９】
通常モードでは、ヒドンブロック用Ｘ−プリデコーダ２４は非活性化されており、ヒドンブロックのワードラインが選択されないようにしている。通常モードのリードは、ブロックアドレスに対応してブロック選択デコーダ１６が選択するブロックのＸ−デコーダとブースト電圧供給回路とを選択する。また、コラム側では、ブロックアドレスに従ってバーティカルブロック選択デコーダ（Ｖ−ｄｅｃ）１８によりバーティカルブロックが選択され、その選択されたバーティカルブロックのＹ−デコーダ２０が選択される。Ｙ−デコーダ２０は、コラムアドレスに従って選択されたバーティカルブロックのＹ−セレクト２６を選択する。
【００４０】
リードが始まると、ブースト回路２２で発生したブースト電圧が選択されたブースト電圧供給回路によって選択されたブロックに供給され、ロウアドレスに対応するワードラインをブースト電圧まで立ち上げることによりメモリセルのデータを読み出し、コラムアドレスに対応して選択されたバーティカルブロックのＹ−セレクト２６を介してデータバスに出力する。
【００４１】
一方、ヒドンモードでは、ヒドンブロック１２と同一のコラム上に在る任意のブロックの一つとを論理的に置き換える。本実施例では、置き換えられるブロックは最上位又は最下位ブロックである方がユーザに都合がよく、また記憶容量が小さい方が他に使用できる部分の記憶容量が増加するため、ブートブロック０を利用する。従って、ヒドンブロック１２とブートブロック０とが同一コラム上となるようにブロックの配置を行なう。
【００４２】
ヒドンブロック１２の選択は、コマンドレジスタ１４にヒドンモードコマンドを入力した後、ブートブロック０を選択するブロックアドレスを判定回路２８に入力することにより行われる。図５は、判定回路の一例の構成図を示す。ブートブロック０のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力される。
【００４３】
ブロック選択デコーダ１６はハイレベルの信号ＯＴＰＡＣＴが供給されると、ヒドンブロック１２を選択する。また、Ｘ−プリデコーダ３０はハイレベルの信号ＯＴＰＡＣＴが判定回路２８から供給されると非活性化される。ヒドンブロック用Ｘ−プリデコーダ２４はハイレベルの信号ＯＴＰＡＣＴが供給されると活性化され、ロウアドレスに従ってワードラインを選択する。
【００４４】
一方、ブートブロック０以外のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力されず、通常通りブロックアドレスに従ってブロックが選択される。なお、論理的に置き換えられたブートブロック０とヒドンブロック１２とは同一コラム上に在るため、バーティカル方向の選択を通常のブロックアドレスによって行なうことができる。
【００４５】
ところで、ヒドンブロック１２は独自にブースト電圧供給回路を有しておらず、隣のブロック８のブースト電圧供給回路Ｐ８を利用している。つまり、ヒドンブロック１２のＸ−デコーダは、ブースト電圧供給回路Ｐ８を介してブースト電圧が供給されている。ヒドンブロック１２の記憶領域はブロックの記憶領域と比べて十分に小さく、隣のブロック８の負荷容量とヒドンブロックの負荷容量とを足し合わせたブースト電圧供給回路Ｐ８からみた負荷容量がほとんど変化しない。したがって、ヒドンブロック１２をリードするときのブースト電圧値が他のブロックをリードするときのブースト電圧値とほとんど同じとなり、ブースト用キャパシタの調整を容易に行なうことができる。
【００４６】
なお、ヒドンブロック１２のリード時はバーティカルブロックＶ０が選択されている為にブースト電圧供給回路Ｐ８が活性化されていない。そこで、ヒドンブロック１２をリードするときは、ハイレベルの信号ＯＴＰＡＣＴに従ってブロック８が選択されるようにブロック選択デコーダ１６を制御する。
【００４７】
また、ブースト電圧供給回路Ｐ８が活性化されるとヒドンブロック１２のワードラインとブロック８のワードラインとが選択されるので、ハイレベルの信号ＯＴＰＡＣＴが出力されている間はＸ−プリデコーダ３０を非活性化しておく。一方、ヒドンモードでブロック８を選択する場合、判定回路１８からハイレベルの信号ＯＴＰＡＣＴが出力されず、ヒドンブロック用Ｘ−プリデコーダ２４は非活性化される。なお、ブロック８を選択する場合、バーティカルブロックＶ１が選択されている為、ヒドンブロック１２からデータが読み出されることはない。
【００４８】
以上のように、ヒドンブロック１２をマトリックス状に配置されたブロックの空いた部分に配置して論理的に置き換えることにより、少ない回路変更でヒドンモード時にヒドンブロック以外のブロックを選択することが可能となる。
【００４９】
図６は、本発明の半導体記憶装置の第２実施例の構成図を示す。図６のフラッシュメモリは、ワードラインデコードに分割ワードライン方式が取られている。なお、図６のフラッシュメモリは図３のフラッシュメモリの構成と一部を除いて同様であるが、特にＸ−デコーダの構成が異なっている。
【００５０】
まず、通常モードでは、ヒドンブロック用ローカルＸ−プリデコーダ５０は非活性化されており、ヒドンブロックのワードラインが選択されないようにしている。通常モードのリードは、ブロックアドレスに対応してホリゾンタルブロック選択デコーダ（Ｈ−ｄｅｃ１）３８とバーティカルブロック選択デコーダ（Ｖ−ｄｅｃ１）４０とが選択するブロックのローカルＸ−デコーダ及びグローバルＸデコーダとブースト電圧供給回路とを選択する。
【００５１】
また、コラム側では、ブロックアドレスに従ってバーティカルブロック選択デコーダ（Ｖ−ｄｅｃ２）４２によりバーティカルブロックが選択され、その選択されたバーティカルブロックのＹ−デコーダ２０が選択される。Ｙ−デコーダ２０は、コラムアドレスに従って選択されたバーティカルブロックのＹ−セレクト２６を選択する。
【００５２】
リードが始まると、ブースト回路２２で発生したブースト電圧が選択されたグローバルブースト電圧供給回路，ブースト電圧供給回路によって選択されたブロックに供給され、ロウアドレス１，２に対応するワードラインをブースト電圧まで立ち上げることによりメモリセルのデータを読み出し、コラムアドレスに対応して選択されたバーティカルブロックのＹ−セレクト２６を介してデータバスに出力する。
【００５３】
一方、ヒドンモードでは、図３のフラッシュメモリと同様に、ヒドンブロック１２と同一のコラム上に在る任意のブロックの一つとを論理的に置き換える。本実施例では、置き換えられるブロックは最上位又は最下位ブロックである方がユーザに都合がよく、また記憶容量が小さい方が他に使用できる部分の記憶容量が増加するため、ブートブロック０を利用する。従って、ヒドンブロック１２とブートブロック０とが同一コラム上となるようにブロックの配置を行なう。
【００５４】
ヒドンブロック１２の選択は、コマンドレジスタ１４にヒドンモードコマンドを入力した後、ブートブロック０を選択するブロックアドレスを判定回路２８に入力することにより行われる。ブートブロック０のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力される。
【００５５】
ホリゾンタルブロック選択デコーダ３８はハイレベルの信号ＯＴＰＡＣＴが供給されると、ホリゾンタルブロックＨ４を選択する。また、バーティカルブロック選択デコーダ４０はハイレベルの信号ＯＴＰＡＣＴが供給されると、バーティカルブロックＶ０を選択する。なお、ホリゾンタルブロック選択デコーダ３８及びバーティカルブロック選択デコーダ４０の構成例を図７に示しておく。図７は、ブロック選択デコーダの一例の構成図を示す。
【００５６】
ローカルＸ−プリデコーダ３４はハイレベルの信号ＯＴＰＡＣＴが判定回路２８から供給されると非活性化される。ヒドンブロック用ローカルＸ−プリデコーダ５０はハイレベルの信号ＯＴＰＡＣＴが供給されると活性化され、ロウアドレス２に従ってワードラインを選択する。
【００５７】
一方、ブートブロック０以外のブロックアドレスが入力されると共に、コマンドレジスタ１４からヒドンモードを表わすハイレベルの信号ＯＴＰが供給されると、ヒドンブロックを選択することを表わすハイレベルの信号ＯＴＰＡＣＴが判定回路２８から出力されず、通常通りブロックアドレスに従ってブロックが選択される。なお、論理的に置き換えられたブートブロック０とヒドンブロック１２とは同一コラム上に在る為、バーティカル方向の選択が通常のブロックアドレスによって行なうことができる。
【００５８】
図８は、ホリゾンタルブロックＨ４における分割論理構成の一例の構成図を示す。図８中、グローバルＸ−プリデコーダ３６はロウアドレス１とホリゾンタルブロック選択デコーダ３８から供給される信号ＯＴＰＡＣＴとに従ってグローバルワードラインＧＷＬ＿４を選択する。ローカルＸ−プリデコーダ３４は、ロウアドレス２とバーティカルブロック選択デコーダ４０から供給される信号ＯＴＰＡＣＴとに従ってブロックを選択する。なお、グローバルワードラインＧＷＬ＿４は、ホリゾンタル方向の３ブロック８，９，１０で共通である。
【００５９】
ところで、ヒドンブロック１２は独自にブースト電圧供給回路を有しておらず、図３のフラッシュメモリと同様に隣のブロック８のブースト電圧供給回路Ｐ８を利用している。つまり、ヒドンブロック１２のＸ−デコーダは、ブースト電圧供給回路Ｐ８を介してブースト電圧が供給されている。ヒドンブロック１２の記憶領域はブロックの記憶領域と比べて十分に小さく、隣のブロック８の負荷容量とヒドンブロックの負荷容量とを足し合わせたブースト電圧供給回路Ｐ８からみた負荷容量がほとんど変化しない。したがって、ヒドンブロック１２をリードするときのブースト電圧値が他のブロックをリードするときのブースト電圧値とほとんど同じとなり、ブースト用キャパシタの調整を容易に行なうことができる。
【００６０】
なお、ヒドンブロック１２のリード時はバーティカルブロックＶ０が選択されている為にブースト電圧供給回路Ｐ８が活性化されていない。そこで、ヒドンブロック１２をリードするときは、ハイレベルの信号ＯＴＰＡＣＴに従ってブロック８が選択されるようにホリゾンタルブロック選択デコーダ３８及びバーティカルブロック選択デコーダ４０を制御する。
【００６１】
また、ブースト電圧供給回路Ｐ８が活性化されるとヒドンブロック１２のワードラインとブロック８のワードラインとが選択されるので、ハイレベルの信号ＯＴＰＡＣＴが出力されている間はローカルＸ−プリデコーダ３４を非活性化しておく。一方、ヒドンモードでブロック８を選択する場合、判定回路２８からハイレベルの信号ＯＴＰＡＣＴが出力されず、ヒドンブロック用ローカルＸ−プリデコーダ５０は非活性化される。なお、ブロック８を選択する場合、バーティカルブロックＶ１が選択されている為、ヒドンブロック１２からデータが読み出されることはない。
【００６２】
以上のように、ヒドンブロック１２をマトリックス状に配置されたブロックの空いた部分に配置して論理的に置き換えることにより、分割ワードライン方式のフラッシュメモリにおいても少ない回路変更で、ヒドンモード時にヒドンブロック以外のブロックを選択することが可能となる。
【００６３】
【発明の効果】
上述の如く、本発明によれば、同一コラム上の第１の主記憶領域の任意のブロックとヒドンブロックとを論理的に置き換えることにより、容易にヒドンブロックのコラム選択を行なうことができる。また、少ない回路変更で、第２のモード時に第１の主記憶領域のブロックを容易に選択することが可能となる。
【００６４】
また、ビットラインの一部を共有化することにより、チップ面積の縮小が可能となる。さらに、ヒドンブロックからセルデータを読み出すときのブースト電圧値と他のブロックからセルデータを読み出すときのブースト電圧値とを同様にすることが可能となる。
【００６５】
したがって、主記憶領域外の記憶領域のアドレス選択を効率的に行なうことができ、回路設計期間を短縮することができ、低電圧動作の信頼性を高めることが可能となる。
【図面の簡単な説明】
【図１】フラッシュメモリの一例の構成図である。
【図２】フラッシュメモリの他の一例の構成図である。
【図３】本発明の半導体記憶装置の第１実施例の構成図である。
【図４】バーティカルブロックのメモリセルアレイの一例の構成図である。
【図５】判定回路の一例の構成図である。
【図６】本発明の半導体記憶装置の第２実施例の構成図である。
【図７】ブロック選択デコーダの一例の構成図である。
【図８】ホリゾンタルブロックにおける分割論理構成の一例の構成図である。
【符号の説明】
１２ ヒドンブロック
１４ コマンドレジスタ
１６ ブロック選択デコーダ
１８ バーティカルブロック選択デコーダ
２０ Ｙ−デコーダ
２２ ブースト回路
２４ ヒドンブロック用Ｘ−プリデコーダ
２６ Ｙ−セレクト
２８ 判定回路
３０ Ｘ−プリデコーダ
３２ ヒドンブロック用グローバル＆ローカルＸ−プリデコーダ
３４ ローカルＸ−プリデコーダ
３６ グローバルＸ−プリデコーダ
３８ ホリゾンダルブロック選択デコーダ１
４０ バーティカルブロック選択デコーダ１
４２ バーティカルブロック選択デコーダ２
４４，４８ ビットライン
４６ ワードライン
５０ ビドンブロック用ローカルＸ−プリデコーダ
Claims (8)
- 第１の主記憶領域の他に前記第１の主記憶領域外に在るヒドンブロックを有し、その第１の主記憶領域及びヒドンブロックのセルデータを選択して読み出す半導体記憶装置において、
前記第１の主記憶領域のセルデータを選択する第１のモードと前記第１の主記憶領域およびヒドンブロックのセルデータを選択する第２のモードとをコマンドに従って切り替えるモード切り替え手段と、
前記第２のモード時に前記第１の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段とを有し、
前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする半導体記憶装置。 - 前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする請求項１記載の半導体記憶装置。
- 前記ヒドンブロックは、前記第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする請求項１記載の半導体記憶装置。
- 前記第１の主記憶領域は複数のブロックがマトリックス状に配置されており、そのマトリックス状に配置されたブロックの空き部分に前記ヒドンブロックを配置することを特徴とする請求項１乃至３何れか一項記載の半導体記憶装置。
- 第１の主記憶領域の他に前記第１の主記憶領域外に在るヒドンブロックを有し、その第１の主記憶領域及びヒドンブロックのセルデータを選択して読み出す分割ワードライン方式による半導体記憶装置において、
前記第１の主記憶領域のセルデータを選択する第１のモードと前記第１の主記憶領域およびヒドンブロックのセルデータを選択する第２のモードとをコマンドに従って切り替えるモード切り替え手段と、
前記第２のモード時に前記第１の主記憶領域の所定ブロックに対応するアドレスが供給されると前記ヒドンブロックを選択するヒドンブロック選択手段とを有し、
前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとが同一コラム上に配置されることを特徴とする半導体記憶装置。 - 前記第１の主記憶領域の所定ブロックと前記ヒドンブロックとはビットラインの一部を共有していることを特徴とする請求項５記載の半導体記憶装置。
- 前記ヒドンブロックは、同一ワードライン方向の前記第１の主記憶領域のブロックとグローバルワードラインの一部を共有していることを特徴とする請求項５記載の半導体記憶装置。
- 前記ヒドンブロックは、前記第１の主記憶領域の所定ブロックのワードライン駆動用電源を利用することを特徴とする請求項５記載の半導体記憶装置。
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