KR100568000B1 - 반도체 기억 장치 - Google Patents

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KR100568000B1
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 주기억 영역 외의 기억 영역의 어드레스 선택을 효율적으로 행할 수 있고, 회로 설계 기간을 단축할 수 있으며, 저전압 동작의 신뢰성을 높일 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
제1 주기억 영역 이외에 제2 기억 영역을 가지며 그 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하여 독출하는 반도체 기억 장치에 있어서, 제1 주기억 영역의 셀 데이터를 선택하는 제1 모드와 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하는 제2 모드를 커맨드에 따라 전환하는 모드 전환 수단(14)과, 제2 모드시에 제1 주기억 영역의 미리 결정된 블록에 대응하는 어드레스가 공급되면 제2 기억 영역의 블록을 선택하는 제2 기억 영역 선택 수단(28)을 포함하며, 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록이 동일 컬럼 상에 배치됨으로써 상기 과제를 해결한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE UTILIZING ACCESS TO MEMORY AREA LOCATED OUTSIDE MAIN MEMORY AREA}
도 1은 플래시 메모리의 일례의 구성도.
도 2는 플래시 메모리의 다른 일례의 구성도.
도 3은 본 발명의 반도체 기억 장치의 제1 실시예의 구성도.
도 4는 수직 블록의 메모리 셀 어레이의 일례의 구성도.
도 5는 판정 회로의 일례의 구성도.
도 6은 본 발명의 반도체 기억 장치의 제2 실시예의 구성도.
도 7은 블록 선택 디코더의 일례의 구성도.
도 8은 수평 블록에 있어서의 분할 논리 구성의 일례의 구성도.
〈도면의 주요부분에 대한 부호의 설명〉
12 : 히든 블록
14 : 커맨드 레지스터
16 : 블록 선택 디코더
18 : 수직 블록 선택 디코더
20 : Y-디코더
22 : 전압 부스트 회로
24 : 히든 블록용 X-프리디코더
26 : Y-셀렉터
28 : 판정 회로
30 : X-프리디코더
32 : 히든 블록용 글로벌 & 로컬 X-프리디코더
34 : 로컬 X-프리디코더
36 : 글로벌 X-프리디코더
38 : 수평 블록 선택 디코더 1
40 : 수직 블록 선택 디코더 1
42 : 수직 블록 선택 디코더 2
44, 48 : 비트 라인
46 : 워드 라인
50 : 히든 블록용 로컬 X-프리디코더
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 관한 것이다.
최근, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치의 주력 상품으로서 플래시 EEPROM(이하, 플래시 메모리라 함)이 다수 개발되고 있다.
도 1은 플래시 메모리의 일례의 구성도를 나타낸다. 도 1의 플래시 메모리는 메모리 셀 어레이가 복수의 블록이라 불리는 소거 단위로 분할되고, 그 블록(0∼10)이 매트릭스형으로 배치되어 있다. 그 매트릭스형으로 배치된 블록들 중 하나의 블록이 여러 개의 부트 블록이라 불리는 단위로 분할되고, 그 부트 블록(0∼7)이 매트릭스형으로 배치된 블록에 대응하도록 배치된다.
매트릭스형으로 배치된 블록의 배치에는 블록이 1개 결여되어 있는 부분이 있고, 그 부분에 주기억 영역 외에 있는 기억 영역(이하, 히든 블록이라 함: 12)이 설치되어 있다. 히든 블록(12)은 예컨대 제품 정보 등이 기억되어 있다.
히든 블록(12)은 주기억 영역 외에 있기 때문에, 히든 블록(12)을 선택하는 어드레스를 갖고 있지 않다. 그래서, 히든 블록(12)을 선택하는 경우, 이하의 순서로 행하고 있었다. 우선, 커맨드 레지스터(14)에 히든 모드 커맨드를 입력하고, 히든 모드라고 불리는 상태로 이행시킨다. 히든 모드에서는 주기억 영역으로의 접근이 금지된다. 그리고, 주기억 영역을 선택하는 어드레스를 일시적으로 이용함으로써 히든 블록(12)의 셀 선택을 행한다.
단, 칩 사이즈의 증대를 방지하기 위하여 컬럼 선택 수단을 블록으로 공유화한다. 예컨대, 히든 모드에서는 블록 선택 디코더(16)는 블록 어드레스의 입력에 상관없이 블록(0∼10), 부트 블록(0∼7)을 전부 비선택(non-select)하는 동시에 블록(0∼10), 부트 블록(0∼7)의 X-디코더를 비활성화한다. 그리고, 히든 블록(12)의 X-디코더만을 활성화하는 동시에 히든 블록(12)이 있는 수직 블록(V0)만을 활성화함으로써 히든 블록(12)을 선택한다.
도 2는 플래시 메모리의 다른 일례의 구성도를 나타낸다. 도 2의 플래시 메모리는 워드 라인 디코딩에 분할 워드 라인 방식이 적용된다. 분할 워드 라인 방식은 글로벌 X-디코더에 의해 수평 방향이 선택되고, 로컬 X-디코더에 의해 수직 방향이 선택된다.
히든 모드로 이행하면, 수평 방향, 수직 방향 모두 전부 비선택으로 되고, 히든 블록(12)의 로컬 X-디코더만이 활성화된다. 컬럼 선택은 도 1의 플래시 메모리와 같이, 히든 블록이 있는 수직 블록(V0)만을 활성화함으로써 행해진다.
그런데, 최근의 저전압화의 진보에 의해 판독시의 셀의 게이트 레벨이 전원전압에서는 판독할 수 없게 되었다. 그래서, 워드 라인을 전원 전압 이상으로 부스트하는 기술을 갖는 플래시 메모리가 증가되어 왔다. 이 부스트된 전압은 블록마다 설치되어 있는 부스트 전압 공급 회로(P0∼P10, SP0∼SP7)에 의해 선택된 블록의 X-디코더의 전원에 공급된다.
히든 블록(12)도 마찬가지로 부스트 전압 공급 회로(HP)를 가지며, 히든 모드로 이행하면 히든 블록(12)의 부스트 전압 공급 회로(HP)만이 활성화하여 X-디코더의 전원에 부스트 전압이 공급된다. 부스트 전압값은 부스트용 커패시터의 용량과, 전압 부스트 회로(22)에서 워드 라인에 이르기까지의 부하 용량과의 비로 결정되고, 부하 용량이 적어지면 높아진다. 또, 히든 블록(12)은 블록의 기억 영역보다 매우 작은 경우가 많기 때문에 동일한 부스트용 커패시터를 이용한 경우에 부스트 전압값이 높아진다.
최근에는 히든 모드로부터 통상 모드로 이행하는데 사용되는 커맨드를 플래시 메모리 자체에 기억할 수 있는 플래시 메모리가 요구되고 있다. 즉, 히든 모드로 이행하여도 주기억 영역의 블록을 선택할 수 있도록 할 필요가 있다. 그러나, 히든 블록용 어드레스는 존재하지 않고, 따라서 히든 블록을 선택하기 위한 수단이 필요하였다.
그래서, 히든 모드에서 모든 블록을 이용할 필요는 없기 때문에 블록 또는 부트 블록 내의 하나와 히든 블록을 논리적으로 치환하고, 블록 또는 부트 블록 내의 하나를 선택하는 어드레스를 이용하여 히든 블록을 선택할 수 있는 수단이 취해지게 되었다.
즉, 히든 모드로 이행한 후, 전술한 바와 같이 히든 블록으로 치환된 블록 또는 부트 블록의 어드레스가 입력되면, 히든 블록이 선택되게 된다. 또한, 그 이외의 어드레스가 입력되면, 그 어드레스에 대응하는 블록 또는 부트 블록이 선택된다.
그러나, 히든 블록과 논리적으로 치환하는 블록 또는 부트 블록을 임의로 설정하면, 히든 블록은 블록 어드레스를 갖게 되었음에도 불구하고 히든 블록만을 선택할 수 있도록 회로를 구성하지 않으면 안되며, 칩 사이즈의 증대 또는 개발 기간의 장기화 등의 문제가 발생한다.
또한, 최근에는 전원 전압 3V의 플래시 메모리가 주류가 되게 되었고, 따라서 전압 부스트 회로가 필수가 되고 있다. 그러나, 상술한 바와 같이 부스트 전압값은 부하 용량에 따라 변화된다. 특히 히든 블록은 블록에 비하여 기억 영역이 매 우 작기 때문에, 부스트 전압값이 블록으로 공급할 때보다 매우 높아진다. 이와 같이 부스트 전압값이 높아지면 셀 데이터가 차지 게인 등에 의해 파괴될 확률이 높아져서 신뢰성이 손상된다고 하는 문제가 발생한다. 또한, 히든 블록에서의 부스트 전압값을 신뢰성이 손상되지 않는 정도로 하면, 블록의 선택시에 부스트 전압값이 낮아져서 판독할 수 없게 된다고 하는 문제가 생긴다.
더욱이, 블록 및 히든 블록 각각에 알맞은 부스트용 커패시터를 배치하여 그 부스트용 커패시터를 전환함으로써 블록, 히든 블록의 어느 쪽이 선택되어도 부스트 전압값을 일정하게 한다고 하는 수단도 생각할 수 있지만, 부스트용 커패시터의 용량의 설정에 시간이 걸리는 동시에 칩 면적이 증대한다고 하는 문제가 생긴다. 또한, 분할 워드 라인 방식을 채용하고 있는 경우, 글로벌 워드 라인에도 부스트 전압이 공급되기 때문에 부스트 전압값에 크게 영향을 미치게 된다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 주기억 영역 외의 기억 영역의 어드레스 선택을 효율적으로 행할 수 있고, 회로 설계 기간을 단축시킬 수 있으며, 저전압 동작의 신뢰성을 높일 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
그래서, 상기 과제를 해결하기 위해 청구범위 제1항에 기재된 반도체 기억 장치는 제1 주기억 영역 외에 제2 기억 영역을 가지며 그 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하여 독출하는 반도체 기억 장치에 있어서, 상기 제1 주기억 영역의 셀 데이터를 선택하는 제1 모드와 상기 제1 주기억 영역 및 제2 기 억 영역의 셀 데이터를 선택하는 제2 모드를 커맨드에 따라 전환하는 모드 전환 수단[예컨대, 도 3에 있어서의 커맨드 레지스터(14)]과, 상기 제2 모드시에 상기 제1 주기억 영역의 미리 결정된 블록에 대응하는 어드레스가 공급되면 상기 제2 기억 영역의 블록을 선택하는 제2 기억 영역 선택 수단[예컨대, 도 3에 있어서의 판정 회로(28)]을 포함하며, 상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록이 동일 컬럼 상에 배치되는 것을 특징으로 한다.
이와 같이, 동일 컬럼 상의 제1 주기억 영역의 임의의 블록과 제2 기억 영역의 블록을 논리적으로 치환함으로써 블록 어드레스를 입력하는 것만으로 제2 기억 영역의 블록의 컬럼 선택이 가능해진다. 따라서, 회로 변경이나 컬럼 선택의 제어 회로를 부가할 필요가 없다. 또한, 적은 회로 변경으로 제2 모드시에 제1 주기억 영역의 블록을 용이하게 선택하는 것이 가능해진다.
또한, 청구범위 제2항에 기재된 반도체 기억 장치는 상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록은 비트 라인의 일부를 공유하고 있는 것을 특징으로 한다.
이와 같이, 비트 라인의 일부를 공유화함으로써 칩 면적의 축소가 가능해진다.
또한, 청구범위 제3항에 기재된 반도체 기억 장치는, 상기 제2 기억 영역은 상기 제1 주기억 영역의 미리 결정된 블록의 워드 라인 구동용 전원을 이용하는 것을 특징으로 한다.
이와 같이, 제1 주기억 영역의 미리 결정된 블록의 워드 라인 구동용 전원을 이용함으로써 제2 기억 영역으로부터 셀 데이터를 독출할 때의 부하 용량이 다른 블록으로부터 셀 데이터를 독출할 때의 부하 용량과 거의 다르지 않게 된다. 따라서, 제2 기억 영역에서 셀 데이터를 독출할 때의 부스트 전압값과 다른 블록으로부터 셀 데이터를 독출할 때의 부스트 전압값을 동일하게 하는 것이 가능해진다.
또한, 청구범위 제4항에 기재된 반도체 기억 장치는 상기 제1 주기억 영역은 복수의 블록이 매트릭스형으로 배치되어 있고, 그 매트릭스형으로 배치된 블록의 공간 부분에 상기 제2 기억 영역을 배치하는 것을 특징으로 한다.
이와 같이, 매트릭스형으로 배치된 블록의 공간 부분에 제2 기억 영역을 배치함으로써 비트 라인을 공유하는 것이 가능해진다. 따라서, 칩 면적의 축소가 가능해진다.
또한, 청구범위 제5항에 기재된 반도체 기억 장치는 제1 주기억 영역 외에 제2 기억 영역을 가지며 그 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하여 독출하는 분할 워드 라인 방식에 의한 반도체 기억 장치에 있어서, 상기 제1 주기억 영역의 셀 데이터를 선택하는 제1 모드와 상기 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하는 제2 모드를 커맨드에 따라 전환하는 모드 전환 수단[예컨대, 도 6에 있어서의 커맨드 레지스터(14)]과, 상기 제2 모드시에 상기 제1 주기억 영역의 미리 결정된 블록에 대응하는 어드레스가 공급되면 상기 제2 기억 영역의 블록을 선택하는 제2 기억 영역 선택 수단[예컨대, 도 6에 있어서의 판정 회로(28)]을 포함하며, 상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록이 동일 컬럼 상에 배치되는 것을 특징으로 한다.
이와 같이, 분할 워드 라인 방식에 있어서도 동일 컬럼 상의 제1 주기억 영역의 임의의 블록과 제2 기억 영역의 블록을 논리적으로 치환함으로써 블록 어드레스를 입력하는 것만으로 제2 기억 영역의 블록의 컬럼 선택이 가능해진다. 따라서, 회로 변경이나 컬럼 선택의 제어 회로를 부가할 필요가 없다. 또한, 적은 회로 변경으로 제2 모드시에 제1 주기억 영역의 블록을 용이하게 선택하는 것이 가능해진다.
또한, 청구범위 제6항에 기재된 반도체 기억 장치는 상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록은 비트 라인의 일부를 공유하고 있는 것을 특징으로 한다.
이와 같이, 비트 라인의 일부를 공유화함으로써 칩 면적의 축소가 가능해진다.
또한, 청구범위 제7항에 기재된 반도체 기억 장치는, 상기 제2 기억 영역의 블록은 동일 워드 라인 방향의 상기 제1 주기억 영역의 블록과 글로벌 워드 라인의 일부를 공유하고 있는 것을 특징으로 한다.
이와 같이, 글로벌 워드 라인의 일부를 공유함으로써 글로벌 워드 라인분의 부하를 동일하게 할 수 있고, 부스트 전압값에의 영향을 적게 할 수 있다. 또한, 글로벌 워드 라인 디코더를 공유할 수 있어 칩 면적의 증대를 억제할 수 있다.
또한, 청구범위 제8항에 기재된 반도체 기억 장치는, 상기 제2 기억 영역은 상기 제1 주기억 영역의 미리 결정된 블록의 워드 라인 구동용 전원을 이용하는 것을 특징으로 한다.
이와 같이, 제1 주기억 영역의 미리 결정된 블록의 워드 라인 구동용 전원을 이용함으로써 제2 기억 영역으로부터 셀 데이터를 독출할 때의 부하 용량이 다른 블록으로부터 셀 데이터를 독출할 때의 부하 용량과 거의 다르지 않게 된다. 따라서, 제2 기억 영역으로부터 셀 데이터를 독출할 때의 부스트 전압값과 다른 블록으로부터 셀 데이터를 독출할 때의 부스트 전압값을 동일하게 하는 것이 가능해진다.
또, 상기 괄호 안의 부호는 이해를 쉽게 하기 위해서 첨부한 것으로 일례에 불과하다.
다음에, 본 발명의 실시 형태에 대해서 도면에 기초하여 설명한다.
도 3은 본 발명의 반도체 기억 장치의 제1 실시예의 구성도를 나타낸다. 이하, 본 발명의 반도체 기억 장치의 일례로서 플래시 메모리에 대해서 설명하지만 이것에 한정되지 않는다. 도 3의 플래시 메모리는 블록이 4×n의 매트릭스형으로 배치되어 있다. 매트릭스형으로 배치된 블록 중 좌측 상부의 하나의 블록이 8개의 부트 블록(0∼7)으로 균등하게 분할되어, 상기 블록의 배치에 대응하도록 4×2의 매트릭스형으로 배치되어 있다. 히든 블록(12)은 매트릭스형으로 배치된 블록 중 부트 블록(0∼7)의 작성에 의해 빈 부분에 블록과 비트 라인을 공유하도록 배치된다.
도 4는 수직 블록(V1)의 메모리 셀 어레이의 일례의 구성도를 나타낸다. 도 4에 있어서, 각 블록의 메모리 셀은 매트릭스형으로 배치되고, 제1 층의 메탈로 이루어지는 비트 라인(44)과 워드 라인(46)이 접속되어 있다. 비트 라인(44)은 2라인마다 스위치(SY8, SSY1) 등을 통해 제2 층의 메탈로 이루어지는 비트 라인(48)에 접속된다. 이 제2 층의 메탈로 이루어지는 비트 라인(48)은 수직 방향의 모든 블록에서 공유하고 있다. 따라서 히든 블록이 공유하고 있는 비트 라인은 제2 층의 비트 라인(48)이다.
도 3으로 되돌아가서 설명을 계속하면, 스위치(SY0∼SY10, SSY0∼SSY7, BSY)는 블록 선택 신호와 컬럼 어드레스의 일부에 의해 선택되고 있다. 또한, 워드 라인은 각 블록마다 구성되고, 블록 선택 신호와 로우 어드레스에 의해 선택되고 있다. 각 블록은 판독시에 X-디코더에 부스트 전압을 공급하기 위한 부스트 전압 공급 회로(P0∼P10, SP0∼SP7, HP)를 갖는다. 부스트 전압 공급 회로는 블록 선택 신호에 따라 선택된 블록만을 활성화한다.
통상 모드에서는, 히든 블록용 X-프리디코더(24)는 비활성화되어 있고, 히든 블록의 워드 라인이 선택되지 않도록 하고 있다. 통상 모드의 판독은 블록 어드레스에 대응하여 블록 선택 디코더(16)가 선택하는 블록의 X-디코더와 부스트 전압 공급 회로를 선택한다. 또한, 컬럼측에서는 블록 어드레스에 따라 수직 블록 선택 디코더(V-dec: 18)에 의해 수직 블록이 선택되고, 그 선택된 수직 블록의 Y-디코더(20)가 선택된다. Y-디코더(20)는 컬럼 어드레스에 따라 선택된 수직 블록의 Y-셀렉터(26)를 선택한다.
판독이 시작되면, 전압 부스트 회로(22)에서 발생한 부스트 전압이 선택된 부스트 전압 공급 회로에 의해 선택된 블록에 공급되고, 로우 어드레스에 대응하는 워드 라인을 부스트 전압까지 상승시킴으로써 메모리 셀의 데이터를 독출하며, 컬럼 어드레스에 대응하여 선택된 수직 블록의 Y-셀렉터(26)를 통해 데이터 버스에 출력한다.
한편, 히든 모드에서는 히든 블록(12)과 동일한 컬럼 상에 있는 임의의 블록의 하나를 논리적으로 치환한다. 본 실시예에서는, 치환되는 블록은 최상위 또는 최하위 블록인 쪽이 사용자에게 적합하고, 또한 기억 용량이 작은 쪽이 그 외에 사용할 수 있는 부분의 기억 용량이 증가하기 때문에, 부트 블록(0)을 이용한다. 따라서, 히든 블록(12)과 부트 블록(0)이 동일 컬럼 상이 되도록 블록의 배치를 행한다.
히든 블록(12)의 선택은 커맨드 레지스터(14)에 히든 모드 커맨드를 입력한 후, 부트 블록(0)을 선택하는 블록 어드레스를 판정 회로(28)에 입력함으로써 행해진다. 도 5는 판정 회로의 일례의 구성도를 나타낸다. 부트 블록(0)의 블록 어드레스가 입력되는 동시에 커맨드 레지스터(14)로부터 히든 모드를 나타내는 하이 레벨의 신호 OTP가 공급되면, 히든 블록을 선택하는 것을 나타내는 하이 레벨의 신호 OTPACT가 판정 회로(28)로부터 출력된다.
블록 선택 디코더(16)는 하이 레벨의 신호 OTPACT가 공급되면, 히든 블록(12)을 선택한다. 또한, X-프리디코더(30)는 하이 레벨의 신호 OTPACT가 판정 회로(28)로부터 공급되면 비활성화된다. 히든 블록용 X-프리디코더(24)는 하이 레벨의 신호 OTPACT가 공급되면 활성화되고, 로우 어드레스에 따라 워드 라인을 선택한다.
한편, 부트 블록(0) 이외의 블록 어드레스가 입력되는 동시에 커맨드 레지스터(14)로부터 히든 모드를 나타내는 하이 레벨의 신호 OTP가 공급되면, 히든 블록 을 선택하는 것을 나타내는 하이 레벨의 신호 OTPACT가 판정 회로(28)로부터 출력되지 않고, 통상대로 블록 어드레스에 따라 블록이 선택된다. 또, 논리적으로 치환된 부트 블록(0)과 히든 블록(12)은 동일 컬럼 상에 있기 때문에 수직 방향의 선택을 통상의 블록 어드레스에 의해 행할 수 있다.
그런데, 히든 블록(12)은 독자적으로 부스트 전압 공급 회로를 갖고 있지 않고, 인접한 블록(8)의 부스트 전압 공급 회로(P8)를 이용하고 있다. 즉, 히든 블록(12)의 X-디코더는 부스트 전압 공급 회로(P8)를 통해 부스트 전압이 공급되어 있다. 히든 블록(12)의 기억 영역은 블록의 기억 영역에 비하여 충분히 작고, 부하 용량이 거의 변화하지 않는다. 따라서, 히든 블록(12)을 판독할 때의 부스트 전압값이 다른 블록을 판독할 때의 부스트 전압값과 거의 동일해지고, 부스트용 커패시터의 조정을 용이하게 행할 수 있다.
또, 히든 블록(12)의 판독시에는 수직 블록(V0)이 선택되고 있기 때문에 부스트 전압 공급 회로(P8)가 활성화되고 있지 않다. 그래서, 히든 블록(12)을 판독할 때는 하이 레벨의 신호 OTPACT에 따라 블록(8)이 선택되도록 블록 선택 디코더(16)를 제어한다.
또한, 부스트 전압 공급 회로(P8)가 활성화되면 히든 블록(12)의 워드 라인과 블록(8)의 워드 라인이 선택되기 때문에, 하이 레벨의 신호 OTPACT가 출력되고 있는 동안은 X-프리디코더(30)를 비활성화해 둔다. 한편, 히든 모드에 의해 블록(8)을 선택하는 경우, 판정 회로(18)로부터 하이 레벨의 신호 OTPACT가 출력되지 않으며, 히든 블록용 X-프리디코더(24)는 비활성화된다. 또, 블록(8)을 선택하 는 경우, 수직 블록(V1)이 선택되고 있기 때문에 히든 블록(12)으로부터 데이터가 독출되는 일은 없다.
이상과 같이, 히든 블록(12)을 매트릭스형으로 배치된 블록의 빈 부분에 배치하여 논리적으로 치환함으로써 적은 회로 변경으로 히든 모드시에 히든 블록 이외의 블록을 선택하는 것이 가능해진다.
도 6은 본 발명의 반도체 기억 장치의 제2 실시예의 구성도를 나타낸다. 도 6의 플래시 메모리는 워드 라인 디코딩에 분할 워드 라인 방식이 적용된다. 또, 도 6의 플래시 메모리는 도 3의 플래시 메모리의 구성과 일부를 제외하고 동일하지만, 특히 X-디코더의 구성이 다르다.
우선, 통상 모드에서는, 히든 블록용 로컬 X-프리디코더(50)는 비활성화되어 있고, 히든 블록의 워드 라인이 선택되지 않도록 하고 있다. 통상 모드의 판독은 블록 어드레스에 대응하여 수평 블록 선택 디코더(H-dec1: 38)와 수직 블록 선택 디코더(V-dec1: 40)가 선택하는 블록의 로컬 X-디코더 및 글로벌 X 디코더와 부스트 전압 공급 회로를 선택한다.
또한, 컬럼측에서는 블록 어드레스에 따라 수직 블록 선택 디코더(V-dec2: 42)에 의해 수직 블록이 선택되고, 그 선택된 수직 블록의 Y-디코더(20)가 선택된다. Y-디코더(20)는 컬럼 어드레스에 따라 선택된 수직 블록의 Y-셀렉터(26)를 선택한다.
판독이 시작되면, 전압 부스트 회로(22)에서 발생한 부스트 전압이 선택된 글로벌 부스트 전압 공급 회로, 부스트 전압 공급 회로에 의해 선택된 블록에 공급 되고, 로우 어드레스(1, 2)에 대응하는 워드 라인을 부스트 전압까지 상승시킴으로써 메모리 셀의 데이터를 독출하며, 컬럼 어드레스에 대응하여 선택된 수직 블록의 Y-셀렉터(26)를 통해 데이터 버스에 출력한다.
한편, 히든 모드에서는 도 3의 플래시 메모리와 같이, 히든 블록(12)과 동일한 컬럼 상에 있는 임의의 블록의 하나를 논리적으로 치환한다. 본 실시예에서 치환되는 블록은 최상위 또는 최하위 블록인 쪽이 사용자에게 적합하고, 또한 기억 용량이 작은 쪽이 그 외에 사용할 수 있는 부분의 기억 용량이 증가하기 때문에 부트 블록(0)을 이용한다. 따라서, 히든 블록(12)과 부트 블록(0)이 동일 컬럼 상이 되도록 블록의 배치를 행한다.
히든 블록(12)의 선택은 커맨드 레지스터(14)에 히든 모드 커맨드를 입력한 후, 부트 블록(0)을 선택하는 블록 어드레스를 판정 회로(28)에 입력함으로써 행해진다. 부트 블록(0)의 블록 어드레스가 입력되는 동시에 커맨드 레지스터(14)로부터 히든 모드를 나타내는 하이 레벨의 신호 OTP가 공급되면, 히든 블록을 선택하는 것을 나타내는 하이 레벨의 신호 OTPACT가 판정 회로(28)로부터 출력된다.
수평 블록 선택 디코더(38)는 하이 레벨의 신호 OTPACT가 공급되면, 수평 블록(H4)을 선택한다. 또한, 수직 블록 선택 디코더(40)는 하이 레벨의 신호 OTPACT가 공급되면, 수직 블록(V0)을 선택한다. 또, 수평 블록 선택 디코더(38) 및 수직 블록 선택 디코더(40)의 구성예를 도 7에 도시해 둔다. 도 7은 블록 선택 디코더의 일례의 구성도를 나타낸다.
로컬 X-프리디코더(34)는 하이 레벨의 신호 OTPACT가 판정 회로(28)로부터 공급되면 비활성화된다. 히든 블록용 로컬 X-프리디코더(50)는 하이 레벨의 신호 OTPACT가 공급되면 활성화되고, 로우 어드레스(2)에 따라 워드 라인을 선택한다.
한편, 부트 블록(0) 이외의 블록 어드레스가 입력되는 동시에 커맨드 레지스터(14)로부터 히든 모드를 나타내는 하이 레벨의 신호 OTP가 공급되면, 히든 블록을 선택하는 것을 나타내는 하이 레벨의 신호 OTPACT가 판정 회로(28)로부터 출력되지 않고, 통상대로 블록 어드레스에 따라 블록이 선택된다. 또, 논리적으로 치환된 부트 블록(0)과 히든 블록(12)은 동일 컬럼 상에 있기 때문에 수직 방향의 선택을 통상의 블록 어드레스에 의해 행할 수 있다.
도 8은 수평 블록(H4)에 있어서의 분할 논리 구성의 일례의 구성도를 나타낸다. 도 8에 있어서, 글로벌 X-프리디코더(36)는 로우 어드레스(1)와 수평 블록 선택 디코더(38)로부터 공급되는 신호 OTPACT에 따라 글로벌 워드 라인(GWL_4)을 선택한다. 로컬 X-프리디코더(34)는 로우 어드레스(2)와 수직 블록 선택 디코더(40)로부터 공급되는 신호 OTPACT에 따라 블록을 선택한다. 또, 글로벌 워드 라인(GWL_4)은 수평 방향의 3블록(8, 9, 10)에서 공통이다.
그런데, 히든 블록(12)은 독자적으로 부스트 전압 공급 회로를 갖고 있지 않고, 도 3의 플래시 메모리와 마찬가지로 인접한 블록(8)의 부스트 전압 공급 회로(P8)를 이용하고 있다. 즉, 히든 블록(12)의 X-디코더는 부스트 전압 공급 회로(P8)를 통해 부스트 전압이 공급되어 있다. 히든 블록(12)의 기억 영역은 블록의 기억 영역에 비하여 충분히 작고, 부하 용량이 거의 변화하지 않는다. 따라서, 히든 블록(12)을 판독할 때의 부스트 전압값이 다른 블록을 판독할 때의 부스트 전압 값과 거의 동일해지고, 부스트용 커패시터의 조정을 용이하게 행할 수 있다.
또, 히든 블록(12)의 판독시에는 수직 블록(V0)이 선택되고 있기 때문에 부스트 전압 공급 회로(P8)가 활성화되고 있지 않다. 그래서, 히든 블록(12)을 판독할 때는 하이 레벨의 신호 OTPACT에 따라 블록(8)이 선택되도록 수평 블록 선택 디코더(38) 및 수직 블록 선택 디코더(40)를 제어한다.
또한, 부스트 전압 공급 회로(P8)가 활성화되면 히든 블록(12)의 워드 라인과 블록(8)의 워드 라인이 선택되기 때문에 하이 레벨의 신호 OTPACT가 출력되고 있는 동안은 로컬 X-프리디코더(34)를 비활성화해 둔다. 한편, 히든 모드에 의해 블록(8)을 선택하는 경우, 판정 회로(28)로부터 하이 레벨의 신호 OTPACT가 출력되지 않으며, 히든 블록용 로컬 X-프리디코더(50)는 비활성화된다. 또, 블록(8)을 선택하는 경우, 수직 블록(V1)이 선택되고 있기 때문에 히든 블록(12)으로부터 데이터가 독출되는 일은 없다.
이상과 같이, 히든 블록(12)을 매트릭스형으로 배치된 블록의 빈 부분에 배치하여 논리적으로 치환함으로써 분할 워드 라인 방식의 플래시 메모리에 있어서도 적은 회로 변경으로 히든 모드시에 히든 블록 이외의 블록을 선택하는 것이 가능해진다.
전술한 바와 같이, 본 발명에 따르면, 동일 컬럼 상의 제1 주기억 영역의 임의의 블록과 제2 기억 영역의 블록을 논리적으로 치환함으로써 용이하게 제2 기억 영역의 블록의 컬럼 선택을 행할 수 있다. 또한, 적은 회로 변경으로 제2 모드시에 제1 주기억 영역의 블록을 용이하게 선택하는 것이 가능해진다.
또한, 비트 라인의 일부를 공유화함으로써 칩 면적의 축소가 가능해진다. 또한, 제2 기억 영역으로부터 셀 데이터를 독출할 때의 부스트 전압값과 다른 블록으로부터 셀 데이터를 독출할 때의 부스트 전압값을 동일하게 하는 것이 가능해진다.
따라서, 주기억 영역 외의 기억 영역의 어드레스 선택을 효율적으로 행할 수 있고, 회로 설계 기간을 단축할 수 있으며, 저전압 동작의 신뢰성을 높이는 것이 가능해진다.

Claims (8)

  1. 제1 주기억 영역 외에 제2 기억 영역을 가지며 그 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하여 독출하는 반도체 기억 장치에 있어서,
    상기 제1 주기억 영역의 셀 데이터를 선택하는 제1 모드와 상기 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하는 제2 모드를 커맨드에 따라 전환하는 모드 전환 수단과,
    상기 제2 모드시에 상기 제1 주기억 영역의 미리 결정된 블록에 대응하는 어드레스가 공급되면 상기 제2 기억 영역의 블록을 선택하는 제2 기억 영역 선택 수단을 포함하며,
    상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록이 동일 컬럼 상에 배치되고,
    상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록은 비트 라인의 일부를 공유하고 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 기억 영역은 상기 제1 주기억 영역의 미리 결정된 블록의 워드 라인 구동용 전원을 이용하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제3항에 있어서, 상기 제1 주기억 영역은 복수의 블록이 매트릭스형으로 배치되어 있고, 그 매트릭스형으로 배치된 블록의 공간 부분에 상기 제2 기억 영역을 배치하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1 주기억 영역 외에 제2 기억 영역을 가지며 그 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하여 독출하는 분할 워드 라인 방식에 의한 반도체 기억 장치에 있어서,
    상기 제1 주기억 영역의 셀 데이터를 선택하는 제1 모드와 상기 제1 주기억 영역 및 제2 기억 영역의 셀 데이터를 선택하는 제2 모드를 커맨드에 따라 전환하는 모드 전환 수단과,
    상기 제2 모드시에 상기 제1 주기억 영역의 미리 결정된 블록에 대응하는 어드레스가 공급되면 상기 제2 기억 영역의 블록을 선택하는 제2 기억 영역 선택 수단을 포함하며,
    상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록이 동일 컬럼 상에 배치되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 제1 주기억 영역의 미리 결정된 블록과 상기 제2 기억 영역의 블록은 비트 라인의 일부를 공유하고 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 제2 기억 영역의 블록은 동일 워드 라인 방향의 상기 제1 주기억 영역의 블록과 글로벌 워드 라인의 일부를 공유하고 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제5항에 있어서, 상기 제2 기억 영역은 상기 제1 주기억 영역의 미리 결정된 블록의 워드 라인 구동용 전원을 이용하는 것을 특징으로 하는 반도체 기억 장치.
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