CN101091222A - 非易失性存储装置 - Google Patents

Abstract

藉由读出感测放大器(19)所读出的操作信息，经由资料线(DB)转送至易失性存储部。易失性存储部是由具有SRAM构成的第一易失性存储部(21)，以及由闩锁电路所构成的第二易失性存储部(23)所构成，并分别并联连接于资料线(DB)。只要根据储存于被字线(WLWP)所选择的非易失性存储体单元(MC)中的写入保护信息等的操作状态来提供即可的操作信息，是根据对地址等的操作信息赋予关联性的识别信息，而对第一易失性存储部(21)进行写入与读出。调整信息等的可恒常参照的必要的操作信息，是根据识别信息而于写入第二易失性存储部(23)后，被设为予以恒常输出的状态。能作成因应操作信息属性的存储形态。

Description

非易失性存储装置

技术领域

本发明有关一种储存有操作信息的非易失性存储装置，尤其有关一种根据初始化操作来读出预先储存的操作信息，并保持为可参照的非易失性存储装置。

背景技术

于专利文献1所揭示的非易失性半导体存储装置中，如第9图所示，存储体单元阵列110的初始设定资料区域130是设定成成为资料消除的最小单位的单元区块，并预先设定成作为写入用以决定存储体的操作条件的初始设定的区域。

当施加电源时，开机重置(power-on reset)电路270操作，而控制电路210会检测出该操作。经过用以使电源稳定化的固定等待时间后，设定为读出模式。从地址暂存器220依序递增内部地址并予以输出。然后，藉由列解码器(row decoder)140及行解码器(column decoder)170所选择的初始设定资料区域130的资料，是藉由感测放大器电路150予以读出并转送保持于资料暂存器160，再经由资料汇流排予以转送并保持于初始设定资料闩锁电路230、250及晶片信息资料闩锁电路280。

初始设定资料闩锁电路230是例如第10图所示，由存储所需的数目的闩锁电路LA1至LAm所构成。各个闩锁电路LA具有闩锁本体420与用以读入资料的时脉反相器(clocked inverter)410。初始设定资料闩锁电路250及晶片信息资料闩锁电路280亦为相同构成。

专利文献1：日本2001-176290号公报

发明内容

(发明所欲解决的课题)

然而，于非易失性存储装置中，除了上述专利文献1中所揭示的例如备份信息或调整(trimming)信息此类的初始设定资料外，例如用以设定是否可对扇区或扇区群此类的存储体单元进行重写的写入保护信息亦需预先储存于非易失性存储区域，并藉由电源施加而读出，且以可利用的状态保持于易失性存储区域。

在此，备份信息或调整信息此类的初始设定资料，是于工厂出货时设定于每个非易失性存储装置的操作信息。所谓备份信息，是指不良存储体单元的地址信息，且为当从外部所输入的地址信息与备份信息一致时，用以将存取对象切换成备份存储体单元的信息者。所谓调整信息，是指用以调整内部电路的操作状态的信息。进行从内部电压产生电路所输出的电压值的调整，或各种控制电路中的操作时序的调整等。这些操作信息于电源施加或初始化时，在从非易失性存储体单元所构成的存储体单元阵列110的初始设定资料区域130读出后，在非易失性存储装置处于活性状态期间，需于内部电路中恒常地以可利用的状态被输出。因此，在初始设定资料闩锁电路230、250及晶片信息资料闩锁电路280中，以可恒常参照的状态将所读出的操作信息保持于由闩锁电路LA所构成的易失性存储区域。

相对于此，写入保护功能是用以设定每个将扇区等总括起来的存储体单元群是否可重写的功能，写入保护信息是藉由使用者而保持成可变更设定的操作信息。该情形中，对于每个存储体单元，是根据所输入的重写存取，对应在需要确认存取对象的存储体单元是否隶属于可重写的存储体单元群的信息时来读出即可，故于非易失性存储装置施加电源而成为活性状态的期间，无需具有可恒常参照的状态。只要在根据重写存取的输入来判断可否重写时予以参照即可。

因此，将仅在写入保护信息等的特定条件下才需要的操作信息保持于具有与初始设定资料闩锁电路230、250及晶片信息资料闩锁电路280等相同构成的易失性存储区域，从具备闩锁电路LA等而构成初始设定资料闩锁电路230等的电路规模来考虑是不适当的。

亦即，为了在内部电路中设为可恒常参照，且写入保护信息等的操作信息无需以可恒常参照的状态输出，因此初始设定资料闩锁电路230等的电路构成是在确保电流驱动能力后所构成。确保电流驱动能力的部分，会成为电路大规模化的问题。

当非易失性存储装置朝向大容量化时，可认为被控制能否重写的扇区等的存储体单元群会增大。此时，写入保护信息亦增大。有关于确实保持增大的写入保护信息的易失性存储区域，今后会益发地被要求省空间化，而在藉由上述先前技术的易失性存储区域的电路构成中，会有无法避免占有面积增大的问题。

(解决课题的手段)

本发明是为了解决上述先前技术至少一个问题点而研创者，其目的在于提供一种非易失性存储装置，具备有非易失性存储区域与易失性存储区域，且具备可于电源施加时或初始化时，从非易失性存储区域读出预先储存于非易失性存储区域的操作信息并保持于易失性存储区域时，根据操作信息的属性，以适当参照的形态来保持操作信息的易失性存储区域。

为了达成上述目的而研创的本发明的非易失性存储装置，于具备供电中用以确实存储操作信息的易失性存储部的非易失性存储装置中，易失性存储部具备有：第一易失性存储部，根据对每个操作信息赋予关联性的识别信息来读出所存储的操作信息；以及第二易失性存储部，与识别信息无关，以可恒常逻辑处理的方式来输出所存储的操作信息。

于本发明的非易失性存储装置中，具备有用以在供电中存储操作信息的易失性存储部的构成。易失性存储部具备有第一易失性存储部与第二易失性存储部，从第一易失性存储部中根据对每个操作信息赋予关联性的识别信息来读出所存储的操作信息。于第二易失性存储部中，所存储的操作信息与识别信息无关，而以可恒常逻辑处理的方式被输出。

藉此，于非易失性存储装置为活性状态的期间，能将操作信息存储至易失性存储部，并根据所参照的操作信息的形态，从读出特性不同的第一或第二易失性存储部中选择适当的易失性存储部并予以存储。亦即，关于根据操作状态来提供即可的操作信息，是能根据对每个操作信息赋予关联性的识别信息来进行读出操作，并存储至读出该操作信息的第一易失性存储部。此外，关于电路操作上及供电中需可恒常参照的操作信息，能存储至以可逻辑处理的状态来输出的第二易失性存储部。

此外，由于第一易失性存储部以输出根据识别信息所选择的操作信息的方式而构成，故只要具有达到确实存储操作信息的逻辑值的电流驱动能力即足够。无需以可逻辑处理的电流驱动能力确实存储。能共用读出所选择的操作信息时必要的输出电路等的控制电路或驱动电路。因此，第一易失性存储部能以小型化(Compact)的电路规模来构成。此外，亦适用于确实存储大量操作信息的情形。

此外，由于第二易失性存储部以可恒常地逻辑处理的方式确保充分的电流驱动能力后再输出操作信息，故于非易失性存储装置中进行参照时，能直接使用来自第二易失性存储部的输出进行内部操作。无需用以从第二易失性存储部读出操作信息的特别选择操作、放大或波形整形的类的事前处理，而能高速地提供操作信息。

(发明的效果)

依据本发明，是关于一种读出预先储存的操作信息，且传送至易失性存储部并予以保持的非易失性存储装置，由于具备有以根据识别信息而选择的小型化电路规模所构成的第一易失性存储部，以及以可恒常地逻辑处理的方式确保充分电流驱动能力的第二易失性存储部，故可根据操作信息的属性而存储至适当的易失性存储部。此外，可大幅缩小用以存储所有操作信息的易失性存储部的面积。

附图说明

第1图是实施形态的电路方块图。

第2图是显示关于第一易失性存储部的解码电路(i＝0至7)的电路例。

第3图是显示关于第二易失性存储部的解码电路(i＝0至7)的电路例。

第4图是显示预解码电路的电路例。

第5图是对应识别信息的地址信息的分配表。

第6图是伴随电源施加的来自非易失性存储部的操作信息转送的时序图。

第7图是对写入保护的扇区执行编程操作时，用以进行写入保护信息的读出时序。

第8图是对未写入保护的扇区执行编程操作时，用以进行写入保护信息的读出时序。

第9图是专利文献1的电路方块图。

第10图是专利文献1的资料闩锁电路。

第11图是适用本发明的非易失性存储装置。

主要元件符号说明

11                            非易失性存储装置

13                            字驱动器

15                            Y解码器

19                            读出感测放大器

21                            第一易失性存储部

23                            第二易失性存储部

110                           存储体控制单元阵列

130                           初始设定资料区域

140                           列(row)解码器

150                           感测放大器

160                           资料暂存器

170                           行(column)解码器

210                           控制电路

220                           地址暂存器

230、250                      初始设定资料闩锁电路

270                           开机重置电路

280                           晶片信息资料闩锁电路

410                           时脉反向器

420                           闩锁本体

N100至N103、N110至N150、N200、反及闸电路

N204

N202                          反或闸电路

B(j)、/B(j)                   位元线对(第一易失性存储部内)

BF(j)                         三态缓冲器电路

BL(i)                           位元线群(非易失性存储部内)

C(i、j)                         存储电路

DB                              资料线

DBI                             内部资料线

L(i、j)                         闩锁电路

MC                              非易失性存储体单元

S1(i、j)、S2(i、j)              写入选择开关

S3(i、j)                        低位准补偿开关

SA(i、j)、SB(i、j)              选择开关对

SLA(j)、SLB(j)                  选择开关

SRAM_WL(i)、TRIM_WL(i)、WLTR、  字线

WLWP

POR                             开机信号

PREC                            预充电信号

SA0至SA(6)                      地址信号

SEL_G(j)、SEL_TR、SEL_WP        选择信号

SEL_Y(i)                        Y解码信号2

SEL_Y(i)                        Y解码信号

TR(i、j)                        调整信号

WPP                             写入保护信号

(上述i＝0至M-1、j＝0至N-1)

具体实施方式

以下，根据图式参照第1图至第8图，针对本发明的非易失性存储装置的具体化的实施形态加以详细说明。

于非易失性存储装置中，当进行电路操作时，根据各种操作信息来设定操作条件。操作信息分为两大种类。

第一操作信息是制品出货前由供应商所设定的信息，是用以于非易失性存储装置进行预定操作所需的信息。例如可想到于编程操作、消除操作、以及读出操作等的各种操作中所使用的偏压电压值的调整、各种操作中的操作时序的调整、内建振荡器的振荡频率的调整、或于备份救助不良存储体单元时的备份地址信息等。这些操作信息是在出货前的测试步骤中所决定。

第二操作信息是根据使用者的使用状况所设定的信息，是根据所组入的系统功能用以调整非易失性存储体装置所需的信息。例如，可想到在将非易失性存储装置中的存储体单元阵列划分成每个预定区域，并对所划分的每个区域设定可否重写的情形，即所谓对每个扇区或扇区群等的存储体单元群设定写入保护功能的情形。此外，亦可设定可否重写预先储存于非易失性存储部的操作信息。当未限制重写的自由度时，可想到设定仅于接收预定码的输入时可重写的功能。由使用者来进行这些功能或预定码的设定。

于非易失性存储装置中，上述操作信息在电源切断后亦必需持续保持。这是由于若未保持第一操作信息时，有无法维持工厂出货时所设定的电路操作，而导致操作性能降低或无法操作等不良状况的疑虑。此外，亦由于若未保持第二操作信息时，有无法维持对应搭载于非易失性存储装置系统的性能与功能的疑虑。因此，由供应商和/或使用者所设定的操作信息，需储存于非易失性存储装置内部所具备的非易失性存储部。

储存于非易失性存储部的操作信息，是根据非易失性存储装置的操作状态而适当地被参照，藉此实现期望的电路操作。

第一操作信息是对应电源施加而需立即被参照的信息，藉此来确定非易失性存储装置中的期望操作条件。内部电压产生电路、各种时序电路、以及内建振荡器等，必需以具备经过调整的电压值、操作时序、以及振荡频率的方式，对应电源施加而无延迟地提供各种电路常数。此外，关于备份地址信息，针对所输入的地址信息无延迟地判断是否需要备份救助者为佳，需对应电源施加而无延迟地提供有关不良存储体单元的备份地址信息。

第二操作信息是应根据操作状态而无延迟地被设定的信息。是根据内部操作被适当地设定，并进行预定的电路操作。

依据上述，于非易失性存储装置中，为了确实保持操作信息，有采用非易失性存储部与易失性存储部的两段构造的情形。具备有电源切断后操作信息亦不会消失的非易失性存储部以储存操作信息。电源施加期间中，以对应内部操作而无延迟地提供操作信息的方式，将操作信息从非易失性存储部转送至易失性存储部并予以存储。该转送是于电源施加或根据用以将非易失性存储装置初始化的重置操作而进行，于电源施加期间中，根据存储于易失性存储部的操作信息来决定各种操作条件。此外，于电源施加期间中进行更新(变更)储存于非易失性存储部的操作信息时，亦使从非易失性存储装置外部等所输入的操作信息(更新信息)，优先于易失性存储部内容的更新而储存于非易失性存储部。因此，于电源施加期间中更新操作信息时，亦根据被更新的易失性存储部的操作信息来决定各种操作条件。

并且，关于易失性存储部，以根据所存储的操作信息的属性，而由下述两种类所构成为佳。亦即，对应电源施加而立即被参照，用以确定非易失性存储装置中的操作条件所需的第一操作信息，以可恒常参照的状态来存储为佳。相对于此，于根据操作状态来进行所设定的预定内部操作时所需的第二操作信息，以根据需要而读出为佳。

因此，将确实存储第一操作信息的易失性存储部存储至使用闩锁电路或暂存器电路等所构成的第二易失性存储部。只要以闩锁电路或暂存器电路等来构成，即可配置成接近操作信息所需的电路区块，并且可恒常且高速地读出操作信息。此外，将第二操作信息存储至第一易失性存储部，该第一易失性存储部是由易失性存储体单元配置成阵列状，且根据地址指定来进行资料的读出与写入的RAM(RandomAccess Memory；随机存取存储体)所构成。能根据操作状态读出所需的操作信息。

于第1图所示的实施形态中显示根据操作信息，将储存于非易失性存储部11的操作信息转送至两种类的易失性存储部并予以存储的电路构成。关于对应电源施加而立即被参照并用以确定非易失性存储装置中的操作条件的第一操作信息，存储至由闩锁电路等所构成的第二易失性存储部23，而关于用以根据操作状态来进行所设定的预定内部操作的第二操作信息，是存储至易失性存储体单元配置成阵列状且根据地址指定来进行读出/写入的第一易失性存储部21。在此，所谓阵列状，是指与后述的非易失性存储部11相同，具备在字线方向及位元线方向的各者的方向呈矩阵状展开，且配置于每个字线及位元线的交点的易失性存储体单元的构成。各个易失性存储体单元是藉由地址所选择。此外，亦包含易失性存储体单元在字线方向或位元线方向的任一个方向配置的情形。

于非易失性存储部11配置有在列方向/行方向呈矩阵状的非易失性存储体单元MC。列(row)方向是于藉由字驱动器13、13所驱动的每个字线WLTR、WLWP排序(sort)配置有被选择控制的数个非易失性存储体单元MC。于实施形态中，字驱动器13、13是根据选择信号SEL_TR、SEL_WP而受到控制。例如，藉由选择信号SEL_TR使字线WLTR活性化，将于被字线WLTR所选择的非易失性存储体单元MC作为储存有用以调整内部电路操作条件的调整信息者。同样地，藉由选择信号SEL_WP使字线WLWP活性化，将于被字线WLWP所选择的非易失性存储体单元MC作为储存有写入保护信息者，该写入保护信息是于使用者可存取的非易失性存储体单元阵列(作为一般使用者要求的存储区域的地址空间的非易失性存储体单元)中，设定由扇区等所构成的每个存储体单元阵列的预定区域(未图示)可否重写。选择信号SEL_TR、SEL_WP是对非易失性存储部11的非易失性存储体单元MC存取时被活性化的信号。

在行(column)方向，同一行的非易失性存储体单元MC以位元线连接。位元线是构成存取的基本单位，每N条作为位元线群BL(0)至BL(M-1)。位元线群BL(0)至BL(M-1)是经由Y解码器15连接至N位元宽的内部资料线DBI。Y解码器15是由在每个位元线群BL(0)至BL(M-1)和N位元宽度的内部资料线DBI间具备有NMOS晶体管群所构成。Y解码器15的NMOS晶体管群中，每个NMOS晶体管群是藉由Y解码信号SEL_Y(0)至SEL_Y(M-1)来进行导通控制。将任一组的位元线群BL(0)至BL(M-1)连接至内部资料线DBI。

内部资料线DBI连接至读出感测放大器19，并进行资料的读出存取。此外，透过未图示的偏压控制电路，进行从未图示的资料端子所输入的资料的写入。

偏压控制电路是根据从未图示的指令解码器所输出的编程指示信号或消除指示信号(皆未图示)，进行重写时的操作模式为编程操作或消除操作的指示，且为了对该非易失性存储体单元MC执行偏压施加的控制电路。从外部输入的未图示的指令信号因应输入至指令解码器，使指令信号被解码，而输出编程指示信号与消除指示信号。在此虽未图示，但所述使用者可存取的非易失性存储体单元阵列包含有与储存操作信息的非易失性存储部11相同的位元线群BL(i)(i＝0至M-1)的阵列构成者。非易失性存储部11相对于使用者造成的资料重写存取或读出存取而未被指派地址。

于编程操作中，针对输入的地址信号来确定应执行编程操作的位元位置，并对于对应的内部资料线DBI进行偏压施加。于消除操作中，对输入的地址信号所对应的扇区等执行总括消除。例如，对N位元宽的内部资料线DBI共同地进行偏压施加。在此，具有写入保护功能的情形如后述，优先于编程操作或消除操作所产生的偏压施加，而判断输入的地址信号所指示的区域可否重写。

藉由读出感测放大器19所读出的操作信息的资料，是经由资料线DB转送至易失性存储部。易失性存储部是由具有所述阵列构成的第一易失性存储部21与由闩锁电路所构成的第二易失性存储部23所构成，并分别并联连接至资料线DB。第一易失性存储部21是被转送有储存于字线WLWP所选择的非易失性存储体单元MC的第二操作信息的写入保护信息，第二易失性存储部23是被转送有储存于字线WLTR所选择的非易失性存储体单元MC的第一操作信息的调整信息。

具有所述阵列构成的第一易失性存储部21，是具备有M条字线SRAM_WL(i)(i＝0至M-1)，以及与N条资料线DB的各者所对应的N对的位元线对B(j)、/B(j)(j＝0至N-1)而构成者。

字线SRAM_WL(i)与位元线对B(j)、/B(i)各者的交点配置有易失性存储体单元。易失性存储体单元具备在用以存储位元资料的闩锁电路构成的存储电路C(i、j)(i＝0至M-1、j＝0至N-1)，以及位于存储电路C(i、j)与位元线对B(j)、/B(j)间，且具备藉由字线SRAM_WL(i)进行导通控制的选择开关对SA(i、j)、SB(i、j)(i＝0至M-1、j＝0至N-1)而构成者。

资料线DB是经由一对的选择开关SLA(j)、SLB(j)(j＝0至N-1)，对于位元线B(j)为直接连接，对于位元线/B(j)则藉由反相闸予以反转后来连接。选择开关SLA(j)、SLB(j)是藉由选择信号SEL_WP而导通。于非易失性存储部11中，写入保护信息是根据选择信号SEL_WP而被位元线群BL(i)(i＝0至M-1)从连接在字线WLWP的非易失性存储体单元MC读出。在该状态中，任一个Y解码信号SEL_Y(i)(i＝0至M-1)被活性化，被任一个位元线群BL(i)所读出的写入保护信息是经由内部资料线DBI与读出感测放大器19而被资料线DB读出。于第一易失性存储部21中，由于藉由选择信号SEL_WP来导通选择开关SLA(j)、SLB(j)，故选择藉由任一个Y解码信号SEL_Y(i)所选择的任一个位元线群BL(i)，并将储存于所对应的非易失性存储体单元MC的写入保护信息转送至第一易失性存储部21。

藉由后述的解码电路(第2图)，使地址解码信号SEL_S(i)对应于字线SRAM_WL(i)。对于任一个地址解码信号SEL_S(i)所对应的任一个字线SRAM_WL(i)被活性化，被位元线对B(j)、/B(j)转送的写入保护信息写入至所对应的易失性的存储电路C(i、j)(j＝0至N-1)并被存储。

存储于第一易失性存储部21的写入保护信息，于输入关于藉由外部存取而成为存取对象的所述使用者可存取的非易失性存储体单元阵列的地址信号时被读出。关于存取对象的非易失性存储体单元的地址信号中，显示隶属于相同非易失性存储体单元的扇区等的地址部分，是藉由后述第2图的解码电路予以解码。藉由解码选择任一个字线SRAM_WL(i)，再选择选择信号SEL_G(j)。藉由字线SRAM_WL(i)的选择，于各位元线对B(j)、/B(j)的各者读出信息后，选择选择信号SEL_G(j)，并选择任一对的位元线对，而读出该写入保护信息。读出的写入保护信息是藉由线或(wired or)构成而予以逻辑或(logicaldisjunction)后，作为写入保护信号WPP来输出。

具体而言，各位元线/B(j)输入至三态缓冲器电路BF(j)(j＝0至N-1)，根据选择信号SEL_G(j)的活性化，反转被位元线/B(j)所读出的信息并予以输出。

此外，于电源电压VCC与各位元线B(j)、/B(j)间所具备的各个NMOS晶体管，以预充电信号PREC进行导通控制。其为根据预充电信号PREC使位元线对短路，并连接至电源电压VCC附近的预充电电路者。并且，不限于该预充电方式，亦可配合资料线DB的预充电电压。

第一易失性存储部21具有所述阵列构成，根据用以显示对非易失性存储装置进行重写存取时所输入的存取对象的非易失性存储体单元的地址信号，来选择字线SRAM_WL(i)及选择信号SEL_G(j)，关于包含所对应的地址的扇区等的写入保护信息，是作为写入保护信号WPP而读出。根据所读出的写入保护信号WPP来判断可否重写存取。

具有闩锁电路构成的第二易失性存储部23，是对应M条字线TRIM_WL(i)(i＝0至M-1)与N条资料线DB的各者，并具备有闩锁电路L(i、j)(i＝0至M-1、j＝0至N-1)而构成者。

此外，闩锁电路L(i、j)中，具有0至M-1的各j值的闩锁电路由各N个所构成，并分别经由连接至具有0至M-1的各i值的字线TRIM_WL(i)的写入选择开关S1(i、j)而连接至N条资料线DB。

夹着闩锁电路L(i、j)并与写入选择开关S1(i、j)为对向侧的反转闸，经由反向器闸反转并输出调整信号TR(i、j)(i＝0至M-1、j＝0至N-1)。此外，与写入选择开关S1(i、j)同样连接至字线TRIM_WL(i)的写入选择开关S2(i、j)，以及被所对应的资料线DB进行连接控制的低位准补偿开关S3(i、j)是串联连接，并连接至接地电位。并且，为了使开机信号的第一操作信息的读出操作不会变的不稳定，故需要于电源启动时使所述闩锁电路L(i、j)的反转方向稳定。作为该方法，可于所述闩锁电路L(i、j)的输入侧或输出侧的任一方追加重置(reset)元件，亦可将闩锁电路的比率(ratio)调整至稳定方向。

藉由后述的解码电路(第3图)，根据Y解码信号SEL_Y(1)，所对应的字线TRIM_WL(i)被活性化。对于任一个Y解码信号SEL_Y(i)，被资料线DB所读出的调整信息是透过藉由对应并活性化的字线TRIM_WL(i)而导通的写入选择开关S1(i、j)，写入至闩锁电路L(i、j)并被存储。

此时，写入选择开关S2(i、j)亦同时被设为导通状态。当高位准的调整信息透过以NMOS晶体管所构成的写入选择开关S1(i、j)而被输入时，藉由NMOS晶体管的操作特性，闩锁电路L(i、j)所输入的电压值产生相当于临界电压(threshold voltage)的电压值的降低。为了补偿该电压降低，并加速闩锁电路L(i、j)中的闩锁，写入选择开关S2(i、j)与低位准补偿开关S3(i、j)连接为串联。对于高位准的调整信息，将低位准补偿开关S3(i、j)导通，并与藉由字线TRIM_WL(i)成为导通状态的写入选择开关S2(i、j)作用，可将闩锁电路L(i、j)的反转闸抽出至低位准，并能经由写入选择开关S1(i、j)而设成高位准的结点，同时加速闩锁操作。

并且，只要将写入选择开关S1(i、j)作成与PMOS晶体管及NMOS晶体管的并联连接构成(即所谓转移闸极(transfer gate)构成)，则无需写入选择开关S2(i、j)及低位准补偿开关S3(i、j)。

在第二易失性存储部23的各闩锁电路L(i、j)写入的调整信息，是经由反向器闸而以恒常输出调整信息TR(i、j)的状态来存储。由于闩锁电路L(i、j)和/或其后段的反向器闸具备充分的电流驱动能力，故于非易失性存储装置的内部电路中，能恒常地使调整信息的利用成为可能。

在此，第1图中，i(＝0至M-1)是显示位元线群BL(i)的数目。例如，能作成8群(M＝8)而构成。此外，j(＝0至N-1)是用以构成位元线群的位元线的位元宽，亦为内部资料线DBI及资料线DB的位元宽。例如，能作成16位元宽(N＝16)而构成。

第2图至第4图是解码器电路的具体例，显示M＝8的情形，输出第1图中字线SRAM_WL(I)、TRIM_WL(I)(I＝0至7)的电路者。对于第一易失性存储部21，于写入和/或读出写入保护信息时，被活性化的字线SRAM_WL(I)在第2图的解码器电路中被输出。对于第二易失性存储部23，于写入调整信息时被活性化的字线TRIM_WL(I)在第3图的解码器电路中被输出。

第2图的解码器电路具备有三个反及闸(NAND gate)电路N110至N130，于各个反及闸电路输入有用以显示在高位准中的预充电状态的预充电信号PREC的反转信号、以及地址解码信号SEL_S(I)。并且，于反及闸电路N110、N130输入有选择信号SEL_WP，于反及闸电路N120输入有选择信号SEL_WP的反转信号。并且，于反及闸电路N110输入有在开机时成为高位准的开机信号POR。此外，用以显示朝非易失性存储部11的非易失性存储体单元MC进行重写时的验证操作的验证信号VERIFY，以及藉由验证操作重写的期待值与所储存的信息为一致时所输出的一致信号MATCH输入至反及闸N140后，将藉由反向器闸所反转的逻辑和(logical conjunction)信号输入至反及闸电路N130。反及闸电路N110至N130的输出信号输入至反及闸电路N150。

各反及闸电路N110至N130于被输入的全部信号为高位准时，输出低位准的输出信号。当反及闸电路N110至N130中至少一个输出信号为低位准时，高位准信号从反及闸电路N150传播至字线SRAM_WL(I)。

为了使反及闸电路N110至N130中至少任一个反及闸电路被活性化而输出低位准信号，故输入至各反及闸电路N110至N130的预充电信号PREC的反转信号成为高位准，亦即，预充电信号PREC需为低位准。于非预充电状态中进行操作。

于反及闸电路N110中，当施加电源电压且开机信号POR成为高位准时，当藉由后述(第4图)的预解码电路所输出的地址解码信号SEL_S(I)与用以指定写入保护信息的选择信号SEL_WP皆为高位准时，被活性化并输出低位准的输出信号。藉此，经由反及闸电路N150将字线SRAM_WL(I)活性化成高位准。

藉此，于第一易失性存储部21中，根据选择信号SEL_WP来导通选择开关SLA(j)、SLB(j)，并且对应地址解码信号SEL_S(I)将字线SRAM_WL(I)活性化至高位准，经由所对应的选择开关对SA(I、j)、SB(I、j)(I＝0至7)，将写入保护信息写入至存储电路C(I、j)(I＝0至7)。

反及闸电路N110于电源施加时从预先储存的非易失性存储部11读出写入保护信息，并于写入第一易失性存储部21对应的存储电路时执行操作。

于反及闸电路N120中，当选择信号SEL_WP为低位准状态，地址解码信号SEL_S(I)为高位准状态时，被活性化并输出低位准的输出信号。藉此，经由反及闸电路N150使字线SRAM_WL(I)被活性化至高位准。

藉此，于第一易失性存储部21中，选择信号SEL_WP维持在低位准，选择开关SLA(j)、SLB(j)维持在非导通。亦即，不会进行从非易失性存储部11朝第一易失性存储部21的写入保护信息的转送。另一方面，对应地址解码信号SEL_S(I)，字线SRAM_WL(I)被活性化至高位准，经由所对应的选择开关对SA(I、j)、SB(I、j)(I＝0至7)，将存储于存储电路C(I、j)(I＝0至7)的写入保护信息读出至位元线对B(j)、/B(j)。此时，在后述的第5图中，如位元线群BL(J)(J＝0至15)具有16位元的位元宽的例示，根据藉由地址信号SA0至SA(3)而被解码的选择信号SEL_G(J)，位元线对B(j)、/B(j)中任一对被选择并输出。写入保护信号WPP藉由线或(wired or)被输出。在此，如第5图所示有关重写存取时由外部所输入为重写对象的非易失性存储体单元，地址信号SA(0)至SA(3)与地址信号SA(4)至SA(6)同为设定有写入保护功能的区域的地址。

由于反及闸电路N120在电源施加后于非易失性存储装置为活性状态的期间，根据从外部朝所述使用者可存取的非易失性存储体单元阵列的重写存取，来判断重写对象的非易失性存储体单元是否为位于被写入保护的区域的存储体单元，故于读出存储在第一易失性存储部21的写入保护信息时执行操作。

于反及闸电路N130中，在非易失性存储装置的活性状态期间中，于变更储存在非易失性存储部11的写入保护信息时执行操作。在变更储存于非易失性存储部11的信息时，将选择信号SEL_WP设为高位准，选择非易失性存储体单元MC，并且验证信号VERIFY变成高位准，而根据重写操作来执行验证操作。读出储存于重写对象的非易失性存储体单元MC的信息，进行与应重写的期待值的比较，并判断是否已结束重写。根据判断为已结束重写而输出高位准的一致信号MATCH。于反及闸N140中，藉由高位准的验证信号VERIFY与高位准的一致信号MATCH以及所选择的地址编码信号SEL_S(I)，将输出信号活性化并输出低位准。藉此，经由反及闸电路N150，字线SRAM_WL(I)被活性化至高位准。

藉此，于第一易失性存储部21中，根据选择信号SEL_WP来导通选择开关SLA(j)、SLB(j)，并对应地址解码信号SEL_S(I)将字线SRAM_WL(I)活性化至高位准，经由所对应的选择开关对SA(I、j)、SB(I、j)(I＝0至7)，将写入保护信息写入至存储电路C(I、j)(I＝0至7)。

反及闸电路N130是于电源施加后非易失性存储装置处于活性状态时，根据对非易失性存储部11的写入保护信息的变更，读出所变更的写入保护信息，且亦转送至第一易失性存储部21，为了进行非易失性存储部11的内容与第一易失性存储部21的内容的整合而操作。

于第2图的解码电路中，反及闸电路N110及N130为达成用以将从非易失性存储部11所读出的写入保护信息写入第一易失性存储部21时的写入端予以解码的功能的构成者，反及闸电路N120为于进行对非易失性存储装置(所述使用者可存取的非易失性存储体单元阵列)的重写存取时，达成为了用以读出对应所输入地址的写入保护信息的解码功能的构成者。

第3图的解码电路具备有两个反及闸电路N100至N102，各个反及闸电路输入有以高位准设为选择状态的选择信号SEL_TR及Y解码信号SEL_Y(I)。并且，于反及闸电路N100输入有开机信号POR，于反及闸电路N102中有验证信号VERIFY与一致信号MATCH输入至反及闸N101后再藉由反向器闸所反转的逻辑和(logical conjunction)信号。反及闸电路N100及N102的输出信号输入至反及闸电路N103。

于所输入的全部信号为高位准时，各反及闸电路N100及N102输出低位准的输出信号。当反及闸电路N100及N102中的至少一个输出信号为低位准时，从反及闸电路N103输出高位准的信号，使字线TRIM_WL(I)被活性化。

于反及闸电路N100中，当电源施加且开机信号POR变成高位准时，在藉由后述(第4图)的预解码电路所输出的Y解码信号SEL_Y(1)与用以指定调整信息的选择信号SEL_TR皆为高位准的情形，被活性化并输出低位准的输出信号。藉此，经由反及闸电路N103，将字线TRIM_WL(I)活性化至高位准。

藉此，于第二易失性存储部23中，对应Y解码信号SEL_Y(I)，将字线TRIM_WL(I)活性化至高位准，经由所对应的写入选择开关S1(I、j)(I＝0至7)，将调整信息写入至闩锁电路L(I、j)(I＝0至7)。

反及闸电路N100于电源施加时，从预先储存的非易失性存储部11读出调整信息，并于写入至第二易失性存储部23所对应的闩锁电路时执行操作。

于反及闸电路N102中，在非易失性存储装置的活性状态的期间中，于变更储存在非易失性存储部11的调整信息时执行操作。于变更储存于非易失性存储部11的信息时，重复执行写入操作与验证操作直到所储存的信息与期待值达成一致为止。将选择信号SEL_TR设为高位准，选择非易失性存储体单元MC，并且在反及闸N101中藉由施加高位准的验证信号VERIFY与高位准的一致信号MATCH，以及所选择的Y解码信号SEL_Y(I)，输出信号被活性化而输出低位准。藉此，经由反及闸电路N103，将字线TRIM_WL(I)活性化至高位准。

藉此，于第二易失性存储部23中，对应Y解码信号SEL_Y(I)，字线TRIM_WL(I)被活性化至高位准，经由所对应的写入选择开关S1(I、j)(I＝0至7)，调整信息写入至闩锁电路L(I、j)(I＝0至7)。

反及闸电路N102中，于电源施加后非易失性存储装置处于活性状态时，根据朝非易失性存储部11的调整信息的变更，读出被变更的调整信息，并亦转送至第二易失性存储部23来执行操作，为了取得非易失性存储部11的内容与第二易失性存储部23的内容的整合而执行操作。并且，朝非易失性存储部11的调整信息的变更，是在供应商于特殊的实验步骤中使用。

于第3图的解码电路中，反及闸电路N100及N102皆为达成用以将从非易失性存储部11所读出的调整信息写入至第二易失性存储部23时的写入端予以解码的功能的构成者。于第3图的解码电路中，未具备有对应第2图的解码电路的反及闸电路N120的构成。第二易失性存储部23的构成为，只要从非易失性存储部11写入调整信息，则调整信息从闩锁电路L(I、j)经由反向器闸而恒常输出，此为无需于读出时各别选择调整信息并予以读出等控制的缘故。

第4图是用以输出Y解码信号SEL_Y(I)及地址解码信号SEL_S(I)的预解码电路例。依据第5图所示的地址分配，藉由将三位元地址信号SA(4)至SA(6)的各逻辑组合输入的反及闸电路N200，使地址信号SA(4)至SA(6)被解码并输出低位准信号。于反或闸(NOR gate)N202输入有选择信号SEL_WP及SEL_TR，当任一方的选择信号为高位准时输出低位准信号。反及闸电路N200的输出信号与反或闸电路N202的输出信号是输入至反及闸电路N204。从反及闸电路N204输出Y解码信号SEL_Y(I)以作为被解码时的高位准信号。反及闸电路N200的输出是将亦输入至反向器电路N205的地址解码信号SEL_S(I)输出。所输出的Y解码信号SEL_Y(I)与地址解码信号SEL_S(I)在第2图及第3图的解码电路中进行处理。

第5图是显示地址的分配表。将写入保护信息或调整信息储存于非易失性存储部11及第一易失性存储部21与第二易失性存储部23，此外，该分配表是从第一易失性存储部21读出时提供识别信息者。关于写入保护信息，相对于重写对象的非易失性存储体单元的地址信息中，用以显示设定扇区等的写入保护功能的基本区域的地址信号SA(0)至SA(6)成为识别信息。有关调整信息，储存于非易失性存储部11时的非易失性存储体单元MC的地址信息成为识别信息。

第5图是显示设成N＝16而以8组来构成16位元宽的位元线群BL(I)的情形(M＝8)的例。以16×8＝128来识别的识别信息0至127是藉由地址信号SA(4)至SA(6)的三位元地址信号来识别。藉由该识别来区别位元线群BL(I)。从非易失性存储部11的转送，是藉由16位元宽的资料线DB而于每个位元线群(I)进行。因此，将从非易失性存储部11所读出的写入保护信息/调整信息写入至第一易失性存储部21与第二易失性存储部23时，如第4图所示，能藉由将地址信号SA(4)至SA(6)予以解码所获得的Y解码信号SEL_Y(I)及地址解码信号SEL_S(I)来执行。

并且，藉由地址信号SA(0)至SA(3)的四位元地址信号来识别16位元宽的位元线群BL(I)中各者的位元。当需要个别的位元信息时则成为必要。根据从外部至所述使用者可存取的非易失性存储体单元阵列的重写存取，而从第一易失性存储部21读出个别的写入保护信息时，除了将地址信号SA(4)至SA(6)予以解码，亦需要将地址信号SA(0)至SA(3)予以解码。施加地址解码信号SEL_S(I)，藉由选择信号SEL_G(J)予以解码而读出写入保护信息。

第6图是根据电源施加而从非易失性存储部11读出调整信息及写入保护信息，并写入至所对应的第二易失性存储部23与第一易失性存储部21时的时序图。开机信号POR是根据对非易失性存储装置施加电源而启动，而在将储存于非易失性存储部11的调整信息或写入保护信息等的操作信息储存于第二易失性存储部23与第一易失性存储部21时成为高位准。当施加电源时，首先，选择信号SEL_TR成为高位准，从连接于选择信号SEL_TR的非易失性存储体单元MC读出调整信息至位元线。然后，依序选择Y解码信号SEL_Y(I)(I＝0至7)，将被对应的位元线群BL(I)所读出的调整信息读出至内部资料线DBI，于感测放大器19中予以放大并读出至资料线DB。此时，由于根据Y解码信号SEL_Y(I)，字线TRIM_WL(I)依序被设为高位准并被选择，故于第二易失性存储部23中，调整信息写入至对应的闩锁电路L(I、j)。

当结束Y解码信号SEL_Y(I)的选择，且调整信息写入至第二易失性存储部23时，选择信号SEL_TR成为低位准，选择信号SEL_WP成为高位准。同样地，从非易失性存储体单元MC读出写入保护信息至位元线。依序选择Y解码信号SEL_Y(I)(I＝0至7)，对应的位元线群BL(I)所读出的写入保护信息是从内部资料线DBI经由感测放大器19而读出至资料线DB。由于根据地址解码信号SEL_S(I)，字线SRAM_WL(I)依序成为高位准并被选择，故于第一易失性存储部21中，写入保护信息写入至对应的存储电路C(I、j)。

第7图及第8图是从外部朝所述使用者可存取的非易失性存储体单元阵列的重写存取操作中，用以执行被输入编程指令时确认写入保护信息的时序图。第7图是显示所读出的写入保护信息为保护状态的情形，第8图为非保护状态的情形。

当输入编程指令时，亦被输入成为编程对象的非易失性存储体单元的地址。预充电信号PREC成为高位准且执行预充电操作后，所输入的地址中，针对用以显示设定写入保护功能的扇区等的存储体单元区域的地址信号SA(0)至SA(6)来执行解码。藉此，选择地址解码信号SEL_S(I)及选择信号SEL_G(J)。根据所选择的地址解码信号SEL_S(I)及选择信号SEL_G(J)，从第一易失性存储部21读出写入保护信息，并输出写入保护信号WPP。只要所输出的写入保护信号WPP为高位准，显示为保护状态(第7图的情形)，则不执行编程操作。只要所输出的写入保护信号WPP为低位准，显示为非保护状态(第8图的情形)，则执行编程操作。

依据上述说明而明了的本实施形态，当非易失性存储装置处于活性状态的期间，存储至易失性存储部时，读出特性不同的第一易失性存储部21或第二易失性存储部23中，能根据所参照的操作信息的形态而选择适当的易失性存储部。亦即，只要根据操作状态来提供即可，关于写入保护信息等的第二操作信息，是能存储至根据与每个操作信息赋予关联性的地址等的识别信息，而执行读出操作的第一易失性存储部21。此外，关于电路操作上可恒常参照所需的调整信息或备份地址信息等的第一操作信息，能存储至以可逻辑处理状态来输出的第二易失性存储部23。

此外，由于第一易失性存储部21为输出根据识别信息所选择的操作信息的构成，故只要具有达成确实存储操作信息的逻辑值的电流驱动能力即足够，无需以可逻辑处理的电流驱动能力来确实存储。可将读出所选择的操作信息时需要的输出电路等的控制电路或驱动电路共用。因此，第一易失性存储部21能以小型化的电路规模来构成。此外，亦适用于确实存储大量的操作信息的情形。

此外，由于第二易失性存储部23是以可恒常逻辑处理的方式在确保充分的电流驱动能力后输出操作信息，故于非易失性存储装置中进行参照时，能直接使用来自第二易失性存储部23的输出执行内部操作。无需放大或波形整形等的事前处理，能高速地提供操作信息。

在此，于非易失性存储装置具备有与使用者存取区域(作为一般使用者要求的存储区域的地址空间的非易失性存储体单元)分开的非易失性存储部11，且将操作信息事先储存于非易失性存储部11为佳。藉此，于电源切断后亦能确实保持操作信息。此外，储存于非易失性存储部11的操作信息根据电源施加、初始化和/或储存于非易失性存储部的所述操作信息的变更，而转送至第一易失性存储部21及第二易失性存储部23为佳。藉此，能取得所储存的操作信息以及于内部操作中所使用的操作信息的整合。

此外，第一易失性存储部21根据识别信息的一例的地址，从数个易失性存储体单元选择用以执行写入操作、读出操作的存储体单元。然后，于每个预定数目的存储单元具有RAM构成，该RAM构成具备有为共同连接一对的公用数字线(digital line)的一例的位元线对B(j)、/B(j)。此时，将存储于存储单元的写入保护信息，从根据所输入的地址而被选择的存储单元，经由位元线对B(j)、/B(j)而输出为佳。藉此，能以小型化的电路构成来存储数个信息，并能根据需要来读出。

在此，作为存储部的一例，存储单元的构成具备有：存储电路C(i、j)，以闩锁电路来构成；以及选择开关对SA(i、j)、SB(i、j)，根据所输入的地址而被选择，且对存储电路C(i、j)与位元线对B(j)、/B(j)进行连接控制。选择开关对SA(i、j)、SB(i、j)为选择开关部的一例。藉此，能作为第一易失性存储部21的一例而适用所述的阵列构成。

此外，根据电源施加、初始化、和/或储存于非易失性存储部的操作信息的变更，所转送的写入保护信息根据输入的地址，经由位元线对B(j)、/B(j)与选择开关对SA(i、j)、SB(i、j)而被写入。

此外，在存储于第一易失性存储部21的操作信息赋予关联性的地址，是根据将重写存取作为一例的外部存取操作而设定。藉此，能选择与被重写存取的存储体单元对应的写入保护信息。

此外，第二易失性存储部藉由闩锁部的一例的闩锁电路L(i、j)，以及写入选择开关部的一例的写入选择开关S1(i、j)、S2(i、j)来执行写入。在此，写入选择开关S1(i、j)用以执行将调整信息传播至闩锁电路L(i、j)的控制，并且，写入选择开关S2(i、j)与低位准补偿开关S3(i、j)相互作用，用以高速且确实地执行低位准调整信息的闩锁而产生功能。

在此，存储于第二易失性存储部23的调整信息，于储存至非易失性存储部11时，将用以特定所储存的非易失性存储体单元MC的地址作为识别信息。

此外，储存于非易失性存储部11的所有操作信息，于电源施加、初始化和/或储存于非易失性存储部的操作信息的变更时，根据操作信息的属性，转送至第一易失性存储部21或第二易失性存储部23的任一方。能根据操作信息的属性来存储。

并且，本发明并非限定于所述实施形态者，在未脱离本发明的意旨的范围内，可进行各种的改良与变形。

例如，虽说明以调整信息为例来作为第一操作信息，以写入保护信息为例来作为第二操作信息，惟本发明并未限定于此。亦可以备份地址信息来取代调整信息，或与调整信息一起作为第一操作信息而存储至第二易失性存储部23。此外，亦可以读取保护信息、读出限制信息、用以提供读出许可的指定码信息等的安全性信息来取代写入保护信息，或与写入保护信息一起作为第二操作信息而存储至第一易失性存储部21。

在此，用以储存操作信息的非易失性存储部能构成为与用以显示作为使用者要求存储区域的地址空间的非易失性存储装置的存储体单元阵列具有相同非易失性存储体单元构造。此时，非易失性存储部可配置于与所述非易失性存储装置的存储体单元阵列相同的区域，亦可配置于不同的区域。所谓相同区域，是指例如共有井区(well)。藉由将配置区域予以公用，无需特别设置与非易失性存储部和非易失性存储装置的存储体单元阵列的交界区域，能不多余地配置成小型化的区域。此外，于非易失性存储部的非易失性存储体单元与存储体单元阵列的非易失性存储体单元中，亦可为将位元线和/或字线予以分离的构成或共有的构成中任一种的构成。当为分离的构成时，非易失性存储部与存储体单元阵列能各自独立且予以并联存取。能不停止作为使用者要求的存储区域的地址空间的存取操作，而执行朝非易失性存储部的操作信息的更新。此外，为共有的构成时，在非易失性存储部与存储体单元阵列共有列/行解码器或读出/重写的控制部等，能谋求积体度的提升。

此外，非易失性存储装置所具备的非易失性存储部与易失性存储部的两阶段的存储体构成，是具有下列的特征者。于电脑系统中，具有与以主存储体及快取存储体所构成的多阶层的存储体构成的快取系统为不同目的的构成者，并达成不同作用及效果者。在此，一般而言，主存储体由DRAM(动态随机存取存储体)等的存储体所构成，快取存储体由SRAM(静态随机存取存储体)等的存储体所构成。一般由任一种易失性存储体所构成。

电脑系统中的多阶层的存储体系统，是为了实现高速的存储体存取而构成。对于主存储体一部分的区域，具备SRAM等的可高速存取的快取存储体，并对快取存储体执行高速的资料读出/写入。根据存取区域的移动或朝快取存储体的写入量达到预定位准，藉由适当的时序，执行从主存储体的新资料区域读出资料至快取存储体，此外，将快取存储体的内容写入主存储体。此外，从存储体元件外部提出存取要求时，若与保持快取存储体的地址空间一致时，快取存储体与外部I/O(输入/输出)连接，并提供高速的存取。因此，快取存储体连接至外部I/O。

相对于此，非易失性存储装置所具备的两阶段的存储体构成，具有下列特征。

首先，为了于电源切断后亦保持操作信息，有具备非易失性存储部的部分必需于电源施加期间中高速操作，而有在非易失性存储部的存取速度中无法确保充分地电路操作的情形。为了补偿该情形而具备易失性存储部，以补偿非易失性存储部中的存取速度的限制。该非易失性存储装置系具备有下列两阶段的存储体构成：非易失性存储部，可于电源切换后保持操作信息；以及易失性存储部，可于电源施加期间中以高速操作朝内部电路提供操作信息。

此外，相同的操作信息无关电源施加与否而储存于非易失性存储部，并且于电源施加后，转送至易失性存储部，且易失性存储部的操作信息是用以作为决定电路操作上的操作条件来使用。因此，用以储存操作信息的非易失性存储部与用以储存操作信息的易失性存储部具备有相同的存储容量。

并且，操作信息的重新设定或被更新的操作信息的流向，是固定在储存于非易失性存储部后存储于易失性存储部的方向。非易失性存储部中的操作信息的重写时间，例如朝非易失性存储体单元的浮闸极(floating gate)注入/放出电荷的资料存储的物理性机构，与电性机构的易失性存储部的重写时间相比需要长时间。依据上述的设定或更新的一方向的流向，于结束朝非易失性存储部的储存后，被设定或更新的易失性存储部的操作信息变成适用于电路操作，此为能消除非易失性存储部的内容与易失性存储部的内容不一致的期间，且能防止错误的电路操作的缘故。因此，由于依据上述的设定或更新的一方向的流向，易失性存储部不与外部I/O连接，且易失性存储部的设定或更新信息全部从非易失性存储部接收。然后，操作信息必要的内部电路是从易失性存储部的输出来接收操作信息。

具备有非易失性存储部与易失性存储部的两阶段存储体构成此点，与皆为易失性存储体所构成的快取系统不同。此外，非易失性存储部与易失性存储部皆具备相同的存储容量此点，亦与具备主存储体一部分区域的快取存储体的快取系统不同。并且，被设定或更新的操作信息的流向固定为从非易失性存储部朝向易失性存储部的方向此点，亦与在主存储体及快取存储体的间双向转送的快取系统不同。并且，非易失性存储部与外部I/O连接，且易失性存储部未与外部I/O连接此点，亦与快取存储体连接至外部I/O的快取系统不同。

第二易失性存储部23的闩锁电路或暂存器电路配置于周边电路区域，所谓周边电路区域是由用以控制非易失性存储装置的存储体单元阵列的逻辑控制电路等所构成的电路区块。周边电路区域的元件的布局图案，为比存储体单元还稀松的线宽与空间宽。此为相对于存储体单元具有备份功能，而逻辑控制电路未具备有备份功能的故。因此，闩锁电路或暂存器电路亦以稀松线宽与空间宽来布局。

所述阵列构成的第一易失性存储部21配置于所述周边电路，且具备有藉由所述识别信息等的定址(addressing)而可随机存取的功能，并为仅于需要所述第二操作信息时执行随时存取的控制方法。

此外，所述阵列构成与第二易失性存储部23的布局图案相比，是以细致的设计规格来布局的布局图案(此为与非易失性存储装置的存储体单元阵列相同的程度)为佳，晶体管元件能力亦只要与存储体单元阵列相同的程度即可。操作信息的位元数由于远少于所述使用者可存取的非易失性存储体单元数，故无需因缺陷密度等所需的实质性的SRAM的备份功能。并且，由于将所述阵列构成的第一易失性存储部21配置于周边电路，故能高速地提供操作信息至需要所述第二操作信息的电路。由于与以稀松线宽与空间宽来布局的所述闩锁电路或所述暂存器电路相比亦为非常小的元件面积，故能谋求晶片尺寸的缩小。

将适用于本发明的非易失性存储装置的例显示于第11图。作为一般使用者要求的存储区域的地址空间的非易失性存储体单元的非易失性存储体单元阵列采取四个组(bank)构成，于任意一个组内配置有非易失性存储部11。第一易失性存储部21与第二易失性存储部23配置于所述周边电路内，第一易失性存储部21的输出信号WPP与第二易失性存储部23的输出信号TR输入至所述周边电路内的控制电路。非易失性存储部11与第一易失性存储部21、第二易失性存储部23间以资料线DB来连接。并且，省略内部资料线DBI与感测放大器。如上所述，第一易失性存储部21即使配置于所述周边电路的区域内，亦比所述周边电路的其他晶体管元件或配线的布局以还小的线宽和空间宽所构成。较佳为以与所述非易失性存储部11相同程度的线宽和空间宽来构成。

此外，非易失性存储体单元MC的重写包含编程操作或消除操作。这些重写操作，例如朝非易失性存储体单元MC的浮闸极的电荷的放出/注入，是藉由FN穿隧现象/热电子(Hot Electron)现象等的物理现象，而藉由非易失性存储体单元的临界电压的变动来执行。惟本发明中的重写并未限定于此。

Claims (18)

1.一种非易失性存储装置，所述非易失性存储装置具备在供电時存储操作信息的易失性存储部，所述易失性存储部具备有：

第一易失性存储部，根据对每个所述操作信息赋予关联性的识别信息来读出所存储的所述操作信息；以及

第二易失性存储部，无关于所述识别信息，而以可恒常逻辑处理的方式来输出所存储的所述操作信息。

2.如权利要求1所述的非易失性存储装置，还具备有用以储存所述操作信息的非易失性存储部，

并根据电源施加、初始化和/或储存于所述非易失性存储部的所述操作信息的变更，而从所述非易失性存储部转送所述操作信息至所述易失性存储部。

3.如权利要求1所述的非易失性存储装置，其中，存储于所述第一易失性存储部的所述操作信息，是根据需要所述操作信息的内部操作而读出。

4.如权利要求1所述的非易失性存储装置，其中，对存储于所述第一易失性存储部的所述操作信息赋予关联性的所述识别信息，是根据需要所述操作信息的内部操作而设定。

5.如权利要求4所述的非易失性存储装置，还具备有用以储存所述操作信息的非易失性存储部，

而存储于所述第一易失性存储部的所述操作信息，是根据电源施加、初始化和/或储存于所述非易失性存储部的所述操作信息的变更，而从所述非易失性存储部转送至所述第一易失性存储部。

6.如权利要求1所述的非易失性存储装置，其中，所述第一易失性存储部具备有：

数个存储单元，根据所述识别信息而被选择；以及

至少一条公用的数字线，系共同连接于所述数个存储单元中预定数目的所述存储单元的各者，

而存储于所述存储单元的所述操作信息，是从根据所述识别信息而被选择的所述存储单元，经由所述公用数字线而读出。

7.如权利要求6所述的非易失性存储装置，其中，所述存储单元具备有：

存储部，存储所述操作信息；以及

选择开关部，根据所述识别信息而被选择，用以连接控制所述存储部与所述公用数字线，

而有关于共同连接至所述公用数字线的预定数目的所述存储单元，所述选择开关部是根据每个所述存储单元不同的所述识别信息而被连接控制。

8.如权利要求7所述的非易失性存储装置，其中，所述操作信息系根据所述识别信息而储存于所述非易失性存储部，

且根据电源施加、初始化和/或储存于所述非易失性存储部的所述操作信息的变更，所述选择开关部根据所述识别信息而被连接控制，并从所述非易失性存储部经由所述公用数字线将所述操作信息写入至所述存储单元。

9.如权利要求1所述的非易失性存储装置，其中，对存储于所述第一易失性存储部的所述操作信息赋予关联性的所述识别信息，是根据外部存取操作而设定。

10.如权利要求9所述的非易失性存储装置，其中，存储于所述第一易失性存储部的所述操作信息是安全性信息。

11.如权利要求9所述的非易失性存储装置，其中，存储于所述第一易失性存储部的所述操作信息系写入保护信息，

所述识别信息是以指示执行写入保护控制的区域的地址信息为依据的信息。

12.如权利要求1所述的非易失性存储装置，其中，所述第二易失性存储部具备有：

闩锁部，系存储所述操作信息；以及

写入选择开关部，根据所述识别信息而被选择，用以连接控制所述闩锁部与所述非易失性存储部。

13.如权利要求12所述的非易失性存储装置，其中，所述操作信息系根据所述识别信息而储存于所述非易失性存储部，

而根据电源施加、初始化和/或储存于所述非易失性存储部的所述操作信息的变更，所述写入选择开关部根据所述识别信息而被连接控制，并从所述非易失性存储部将所述操作信息写入至所述存储单元。

14.如权利要求1所述的非易失性存储装置，其中，储存于所述非易失性存储部的所有所述操作信息，是根据电源施加、初始化和/或储存于所述非易失性存储部的所述操作信息的变更，转送至所述第一易失性存储部或所述第二易失性存储部的任一方。

15.如权利要求1所述的非易失性存储装置，其中，所述第一易失性存储部系配置于周边电路区域。

16.如权利要求1所述的非易失性存储装置，其中，所述第一易失性存储部具备有：

数个存储单元；以及

至少一条公用数字线，共同连接所述数个存储单元，

而所述数个存储单元系至少配置于所述数字线的延伸方向。

17.如权利要求1所述的非易失性存储装置，其中，所述第一易失性存储部是以比所述第二易失性存储部还精细的设计规格来布局的布局图案。

18.如权利要求1所述的非易失性存储装置，其中，所述第一易失性存储部的存储单元的晶体管元件比所述第二易失性存储部的存储单元的晶体管元件小。

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