CN103377706A - 一种非易失性存储器单元、以及配置或读取非易失性存储器单元的存储位的方法 - Google Patents

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Abstract

本发明提供一种非易失性存储器单元、以及配置或读取非易失性存储器单元的存储位的方法，该非易失性存储器单元包含两个非易失性存储器元件以及一存取晶体管，该两个非易失性存储器元件被配置为一个具高电导和另一个具低电导。于配置后，代表数字值”1”的正电压VDD及代表数字值”0”的接地电压VSS分别连接至该两个非易失性存储器元件的两个输入节点。数字信号VDD或VSS通过具高电导的非易失性存储器元件，可直接由存取晶体管存取，而不需如传统电子可擦写可编程只读存储器一样还须通过一感测放大器。无需感测放大器，于互补式电子可擦写可编程只读存储器的数字数据可被快速存取，因此可节省感测放大器所需的硅晶片面积及功率消耗。

Description

一种非易失性存储器单元、以及配置或读取非易失性存储器单元的存储位的方法
技术领域
本发明是有关于可重复编程非易失性存储器装置(ReprogrammableNon-Volatile Memory Device)，能输出所储存的数字信息1或0，而无需使用感测放大器(sense amplifier)。特别地，互补式电子可擦写可编程只读存储器(Complementary Electrical Erasable Programmable Read Only Memory，CEEPROM)被配置（configurable）以储存VDD(“1”)或VSS(“0”)的静态储存信号于存储器单元(cell)中。在该存储器单元中的数字数据直接被一存取晶体管(access transistor)所存取，而不需经由感测放大器传递。
背景技术
在电子系统的数字世界里，互补式金属氧化物半导体(ComplementaryMetal-Oxide Semiconductor，CMOS)已成为特定应用集成电路(ApplicationSpecific Integrated Circuit，ASIC)最普遍的制造工艺。一特定应用集成电路是于单一集成电路或晶片(chip)上，包含装置或系统的特定功能。在许多应用中，需要更改特定功能或组态，例如，初始编程(initial programming)及组态一微处理器(microprocessor)时，需要有一可编程非易失性存储器来储存编程指令(programmed instruction)，在开发过程中，可容许随时更改编程指令而无须改变硬件。该些电子系统的需求是利用电子可擦写可编程只读存储器(ElectricalErasable Programmable Read-Only Memory，EEPROM)元件来完成。
传统半导体EEPROM装置通常由一电荷储存(charge storing)存储器单元120和一存取金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField Effect Transistor，MOSFET)110所组成，如图1的示意图所示。该电荷储存存储器单元120是一个具一层电荷储存材质122的MOSFET，该电荷储存材质122是位在一控制栅极(control gate)124之下和一MOSFET通道表面(channel surface)之上。在该电荷储存材质122中的电荷量可影响临界电压，该临界电压施于该控制栅极124以导通(turn on)该MOSFET存储器单元的通道。N型半导体存储器单元的临界电压因储存电子(负电荷)于电荷储存层而偏移(shift)至一较高电压。然而，P型半导体存储器单元的临界电压则因储存电子(负电荷)于电荷储存层而偏移至一较低电压。当施加一电压偏压(voltage bias)于半导体存储器单元的控制栅极时，利用注入电荷至该半导体存储器单元的储存层以导致临界电压变化，同时也会改变该半导体存储器单元的电导(electrical conductance)。如果在该储存层的电荷可被长期保留(对一典型半导体非易失性存储器而言，通常是大于10年)，则该半导体存储器单元即变成非易失性。如果一非易失性存储器元件(element)可执行多次擦写/编程(erase/programming)操作的周期(cycles)，该非易失性存储器即为多次编程非易失性存储器(Multiple Times Programming Non-Volatile Memory，MTPNVM)。通常对一半导体非易失性存储器而言，其擦写/编程周期次数是介于数千至数百万次之间。
图2显示用以读出EEPROM中一存储位的传统架构图(scheme)，其中将该半导体存储器单元120的源极和漏极电极分别连接至一接地节点和该存取晶体管110的源极电极。然后，将该存取晶体管110的漏极电极连接(attach)于一位线。该存储器单元120的控制栅极以一恒定电压(constant voltage)VCG作偏压(bias)。通过施加一电压偏压VG至该存取晶体管110的栅极以启动(activate)该存取晶体管110以连接至该位线。将设有一个恒定电压偏压VR的电流源连接至负载装置(load device)220的一节点，而该负载装置220的另一节点则连接至该位线，并将电流ICELL通过该存取晶体管110传递至该存储器单元120的接地节点。当施加一恒定控制栅极电压偏压VCG时，流经该存储器单元120的单元电流ICELL大小根据该存储器单元120的电导而改变，而该电导则依据临界电压变化而改变。接着，利用一电流镜电路(current mirrorcircuitry)210将该单元电流ICELL依比例放大。利用一电流比较器230比较该放大单元电流与一参考电流IREF，而比较结果则以一位信息(“1”和“0”)被读出。也就是说，当该放大单元电流大于该参考电流时，该比较器230的输出信号为VDD(逻辑“1”)，或当该放大单元电流小于该参考电流时，该比较器230的输出信号为VSS(逻辑“0”)，反之亦然。因为以传统读出架构比较直流电流(DC current)(包括该放大单元电流(单元电流+镜电流))和该参考电流，所需总感测功率(sensing power)是高的。对一典型半导体非易失性存储器而言，不含输出“1”或“0”的切换电流(switching current)，直流电流消耗量(consumption)通常大于每单元100μA。
于本发明，两个非易失性存储器元件和一存取晶体管形成一互补式电子可擦写可编程只读存储器(Complementary Electrical Erasable ProgrammableRead-Only Memory，CEEPROM)单元。该CEEPROM输出数字信号VDD(“1”)和VSS(“0”)，而不需经过一感测放大器，因此，来自该CEEPROM的数据可直接被馈入至数字电路。对于嵌入式可重新配置数字集成电路(embeddedre-configurable digital integrated circuitry)，该CEEPROM可提供快速存取、简单、低功率和具成本效益的解决方案。
发明内容
本发明提供一种非易失性存储器单元、以及配置或读取非易失性存储器单元的存储位的方法，以提供快速存取、简单、低功率和具成本效益的解决方案。
为达上述目的，本发明提供一种非易失性存储器单元，该非易失性存储器单元包含：一存取晶体管；以及一第一非易失性存储器晶体管和一第二非易失性存储器晶体管，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极相连接，而所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的漏极电极耦接至所述存取晶体管的源极电极；其中，于一读取模式中，所述第一非易失性存储器晶体管的源极电极耦接至一操作电压端，而所述第二非易失性存储器晶体管的源极电极耦接至一接地端；以及其中，在配置后的所述读取模式中，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管分别被导通和被切断，而所述存取晶体管的漏极电极产生一输出信号，所述输出信号对应于连接至导通非易失性存储器晶体管的所述操作电压端及所述接地端的其一所承载的电压。
为达上述目的，本发明还提供一种配置一存储位至一非易失性存储器单元的方法，所述非易失性存储器单元包含一存取晶体管、一第一非易失性存储器晶体管和一第二非易失性存储器晶体管，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的两个漏极电极耦接至所述存取晶体管的源极电极，所述方法包含：首先，将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的临界电压改变至具一第一临界电压Vthe的擦写状态；接着，将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管切断；接着，当所述存储位表示数据“0”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型时，或者当所述存储位表示数据“1”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型时，将在一读取模式中其源极电极会被接地的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一保持在所述第一临界电压Vthe，而将在所述读取模式中其源极电极会被耦接至一操作电压端的另一非易失性存储器晶体管编程至一第二临界电压Vthp；接着，当所述存储位表示数据“1”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型时，或者当所述存储位表示数据“0”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型时，将在所述读取模式中其源极电极会被耦接至所述操作电压端的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一保持在所述第一临界电压Vthe，而将在所述读取模式中其源极电极会被接地的另一非易失性存储器晶体管编程至所述第二临界电压Vthp；其中所述第一临界电压Vthe小于所述第二临界电压Vthp。
为达上述目的，本发明还提供一种读取一非易失性存储器单元中的存储位的方法，所述非易失性存储器单元已被配置且包含一存取晶体管、一第一非易失性存储器晶体管和一第二非易失性存储器晶体管，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的两个漏极电极耦接至所述存取晶体管的源极电极，所述方法包含：分别将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的源极电极耦接至一操作电压端和一接地端；施加一第一电压VCG至所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极，以将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一导通，以传递所述操作电压端和所述接地端的其一所承载的电压；施加一第二电压VGP至所述存取晶体管的栅极，以导通所述存取晶体管；以及通过所述存取晶体管的漏极电极，输出所述存储位，其中所述存储位对应至耦接至所述导通非易失性存储器晶体管的所述操作电压端和所述接地端的其一所承载的电压。
本发明的有益效果在于：由于本发明无需感测放大器，于互补式电子可擦写可编程只读存储器(CEEPROM)的数字数据可被快速存取，因此可节省感测放大器所需的硅晶片面积及功率消耗。
附图说明
图1显示一传统电子可擦写可编程只读存储器的示意图；
图2显示读出一电子可擦写可编程只读存储器中一存储位的传统架构示意图；
图3是根据本发明CEEPROM的架构示意图，该CEEPROM是由一对互补式非易失性存储器元件和一存取晶体管所组成；
图4A显示本发明CEEPROM的一实施例的示意图，该CEEPROM包含两个N型半导体非易失性存储器元件和一个N型存取MOSFET。
图4B是根据图4A，当CEEPROM被配置成位“0”时，显示在CEEPROM的各节点的电压偏压；
图4C是根据图4A，当CEEPROM被配置成位“1”时，显示在CEEPROM的各节点的电压偏压；
图4D是根据图4A，在配置后的正常读取模式下，显示在CEEPROM的各节点的电压偏压；
图5A显示本发明CEEPROM的一实施例的示意图，该CEEPROM包含两个P型半导体非易失性存储器元件和一个N型存取MOSFET；
图5B是根据图5A，当CEEPROM被配置成位“0”时，显示在CEEPROM的各节点的电压偏压；
图5C是根据图5A，当CEEPROM被配置成位“1”时，显示在CEEPROM的各节点的电压偏压；
图5D是根据图5A，在配置后的正常读取模式下，显示在CEEPROM的各节点的电压偏压。
附图标记
120电荷储存存储器单元
110、340存取晶体管
122电荷储存材质
124控制栅极
220负载装置
230电流比较器
210电流镜电路
300互补式电子可擦写可编程只读存储器单元
310、320可配置非易失性存储器元件
311元件310的输入节点
321元件320的输入节点
341存取晶体管340的输入节点
342存取晶体管340的栅极电极
350存取晶体管340的输出节点
400、500CEEPROM单元
401、402元件410和420的源极电极
410、420N型半导体非易失性存储器元件
430元件410和420的控制栅极
440N型存取MOSFET
441元件410和420的漏极电极
441MOSFET440的源极电极
442MOSFET440的栅电极
450单元400的输出节点
510、520P-型非易失性存储器元件
540N型存取MOSFET
501、502元件510和520的源极电极
530元件510和520的控制栅极
535N井电极
541元件510和520的漏极电极或MOSFET540的源极电极
542MOSFET540的栅电极
550CEEPROM单元500的输出节点
具体实施方式
以下的说明将举出本发明的多个较佳的示范实施例，本领域普通技术人员应可理解，本发明可采用各种可能的方式实施，并不限于下列示范的实施例或实施例中的特征。
如图3所示，互补式电子可擦写可编程只读存储器(CEEPROM)单元300包含两个可配置非易失性存储器元件310和320以及一存取晶体管340。该二可配置非易失性存储器元件310和320重复地被擦写和被编程至两个不同的“导通(on)”和“切断(off)”状态，以便进行多次编程(MTP)应用。该二非易失性存储器元件310和320的“导通”状态和“切断”状态分别代表该二非易失性存储器元件的高电导和低电导。该非易失性存储器元件310的输入节点311和该非易失性存储器元件320的输入节点321分别连接至数字电路的正电压供应(positive power supply)VDD和接地电压VSS。该二非易失性存储器元件310和320的输出节点连接至该存取晶体管340的输入节点341。施加一个大于(Vthn+VDD)的电压偏压VG至该存取晶体管340的栅极电极342，使该存取晶体管340导通以将在该节点341的电压信号传递至一输出节点350，其中Vthn是该存取晶体管340的临界电压。于配置模式(configuration mode)中，该互补式非易失性存储器元件310和320总是被配置成其中一个元件是“导通”而另一个元件是“切断”。于图3的例子，是分别将该非易失性存储器元件310和该非易失性存储器元件320编程(擦写)至“导通”和“切断”的状态，以代表存储位“1”；而分别将该非易失性存储器元件310和该非易失性存储器元件320编程(擦写)至“切断”和“导通”的状态，以代表存储位“0”。
因为CEEPROM300输出数字信号“1”(VDD)和“0”(VSS)时，不需要感测放大器和电流比较器来将该些非易失性元件的反应单元电流转换成数字电压信号。CEEPROM300的输出信号可直接被馈入至数字电路。CEEPROM300提供非常好的数字电路的相容性(compatibility)。虽然该CEEPROM300需要二个非易失性存储器元件310和320作为互补配对(complementary pair)，比传统EEPROM多一个元件，但对小密度(small density)嵌入式数字电路应用而言，省略掉感测放大器和电流比较器电路可节省更多硅晶片面积（silicon areas）。同时要强调的是，CEEPROM300不需要感测放大器和电流比较器电路，故节省主动和待用功率(active and standby power)的效果最为显著的。
另一方面，因为无需感测放大器来读出数字信号，该CEEPROM300可应用于具有一非易失性元件和一存取晶体管的典型结构的MTP非易失性装置，例如半导体非易失性存储器装置(传统EEPROM)、相位变化存储器(PhaseChange Memory,PCM)、可编程金属化单元(Programmable Metallization Cell)、磁性随机存取存储器(Magneto-Resistive Random Access Memory，MRAM)、铁电随机存取存储器(Ferroelectric Random Access Memory，FRAM)、电阻式随机存取存储器(Resistive Random Access Memory，RRAM)和纳米随机存取存储器(Nano-Random Access Memory，NRAM)等，但是本发明的应用并不以此为限，现存或将来发展出来的其他存储器亦可适用于本发明的概念。
图4A显示本发明CEEPROM单元的示意图。请参考图4A，本发明CEEPROM单元400是由一对互补式N型半导体非易失性存储器元件410和420以及一个N型存取MOSFET440所组成。该对互补式N型半导体非易失性存储器元件410和420是由相同的控制栅极430所控制。该对互补式N型半导体非易失性存储器元件410和420的源极电极401和402分别形成正电压供应VDD和接地电压VSS的电压偏压输入节点。该对互补式N型半导体非易失性存储器元件410和420的漏极电极441连接至该N型存取MOSFET440的源极电极441。施加一个大于(VDD+Vthn)的电压偏压VG至该N型存取MOSFET440的栅电极442，以传递在该节点441的信号至CEEPROM单元400的输出节点450，其中Vthn是该存取晶体管440的临界电压。
在配置该对互补式N型半导体非易失性存储器元件410和420前，该些N型半导体非易失性存储器元件初始是在擦写状态，在此擦写状态下的该些N型半导体非易失性存储器元件有较低临界电压以被导通。必须施加一个电压偏压(小于该些较低临界电压)于该控制栅极430，来切断(deactivate)在擦写状态的该些元件410和420，以防止大电流通过该对互补式N型半导体非易失性存储器元件410和420，从正电压VDD流到接地电压VSS。配置该些N型半导体非易失性存储器元件410和420是以注入电子至其电荷储存材质来编程该对互补式存储器元件的其一到一较高临界电压。例如，可应用热载子注入(Hot Carrier Injection，HCI)来注入电子至一N型半导体非易失性存储器元件的储存材质。
图4B和图4C分别显示利用HCI编程方式配置位“0”和位“1”时，该CEEPROM单元各电极的电压偏压示意图。在配置一存储位至该CEEPROM单元400的期间，施加一个大于(VDH+Vthn)的栅电压VGPH至该存取晶体管440的栅电极442，以传递一高电压偏压VDH(3.5V～5V)至该些N型半导体非易失性存储器元件410和420的漏极电极441。当该CEEPROM单元配置成位“0”时，如图4B所示，该元件410的输入节点401是根据一控制信号CS1通过一切换器(switch)SW1连接至该接地电压VSS，而该元件420的输入节点402是根据一控制信号CS2通过一切换器SW2成为浮接(floating)状态。当施加一个具振幅VCGH(5V～8V)的电压脉冲(pulse)至该控制栅极430历经约数微秒(μs)时，该元件410被导通以使电子电流自该输入节点401流向该元件410的漏极电极441。该些热载子(电子和电洞(hole))是产生于该元件410的漏极电极的空乏区(depletion region)附近，而此空乏区的发生是因为自该输入节点401注入电子电流所造成的撞击离子化(impacted ionization)。结果，该些高能(energetic)热电子被注入至其电荷储存材质。由于储存材质中的电子，该N型半导体非易失性存储器元件410的临界电压因而偏移至一较高临界电压。另一方面，因为该元件420的输入电极402为浮接状态，并未连接至任何电压偏压，所以在被施加一控制栅极电压脉冲VCGH的情况下，在该漏极节点441的电压偏压VDH就直接被传递至该元件420的输入节点402。在该元件420中，没有产生热电子。该N型半导体非易失性存储器元件420的临界电压保持不变，维持在擦写临界电压。在进行该编程程序期间可同时将另一CEEPROM单元配置成位“1”，该另一CEEPROM单元具有浮接节点401和接地节点402，如图4C所示。
在配置存储位后的正常读取模式中，如图4D所示，为符合数字电路的应用，该元件410的输入节点401是根据该控制信号CS1通过该切换器SW1连接至该正电压供应VDD，而该元件420的输入节点402是根据该控制信号CS2通过该切换器SW2连接至该接地电压VSS。一恒定电压偏压VCG(其中，(VDD+Vthe)<VCG<(VSS+Vthp))被施加于该控制栅极430，亦即VCG可以导通具低临界电压(擦写)Vthe的N型非易失性存储器元件来传递VDD，而切断该具高临界电压(被编程)Vthp的N型非易失性存储器元件。于配置存储位后，在该节点441的电位(voltage potential)是代表位“1”的VDD或是代表位“0”的VSS。为存取该CEEPROM400的位信息，通过施加一个大于(VDD+Vthn)的电压偏压VGP至该存取晶体管440的栅电极442，将VDD或VSS的电压信号传递至该CEEPROM400的输出节点450。在该输出节点450的电压信号可直接施加于数字电路的逻辑栅。
在待用(standby)读取模式下，该存取晶体管440为“切断”状态，经由一对分别是“导通”和“切断”(或是“切断”和“导通”)状态的互补式非易失性存储器元件，自VDD流到VSS的总稳定电流(steady current)是单一非易失性存储器元件的“切断”漏电流(leakage current)。通常一N型非易失性存储器元件的漏电流量和用在数字电路的典型互补式MOSFET装置的漏电流量一样，每一元件的漏电流量可低至皮安培(pA)这一量级。因此，该CEEPROM400的待用电流消耗可与大多应用于数字电路的静态随机存取存储器(StaticRandom Access Memory，SRAM)的待用电流消耗相匹配。
为了擦写该CEEPROM400的数字配置(存储位)，傅勒-诺德翰穿隧(Fowler-Nordheim tunneling)方法可应用于该二N型半导体非易失性存储器元件410和420。在将该二N型半导体非易失性存储器元件410和420擦写至较低临界电压状态后，该CEEPROM400已准备好作新的配置(存储位)。该CEEPROM400为一个多次可配置(Multiple Times Configurable,MTC)非易失性存储器。
于另一实施例中，CEEPROM500包含一对互补式P型非易失性存储器元件510和520以及一N型存取MOSFET540，如图5A所示。该对互补式P型非易失性存储器元件510和520嵌入于一N型井(well)里面，而该N型井(well)连接至一N井电极535。该对互补式P型半导体非易失性存储器元件510和520是由一相同的控制栅极530所控制。该对互补式P型半导体非易失性存储器元件510和520的源极电极501和502分别形成正电压供应VDD和接地电压VSS的电压偏压输入节点。该对互补式P型半导体非易失性存储器元件510和520的漏极电极541是连接至该N型存取MOSFET540的源极电极541。施加一个大于(Vthn+VDD)的电压偏压VG至该N型存取MOSFET540的栅电极542，以传递该节点541的信号至该CEEPROM单元500的输出节点550，其中Vthn是该存取晶体管540的临界电压。
在配置该对P型半导体非易失性存储器元件510和520之前，该些P型半导体非易失性存储器元件初始是在擦写状态，在此擦写状态下的该些P型半导体非易失性存储器元件有较低临界电压(偏向较负的电压方向)，换言之，要导通该些P型非易失性存储器元件需要施加比该些元件的源极电极更负的控制栅极电压。通过施加相同的正电压偏压于该对P型非易失性存储器元件的控制栅极530、源极电极501和502以及N井电极535，该些P型非易失性存储器元件的初始状态为“切断”状态。以编程该二元件的其一至一较高临界电压(偏向较正的电压方向)来达到配置该对P型半导体非易失性存储器元件510和520的目的，也就是以注入电子至其电荷储存材质，而使得切断该些P型非易失性存储器元件时需要施加比该些元件的源极电极更正的控制栅极电压。例如，p/n接面能带间(Band-To-Band,BTB)热电子(hot electron)注入可应用于注入电子至一P型半导体非易失性存储器元件的电荷储存材质。只能以一相对较正的控制栅极电压来切断该些被编程P型非易失性存储器元件(临界电压偏移至较正的电压)。因此，图5A的配置过程中，施加相同的正电压偏压于该对互补式P型非易失性存储器元件的控制栅极530、源极电极501和502以及N井电极535，该对互补式P型非易失性存储器元件的其一(即被编程元件(被注入电子至该电荷储存材质))就一直在“导通”状态。
图5B和图5C分别显示利用该对P型半导体非易失性存储器元件510和520的该CEEPROM500被配置成位“0”和位“1”时，该CEEPROM500单元各电极的电压偏压示意图。为了配置成位“0”，该元件510的输入节点501是根据一控制信号CS3通过一切换器SW3连接至该N井电极535，而该元件520的输入节点502是根据一控制信号CS4通过一切换器SW4连接至该接地电压VSS。该元件510的输出节点550和输入节点501之间是电性短路。该二元件510和520的控制栅极530为浮接。施加一个大于(VWH+Vthn)的高电压VGPH至该N型MOSFET540的栅电极542，以使该N型井的电位等于该二元件510和520的P型漏极电极，其中VWH是为了进行能带间(band-to-band，BTB)穿隧而施加的电压偏压振幅，而Vthn是该N型存取MOSFET540的临界电压。当施加一个具振幅VWH的电压脉冲至该N井电极535且历经约数微秒时，在该元件520中的源极/井的p/n接面为反偏压(reverse-bias)，以产生BTB穿隧来促进该些热电子注入至该元件520的储存材质中。因此，该元件520的临界电压偏移到较正的电压方向，故需要施加较正的控制栅极电压来切断该元件520。在进行该编程程序期间可同时将另一CEEPROM单元配置成位“1”，该另一CEEPROM单元的节点502连接至N井电极535，而另一节点501则接地，如图5C所示。
在配置存储位后的正常读取模式中，如图5D所示，为符合数字电路的应用，该元件510的输入节点501是根据该控制信号CS3通过该切换器SW3连接至该正电压供应VDD，而该元件520的输入节点502是根据该控制信号CS4通过该切换器SW4连接至该接地电压VSS。将该N井电极535也被偏压至VDD。施加一恒定电压偏压VCG(其中，(VDD+Vthe)<VCG<(VDD+Vthp－VSS))于该控制栅极530，使得偏压VCG可以导通该具临界电压Vthp的被编程P型非易失性存储器元件，而切断该具临界电压Vthe的未编程(un-programmed)(被擦写)P型非易失性存储器元件。请注意，对P型MOSFET而言，该临界电压Vthe通常是一负值。为方便起见，若符合以下条件，VCG可以是正电压VDD：如果施加的栅电压偏压为VDD的情况下，该些具临界电压偏移的被编程P型半导体非易失性元件可被完全地“导通”以传递该接地电压VSS，亦即Vthp>VSS，其中Vthp是该些被编程P型非易失性存储器元件的临界电压。于配置存储位后，在该节点541的电位是代表位“1”的VDD、或代表位“0”的VSS。为存取该CEEPROM500的位信息，通过施加一个大于(VDD+Vthn)的电压偏压VGP至该存取晶体管540的栅电极542，以将VDD或VSS的电压信号传递至该CEEPROM500的输出节点550。在该输出节点550的电压信号可被直接施加于该些数字电路的逻辑栅。
在待用读取模式下，该存取晶体管540为“切断”状态，经由一对分别是“导通”和“切断”(或是“切断”和“导通”)状态的互补式非易失性存储器元件，自VDD流到VSS的总稳定电流是单一非易失性存储器元件的“切断”漏电流。通常一P型非易失性存储器元件的漏电流量和用在数字电路的典型互补式MOSFET装置的漏电流量一样，每一元件的漏电流量可低至皮安培(pA)这一量级。因此，该CEEPROM500的待用电流消耗可与大多应用于数字电路的静态随机存取存储器的待用电流消耗相匹配。
为了擦写该CEEPROM500的数字配置(存储位)，傅勒-诺德翰穿隧方法可应用于该二P型半导体非易失性存储器元件510和520，以移除(remove)储存材质中的电子。在将该二P型半导体非易失性存储器元件510和520擦写至较低临界电压状态后(此时CEEPROM500需要施加比源极电压更负的栅电压来被导通)，该CEEPROM500已准备好作新的配置(存储位)。该CEEPROM500为一多次可配置非易失性存储器。
请注意，除了上述实施例中的描述之外，本领域普通技术人员可理解，非易失性存储器元件的类型及存取晶体管的类型可以有许多不同变化与差异，例如不同非易失性物质可构成不同类型的非易失性存储器元件，因此，本发明CEEPROM还可以利用不同类型的非易失性存储器元件及不同类型的存取晶体管来实施。
上述仅为本发明的较佳实施例而已，而并非用以限定本发明的申请专利范围；凡其他未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求书内。

Claims (25)

1.一种非易失性存储器单元，其特征在于，所述非易失性存储器单元包含：
一存取晶体管；以及
一第一非易失性存储器晶体管和一第二非易失性存储器晶体管，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极相连接，而所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的漏极电极耦接至所述存取晶体管的源极电极；
其中，于一读取模式中，所述第一非易失性存储器晶体管的源极电极耦接至一操作电压端，而所述第二非易失性存储器晶体管的源极电极耦接至一接地端；以及
其中，在配置后的所述读取模式中，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管分别被导通和被切断，而所述存取晶体管的漏极电极产生一输出信号，所述输出信号对应于连接至导通非易失性存储器晶体管的所述操作电压端及所述接地端的其一所承载的电压。
2.根据权利要求1所述的非易失性存储器单元，其特征在于，所述非易失性存储器单元运作时无需任何感测放大器。
3.根据权利要求1所述的非易失性存储器单元，其特征在于，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型，更包含：
一第一切换器，耦接至所述第一非易失性存储器晶体管的源极电极，用以根据一第一控制信号，浮接所述第一非易失性存储器晶体管的源极电极，或者将所述第一非易失性存储器晶体管的源极电极耦接至所述接地端以及所述操作电压端的其一；以及
一第二切换器，耦接至所述第二非易失性存储器晶体管的源极电极，用以根据一第二控制信号，浮接所述第二非易失性存储器晶体管的源极电极，或者将所述第二非易失性存储器晶体管的源极电极耦接至所述接地端。
4.根据权利要求1所述的非易失性存储器单元，其特征在于，于配置后的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管分别处于具一第一临界电压Vthe的擦写状态和具一第二临界电压Vthp的编程状态，其中所述第一临界电压Vthe小于所述第二临界电压Vthp。
5.根据权利要求4所述的非易失性存储器单元，其特征在于，当所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型时，在配置后的读取模式中，处于所述擦写状态的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管之一被导通，而处于所述编程状态的另一非易失性存储器晶体管被切断。
6.根据权利要求4所述的非易失性存储器单元，其特征在于，当所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型时，在配置后的读取模式中，处于所述擦写状态的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管之一被切断，而处于所述编程状态的另一非易失性存储器晶体管被导通。
7.根据权利要求1所述的非易失性存储器单元，其特征在于，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型，且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管嵌入于一N型井中，所述N型井具有一井电极。
8.根据权利要求7所述的非易失性存储器单元，其特征在于，所述非易失性存储器单元更包含：
一第三切换器，耦接至所述第一非易失性存储器晶体管的源极电极，用以根据一第三控制信号，将所述第一非易失性存储器晶体管的源极电极耦接至所述接地端、所述操作电压端和所述井电极的其一；以及
一第四切换器，耦接至所述第二非易失性存储器晶体管的源极电极，用以根据一第四控制信号，将所述第二非易失性存储器晶体管的源极电极耦接至所述接地端和所述井电极的其一。
9.根据权利要求1所述的非易失性存储器单元，其特征在于，所述非易失性存储器单元为多次可配置非易失性存储器单元。
10.一种配置一存储位至一非易失性存储器单元的方法，其特征在于，所述非易失性存储器单元包含一存取晶体管、一第一非易失性存储器晶体管和一第二非易失性存储器晶体管，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的两个漏极电极耦接至所述存取晶体管的源极电极，所述方法包含：
首先，将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的临界电压改变至具一第一临界电压Vthe的擦写状态；
接着，将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管切断；
接着，当所述存储位表示数据“0”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型时，或者当所述存储位表示数据“1”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型时，将在一读取模式中其源极电极会被接地的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一保持在所述第一临界电压Vthe，而将在所述读取模式中其源极电极会被耦接至一操作电压端的另一非易失性存储器晶体管编程至一第二临界电压Vthp；以及
接着，当所述存储位表示数据“1”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型时，或者当所述存储位表示数据“0”且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型时，将在所述读取模式中其源极电极会被耦接至所述操作电压端的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一保持在所述第一临界电压Vthe，而将在所述读取模式中其源极电极会被接地的另一非易失性存储器晶体管编程至所述第二临界电压Vthp；
其中所述第一临界电压Vthe小于所述第二临界电压Vthp。
11.根据权利要求10所述的方法，其特征在于，所述存取晶体管和所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型，其中在所述切断步骤之后及所述保持和编程步骤前，更包含：
分别施加一高电压VGPH和一高电压VDH至所述存取晶体管的栅极和漏极；
其中VGPH>(VDH+Vthn)，以及Vthn是所述存取晶体管的临界电压。
12.根据权利要求11所述的方法，其特征在于，当所述存储位表示数据“0”时，所述保持和编程步骤包含：
通过浮接其一非易失性存储器晶体管的源极电极，来保持所述其一非易失性存储器晶体管的所述第一临界电压Vthe，其中所述其一非易失性存储器晶体管的源极电极在所述读取模式中会被接地；
将一接地端耦接至所述另一非易失性存储器晶体管的源极电极；以及
施加一高电压脉冲至所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极，使得将所述另一非易失性存储器晶体管编程至具所述第二临界电压Vthp的编程状态。
13.根据权利要求11所述的方法，其特征在于，当所述存储位表示数据“1”时，所述保持和编程步骤包含：
通过浮接其一非易失性存储器晶体管的源极电极，来保持所述其一非易失性存储器晶体管的所述第一临界电压Vthe，其中所述其一非易失性存储器晶体管的源极电极在所述读取模式中会被连接至所述操作电压端；
将一接地端耦接至所述另一非易失性存储器晶体管的源极电极；以及
施加一高电压脉冲至所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极，使得所述另一非易失性存储器晶体管编程至具所述第二临界电压Vthp的编程状态。
14.根据权利要求10所述的方法，其特征在于，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型，以及所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管嵌入于一个具有一井电极的N型井中。
15.根据权利要求14所述的方法，其特征在于，所述切断步骤包含：
利用施加一正电压偏压于所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极和源极电极以及所述井电极，以切断所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管。
16.根据权利要求14所述的方法，其特征在于，当所述存储位表示数据“0”时，所述保持和编程步骤包含：
浮接所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极；
通过将所述存取晶体管的漏极电极耦接至所述井电极和其一非易失性存储器晶体管的源极电极，以保持所述其一非易失性存储器晶体管在所述第一临界电压Vthe，其中，所述其一非易失性存储器晶体管的源极电极在所述读取模式中会被连接至所述操作电压端；
将一接地端耦接至所述另一非易失性存储器晶体管的源极电极，其中，所述另一非易失性存储器晶体管在所述读取模式中会被接地；以及
分别施加一高电压VGPH和一高电压VWH至所述存取晶体管的栅和所述井电极，藉此将所述另一非易失性存储器晶体管编程至具所述第二临界电压Vthp的编程状态；
其中VGPH>(VWH+Vthn)；以及
其中Vthn是所述存取晶体管的临界电压，且所述存取晶体管为N型。
17.根据权利要求14所述的方法，其特征在于，当所述存储位表示数据“1”时，所述保持和编程步骤包含：
浮接所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极；
通过将所述存取晶体管的漏极电极耦接至所述井电极和其一非易失性存储器晶体管的源极电极，以保持所述其一非易失性存储器晶体管的所述第一临界电压Vthe，其中，所述其一非易失性存储器晶体管在所述读取模式中会被接地；
将一接地端耦接至所述另一非易失性存储器晶体管的源极电极，其中，所述另一非易失性存储器晶体管在所述读取模式中会被连接至所述操作电压端；以及
分别施加一高电压VGPH和一高电压VWH至所述存取晶体管的栅和所述井电极，藉此将所述另一非易失性存储器晶体管编程至具所述第二临界电压Vthp的编程状态；
其中VGPH>(VWH+Vthn)；以及
其中Vthn是所述存取晶体管的临界电压，且所述存取晶体管为N型。
18.根据权利要求10所述的方法，其特征在于，所述改变步骤包含：
利用傅勒诺德翰穿隧效应，将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的临界电压改变至具所述第一临界电压Vthe的所述擦写状态。
19.一种读取一非易失性存储器单元中的存储位的方法，其特征在于，所述非易失性存储器单元已被配置且包含一存取晶体管、一第一非易失性存储器晶体管和一第二非易失性存储器晶体管，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的两个漏极电极耦接至所述存取晶体管的源极电极，所述方法包含：
分别将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的源极电极耦接至一操作电压端和一接地端；
施加一第一电压VCG至所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的控制栅极，以将所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一导通，以传递所述操作电压端和所述接地端的其一所承载的电压；
施加一第二电压VGP至所述存取晶体管的栅极，以导通所述存取晶体管；以及
通过所述存取晶体管的漏极电极，输出所述存储位，其中所述存储位对应至耦接至所述导通非易失性存储器晶体管的所述操作电压端和所述接地端的其一所承载的电压。
20.根据权利要求19所述的方法，其特征在于，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管于配置后分别处于具一第一临界电压Vthe的擦写状态和具一第二临界电压Vthp的编程状态，以及其中所述第一临界电压Vthe小于所述第二临界电压Vthp。
21.根据权利要求20所述的方法，其特征在于，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为N型，其中在施加所述第一电压VCG的步骤后，处于具所述第一临界电压Vthe的所述擦写状态的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一被导通，以传递所述操作电压端和所述接地端的其一所承载的电压，而处于具所述第二临界电压Vthp的所述编程状态的另一非易失性存储器晶体管被切断，其中(VDD+Vthe)<VCG<(VSS+Vthp)，以及其中VDD代表所述操作电压端所承载的电压，而VSS代表所述接地端所承载的电压。
22.根据权利要求20所述的方法，其特征在于，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型，其中在施加所述第一电压VCG的步骤后，具所述第一临界电压Vthe的所述擦写状态的所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管的其一被切断，而具所述第二临界电压Vthp的所述编程状态的另一非易失性存储器晶体管被导通，以传递所述操作电压端和所述接地端的其一所承载的所述电压，其中(VDD+Vthe)<VCG<(VSS+Vthp－VSS)，以及其中VDD代表所述操作电压端所承载的电压，而VSS代表所述接地端所承载的电压。
23.根据权利要求19所述的方法，其特征在于，所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管为P型，且所述第一非易失性存储器晶体管和所述第二非易失性存储器晶体管嵌入于一个具有一井电极的N型井中。
24.根据权利要求23所述的方法，其特征在于，所述方法更包含：
耦接所述井电极至所述操作电压端。
25.根据权利要求19所述的方法，其特征在于，所述存取晶体管为N型，且VGP>(VDD+Vthn)，以及其中VDD代表所述操作电压端所承载的电压，而Vthn代表所述存取晶体管的临界电压。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109542839A (zh) * 2019-01-18 2019-03-29 清华大学 融合非易失多值存储与逻辑运算功能的动态可控器件单元
CN109841238A (zh) * 2017-11-27 2019-06-04 闪矽公司 感测放大器电路
CN113342309A (zh) * 2020-02-18 2021-09-03 闪矽公司 可规划的非易失性算术存储器运算子

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478297B2 (en) * 2014-01-31 2016-10-25 Taiwan Semiconductor Manufacturing Company Limited Multiple-time programmable memory
US9502113B2 (en) 2015-01-14 2016-11-22 Flashsilicon Incorporated Configurable non-volatile content addressable memory
US10522225B1 (en) * 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US9754668B1 (en) 2016-03-03 2017-09-05 Flashsilicon Incorporation Digital perceptron
US10482929B2 (en) * 2017-07-13 2019-11-19 Qualcomm Incorporated Non-volative (NV) memory (NVM) matrix circuits employing NVM matrix circuits for performing matrix computations
US10693056B2 (en) 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10424357B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction (MTJ) memory device having a composite free magnetic layer
US10403343B2 (en) 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10497415B2 (en) * 2018-01-08 2019-12-03 Spin Memory, Inc. Dual gate memory devices
US10192789B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10770510B2 (en) 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory
US11354098B2 (en) * 2019-07-19 2022-06-07 Synerger Inc. Configurable non-volatile arithmetic memory operators

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1764982A (zh) * 2003-03-18 2006-04-26 株式会社东芝 相变存储器装置
US7263001B2 (en) * 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
CN101091222A (zh) * 2004-10-26 2007-12-19 斯班逊有限公司 非易失性存储装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488579A (en) * 1994-04-29 1996-01-30 Motorola Inc. Three-dimensionally integrated nonvolatile SRAM cell and process
US7164608B2 (en) * 2004-07-28 2007-01-16 Aplus Flash Technology, Inc. NVRAM memory cell architecture that integrates conventional SRAM and flash cells
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8279681B2 (en) * 2010-06-24 2012-10-02 Semiconductor Components Industries, Llc Method of using a nonvolatile memory cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1764982A (zh) * 2003-03-18 2006-04-26 株式会社东芝 相变存储器装置
CN101091222A (zh) * 2004-10-26 2007-12-19 斯班逊有限公司 非易失性存储装置
US7263001B2 (en) * 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841238A (zh) * 2017-11-27 2019-06-04 闪矽公司 感测放大器电路
CN109841238B (zh) * 2017-11-27 2023-03-14 芯立嘉集成电路(杭州)有限公司 感测放大器电路
CN109542839A (zh) * 2019-01-18 2019-03-29 清华大学 融合非易失多值存储与逻辑运算功能的动态可控器件单元
CN113342309A (zh) * 2020-02-18 2021-09-03 闪矽公司 可规划的非易失性算术存储器运算子
CN113342309B (zh) * 2020-02-18 2023-09-15 芯立嘉集成电路(杭州)有限公司 可规划的非易失性算术存储器运算子

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