JP2007026475A - プログラマブル集積回路 - Google Patents

Abstract

【課題】ＳＲＡＭの高速性とＥＥＰＲＯＭの不揮発性との両立を簡単な構成により実現すること。
【解決手段】第１の増幅回路部１００は、第１の負荷回路１２２と第１の不揮発性記憶手段１０２と第１のスイッチ手段１２６とを有するとともにこれらを第１の電源と第２の電源との間に直列に接続している。第２の増幅回路部１１０も同様に、第２の負荷回路１２４と第２の不揮発性記憶手段１０４と第２のスイッチ手段１２８とを有しこれらを第１の電源と第２の電源との間に直列に接続している。これら第１の増幅回路部１００と第２の増幅回路部１１０とでフリップフロップを構成している。このような構成とすることによって、相互的に反転した電位情報を保持するＳＲＡＭのような揮発性記憶動作と、２つの不揮発性記憶手段による不揮発性記憶動作とを両立することができる。
【選択図】図１

Description

この発明は、不揮発性記憶回路と揮発性記憶回路との特徴を備えたプログラマブル集積回路に関する。

不揮発性記憶回路の特徴とは、電源を遮断してもデータを保持し、再び電源が投入されれば保持していたデータを読み取り電位情報として復元する点である。不揮発性記憶回路を構成する不揮発性記憶素子は、紫外線などで注入された電子を放出するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）や、完全に１度かぎりのデータ書き込みであるＲＯＭや、製造時に回路にデータが書き込まれているマスクＲＯＭなどがある。近年、電気的にデータの書き換えが可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が広く利用されている。

ＥＥＰＲＯＭは、制御用ゲート電極と分極しやすい誘電体を用いた浮遊電極とを有している。その浮遊電極に電子（またはホール）を注入して、実効的にスレッショルド電圧を変化させることでデータの書き込みを判断する。ＥＥＰＲＯＭは、データの書き込みの有無に応じて、デプレション特性とエンハンスメント特性とを示す。この素子としての特性の変化を実効的なスレッショルド電圧の変化という。
スレッショルド電圧とは、いわゆるしきい値のことである。ソース電極とドレイン電極との間で電流が流れ始めるか、または流れが止まるかするときにゲート電極に印加している電圧値のことである。
エンハンスメント特性とは、ゲート電極とソース電極とに印加する電圧の差がゼロのときに反転層が形成されず、電流が流れない素子特性をいう。一方、デプレション特性とは、ゲート電極とソース電極とに印加する電圧の差がゼロですでにチャネルが形成され、ソース電極とドレイン電極との間で電流が流れる素子特性をいう。

浮遊電極を分極させる方法はいくつか提案されているが、広く用いられている方法は、Ｆ−Ｎ（Fｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを利用するものである。
簡単に説明すると、ＥＥＰＲＯＭの制御用ゲート電極とドレイン電極とに、十数Ｖの電位を特定の時間印加して、浮遊電極下に設けた薄い酸化膜を通してＦ−Ｎトンネル電流を流すのである。これにより、浮遊電極に電子を注入したり電子を放出したりすることができ、ＥＥＰＲＯＭの実効的なスレッショルド電圧を変化させることができる。
このように、データの読み取りは、ＥＥＰＲＯＭのソース電極とドレイン電極とのコンダクタンスの変化を利用した電流電圧変換が行われるのが一般的である。

ＥＥＰＲＯＭの使用例としては、ＲＯＭのデータが電気的に書き換え可能なものであるから、さまざまな用途に利用されている。例えば、システムの電源投入時やシステムの待機状態からの起動時において、所望のデータの読み出しなどに用いられることが多い。所望のデータとは、システムの電源投入条件を含むデータや、システム稼動中に変化するパラメータを含むデータなどであって、常に同一のデータではないものである。

ＥＥＰＲＯＭは、浮遊電極を覆うように制御用ゲート電極が設けられた構造が一般的であって、ＥＥＰＲＯＭの浮遊電極に電子を注入する場合には、ドレイン電極を接地レベルとし、制御用ゲート電極に十数Ｖを数ミリ秒印加することにより行われる。また、浮遊電極から電子を放出する場合には、制御用ゲート電極を接地レベルとし、ドレイン電極に十数Ｖを数ミリ秒印加することにより行われる。

ＥＥＰＲＯＭは、実効的なスレッショルド電圧を変化させる記憶素子であるため、データの取り扱いには、電流電圧変換が行われるのが一般的である。電流電圧変換を行うにはいくつかの要素が必要であって、ＥＥＰＲＯＭの書き込み動作や消去動作に必要な十数Vという比較的高い電圧を切り替える電圧切り替え制御回路や電流電圧変換回路が必要である。
ＥＥＰＲＯＭは、自体の集積度の向上のほか、これらの要素の縮小化も求められており、その動作速度の向上も求められている。

電圧切り替え制御回路は、ＥＥＰＲＯＭの制御用ゲート電極とドレイン電極とに、書き込み動作時と消去動作時とで十数Ｖの異なる電圧を供給しなくてはならない。さらに、ＥＥＰＲＯＭへの書き込み動作時または消去動作時以外では、ロジックレベルとしての５Ｖ程度またはそれ以下の電圧と接地レベルの電圧とを供給しなければならない。このため、電圧切り替え制御回路自体の使い方も複雑化している。

ところで、記憶回路には揮発性記憶回路もある。揮発性記憶回路の特徴とは、電源を遮断すると保持しているデータが消えてしまう点である。揮発性記憶回路を構成する揮発性記憶素子は、代表的なものとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。
ＳＲＡＭは、いくつかのＭＩＳ型電界効果トランジスタなどのスイッチング素子でフリップフロップを構成して情報を記憶するものである。ＤＲＡＭのようにデータが記憶してある容量への定期的な電荷再注入（リフレッシュ動作）が必要ではないことから、高速動作を必要とする用途などに用いられている。

近年、ＥＥＰＲＯＭやそれに必要な他の回路の小型化や高速化の要求がある。こうした要求から、ＳＲＡＭの高速性とＥＥＰＲＯＭの不揮発性という双方の特徴を併せ持った記憶回路が提案されている。
そのような記憶回路は多くの提案をみるものであるが、ＳＲＡＭとＥＥＰＲＯＭとを組み合わせて回路を構成し、データの退避時には、ＳＲＡＭのフリップフロップの安定したループ回路から得られる電位情報に基づいて、ＥＥＰＲＯＭへの書き込みに必要な所定の電圧をドレイン電極と制御用ゲートとに印加する手段を備えている記憶回路が知られている（例えば、特許文献１、特許文献２参照。）。

このようなＳＲＡＭとＥＥＰＲＯＭとを組み合わせた記憶回路は、電源を遮断しないかぎりＳＲＡＭとして動作しており、電源投入やシステムの待機状態からの起動には、ＥＥＰＲＯＭからデータの復元を行っている。
データの復元は、ＥＥＰＲＯＭの実効的なスレッショルド電圧変化により、ＳＲＡＭ内のＭＩＳ型電界効果トランジスタのトランスコンダクタンスを制御して、電源供給の過渡状態におけるフリップフロップのバランスを崩して電位差を生じさせたのち、電源電圧到達時には、フリップフロップの増幅機能によりロジックレベルのデータとしてＳＲＡＭ内に保持する動作を行っている。

特許文献１に示した従来技術を図を用いて説明する。図６は、特許文献１に示す従来技術のプログラマブル集積回路の概略構成を示した回路図である。
４００はＳＲＡＭ部、４１０は不揮発性記憶回路部である。４０２は第１のトランジスタ、４０４は第２のトランジスタであり、不揮発性記憶回路部４１０を構成している。４０６は第３のトランジスタ、４０８は第４のトランジスタである。４３２は第５のトンランジスタ、４３４は第６のトンランジスタであり、ＳＲＡＭ部４００を構成している。４３６は第１のトランスファーゲート、４３８は第２のトランスファーゲートである。４４
０は第１の信号線、４５０は第２の信号線、６０は選択線、９２は第１のデータ線、９４は第２のデータ線である。ｎ４０は第１接続点、ｎ４１は第２接続点である。

ＳＲＡＭ部４００と不揮発性記憶回路部４１０とは、選択用の第３のトランジスタ４０６と第４のトランジスタ４０８とによって接続と非接続とが制御されている。第１のデータ線９２と第１接続点ｎ４０との間には第１のトランスファーゲート４３６が設けてあり、第２のデータ線９４と第２接続点ｎ４１との間には第２のトランスファーゲート４３８が設けてある。
これらのトランスファーゲートを介して、ＳＲＡＭ部４００と不揮発性記憶回路部４１０とに記憶している電位情報を入出力している。
電位情報とは、例えば、ロジックレベルのハイレベル（５Ｖ）やローレベル（０Ｖや接地レベル）の２値の情報をいう。

第１の信号線４４０は、第１のトランジスタ４０２と第２のトランジスタ４０４とのゲート電極に接続され、第２の信号線４５０は、不揮発性記憶回路部４１０とＳＲＡＭ部４００とを電気的に接続する第３のトランジスタ４０６と第４のトランジスタ４０８とのゲート電極に接続されている。選択線６０は、第１のトランスファーゲート４３６と第２のトランスファーゲート４３８のゲート電極に接続されている。
第１のトランジスタ４０２と第２のトランジスタ４０４とのソース電極は、Ｖｃｃ電源に接続され、第５のトンランジスタ４３２と第６のトランジスタ４３４とのソース電極は、接地レベルであるＧｎｄに接続している。

次に、ＳＲＡＭ動作について説明する。第１の信号線４４０および第２の信号線４５０をローレベルに固定する。このとき、ＳＲＡＭ部４００内の電位情報は、第１接続点ｎ４０または第２接続点ｎ４１のいずれか一方がハイレベル（ここではＶｃｃ電源の電位）となっており、他方がローレベルとなる。

ＳＲＡＭ部４００への電位情報の入出力は、選択線６０をハイレベルにすることで、第１のトランスファーゲート４３６および第２のトランスファーゲート４３８を介して、第１のデータ線９２および第２のデータ線９４からＳＲＡＭ部４００に書き込んだり、それに対して、ＳＲＡＭ部４００から読み出しだしたりする。入力動作のときは、第１のデータ線９２と第２のデータ線９４とは、ロジック的に反転関係にある電位情報を供給する。

次に、不揮発性記憶回路部４１０への書き込み動作について説明する。まず、不揮発性記憶素子である第１のトランジスタ４０２および第２のトランジスタ４０４に既に書き込まれている情報（旧情報という）を消去する必要がある。これには、第２の信号線４５０をローレベルにして、第３のトランジスタ４０６および第４のトランジスタ４０８を用いて不揮発性記憶回路部４１０とＳＲＡＭ部４００とを電気的に切断してから、第１の信号線４４０に負極性の低い電圧を印加して不揮発性記憶回路部４１０を書き込み状態にする。ここでいう書き込み状態とは、浮遊電極から電子を放出した状態のことであって、第１のトランジスタ４０２と第２のトランジスタ４０４との浮遊電極からＶｃｃ電源へ注入されていた電子を放出させるのである。

旧情報の消去を行ったのち、ＳＲＡＭ部４００に既に新しい電位情報が記憶されているとすれば、選択線６０をローレベルにして、第１のトランスファーゲート４３６および第２のトランスファーゲート４３８を用いてＳＲＡＭ部４００と第１のデータ線９２および第２のデータ線９４を電気的に切断したのち、第２の信号線４５０をハイレベルにして、第３のトランジスタ４０６および第４のトランジスタ４０８を用いてＳＲＡＭ部４００と不揮発性記憶回路部４１０とを電気的に接続して、第１の信号線４４０に正極性の高い電圧を印加する。
このとき、第２接続点ｎ４１がローレベルの電位情報であったら、第５のトランジスタ４３２は非導通状態であり、第１のトランジスタ４０２と第３のトランジスタ４０６とにも電流が流れないので、不揮発性記憶素子である第１のトランジスタ４０２の実効的なスレッショルド電圧は変化せずデプレション特性を示したままの書き込み状態となる。

それに対して、第１の接続点ｎ４０は、ハイレベルの電位情報であるから、第６のトランジスタ４３４は導通状態であり、第２のトランジスタ４０４と第４のトランジスタ４０８とにも電流が流れるので、不揮発性記憶素子である第２のトランジスタ４０４の浮遊電極に電子が注入されて、実効的なスレッショルド電圧が変化して、エンハンスメント特性を示す消去状態となる。

説明した一連の動作ののち、第１の信号線４４０と第２の信号線４５０と選択線６０とをローレベルとして、不揮発性記憶回路部４１０への書き込み動作が完了する。特許文献１に示した従来技術によれば、システムの起動時において不揮発性記憶回路部４１０に待避させておいた情報をＳＲＡＭへ書き込む初期動作に使用できるとしている。

次に、不揮発性記憶回路部４１０に書き込んだ情報をＳＲＡＭ部４００へ読み出す動作について説明する。これは、上述のシステムの起動時における情報の読み出し動作に相当する。
不揮発性記憶回路部４１０に情報が書き込まれていると、第１のトランジスタ４０２および第２のトランジスタ４０４のいずれか一方が高いエンハンスメント特性を示し、もう一方がデプレション特性を示しているため、システムの起動時などで、Ｖｃｃ電源を投入する過渡状態において、第１のトランジスタ４０２と第２のトランジスタ４０４とには、電流値に差が生じる。これを利用して情報を読み出すのである。

読み出しにはまず、第１の信号線４４０と第２の信号線４５０とをローレベルとして、選択線６０をハイレベルとする。これにより第１のトランスファーゲート４３６と第２のトランスファーゲート４３８とが導通状態になる。
この状態で、第１のデータ線９２と第２のデータ線９４とをローレベルにして、第１接続点ｎ４０と第２接続点ｎ４１とをローレベルにする。次に、第１の信号線４４０はローレベルのままとし、第２の信号線４５０をハイレベルとして、選択用の第３のトランジスタ４０６と第４のトランジスタ４０８とを導通状態にする。

このとき、第１のトランジスタ４０２および第２のトランジスタ４０４のいずれか一方はエンハンスメントを示しているから、非導通状態となり電流が流れないが、もう一方はデプレション特性を示すため電流が流れて、第１接続点ｎ４０と第２接続点ｎ４１に電流電圧変換された電位差が生じる。
ＳＲＡＭ部のフリップフロップ機能によりこの電位差が増幅されるとともに第１のデータ線９２および第２のデータ線９４にはその電位差が出力されるのである。

次に、特許文献２に示した従来技術を図を用いて説明する。図７は、特許文献２に示す従来技術のプログラマブル集積回路の概略構成を示した回路図である。
５００はＳＲＡＭ部である。５３１はプルアップの負荷素子としてデプレション型の第１のトランジスタ、５３２も同じくデプレション型の第２のトランジスタである。５３３は第３のトランジスタ、５３４は第４のトランジスタであり、フリップフロップを構成している。５０２は不揮発性記憶素子である第５のトランジスタである。
６０は選択線、９２は第１のデータ線、９４は第２のデータ線９２である。５３６は第１のトランスファーゲート、５３８は第２のトランスファーゲートである。ｎ５０は第１接続、ｎ５１は第２接続点である。

ＳＲＡＭ部５００への選択と非選択とは、第１のトランスファーゲート５３６と第２のトランスファーゲート５３８とを用いて行い、第１のデータ線９２および第２のデータ線９４へ電位情報の入出力が行われる。

第１のトランジスタ５３１と第２のトランジスタ５３２とのソース電極は、正極性のＶｃｃ電源が接続され、フリップフロップを構成する第３のトランジスタ５３３および第４のトランジスタ５３４のソース電極は、接地レベルであるＧｎｄに接続している。
第１のトランスファーゲート５３６および第２のトランスファーゲート５３８のゲート電極は、選択線６０に接続されている。
不揮発性記憶素子である第５のトランジスタ５０２のゲート電極は、第１接続点ｎ５０と第４のトランジスタ５３４のゲート電極とに接続され、第５のトランジスタ５０２のドレイン電極は、第２接続点ｎ５１と第３のトランジスタ５３３のゲート電極とに接続されている。第５のトランジスタ５０２のソース電極は、不揮発性素子として動作させるための電圧を印加する端子となっている。

まず、ＳＲＡＭ動作について説明する。ＳＲＡＭ部５００は、一般的なＳＲＡＭの構成である。第１のデータ線９２と電位情報が反転レベルである第２のデータ線９４との両方の電位情報を、ＳＲＡＭ部５００へ第１のトランスファーゲート５３６および第２のトランスファーゲート５３８を介して入力が行われる。入力には、選択線６０をハイレベルにして、第１のトランスファーゲート５３６および第２のトランスファーゲート５３８を導通状態にする。このときＶｃｃ電源は、例えば５Ｖ程度なので、第５のトランジスタ５０２の導通と非導通状態とには無関係に、第１接続点ｎ５０と第２接続点ｎ５１との電位関係は、第１のデータ線９２および第２のデータ線９４の電位情報によって決定される。

次に、不揮発性記憶素子である第５のトランジスタ５０２への書き込みと消去について説明する。ＳＲＡＭ部５００には、すでに説明した方法により所定の電位情報が入力されている状態とする。まず、選択線６０をローレベルにして、第１のデータ線９２および第２のデータ線９４を電気的に切断する。次に、第５のトランジスタ５０２のソース電極を開放して、Ｖｃｃ電源をＳＲＡＭ部５００を駆動する電圧レベルの５Ｖ程度から１５Ｖ程度に変化させることにより、ＳＲＡＭ部５００内の第１接続点ｎ５０または第２接続点ｎ５１のいずれか一方が１５Ｖ程度にレベルシフトし、もう一方は接地レベルのまま保持される。
このとき、第５のトランジスタ５０２のドレイン電極に１５Ｖ程度、ゲート電極に接地レベルが印加されると、浮遊電極に注入されていた電子があれば、放出動作を行い、実効的にスレッショルド電圧が低い不揮発性記憶素子の書き込み状態となり、第５のトランジスタ５０２のドレイン電極に接地レベル、ゲート電極に１５Ｖ程度が印加されれば、浮遊電極に電子が注入されて、実効的にスレッショルド電圧が高い不揮発性記憶素子の消去状態となる。

次に、読み出し動作について説明する。不揮発性記憶素子である第５のトランジスタ５０２からの読み出しは、システムの起動の際にのみ有効になる。Ｖｃｃ電源が切断されていないうちはＳＲＡＭ動作が継続されている。

まず、選択線６０をローレベルにして、第１のデータ線９２および第２のデータ線９４を電気的に切断する。次に、Ｖｃｃ電源と第５のトランジスタ５０２のソース電極とを接地レベルから５Ｖ程度まで上昇させる。このとき、第５のトランジスタ５０２が書き込み状態であれば、実効的なスレッショルド電圧が低く、デプレション特性を示すので、第５のトランジスタ５０２に電流が流れて、第１のトランジスタ５３１と第２のトランジスタ５３２とのそれぞれのトランスコンダクタンスに差が生じて、フリップフロップの増幅作用から、第２接続点ｎ５１は５Ｖ程度へ誘導される。

第５のトランジスタ５０２が消去状態であれば、実効的なスレッショルド電圧が高く、エンハンスメント特性を示すので、第１のトランジスタ５３１と第２のトランジスタ５３２とのそれぞれのトランスコンダクタンスには差が生じない。そこで、第２のトランジスタ５３２より第１のトランジスタ５３１のトランスコンダクタンスを大きく設定しておけば、電源投入の過渡状態で、第１のトランジスタ５３１と第２のトランジスタ５３２との電流値のバランスが崩れて、第１接続点ｎ５０がハイレベルへ誘導され、それに対して、第２接続点ｎ５１がローレベルに誘導される。これにより、フリップフロップの増幅作用から、第１接続点ｎ５０は５Ｖ程度へ誘導される。トランスコンダクタンスを満足させるには、第１のトランジスタ５３１と第２のトランジスタ５３２との寸法を適切に設定することで実現できるとしている。

特開平７−２２６０８８号公報（第５頁、第１図） 特開昭６０−７０５９４号公報（第６頁、第１図）

特許文献１に示した従来技術では、ロジックレベルの電圧源のほかに、第１の信号線４４０に負極性の低い電圧と正極性の高い電圧との２つの電圧源を用意する必要がある。そして、これらの電圧源を動作別に切り替える手段も必要である。
不揮発性記憶回路部４１０への情報の書き込みには、まず旧情報を消去する操作が必要である。
それぞれの動作には、第２の信号線４５０の信号によって、不揮発性記憶回路部４１０とＳＲＡＭ部４００とを電気的に接続と非接続とを切り替えなければならない。
このように、実使用においては、操作が煩雑になってしまうという問題があった。

特許文献２に示した従来技術では、不揮発性記憶素子である第５のトランジスタ５０２へデータを退避するときと第５のトランジスタ５０２からデータを読み出すときとで、第５のトランジスタ５０２のソース電極を、開放状態とロジックレベルでのハイレベル電位とに切り替える手段が必要である。
このように、実使用においては、構成が複雑になってしまうという問題があった。

本発明は、上述した問題点を解消し、簡便な制御性と小規模な回路で構成できるプログラマブル集積回路を提供することを目的とする。

本発明は上記の目的を達成するため、以下に記載するような技術構成を採用するものである。

不揮発性記憶回路と揮発性記憶回路との特徴を備えた記憶回路に電位情報を記憶するプログラマブル集積回路であって、
第１の増幅回路部と第２の増幅回路部とを有し、第１の増幅回路部と第２の増幅回路部とでフリップフロップを構成し、
第１の増幅回路部は、第１の負荷回路と第１の不揮発性記憶手段と第１のスイッチ手段とを有するとともにこれらを第１の電源と第２の電源との間に直列に接続し、
第２の増幅回路部は、第２の負荷回路と第２の不揮発性記憶手段と第２のスイッチ手段とを有するとともにこれらを第１の電源と第２の電源との間に直列に接続し、
第１の増幅回路部と第２の増幅回路部とは、相互的に反転した電位情報を保持することを特徴とする。

第１の不揮発性記憶手段は、一方の端子に第１のスイッチ手段を接続し、他方の端子に第１の負荷回路を接続し、
第２の不揮発性記憶手段は、一方の端子に第２のスイッチ手段を接続し、他方の端子に第２の負荷回路を接続していることを特徴とする。

第１の不揮発性記憶手段と第２の不揮発性記憶手段とは、それぞれ浮遊電極と制御用ゲート電極とを有する不揮発性記憶素子で構成することを特徴とする。

第１のスイッチ手段と第１の不揮発性記憶手段とは、同一導電型のＭＩＳ型電界効果トランジスタで構成し、
第２のスイッチ手段と第２の不揮発性記憶手段とは、同一導電型のＭＩＳ型電界効果トランジスタで構成することを特徴とする。

第１の負荷回路と第１の不揮発性記憶手段とは第１の接続点で接続し、第１の接続点に第１の入出力手段を接続し、
第２の負荷回路と第２の不揮発性記憶手段とは第２の接続点で接続し、第２の接続点に第２の入出力手段を接続し、
第１の増幅回路部と第２の増幅回路部とは、それぞれ第１の入出力手段と第２の入出力手段とを用いて電位情報の受け渡しを行うことを特徴とする。

第１の負荷回路の一方の端子を第１の電源に接続し、他方の端子を第１の不揮発性記憶手段の一方の端子に接続し、第１の不揮発性記憶手段の他方の端子を第１のスイッチ手段の一方の端子に接続し、第１のスイッチ手段の他方の端子を第２の電源に接続し、
第２の負荷回路の一方の端子を第１の電源に接続し、他方の端子を第２の不揮発性記憶手段の一方の端子に接続し、第２の不揮発性記憶手段の他方の端子を第２のスイッチ手段の一方の端子に接続し、第２のスイッチ手段の他方の端子を第２の電源に接続し、
第１の負荷回路と第１のスイッチ手段と第１の不揮発性記憶手段とは、それぞれ制御端子を備えてなり、これらの制御端子は共通に接続するとともに第２の接続点に接続し、
第２の負荷回路と第２のスイッチ手段と第２の不揮発性記憶手段とは、それぞれ制御端子を備えてなり、これらの制御端子は共通に接続するとともに第１の接続点に接続し、
第１の入出力手段と第２の入出力手段とは、それぞれ制御端子を備えてなり、これらの制御端子は選択線に接続し、
第１の入出力手段の他方の端子は、第１のデータ線に接続し、第２の入出力手段の他方の端子は、第２のデータ線に接続することを特徴とする。

本発明のプログラマブル集積回路は、簡単な構成で不揮発性記憶回路の特徴と揮発性記憶回路の特徴とを併せ持つことができる。
本発明のプログラマブル集積回路によれば、不揮発性記憶回路のデータ記憶操作である書き込みと消去との２つの操作において、揮発性記憶回路としての動作時のフリップフロップで保持される電位関係と、不揮発性記憶回路への書き込みと消去との２つの操作に必要なドレイン電極と制御用ゲート電極との電位関係とが同じであるため、高電位側電源をロジックレベルの電圧から所定の１０数Ｖまで昇圧するだけで、フリップフロップ機能により自己整合的にレベルシフトして、書き込みと消去との２つの操作を完了するための電圧条件が同時に満たされる。
また、データ復元機能に際しては、ロジックレベルの電源電圧を印加する以外に制御を必要としないという特徴をもつ。
簡素な構成であるにも関わらず、揮発性記憶回路としての機能と高速性とを維持するとともに、不揮発性記憶回路としての電源遮断やシステム待機状態などでのデータ記憶機能と電源投入やシステム起動状態でのデータ復元機能とを備えることができるのである。

本発明のプログラマブル集積回路は、第１の増幅回路部や第２の増幅回路部を構成するスイッチ手段と不揮発性記憶回路とが対称に構成され、かつフリップフロップ接続しているので、データの復元時には不揮発性記憶回路の僅かなスレッショルド電圧差で差動増幅することができる。このため、不揮発性記憶素子へのデータ記憶操作で、昇圧電圧値あるいは印加時間が不足して実効的なスレッショルド電圧差が所定の値にならなかった場合や、システム自体の低電源電圧化でのデータの復元時でさえ、誤動作を抑制することができる。

また、浮遊電極を有する不揮発性記憶素子の実効的なスレッショルド電圧差が、書き込み状態と消去状態とで１０数Ｖ程度あるデバイスを使用する場合において、不揮発性記憶回路に書き込まれた旧いデータによっては、ロジックレベルの電源電圧で揮発性記憶回路としての動作が困難になることが予想されようが、この場合、書き込み動作と消去動作とに要する昇圧電圧値を下げるか、昇圧電圧印加時間を短縮し、浮遊電極へ不十分な電子注入を行って、実効的なスレッショルド電圧を最適化することで揮発性記憶回路としての機能を実現することができる。不十分な電子注入はリテンション特性の低下をもたらすが、データの一時退避としての活用が主であれば十分である。

以下に図面を参照して、この発明にかかるプログラマブル集積回路の好適な実施の形態を説明する。

［全体構成の説明］
図１と図２とは、本発明のプログラマブル集積回路の全体構成を示す回路図である。１００は第１の増幅回路部、１１０は第２の増幅回路部、１２２は第１の負荷回路、１２４は第２の負荷回路、１０２は第１の不揮発性記憶手段、１０４は第２の不揮発性記憶手段、１２６は第１のスイッチ手段、１２８は第２のスイッチ手段、１３２は第１の入出力手段、１３４は第２の入出力手段、６０は選択線、９２は第１のデータ線、９４は第２のデータ線、ｎ１０は第１の接続点、ｎ１１は第２の接続点である。Ｖｃｃは第１の電源、Ｇｎｄは第２の電源である。電源電位のレベルとしては、Ｖｃｃは高電位レベルであって、Ｇｎｄは接地レベルである。

第１の増幅回路部１００と第２の増幅回路部１１０とは、ＶｃｃとＧｎｄとの間に接続している。第１の増幅回路部１００は、第１の負荷回路１２２と第１の不揮発性記憶手段１０２と第１のスイッチ手段１２６とを直列に接続している。構成を同じくして、第２の増幅回路部１１０は、第２の負荷回路１２４と第２の不揮発性記憶手段１０４と第２のスイッチ手段１２８とを直列に接続している。

本発明のプログラマブル集積回路は、不揮発性記憶手段を含む増幅回路部を２つ備え、これら増幅回路を揮発性記憶回路のフリップフロップのように接続する。このようにすることによって、簡単な構成で不揮発性記憶回路の特徴と揮発性記憶回路の特徴とを併せ持つ記憶回路を形成することができる。

図１は、本発明のプログラマブル集積回路の第１の実施例を示すものである。
第１の負荷回路１２２と第１の不揮発性記憶手段１０２と第１のスイッチ手段１２６と、第２の負荷回路１２４と第２の不揮発性記憶手段１０４と第２のスイッチ手段１２８とは、ＭＩＳ型電界効果トランジスタで構成しており、それぞれ制御端子を有している。
第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とは、制御用ゲート電極と浮遊電極との２つの電極を有し、Ｆ−Ｎトンネリングを利用して浮遊電極に電子の注
入と放出とを行う不揮発性記憶素子である。
したがって、第１の負荷回路１２２と第２の負荷回路１２４と第１のスイッチ手段１２６と第２のスイッチ手段１２８との制御端子はゲート電極のことをいい、第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４との制御端子は、制御用ゲート電極のことをいう。

第１の負荷回路１２２と第２の負荷回路１２４とは、ＰチャネルＭＯＳトランジスタであって、第１のスイッチ手段１２６と第２のスイッチ手段１２８とは、ＮチャネルＭＯＳトランジスタである。第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とは、ソース電極とドレイン電極とをＮ型とする。
すなわち、第１の不揮発性記憶手段１０２および第２の不揮発性記憶手段１０４と第１のスイッチ手段１２６および第２のスイッチ手段１２８とは、同一導電型である。

第１の増幅回路部１００と第２の増幅回路部１１０との構成を詳しく説明する。第１の負荷回路１２２のソース電極はＶｃｃに接続している。ドレイン電極は、第１の不揮発性記憶手段１０２のドレイン電極と接続するとともに第１の入出力手段１３２に接続している。この接続点は、第１の接続点ｎ１０である。第１の不揮発性記憶手段１０２のソース電極は、第１のスイッチ手段１２６のドレイン電極と接続し、第１のスイッチ手段１２６のソース電極は、Ｇｎｄと接続している。それぞれの制御端子である各ゲート電極は、共通に接続するとともに第２の接続点ｎ１１に接続している。
第２の負荷回路１２４のソース電極はＶｃｃに接続している。ドレイン電極は、第２の不揮発性記憶手段１０４のドレイン電極と接続するとともに第２の入出力手段１３４に接続している。この接続点は、第２の接続点ｎ１１である。第２の不揮発性記憶手段１０４のソース電極は、第２のスイッチ手段１２８のドレイン電極と接続し、第２のスイッチ手段１２８のソース電極は、Ｇｎｄと接続している。それぞれの制御端子である各ゲート電極は、共通に接続するとともに第１の接続点ｎ１０に接続している。
これら第１の増幅回路部１００と第２の増幅回路部１１０とでフリップフロップを構成している。

第１の入出力手段１３２は、第１の接続点ｎ１０と第１のデータ線９２とを電気的に接続と非接続とにするＮチャネルＭＯＳトランジスタで構成するスイッチング素子である。構成を同じくして、第２の入出力手段１３４は、第２の接続点ｎ１１と第２のデータ線９４とを電気的に接続と非接続とにするＮチャネルＭＯＳトランジスタで構成するスイッチング素子である。これらのスイッチング素子のゲート電極は、ともに選択線６０に接続しており、選択線６０の信号によって制御される。

第１の増幅回路部１００と第２の増幅回路部１１０とは、それぞれ負荷回路とスイッチ手段との間に直列に不揮発性記憶手段を設けており、この構成が本発明の特徴である。この不揮発性記憶手段のソース電極とドレイン電極との間を短絡すると一般に知られているＳＲＡＭ構成と同様な揮発性記憶回路になる。

［不揮発性記憶素子の説明：図３、図４、図５］
次に、本発明で用いる不揮発性記憶素子について説明する。図３は、不揮発性記憶素子の構造を模式的に示す断面図である。５０はＰ型のシリコン基板、３２はＮ型のソース電極、３４はＮ型のドレイン電極、８はトンネル酸化膜部、１２は浮遊電極、１０は制御用ゲート電極、４０は絶縁膜である。なお、不揮発性記憶装置はＦ−Ｎトンネリングを用いるＥＥＰＲＯＭを想定している。また、説明する上で特に必要ない構成は省略してある。

図３に示す不揮発性記憶素子は、制御用ゲート電極１０とトンネル酸化膜部８まで延びたドレイン電極３４との間に、高電圧を印加することでトンネル酸化膜部８を電子がトン
ネリングして情報の書き込みや消去を行うものである。
ドレイン電極３４に正極性の高電圧、制御用ゲート電極１０に接地レベル電圧を印加すると、浮遊電極１２内に注入されている電子がトンネル酸化膜部８を通ってドレイン電極３４へ流れる。この浮遊電極１２内に電子が注入されていない状態を書き込み状態という。この状態では、デプレション特性を示すＮチャネルＭＯＳトランジスタと同様の性質をもつ。
また、ドレイン電極３４が接地レベル電圧、制御用ゲート電極１０に負極性の高電圧を印加する場合においても、同様な現象を起こす。この場合のソース電極３２は、電気的に開放状態か、または接地レベル電圧とする。
このように、トンネル酸化膜部８の上下で、制御用ゲート電極１０よりドレイン電極３４が正極性側に高電圧がかかった場合に、その電界によって電子のトンネリングが起こる。図３に示す一般的な不揮発性記憶素子では、おおよそ７Ｖ以上でこの現象が生じ始める。

一方、ドレイン電極３４に接地レベル電圧、制御用ゲート電極１０に正極性の高電圧を印加すると、Ｆ−Ｎトンネリングにより、トンネル酸化膜部８を通って浮遊電極１２内に電子が注入される。この浮遊電極１２内に電子が注入された状態を消去状態という。この状態では、エンハンスメント特性を示すＮチャネルＭＯＳトランジスタと同様の性質をもつ。

このように、不揮発性記憶素子は、浮遊電極１２内に注入されている電子の有無によって、スレッショルド電圧が変化するＮチャネルＭＯＳトランジスタの振る舞いをする特徴がある。ここでいうスレッショルド電圧とは、不揮発性記憶素子が実効的に動作を開始する電圧であり、実効的なスレッショルド電圧と同じ意味である。
Ｆ−Ｎトンネリングは、印加する電圧によって実効的なスレッショルド電圧値も変動するため、印加電圧値の最適化は重要である。また印加電圧値とともに印加時間も、スレッショルド電圧の変動を起こす重要なパラメータである。これについては、図４を用いて詳しく説明する。

図４は、不揮発性記憶素子の実効的なスレッショルド電圧変動特性を説明する図である。縦軸は実効的なスレッショルド電圧を示し、その単位はＶ（ボルト）である。横軸は図３に示す不揮発性記憶素子の制御用ゲート電極１０に印加する電圧を示しており、その単位はＶ（ボルト）である。
このときのドレイン電極３４は、接地レベル電圧に固定している。すなわちドレイン電極３４に対して、制御用ゲート電極１０に−１５Ｖから＋１５Ｖを印加している様子を示している。

図４に示すように、不揮発性記憶素子の書き込み状態から、制御用ゲート電極１０の印加電圧が、おおよそ＋５Ｖ以上になると、実効的なスレッショルド電圧が正側へ変化し始める。そして、おおよそ＋１３Ｖで完全に実効的なスレッショルド電圧はエンハンスメント特性を示す。これは、浮遊電極１２に電子が満充填されている状態である。このときの実効的なスレッショルド電圧は、おおよそ＋２．２Ｖである。
また、エンハンスメントの状態から、制御用ゲート電極１０に印加する電圧を下げていくと、おおよそ−６Ｖでスレッショルド電圧が負側へ変化し始める。そしておおよそ−１５Ｖで完全に、実効的なスレッショルド電圧はデプレション特性を示す。これは、浮遊電極１２から電子が放出されている状態である。このときの実効的なスレッショルド電圧は、おおよそ−６．８Ｖである。

図５は、図３に示す不揮発性記憶素子のドリフト電流と制御用ゲート電圧との関係を説明する図である。縦軸はドリフト電流を示し、その単位はＡ（アンペア）である。横軸は
図３の制御用ゲート電極１０に印加する電圧を示しており、その単位はＶ（ボルト）である。実線で示す曲線１は、デプレション特性を示す不揮発性記憶素子の書き込み状態における特性であり、一点鎖線で示す曲線２は、エンハンスメント特性を示す不揮発性記憶素子の消去状態における特性である。このとき、ソース電極３２は接地レベル電圧が供給され、ドレイン電極３４は制御用ゲート電極１０に接続されている。

曲線１は、制御用ゲート電極１０に−１４Ｖを印加して不揮発性記憶素子を書き込み状態にしたときの特性で、曲線２は、制御用ゲート電極１０に＋１４Ｖを印加して不揮発性記憶素子を消去状態にしたときの特性である。

図５に示すように、曲線１においては、通常、ロジックICで扱う電源電圧である０Ｖと＋数Ｖにわたって、常にある程度のドリフト電流が流れているが、曲線２においては、おおよそ＋２Ｖ程度まではリークレベルの電流しか流れない。しかしながら、＋２Ｖを超えると、指数的にドリフト電流が増加しておおよそ＋４Ｖ程度で、曲線１の電流値に近づいて、不揮発性記憶素子の書き込み状態と消去状態とに関わらずドリフト電流が流れる。

一般的に不揮発性記憶素子に記憶されたデータを電位情報に変換する際には、制御用ゲート電極を０Vにして、不揮発性記憶素子のソース電極とドレイン電極との間の電流を電圧に変換する。このとき、図５に示す曲線１の特性を示す書き込み状態にある不揮発性記憶素子であれば電流が流れるが、曲線２の特性を示す消去状態にある不揮発性記憶素子では電流が微小にしか流れず、２つの状態で電流値に差が生じる。この２つの状態での電流を電圧に変換すれば２つのレベルの電位情報としてデータの復元ができる。

［ＳＲＡＭ動作の説明：図１］
次に、本発明のプログラマブル集積回路のＳＲＡＭ動作について説明する。選択線６０が、ローレベル（Ｇｎｄの電位）のときは、第１の入出力手段１３２と第２の入出力手段１３４とは非導通状態であって、第１のデータ線９２と第２のデータ線９４との電位情報の入出力はない。選択線６０がハイレベル（Ｖｃｃの電位、例えば、数Ｖ）になると、第１の入出力手段１３２と第２の入出力手段１３４とは導通状態になり、プログラマブル集積回路への電位情報の入力あるいはプログラマブル集積回路からの電位情報の出力が行われる。
電位情報とは、例えば、ロジックレベルのハイレベルやローレベルの２値の情報をいう。

第１のデータ線９２と第２のデータ線９４とへの電位情報の出力には、まず、選択線６０をローレベルにして第１のデータ線９２と第２のデータ線９４とを同電位に充電したのち、選択線６０をハイレベルにして第１の接続点ｎ１０の電位情報を第１のデータ線９２へ出力する。同様に、第２の接続点ｎ１１の電位情報を第２のデータ線９４へ出力する。

第１のデータ線９２と第２のデータ線９４とからの電位情報の入力には、まず、第１のデータ線９２と第２のデータ線９４とに反転関係にあるローレベルとハイレベルの電位情報を印加したのち、選択線６０をハイレベルにする。第１の入出力手段１３２と第２の入出力手段１３４とが導通状態になり、第１の接続点ｎ１０と第２の接続点ｎ１１とにローレベルとハイレベルとが充電される。

このとき、第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とに、旧情報が書き込まれていて、互いに異なる実効的なスレッショルド電圧を有していたとする。例えば、第１の接続点ｎ１０にローレベル、第２の接続点ｎ１１にハイレベルが充電されたとき、第１の不揮発性記憶手段１０２が、図５の曲線２で示すような実効的なスレッショルド電圧が高い消去状態であったとしても、第１の不揮発性記憶手段１０２の制御用ゲ
ート電極に３Ｖ程度のハイレベルが印加されると、ＭＩＳ型電界効果トランジスタの遷移領域となり電流が流れて、第１の接続点ｎ１０には、第１のスイッチ手段１２６を介して接地レベル電圧が供給される。
対して、第２の接続点ｎ１１はハイレベルが充電されていて、第２のスイッチ手段１２８と第２の不揮発性記憶手段１０４の制御用ゲート電極にはローレベルが充電されているので電流は流れず、第２の接続点ｎ１１は、第２の負荷回路１２４を介してＶｃｃの電圧（ハイレベルに等しい）が供給されて、安定したＳＲＡＭ動作を行う。

また、第１の不揮発性記憶手段１０２が、図５の曲線１で示すような実効的なスレッショルド電圧が低い書き込み状態であったとすると、常に電流が流れるデプレション特性を示すので、第１のスイッチ手段１２６に第２の接続点ｎ１１のハイレベルが印加されて、第１の接続点ｎ１０にはＧｎｄの電位（ローレベル）が供給される。
対して、第２のスイッチ手段１２８には、第１の接続点ｎ１０のローレベルが印加されるので、第２の接続点ｎ１１には第２の負荷回路１２４を介してＶｃｃの電圧（ハイレベル）が供給されて、安定したＳＲＡＭ動作を行う。
以上、ＳＲＡＭ動作を行ったのち、選択線６０をローレベルにして、入力を終了する。

以上のようにして、本発明のプログラマブル集積回路は、ＳＲＡＭとしての機能であるロジックレベルの１ビットの電位情報を記憶することができる。
そして、電源遮断や、システム待機によるシステム電源の遮断などで、データを失う揮発性のＳＲＡＭに代わり、１ビットの電位情報を不揮発性記憶素子への退避する機能を有している。

次に、この１ビットの電位情報を、第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とへ退避する機能について説明する。
ここで、第１の接続点ｎ１０と第２の接続点ｎ１１とには、互いに反転関係にあるローレベルの電圧とハイレベルの電圧とが保持されているとして、選択線６０をローレベルにして、第１のデータ線９２と第２のデータ線９４とを電気的に切断する。
次に、図示しない昇圧手段を用いてＶｃｃをロジックレベルの３V程度から１４Ｖ程度に昇圧する。もし、第１の接続点ｎ１０がローレベルであれば、昇圧に関わらずローレベルのままである。一方、第２の接続点ｎ１１は、昇圧によりレベルシフトして１４Ｖ近くまで引き上げられる。
このとき、第１の不揮発性記憶手段１０２の制御用ゲート電極には、１４Ｖ近くの電圧が印加されて、導通状態になる。ドレイン電極にはＧｎｄの電位が第１のスイッチ手段１２６と第１の不揮発性記憶手段１０２のチャネルとを介して供給されるので、Ｆ−Ｎトンネリングにより、浮遊電極へ電子が注入されて、不揮発性記憶素子の消去状態となる。
一方、第２のスイッチ素子１２８のゲート電極と第２の不揮発性記憶手段１０４の制御用ゲート電極と第２の負荷回路１２４のゲート電極とには、Ｇｎｄの電位が印加されるので、第２の不揮発性記憶手段１０４のドレイン電極である第２の接続点ｎ１１は、完全に１４Ｖ程度まで昇圧されて、Ｆ−Ｎトンネリングにより、浮遊電極から電子の放出が起こり、不揮発性記憶素子の書き込み状態となる。

すなわち、Ｖｃｃの電圧をロジックレベルの３Ｖ程度から１４Ｖ程度へ昇圧することで、第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とが保持していた旧情報には無関係に、消去と書き込みを同時に行うことができる。
Ｖｃｃの電圧を昇圧する図示しない昇圧手段は、一般的に知られている電源手段を用いることができる。例えば、チャージポンプ型昇圧回路やレギュレータ回路などである。したがって、その構成などの説明は省略する。もちろん、外部電源を利用してＶｃｃの電圧を可変してもかまわない。

次に、第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とからの電位情報の読み取りについて説明する。
まず、電源電圧またはシステム電源であるＶｃｃの電圧がＧｎｄの電位から数Ｖ程度のロジックレベルの電圧に変化する過程において、第１の不揮発性記憶手段１０２が書き込み状態、第２の不揮発性記憶手段１０４が消去状態であったとすると、第１の不揮発性記憶手段１０２は、デプレション特性を示し、第２の不揮発性記憶手段１０４は実効的なスレッショルド電圧が３Ｖ近いエンハンスメント特性を示し、そのトランスコンダクタンスの差から、第１の接続点ｎ１０より第２の接続点ｎ１１の電圧がわずかに上昇し始める。

第２の接続点ｎ１１の電圧がわずかに上昇すると、第１のスイッチ手段１２６は、弱反転領域から飽和領域に向かって変化して、第１の接続点ｎ１０にＧｎｄの電位を充電する。これに対して、Ｇｎｄの電位に充電される第１の接続点ｎ１０は、第２のスイッチ手段１２８を非導通状態に誘導するとともに第２の不揮発性記憶手段１０４はスレッショルド電圧を向かえていないので、第２の接続点ｎ１１には、Ｇｎｄの電位の電圧源からの電流経路が断たれてさらに上昇する。この動作が連続することによって、第１の接続点ｎ１０と第２の接続点ｎ１１とは、それぞれローレベルとハイレベルとに増幅される。

ここで、以上のような第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とへの電位情報の退避を説明した上で、もし、Ｖｃｃのロジックレベルが３Ｖ未満であった場合について説明する。
ＳＲＡＭ動作では、第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とが、書き込み状態であっても消去状態であっても、制御用ゲート電極に３Ｖ程度のハイレベルが印加されれば電流が流れると説明したが、例えば、３Ｖ未満のハイレベル（Ｖｃｃが３Ｖ未満）が印加された場合は、消去状態にある不揮発性記憶素子には電流が流れない。この場合には、不揮発性記憶素子への電位情報の退避の際に印加する電圧を、１４Ｖ未満として、不完全な電子注入と放出とを行って、実効的なスレッショルド電圧差を小さくする。不揮発性記憶素子からの電位情報の読み取りの際に、第１の不揮発性記憶手段１０２と第２の不揮発性記憶手段１０４とにわずかに実効的なスレッショルド電圧の差が生じれば、フリップフロップで構成された不揮発性記憶素子は差動回路としての機能より、電位情報の復元が可能である。

図２は、本発明のプログラマブル集積回路の第２の実施例を示すものである。
２００は第１の増幅回路部、２１０は第２の増幅回路部である。２２２は第１の負荷抵抗、２２４は第２の負荷抵抗、２０２は第１のＥＥＰＲＯＭ、２０４は第２のＥＥＰＲＯＭ、２２６は第１のＭＯＳトランジスタスイッチ、２２８は第２のＭＯＳトランジスタスイッチである。すでに説明した同一の構成には同一の番号を付与しており、その説明は省略する。

第１の増幅回路部２００と第２の増幅回路部２１０とは、ＶｃｃとＧｎｄとの間に接続しており、第１の増幅回路部２００は、第１の負荷抵抗２２２と第１のＥＥＰＲＯＭ２０２と第１のＭＯＳトランジスタスイッチ２２６とを直列に接続している。構成を同じくして、第２の増幅回路部２１０は、第２の負荷抵抗２２４と第２のＥＥＰＲＯＭ２０４と第２のＭＯＳトランジスタスイッチ２２８とを直列に接続している。

第１のＥＥＰＲＯＭ２０２と第２のＥＥＰＲＯＭ２０４とは、不揮発性記憶素子であって、既に説明したとおり、制御用ゲート電極と浮遊電極との２つの電極を有しており、Ｆ−Ｎトンネリングにより浮遊電極に電子を注入と放出とを行うものである。

図２に示す構成と図１に示す構成との相違点は、第１の増幅回路２００と第２の増幅回
路２１０と構成する負荷要素である。しかし、これら第１の増幅回路部２００と第２の増幅回路部２１０とでフリップフロップが構成されていることには変わりはなく、この第１のＥＥＰＲＯＭ２０２と第２のＥＥＰＲＯＭ２０４とのソース電極とドレイン電極との間を短絡すると、一般に知られているＳＲＡＭ構成と同様な揮発性記憶回路になることにも変わりはない。

図２に示す第１の負荷抵抗２２２と第２の負荷抵抗２２４とは、通常の抵抗素子でもダイオードを用いた抵抗でもＭＩＳ型トランジスタを用いた抵抗でもよい。例えば、デプレション型のＮチャネルＭＯＳトランジスタでも、ダイオード接続されたＰチャネルＭＯＳトランジスタでもよいのである。
第１の負荷抵抗２２２と第２の負荷抵抗２２４とは、単に第１の増幅回路部２００と第２の増幅回路部２１０とをＶｃｃへプルアップする機能を有しているだけであるが、例えば、第１の接続点ｎ１０にローレベルが充電されるようとするときに、第１の負荷抵抗２２２は、旧情報をもった第１のＥＥＰＲＯＭが書き込み状態にあっても十分にローレベルを充電できる高い抵抗値でなければならない。

図２に示す本発明の第２の実施例の動作については、上述した抵抗値を有する第１の負荷抵抗２２２と第２の負荷抵抗２２４を備えることで、図１に示す本発明の第１の実施例の動作となんら変わることはなく、その説明は省略する。

本発明のプログラマブル集積回路は、ＳＲＡＭとしての機能とＥＥＰＲＯＭとしての機能とを、より少ない構成で実現することができる。電源遮断時あるいはシステム電源遮断時のＳＲＡＭ内の１ビットの電位情報を、簡単に不揮発性記憶手段へ退避させることができる。このため、常用状態と待機状態とをもつ電子機器類への搭載に適している。

本発明のプログラマブル集積回路を説明する回路図である。 本発明のプログラマブル集積回路を説明する回路図である。 不揮発性記憶素子の構造を模式的に示す断面図である。 不揮発性記憶素子の書き込みと消去とにかかる電圧特性を説明する特性図である。 不揮発性記憶素子のドリフト電流とゲート電圧との関係を説明する特性図である。 特許文献１に示した従来技術を説明する回路図である。 特許文献２に示した従来技術を説明する回路図である。

符号の説明

６０ 選択線
９２ 第１のデータ線
９４ 第２のデータ線
１００ 第１の増幅回路部
１１０ 第２の増幅回路部
１０２ 第１の不揮発性記憶手段
１０４ 第２の不揮発性記憶手段
１２２ 第１の負荷回路
１２４ 第２の負荷回路
１２６ 第１のスイッチ手段
１２８ 第２のスイッチ手段
１３２ 第１の入出力手段
１３４ 第２の入出力手段
２０２ 第１のＥＥＰＲＯＭ
２０４ 第２のＥＥＰＲＯＭ
２２２ 第１の負荷抵抗
２２４ 第２の負荷抵抗
２２６ 第１のＭＯＳトランジスタスイッチ
２２８ 第２のＭＯＳトランジスタスイッチ

Claims (6)

1. 不揮発性記憶回路と揮発性記憶回路との特徴を備えた記憶回路に電位情報を記憶するプログラマブル集積回路であって、
   第１の増幅回路部と第２の増幅回路部とを有し、該第１の増幅回路部と該第２の増幅回路部とでフリップフロップを構成し、
   前記第１の増幅回路部は、第１の負荷回路と第１の不揮発性記憶手段と第１のスイッチ手段とを有するとともにこれらを第１の電源と第２の電源との間に直列に接続し、
   前記第２の増幅回路部は、第２の負荷回路と第２の不揮発性記憶手段と第２のスイッチ手段とを有するとともにこれらを前記第１の電源と前記第２の電源との間に直列に接続し、
   前記第１の増幅回路部と前記第２の増幅回路部とは、相互的に反転した前記電位情報を保持することを特徴とするプログラマブル集積回路。
2. 前記第１の不揮発性記憶手段は、一方の端子に前記第１のスイッチ手段を接続し、他方の端子に前記第１の負荷回路を接続し、
   前記第２の不揮発性記憶手段は、一方の端子に前記第２のスイッチ手段を接続し、他方の端子に前記第２の負荷回路を接続していることを特徴とする請求項１に記載のプログラマブル集積回路。
3. 前記第１の不揮発性記憶手段と前記第２の不揮発性記憶手段とは、それぞれ浮遊電極と制御用ゲート電極とを有する不揮発性記憶素子で構成することを特徴とする請求項１または２に記載のプログラマブル集積回路。
4. 前記第１のスイッチ手段と前記第１の不揮発性記憶手段とは、同一導電型のＭＩＳ型電界効果トランジスタで構成し、
   前記第２のスイッチ手段と前記第２の不揮発性記憶手段とは、同一導電型のＭＩＳ型電界効果トランジスタで構成することを特徴とする請求項１から３のいずれか１つに記載のプログラマブル集積回路。
5. 前記第１の負荷回路と前記第１の不揮発性記憶手段とは第１の接続点で接続し、該第１の接続点に第１の入出力手段を接続し、
   前記第２の負荷回路と前記第２の不揮発性記憶手段とは第２の接続点で接続し、該第２の接続点に第２の入出力手段を接続し、
   前記第１の増幅回路部と前記第２の増幅回路部とは、それぞれ前記第１の入出力手段と前記第２の入出力手段とを用いて前記電位情報の受け渡しを行うことを特徴とする請求項１から４のいずれか１つに記載のプログラマブル集積回路。
6. 前記第１の負荷回路の一方の端子を前記第１の電源に接続し、他方の端子を前記第１の不揮発性記憶手段の一方の端子に接続し、前記第１の不揮発性記憶手段の他方の端子を前記第１のスイッチ手段の一方の端子に接続し、前記第１のスイッチ手段の他方の端子を前記第２の電源に接続し、
   前記第２の負荷回路の一方の端子を前記第１の電源に接続し、他方の端子を前記第２の不揮発性記憶手段の一方の端子に接続し、前記第２の不揮発性記憶手段の他方の端子を前記第２のスイッチ手段の一方の端子に接続し、前記第２のスイッチ手段の他方の端子を前記第２の電源に接続し、
   前記第１の負荷回路と前記第１のスイッチ手段と前記第１の不揮発性記憶手段とは、それぞれ制御端子を備えてなり、これらの制御端子は共通に接続するとともに前記第２の接続点に接続し、
   前記第２の負荷回路と前記第２のスイッチ手段と前記第２の不揮発性記憶手段とは、そ
   れぞれ制御端子を備えてなり、これらの制御端子は共通に接続するとともに前記第１の接続点に接続し、
   前記第１の入出力手段と前記第２の入出力手段とは、それぞれ制御端子を備えてなり、これらの制御端子は選択線に接続し、
   前記第１の入出力手段の他方の端子は、第１のデータ線に接続し、前記第２の入出力手段の他方の端子は、第２のデータ線に接続することを特徴とする請求項１から５のいずれか１つに記載のプログラマブル集積回路。

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