JPH0777078B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0777078B2 JPH0777078B2 JP2108887A JP2108887A JPH0777078B2 JP H0777078 B2 JPH0777078 B2 JP H0777078B2 JP 2108887 A JP2108887 A JP 2108887A JP 2108887 A JP2108887 A JP 2108887A JP H0777078 B2 JPH0777078 B2 JP H0777078B2
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- voltage
- diffusion layer
- floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタを使用し、電気的にデ
ータの書替えが可能な不揮発性半導体メモリに関する。
ータの書替えが可能な不揮発性半導体メモリに関する。
（従来の技術） 電気的にデータの書替えが可能な不揮発性半導体メモリ
は、E2PROM（Electrically Erasable and Programable
Read Only Memory）として良く知られている。このE2PR
OMに使用されるメモリ・セルの構造には種々の方式があ
るが、フローティング・ゲート型でフローティング・ゲ
ート電極が一部薄い絶縁膜を介して拡散層と重なり合っ
ている方式のものが一般的である。
は、E2PROM（Electrically Erasable and Programable
Read Only Memory）として良く知られている。このE2PR
OMに使用されるメモリ・セルの構造には種々の方式があ
るが、フローティング・ゲート型でフローティング・ゲ
ート電極が一部薄い絶縁膜を介して拡散層と重なり合っ
ている方式のものが一般的である。
第17図はこの方式の従来のメモリ・セルの素子構造を示
す断面図である。Ｐ型半導体基板40の表面にはＮ型拡散
層41、42、43が形成されている。上記拡散層41と42の相
互間にはチャネル領域44が設定されており、このチャネ
ル領域44上には比較的厚い絶縁膜45を介して、多結晶シ
リコンで構成された電極46が設けられている。また、こ
の電極46は、上記絶縁膜45よりも薄い膜厚の絶縁膜47の
部分を介して上記Ｎ型拡散層42と重なり合っている。さ
らに、電極46上には比較的厚い絶縁膜48を介して、多結
晶シリコンで構成された電極49が設けられている。
す断面図である。Ｐ型半導体基板40の表面にはＮ型拡散
層41、42、43が形成されている。上記拡散層41と42の相
互間にはチャネル領域44が設定されており、このチャネ
ル領域44上には比較的厚い絶縁膜45を介して、多結晶シ
リコンで構成された電極46が設けられている。また、こ
の電極46は、上記絶縁膜45よりも薄い膜厚の絶縁膜47の
部分を介して上記Ｎ型拡散層42と重なり合っている。さ
らに、電極46上には比較的厚い絶縁膜48を介して、多結
晶シリコンで構成された電極49が設けられている。
さらに上記拡散層42と43の相互間にもチャネル領域50が
設定されており、このチャネル領域50上には比較的厚い
絶縁膜51を介して、多結晶シリコンで構成された電極52
が設けられている。
設定されており、このチャネル領域50上には比較的厚い
絶縁膜51を介して、多結晶シリコンで構成された電極52
が設けられている。
ここで、上記拡散層41にはソース配線Ｓが、拡散層43に
はビット線BLがそれぞれ接続され、さらに電極46はフロ
ーティング・ゲート電極、電極49はコントロール・ゲー
ト電極、電極52はゲート電極として使用され、コントロ
ール・ゲート電極49には制御ゲート線CGが、ゲート電極
52には選択ゲート線SGが接続される。
はビット線BLがそれぞれ接続され、さらに電極46はフロ
ーティング・ゲート電極、電極49はコントロール・ゲー
ト電極、電極52はゲート電極として使用され、コントロ
ール・ゲート電極49には制御ゲート線CGが、ゲート電極
52には選択ゲート線SGが接続される。
第18図は第17図の従来素子の等価回路図である。図中の
トランジスタ61は拡散層41、42をソース，ドレインとす
るフローティング・ゲート型のものであり、データを記
憶するメモリ用トランジスタを構成している。また、ト
ランジスタ62は拡散層42、43をソース，ドレインとする
通常のMOS型のものであり、上記メモリ用トランジスタ6
1を選択する選択用トランジスタを構成している。
トランジスタ61は拡散層41、42をソース，ドレインとす
るフローティング・ゲート型のものであり、データを記
憶するメモリ用トランジスタを構成している。また、ト
ランジスタ62は拡散層42、43をソース，ドレインとする
通常のMOS型のものであり、上記メモリ用トランジスタ6
1を選択する選択用トランジスタを構成している。
このようなメモリ・セルの動作モードとして、データの
消去、書込み及び読出しモードがある。第19図はこのよ
うな各動作モードにおいて、ソース配線Ｓ、ビット線B
L、制御ゲート線CG、選択ゲート線SGに供給される電圧
をまとめて示したものである。なお、E2PROMを内蔵した
集積回路で使用される電源電源はGND、VCC、VPPの３種
類であり、通常の場合、 GND＝0V、VCC＝5V、VPP＝20Vである。また、VPPは外部
電源として供給されるものではなく、集積回路内部にお
いてVCCの電圧を昇圧して作成される。
消去、書込み及び読出しモードがある。第19図はこのよ
うな各動作モードにおいて、ソース配線Ｓ、ビット線B
L、制御ゲート線CG、選択ゲート線SGに供給される電圧
をまとめて示したものである。なお、E2PROMを内蔵した
集積回路で使用される電源電源はGND、VCC、VPPの３種
類であり、通常の場合、 GND＝0V、VCC＝5V、VPP＝20Vである。また、VPPは外部
電源として供給されるものではなく、集積回路内部にお
いてVCCの電圧を昇圧して作成される。
まず、始めにデータ消去モードを説明する。このモード
は電子注入モードとも呼ばれ、フローティング・ゲート
電極46に電子を注入することによってメモリ用トランジ
スタ61の閾値電圧VTHを上昇させるものである。この場
合には、BL＝0V、SG＝20V、CG＝20V、Ｓ＝0Vに設定す
る。S0を20Vに設定することによって選択用トランジス
タ62が導通し、Ｎ型拡散層42はBLの0Vとなる。他方、フ
ローティング・ゲート電極46にはCGの高い電圧が印加さ
れている。これにより、フローティング・ゲート電極46
とＮ型拡散層42との間の薄い絶縁膜47に高電界が加わ
り、フローティング・ゲート電極46からＮ型拡散層42に
向かってトンネル電流が流れ、フローティング・ゲート
電極46に電子が注入される。この結果、メモリ用トラン
ジスタ61の閾値電圧VTHが上昇し、例えば＋8V程度にな
る。
は電子注入モードとも呼ばれ、フローティング・ゲート
電極46に電子を注入することによってメモリ用トランジ
スタ61の閾値電圧VTHを上昇させるものである。この場
合には、BL＝0V、SG＝20V、CG＝20V、Ｓ＝0Vに設定す
る。S0を20Vに設定することによって選択用トランジス
タ62が導通し、Ｎ型拡散層42はBLの0Vとなる。他方、フ
ローティング・ゲート電極46にはCGの高い電圧が印加さ
れている。これにより、フローティング・ゲート電極46
とＮ型拡散層42との間の薄い絶縁膜47に高電界が加わ
り、フローティング・ゲート電極46からＮ型拡散層42に
向かってトンネル電流が流れ、フローティング・ゲート
電極46に電子が注入される。この結果、メモリ用トラン
ジスタ61の閾値電圧VTHが上昇し、例えば＋8V程度にな
る。
データ書込みモードは電子放出モードとも呼ばれ、フロ
ーティング・ゲート電極46に注入された電子を放出する
ことによってメモリ用トランジスタ61の閾値電圧VTHを
下降させるものである。この場合には、BL＝20V、SG＝2
0V、CG＝0V、Ｓ＝5Vに設定する。SGを20Vに設定するこ
とによって選択用トランジスタ62が導通し、Ｎ型拡散層
42はBLの20Vとなる。これにより、上記消去モードの場
合とは反対方向で薄い絶縁膜47に高電界が加わり、Ｎ型
拡散層42からフローティング・ゲート電極46に向かって
トンネル電流が流れ、フローティング・ゲート電極46か
ら電子が放出される。この結果、メモリ用トランジスタ
61の閾値電圧VTHが下降し、例えば−5V程度になる。
ーティング・ゲート電極46に注入された電子を放出する
ことによってメモリ用トランジスタ61の閾値電圧VTHを
下降させるものである。この場合には、BL＝20V、SG＝2
0V、CG＝0V、Ｓ＝5Vに設定する。SGを20Vに設定するこ
とによって選択用トランジスタ62が導通し、Ｎ型拡散層
42はBLの20Vとなる。これにより、上記消去モードの場
合とは反対方向で薄い絶縁膜47に高電界が加わり、Ｎ型
拡散層42からフローティング・ゲート電極46に向かって
トンネル電流が流れ、フローティング・ゲート電極46か
ら電子が放出される。この結果、メモリ用トランジスタ
61の閾値電圧VTHが下降し、例えば−5V程度になる。
データ読出しモードの場合には、BL＝1V、SG＝5V、CG＝
0V、Ｓ＝0Vに設定する。SGを5Vに設定することによって
選択用トランジスタ62が導通し、Ｎ型拡散層42はBLの1V
となる。このとき、予めフローティング・ゲート電極46
電子が注入されている場合には閾値電圧VTHが上昇して
いるため、メモリ用トランジスタ61は導通しない。この
ため、BLとＳとの間には電流が流れず、BLは1Vのまま保
持される。これに対し、フローティング・ゲート電極46
から電子が放出されている場合には閾値電圧VTHが下降
しているため、メモリ用トランジスタ61は導通する。こ
のときは、BLとＳとの間に電流が流れ、BLはほぼＳの0V
となる。つまり、BLの1Vと0Vの電位差をBLに接続された
図示しないセンスアンプ回路で増幅することにより、論
理的な“1"、“0"の判定を行なう。
0V、Ｓ＝0Vに設定する。SGを5Vに設定することによって
選択用トランジスタ62が導通し、Ｎ型拡散層42はBLの1V
となる。このとき、予めフローティング・ゲート電極46
電子が注入されている場合には閾値電圧VTHが上昇して
いるため、メモリ用トランジスタ61は導通しない。この
ため、BLとＳとの間には電流が流れず、BLは1Vのまま保
持される。これに対し、フローティング・ゲート電極46
から電子が放出されている場合には閾値電圧VTHが下降
しているため、メモリ用トランジスタ61は導通する。こ
のときは、BLとＳとの間に電流が流れ、BLはほぼＳの0V
となる。つまり、BLの1Vと0Vの電位差をBLに接続された
図示しないセンスアンプ回路で増幅することにより、論
理的な“1"、“0"の判定を行なう。
ここで問題となるのは、BLの1Vと0Vの電位差をセンスア
ンプ回路で増幅していることである。すなわち、センス
アンプ回路では、わずか1Vの電位差を増幅してレベル判
定を行なわなければならない。
ンプ回路で増幅していることである。すなわち、センス
アンプ回路では、わずか1Vの電位差を増幅してレベル判
定を行なわなければならない。
それでは、なぜ、読出しモードの際にBLを5Vまで上げ
ず、1V程度にまで押さえ込む必要があるのかについて説
明する。読出しモードに、BL＝5Vに設定するとＮ型拡散
層42はほぼ5Vになる。すると、薄い絶縁膜47には、フロ
ーティング・ゲート電極46を介して、CG＝0VとＮ型拡散
層42の5Vとによる電界が加わることになる。つまり、先
の書込みモード（電子放出モード）における電界の加わ
り方と電界の方向が同じであり、異なる点は電界の強さ
が書込みモード時よりも低いだけである。従って、電子
が注入されているセルが長時間にわたり読出しモードに
されているならば、既に注入されている電子がトンネル
効果により少しづつ放出されてしまい、閾値電圧VTHが
わずかづつ降下し、ある時間が経過したときには論理的
誤差動作を引き起こすことになる。このような現象をソ
フトライト（弱い書込み）現象と呼び、このソフトライ
ト現象の時間に対する耐性をリード・リテンション特性
（読出し時のデータ保持特性）と呼ぶ。
ず、1V程度にまで押さえ込む必要があるのかについて説
明する。読出しモードに、BL＝5Vに設定するとＮ型拡散
層42はほぼ5Vになる。すると、薄い絶縁膜47には、フロ
ーティング・ゲート電極46を介して、CG＝0VとＮ型拡散
層42の5Vとによる電界が加わることになる。つまり、先
の書込みモード（電子放出モード）における電界の加わ
り方と電界の方向が同じであり、異なる点は電界の強さ
が書込みモード時よりも低いだけである。従って、電子
が注入されているセルが長時間にわたり読出しモードに
されているならば、既に注入されている電子がトンネル
効果により少しづつ放出されてしまい、閾値電圧VTHが
わずかづつ降下し、ある時間が経過したときには論理的
誤差動作を引き起こすことになる。このような現象をソ
フトライト（弱い書込み）現象と呼び、このソフトライ
ト現象の時間に対する耐性をリード・リテンション特性
（読出し時のデータ保持特性）と呼ぶ。
このリード・リンテション特性を改良するためには、読
出しモード時におけるBL電圧を下げれば良いが、逆に電
子注入セルと電子放出セルとのBL電圧差が小さくなり、
論理的マージが低下してしまう。従って、従来ではBL＝
1V程度に設定し、リード・リテンション特性に対しては
十分な対策を行ない、一方では論理的マージンが小さく
なるという点に対してはセンスアンプ回路を高性能化す
る等して、センスアンプ回路自体に大きな負担をかけて
いた。
出しモード時におけるBL電圧を下げれば良いが、逆に電
子注入セルと電子放出セルとのBL電圧差が小さくなり、
論理的マージが低下してしまう。従って、従来ではBL＝
1V程度に設定し、リード・リテンション特性に対しては
十分な対策を行ない、一方では論理的マージンが小さく
なるという点に対してはセンスアンプ回路を高性能化す
る等して、センスアンプ回路自体に大きな負担をかけて
いた。
このように従来では、センスアンプ回路に余りに多くの
負担をかけすぎているために、以下のような種々の問題
が明らかなになった。その第１の問題点として、センス
アンプ回路の構成が複雑化し、集積回路化する際にチッ
プ面積が増大することである。チップ面積の増大は製造
価格の増加をもたらす。第２の問題点として、読出しモ
ード時における動作電源電圧マージンが小さくなり、特
に低電圧動作が不利となることが挙げられる。第３の問
題点として、BLに供給するための1Vという中間の定電圧
源が必要となる。このような中間電圧を作成する回路を
内蔵することにより、消費電流が増加し、低消費電力化
が不利となる。第４の問題点としてセンスアンプ回路の
複雑化に伴い、アクセスタイムが長くなることが挙げら
れる。
負担をかけすぎているために、以下のような種々の問題
が明らかなになった。その第１の問題点として、センス
アンプ回路の構成が複雑化し、集積回路化する際にチッ
プ面積が増大することである。チップ面積の増大は製造
価格の増加をもたらす。第２の問題点として、読出しモ
ード時における動作電源電圧マージンが小さくなり、特
に低電圧動作が不利となることが挙げられる。第３の問
題点として、BLに供給するための1Vという中間の定電圧
源が必要となる。このような中間電圧を作成する回路を
内蔵することにより、消費電流が増加し、低消費電力化
が不利となる。第４の問題点としてセンスアンプ回路の
複雑化に伴い、アクセスタイムが長くなることが挙げら
れる。
（発明が解決しようとする問題点） このように従来の不揮発性半導体メモリでは、チップ面
積が増大する、低電圧動作に不利である、低消費電力化
に不利である、アクセスタイムが長くなる、等の欠点が
ある。
積が増大する、低電圧動作に不利である、低消費電力化
に不利である、アクセスタイムが長くなる、等の欠点が
ある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、低電圧、低消費電力化を可能ならし
めるとともに、センスアンプ回路を始めとする周辺回路
の簡素化と動作速度の高速化を可能ならしめる不揮発性
半導体メモリを提供することにある。
あり、その目的は、低電圧、低消費電力化を可能ならし
めるとともに、センスアンプ回路を始めとする周辺回路
の簡素化と動作速度の高速化を可能ならしめる不揮発性
半導体メモリを提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、第１導電型の半導
体基板と、上記基板内に設けられた第２導電型の第１、
第２、第３及び第４拡散層と、上記第１、第２拡散層相
互間に設定された第１チャネル領域と、上記第２、第３
拡散層相互間に設定された第２チャネル領域と、上記第
３、第４拡散層相互間に設定された第３チャネル領域
と、上記第１チャネル領域上に設けられた第１ゲート電
極と、上記第２チャネル領域上に設けられ一部が薄い絶
縁膜を介して上記第３拡散層と重なり合った浮遊ゲート
電極と、上記浮遊ゲート電極上に設けられた制御ゲート
電極と、上記第３チャネル領域上に設けられた第２ゲー
ト電極と、データの消去時、書込み時及び読出し時にそ
れぞれ所定の電圧を上記第４拡散層に供給する書込み線
と、データの消去時、書込み時及び読出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書込みゲー
ト線と、データの消去時、書込み時及び読出し時にそれ
ぞれ所定の電圧を上記制御ゲート電極に供給する制御ゲ
ート線と、データの消去時、書込み時及び読出し時にそ
れぞれ所定の電圧を上記第１ゲート電極に供給する読出
しゲート線と、データの消去時、書込み時及び読出し時
にそれぞれ所定の電圧を上記第１拡散層に供給する読出
し線とから構成されている。
体基板と、上記基板内に設けられた第２導電型の第１、
第２、第３及び第４拡散層と、上記第１、第２拡散層相
互間に設定された第１チャネル領域と、上記第２、第３
拡散層相互間に設定された第２チャネル領域と、上記第
３、第４拡散層相互間に設定された第３チャネル領域
と、上記第１チャネル領域上に設けられた第１ゲート電
極と、上記第２チャネル領域上に設けられ一部が薄い絶
縁膜を介して上記第３拡散層と重なり合った浮遊ゲート
電極と、上記浮遊ゲート電極上に設けられた制御ゲート
電極と、上記第３チャネル領域上に設けられた第２ゲー
ト電極と、データの消去時、書込み時及び読出し時にそ
れぞれ所定の電圧を上記第４拡散層に供給する書込み線
と、データの消去時、書込み時及び読出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書込みゲー
ト線と、データの消去時、書込み時及び読出し時にそれ
ぞれ所定の電圧を上記制御ゲート電極に供給する制御ゲ
ート線と、データの消去時、書込み時及び読出し時にそ
れぞれ所定の電圧を上記第１ゲート電極に供給する読出
しゲート線と、データの消去時、書込み時及び読出し時
にそれぞれ所定の電圧を上記第１拡散層に供給する読出
し線とから構成されている。
（作用） この発明の不揮発性半導体メモリで使用されるメモリ・
セルは第１図の断面図に示すように構成されている。Ｐ
型半導体基板10の表面にはＮ型拡散層11、12、13、14が
形成されている。上記拡散層11と12の相互間にはチャネ
ル領域15が設定されており、このチャネル領域15上には
比較的厚い絶縁膜16を介して、多結晶シリコンで構成さ
れた電極17が設けられている。また上記拡散層12と13の
相互間にもチャネル領域18が設定されており、このチャ
ネル領域18上には比較的厚い絶縁膜19を介して、多結晶
シリコンで構成された電極20が設けられている。この電
極20は、上記絶縁膜19よりも薄い膜厚の絶縁膜21の部分
を介して上記Ｎ型拡散層13と重なり合っている。さら
に、上記電極20上には比較的厚い絶縁膜22を介して、多
結晶シリコンで構成された電極23が設けられている。
セルは第１図の断面図に示すように構成されている。Ｐ
型半導体基板10の表面にはＮ型拡散層11、12、13、14が
形成されている。上記拡散層11と12の相互間にはチャネ
ル領域15が設定されており、このチャネル領域15上には
比較的厚い絶縁膜16を介して、多結晶シリコンで構成さ
れた電極17が設けられている。また上記拡散層12と13の
相互間にもチャネル領域18が設定されており、このチャ
ネル領域18上には比較的厚い絶縁膜19を介して、多結晶
シリコンで構成された電極20が設けられている。この電
極20は、上記絶縁膜19よりも薄い膜厚の絶縁膜21の部分
を介して上記Ｎ型拡散層13と重なり合っている。さら
に、上記電極20上には比較的厚い絶縁膜22を介して、多
結晶シリコンで構成された電極23が設けられている。
上記拡散層13と14の相互間にもチャネル領域24が設定さ
れており、このチャネル領域24上には比較的厚い絶縁膜
25を介して、多結晶シリコンで構成された電極26が設け
られている。
れており、このチャネル領域24上には比較的厚い絶縁膜
25を介して、多結晶シリコンで構成された電極26が設け
られている。
ここで、上記拡散層11には読出し線RLが、拡散層14には
書込み線WLがそれぞれ接続され、また上記電極17、26は
ゲート電極、電極20はフローティング・ゲート電極、電
極23はコントロール・ゲート電極としてそれぞれ使用さ
れ、ゲート電極17には読出しゲート線RGが、コントロー
ル・ゲート電極23には制御ゲート線CGが、ゲート電極26
には書込みゲート線WGがそれぞれ接続される。
書込み線WLがそれぞれ接続され、また上記電極17、26は
ゲート電極、電極20はフローティング・ゲート電極、電
極23はコントロール・ゲート電極としてそれぞれ使用さ
れ、ゲート電極17には読出しゲート線RGが、コントロー
ル・ゲート電極23には制御ゲート線CGが、ゲート電極26
には書込みゲート線WGがそれぞれ接続される。
第２図は第１図の素子の等価回路図である。図中のトラ
ンジスタ31は拡散層11、12をソース，ドレインとする通
常のMOS型のものであり、第１の選択用のトランジスタ
を構成している。トランジスタ32は拡散層12、13をソー
ス，ドレインとするフローティング・ゲート型のもので
あり、データを記憶するメモリ用トランジスタを構成し
ている。また、トランジスタ33は拡散層13、14をソー
ス、ドレインとする通常のMOS型のものであり、第２の
選択用のトランジスタを構成している。
ンジスタ31は拡散層11、12をソース，ドレインとする通
常のMOS型のものであり、第１の選択用のトランジスタ
を構成している。トランジスタ32は拡散層12、13をソー
ス，ドレインとするフローティング・ゲート型のもので
あり、データを記憶するメモリ用トランジスタを構成し
ている。また、トランジスタ33は拡散層13、14をソー
ス、ドレインとする通常のMOS型のものであり、第２の
選択用のトランジスタを構成している。
このようなメモリ・セルの動作モードとして、従来のセ
ルの場合と同様にデータの消去、書込み及び読出しモー
ドがある。第３図はこのような各動動モードにおいて、
読出し線WL、書込みゲート線WG、制御ゲート線CG、読出
しゲート線RG及び読出し線RLそれぞれに供給される電圧
をまとめて示したものである。
ルの場合と同様にデータの消去、書込み及び読出しモー
ドがある。第３図はこのような各動動モードにおいて、
読出し線WL、書込みゲート線WG、制御ゲート線CG、読出
しゲート線RG及び読出し線RLそれぞれに供給される電圧
をまとめて示したものである。
まず始めのデータ消去モード（電子注入モード）の場合
には、WL＝0V、WG＝20V、CG＝20V、RG＝0Vに設定する。
この時、読出し線RLの電圧はどのように設定してもよ
い。WGを20Vに設定することによって第２の選択用トラ
ンジスタ33が導通し、Ｎ型拡散層13はWLの0Vとなる。他
方、フローティング・ゲート電極20にはCGの高い電圧が
印加されている。また、RGを0Vに設定することによって
第１の選択用トランジスタ31は非導通となり、Ｎ型拡散
層12はフローティング状態となる。これにより、フロー
ティング・ゲート電極20とＮ型拡散層13との間の薄い絶
縁膜21に高電界が加わり、フローティング・ゲート電極
20からＮ型拡散層13に向かってトンネル電流が流れ、フ
ローティング・ゲート電極20に電子が注入される。この
結果、メモリ用トランジスタ32の閾値電圧VTHが上昇
し、例えば＋8V程度になる。
には、WL＝0V、WG＝20V、CG＝20V、RG＝0Vに設定する。
この時、読出し線RLの電圧はどのように設定してもよ
い。WGを20Vに設定することによって第２の選択用トラ
ンジスタ33が導通し、Ｎ型拡散層13はWLの0Vとなる。他
方、フローティング・ゲート電極20にはCGの高い電圧が
印加されている。また、RGを0Vに設定することによって
第１の選択用トランジスタ31は非導通となり、Ｎ型拡散
層12はフローティング状態となる。これにより、フロー
ティング・ゲート電極20とＮ型拡散層13との間の薄い絶
縁膜21に高電界が加わり、フローティング・ゲート電極
20からＮ型拡散層13に向かってトンネル電流が流れ、フ
ローティング・ゲート電極20に電子が注入される。この
結果、メモリ用トランジスタ32の閾値電圧VTHが上昇
し、例えば＋8V程度になる。
データ書込みデータ（電子放出モード）の場合には、WL
＝20V、WG＝20V、CG＝0V、RG＝0Vに設定する。この時も
読出し線RLの電圧はどのように設定してもよい。WGを20
Vに設定することによって第２の選択用トランジスタ33
が導通し、Ｎ型拡散層13はWLの20Vとなる。これによ
り、上記消去モードの場合とは反対方向で薄い絶縁21に
高電界が加わり、Ｎ型拡散層13からフローティング・ゲ
ート電極20に向かってトンネル電流が流れ、フローティ
ング・ゲート電極20から電子が放出される。この結果、
メモリ用トランジスタ32の閾値電圧VTHが下降し、例え
ば−5V程度になる。このようにデータ消去モード時と書
込みモード時の基本的な動作は従来セルと同じである。
＝20V、WG＝20V、CG＝0V、RG＝0Vに設定する。この時も
読出し線RLの電圧はどのように設定してもよい。WGを20
Vに設定することによって第２の選択用トランジスタ33
が導通し、Ｎ型拡散層13はWLの20Vとなる。これによ
り、上記消去モードの場合とは反対方向で薄い絶縁21に
高電界が加わり、Ｎ型拡散層13からフローティング・ゲ
ート電極20に向かってトンネル電流が流れ、フローティ
ング・ゲート電極20から電子が放出される。この結果、
メモリ用トランジスタ32の閾値電圧VTHが下降し、例え
ば−5V程度になる。このようにデータ消去モード時と書
込みモード時の基本的な動作は従来セルと同じである。
次にデータ読出しモードの場合には、 WL＝0V、WG＝5V、CG＝0V、RG＝5V、RL＝5Vに設定する。
RG及びWGを5Vに設定することによって第１、第２の選択
用トランジスタ31、33が導通し、Ｎ型拡散層12はRLの5V
に、Ｎ型拡散層13はWLの0Vになる。このとき、メモリ用
トランジスタ32のフローティング・ゲート電極20に電子
が注入されている場合にはその閾値電圧VTHが上昇して
いるため、このメモリ用トランジスタ32は導通しない。
このため、RLとWLとの間には電流が流れず、RLは5Vのま
ま保持される。これに対し、フローティング・ゲート電
極20から電子が放出されている場合には閾値電圧VTH下
降しているため、メモリ用トランジスタ32は導通する。
このときは、RLとWLとの間に電流が流れ、RLはほぼWLの
0Vとなる。この場合には、RLの5Vと0Vの電位差を、RLに
接続された図示しないセンスアンプ回路で増幅すること
により、論理的な“1"、“0"の判定が行なわれる。
RG及びWGを5Vに設定することによって第１、第２の選択
用トランジスタ31、33が導通し、Ｎ型拡散層12はRLの5V
に、Ｎ型拡散層13はWLの0Vになる。このとき、メモリ用
トランジスタ32のフローティング・ゲート電極20に電子
が注入されている場合にはその閾値電圧VTHが上昇して
いるため、このメモリ用トランジスタ32は導通しない。
このため、RLとWLとの間には電流が流れず、RLは5Vのま
ま保持される。これに対し、フローティング・ゲート電
極20から電子が放出されている場合には閾値電圧VTH下
降しているため、メモリ用トランジスタ32は導通する。
このときは、RLとWLとの間に電流が流れ、RLはほぼWLの
0Vとなる。この場合には、RLの5Vと0Vの電位差を、RLに
接続された図示しないセンスアンプ回路で増幅すること
により、論理的な“1"、“0"の判定が行なわれる。
ここで非常に重要なことは、RLに5Vという通常の読出し
時の電源電圧をそのまま供給することができるという点
である。しかも、5Vという電圧をRLに供給してもソフト
ライト現象を押さえ、リード・リテンション特性を大幅
に改善することができるのである。なぜならば、読出し
モード時において、WG＝5V、WL＝0Vであるため、Ｎ型拡
散層13の電圧は0Vとなる。つまり、CG＝0Vであり、フロ
ーティング・ゲート電極20の電圧もほぼ0Vとなり、また
Ｎ型拡散層13も0Vであるため、フローティング・ゲート
電極20とＮ型拡散層13との間の薄い絶縁膜21には電界が
印加されない。従って、トンネル効果による電子の注入
も放出も行われない。
時の電源電圧をそのまま供給することができるという点
である。しかも、5Vという電圧をRLに供給してもソフト
ライト現象を押さえ、リード・リテンション特性を大幅
に改善することができるのである。なぜならば、読出し
モード時において、WG＝5V、WL＝0Vであるため、Ｎ型拡
散層13の電圧は0Vとなる。つまり、CG＝0Vであり、フロ
ーティング・ゲート電極20の電圧もほぼ0Vとなり、また
Ｎ型拡散層13も0Vであるため、フローティング・ゲート
電極20とＮ型拡散層13との間の薄い絶縁膜21には電界が
印加されない。従って、トンネル効果による電子の注入
も放出も行われない。
（実施例） 以下、この発明の実施例を図面を参照して説明する。
第４図はこの発明の不揮発性半導体メモリをE2PROMに実
施した場合の概略的な構成を示す回路図である。この実
施例のメモリでは説明を簡単にするためにメモリ・セル
は１個のみ示されている。ここでメモリ・セルは前記第
１図のような断面構造を有しており、第１、第２の選択
用トランジスタ31、33とメモリ用トランジスタ32とで構
成されている。そして、読出し線RLと通常の読出し用電
極VCCとの間には負荷回路としての抵抗34が接続され、
読出し線RLにはセンスアンプ回路35の入力端子が接続さ
れている。
施した場合の概略的な構成を示す回路図である。この実
施例のメモリでは説明を簡単にするためにメモリ・セル
は１個のみ示されている。ここでメモリ・セルは前記第
１図のような断面構造を有しており、第１、第２の選択
用トランジスタ31、33とメモリ用トランジスタ32とで構
成されている。そして、読出し線RLと通常の読出し用電
極VCCとの間には負荷回路としての抵抗34が接続され、
読出し線RLにはセンスアンプ回路35の入力端子が接続さ
れている。
そして、上記抵抗34の値をRf、メモリ用トランジスタ32
が電子の注入状態のときRL、WL間の抵抗値をRoff、メモ
リ用トランジスタ32が電子の放出状態のときのRL、WL間
の抵抗値をRonとすると、Rrの値は次のような関係を満
足するように設定されている。
が電子の注入状態のときRL、WL間の抵抗値をRoff、メモ
リ用トランジスタ32が電子の放出状態のときのRL、WL間
の抵抗値をRonとすると、Rrの値は次のような関係を満
足するように設定されている。
Roff＞＞Rr＞Ron …１ このようなメモリでは、メモリ用トランジスタ32の電子
注入、放出の各状態において、RLは5Vと0Vとの間をほぼ
フル・スィングする。従って、電源電圧VCCの値を低下
させても、RL電圧はVCCと0Vとの間をほぼフル・スィン
グし、低電圧動作に対して十分な動作マージンを得るこ
とができる。また、従来のように1Vという中間電圧が不
要なため、この電圧を作成する回路が不要となり、消費
電流の削減を図ることができる。
注入、放出の各状態において、RLは5Vと0Vとの間をほぼ
フル・スィングする。従って、電源電圧VCCの値を低下
させても、RL電圧はVCCと0Vとの間をほぼフル・スィン
グし、低電圧動作に対して十分な動作マージンを得るこ
とができる。また、従来のように1Vという中間電圧が不
要なため、この電圧を作成する回路が不要となり、消費
電流の削減を図ることができる。
ここで、この実施例のメモリにおいて、データの消去、
書込み及び読出しの各動作モードにおける電圧設定範囲
を第３図に戻って考えてみる。すなわち、WLについては
0V〜20V（高電圧系）、WGについては5V〜20V（低、高電
圧系）、CGについては0V〜20V（高電圧系）、RGについ
ては0V〜5V（低電圧系）、RLについては0V〜5V（低電圧
系）である。つまり、高電圧系と低電圧系が共存する信
号線はWGのみである。その他の信号線WL、CG、RG、RLは
全て高電圧系と低電圧系に分離されている。このため、
これらの信号を処理する周辺回路の構成が非常に簡単に
なる。すなわち、この実施例のメモリでは、周辺回路を
高電圧系と低電圧系とに分離することができるので、回
路構成の簡素化を図ることができる。
書込み及び読出しの各動作モードにおける電圧設定範囲
を第３図に戻って考えてみる。すなわち、WLについては
0V〜20V（高電圧系）、WGについては5V〜20V（低、高電
圧系）、CGについては0V〜20V（高電圧系）、RGについ
ては0V〜5V（低電圧系）、RLについては0V〜5V（低電圧
系）である。つまり、高電圧系と低電圧系が共存する信
号線はWGのみである。その他の信号線WL、CG、RG、RLは
全て高電圧系と低電圧系に分離されている。このため、
これらの信号を処理する周辺回路の構成が非常に簡単に
なる。すなわち、この実施例のメモリでは、周辺回路を
高電圧系と低電圧系とに分離することができるので、回
路構成の簡素化を図ることができる。
第５図はこの発明の他の実施例の概略的な構成を示す回
路図である。この実施例のメモリでは読出し線RLの負荷
回路としてＰチャネルMOSトランジスタ36を使用するよ
うにしたものである。そして、そのゲート電極にはアー
ス電圧である0Vが供給され、このトランジスタ36は常時
導通状態となるように設定されている。なお、このトラ
ンジスタ36の導通抵抗をRrとした場合に、このRrの値は
上記１式を満足するように設定されている。
路図である。この実施例のメモリでは読出し線RLの負荷
回路としてＰチャネルMOSトランジスタ36を使用するよ
うにしたものである。そして、そのゲート電極にはアー
ス電圧である0Vが供給され、このトランジスタ36は常時
導通状態となるように設定されている。なお、このトラ
ンジスタ36の導通抵抗をRrとした場合に、このRrの値は
上記１式を満足するように設定されている。
第６図はこの発明のさらに他の実施例の概略的な構成を
示す回路図である。この実施例のメモリでも読出し線RL
の負荷回路として、上記第５図のものと同様にＰチャネ
ルMOSトランジスタ36を使用するようにしたものであ
る。ところが、この実施例の場合にはトランジスタ36の
ゲート電極にはクロック信号φが供給されており、この
トランジスタ36はクロック信号φが0Vにされる期間にの
み一時的に導通状態となるように制御される。従って、
RLの論理成立期間（VCCレベルの設定期間）は、第７図
のタイミングチャートに示すようにφ＝0Vの期間のみで
ある。
示す回路図である。この実施例のメモリでも読出し線RL
の負荷回路として、上記第５図のものと同様にＰチャネ
ルMOSトランジスタ36を使用するようにしたものであ
る。ところが、この実施例の場合にはトランジスタ36の
ゲート電極にはクロック信号φが供給されており、この
トランジスタ36はクロック信号φが0Vにされる期間にの
み一時的に導通状態となるように制御される。従って、
RLの論理成立期間（VCCレベルの設定期間）は、第７図
のタイミングチャートに示すようにφ＝0Vの期間のみで
ある。
このような構成によれば、VCCからRL及びメモリ・セル
を経由して、WLに流れていた読出し電流を、φ＝0Vの期
間だけに制約することができ、この結果としてさらに低
消費電流化を図ることができる。
を経由して、WLに流れていた読出し電流を、φ＝0Vの期
間だけに制約することができ、この結果としてさらに低
消費電流化を図ることができる。
第８図はこの発明の別の実施例の概略的な構成を示す回
路図である。この実施例のメモリでは、読出し線RLの負
荷回路としてゲート電極にクロック信号φが供給された
ＰチャネルMOSトランジスタ36を使用する共に、RGの電
圧をそのまま第１の選択用トランジスタ31のゲート電極
に供給せずに、上記クロック信号φで開閉制御されるア
ンドゲート回路37を用いて供給制御するように構成した
ものである。
路図である。この実施例のメモリでは、読出し線RLの負
荷回路としてゲート電極にクロック信号φが供給された
ＰチャネルMOSトランジスタ36を使用する共に、RGの電
圧をそのまま第１の選択用トランジスタ31のゲート電極
に供給せずに、上記クロック信号φで開閉制御されるア
ンドゲート回路37を用いて供給制御するように構成した
ものである。
第９図は第８図のメモリの動作のタイミングチャートで
ある。φ＝0Vの時は、プリチャージ期間つまりＰチャネ
ルMOSトランジスタ36は導通しており、RLがVCCにプリチ
ャージされる。ただし、この時、アンドゲート回路37の
出力は0Vであり、この出力が供給されている第１の選択
用トランジスタ31は非導通であるため、RLからメモリ・
セルを経由してWLに流れる電流経路はない。
ある。φ＝0Vの時は、プリチャージ期間つまりＰチャネ
ルMOSトランジスタ36は導通しており、RLがVCCにプリチ
ャージされる。ただし、この時、アンドゲート回路37の
出力は0Vであり、この出力が供給されている第１の選択
用トランジスタ31は非導通であるため、RLからメモリ・
セルを経由してWLに流れる電流経路はない。
φ＝5Vの時は論理成立期間であり、ＰチャネルMOSトラ
ンジスタ36は非導通である。この時、RG＝5Vであり、ア
ンドゲート回路37の出力も5Vになる。このため、第１の
選択用トランジスタ31が導通する。従って、メモリ用ト
ランジスタ32に電子が注入されていれば、RLは5Vをその
まま保持し、電子が放出されていれば、RLは0Vに放電さ
れる。
ンジスタ36は非導通である。この時、RG＝5Vであり、ア
ンドゲート回路37の出力も5Vになる。このため、第１の
選択用トランジスタ31が導通する。従って、メモリ用ト
ランジスタ32に電子が注入されていれば、RLは5Vをその
まま保持し、電子が放出されていれば、RLは0Vに放電さ
れる。
以上の説明から明らかなように、この実施例のメモリで
はVCCからRL及びメモリ・セルを経由して、WLに流れる
直流電流経路が存在しないため、第６図の実施例のメモ
リよりもさらに低消費電流化を図ることができる。
はVCCからRL及びメモリ・セルを経由して、WLに流れる
直流電流経路が存在しないため、第６図の実施例のメモ
リよりもさらに低消費電流化を図ることができる。
第10図は上記各実施例のメモリで使用されるセンスアン
プ回路35をメモリ・セルと共に具体的に示す回路図であ
る。ここでRLの負荷回路38としては、第４図中の抵抗3
4、第５図中の常時導通状態に設定されたＰチャネルMOS
トランジスタ36、第６図中のクロク信号φで制御された
ＰチャネルMOSトランジスタ36等が使用される。
プ回路35をメモリ・セルと共に具体的に示す回路図であ
る。ここでRLの負荷回路38としては、第４図中の抵抗3
4、第５図中の常時導通状態に設定されたＰチャネルMOS
トランジスタ36、第６図中のクロク信号φで制御された
ＰチャネルMOSトランジスタ36等が使用される。
つまり、VCCとRLとの間にどのような負荷回路を挿入し
たとしても、RLは0Vと5Vとの間をフルスィングするため
に、従来のような微少電位差を増幅する複雑なセンスア
ンプ回路は必要なく、例えば図示するように単なるイン
バータをセンスアンプ回路35として使用することができ
る。このため、センスアンプ回路の簡素化が図れ、アク
セスタイムの短縮化が実現できる。
たとしても、RLは0Vと5Vとの間をフルスィングするため
に、従来のような微少電位差を増幅する複雑なセンスア
ンプ回路は必要なく、例えば図示するように単なるイン
バータをセンスアンプ回路35として使用することができ
る。このため、センスアンプ回路の簡素化が図れ、アク
セスタイムの短縮化が実現できる。
第11図はこの発明の第１の変形例によるメモリ・セルの
構成を示す等価回路図である。この変形例によるメモル
・セルは、前記第１、第２の選択用トランジスタ31、33
のゲート電極を共通に接続し、この共通ゲート電極を選
択ゲート線SGに接続するようにしたものである。すなわ
ち、この変形例のセルでは、前記第２図中の書込みゲー
ト線WGと読出しゲート線RGとを接続し、この線を新たに
選択ゲート線SGとしたものである。
構成を示す等価回路図である。この変形例によるメモル
・セルは、前記第１、第２の選択用トランジスタ31、33
のゲート電極を共通に接続し、この共通ゲート電極を選
択ゲート線SGに接続するようにしたものである。すなわ
ち、この変形例のセルでは、前記第２図中の書込みゲー
ト線WGと読出しゲート線RGとを接続し、この線を新たに
選択ゲート線SGとしたものである。
第12図は上記セルの各動作モードにおいて、書込み線W
L、選択ゲート線SG、制御ゲート線CG及び読出し線RLに
供給される電圧をまとめて示したものである。ここで、
SGの電圧は前記第３図中のWGと同一に設定されている。
L、選択ゲート線SG、制御ゲート線CG及び読出し線RLに
供給される電圧をまとめて示したものである。ここで、
SGの電圧は前記第３図中のWGと同一に設定されている。
第13図はこの発明の第２の変形例によるメモリ・セルの
構成を示す等価回路図である。この変形例によるメモリ
・セルは、前記第１の選択用トランジスタ31のゲート電
極と、メモリ用トランジスタ32のコントロール・ゲート
電極を共通に接続し、この共通電極を制御ゲート線CGに
接続するようにしたものである。
構成を示す等価回路図である。この変形例によるメモリ
・セルは、前記第１の選択用トランジスタ31のゲート電
極と、メモリ用トランジスタ32のコントロール・ゲート
電極を共通に接続し、この共通電極を制御ゲート線CGに
接続するようにしたものである。
第14図は上記セルの各動作モードにおいて、書込み線W
L、選択ゲート線SG、制御ゲート線CG及び読出し線RLに
供給される電圧をまとめて示したものである。ここでデ
ータの消去モード時にはCGの電圧により第１の選択用ト
ランジスタ31が導通状態にされる。ところが、この時に
第２図のセルではどのような電圧に設定してもよいRLの
電圧0Vに設定すれば、メモリ用トランジスタ32のソー
ス，ドレイン間には電流は流れず、全く問題は生じな
い。
L、選択ゲート線SG、制御ゲート線CG及び読出し線RLに
供給される電圧をまとめて示したものである。ここでデ
ータの消去モード時にはCGの電圧により第１の選択用ト
ランジスタ31が導通状態にされる。ところが、この時に
第２図のセルではどのような電圧に設定してもよいRLの
電圧0Vに設定すれば、メモリ用トランジスタ32のソー
ス，ドレイン間には電流は流れず、全く問題は生じな
い。
第15図はこの発明の第３の変形例によるメモリ・セルの
素子構造を示す断面図である。上記第１図のセルではチ
ャネル領域15と18との間にＮ型拡散層12を設けていた
が、この変形例のセルではＮ型拡散層12を設けず、Ｎ型
拡散層11と13との間にチャネル領域15と18を直列に設け
るように構成したものである。このような素子構造を持
つメモリ・セルの等価回路は前記第２図の場合と全く同
様である。従って、この第15図のような素子構造のセル
を用いて、前記第４図、第５図、第６図、第８図のよう
なメモリを構成することが可能であり、さらにこれらに
前記第11図、第13図のような変形を施すこともできる。
素子構造を示す断面図である。上記第１図のセルではチ
ャネル領域15と18との間にＮ型拡散層12を設けていた
が、この変形例のセルではＮ型拡散層12を設けず、Ｎ型
拡散層11と13との間にチャネル領域15と18を直列に設け
るように構成したものである。このような素子構造を持
つメモリ・セルの等価回路は前記第２図の場合と全く同
様である。従って、この第15図のような素子構造のセル
を用いて、前記第４図、第５図、第６図、第８図のよう
なメモリを構成することが可能であり、さらにこれらに
前記第11図、第13図のような変形を施すこともできる。
第16図はこの発明の第４の変形例によるメモリ・セルの
素子構造を示す断面図である。この変形例のセルは、上
記第15図中のゲート電極17とコントロール・ゲート電極
23とを接続し、一つのコントロール・ゲート電極23とし
たものである。このような構造のセルは前記第13図の等
価回路で示されるものと同じ回路構成となる。
素子構造を示す断面図である。この変形例のセルは、上
記第15図中のゲート電極17とコントロール・ゲート電極
23とを接続し、一つのコントロール・ゲート電極23とし
たものである。このような構造のセルは前記第13図の等
価回路で示されるものと同じ回路構成となる。
［発明の効果］ 以上説明したようにこの発明によれば、低電圧、低消費
電力を可能ならしめるとともに、センスアンプ回路を始
めとする周辺回路の簡素化と動作速度の高速化を可能な
らしめる不揮発性半導体メモリを提供することができ
る。
電力を可能ならしめるとともに、センスアンプ回路を始
めとする周辺回路の簡素化と動作速度の高速化を可能な
らしめる不揮発性半導体メモリを提供することができ
る。
第１図はこの発明の不揮発性半導体メモリで使用される
メモリ・セルの素子構造を示す断面図、第２図は第１図
の素子の等価回路図、第３図は第１図のセルの各動作モ
ードにおける電圧をまとめて示す図、第４図はこの発明
の不揮発性半導体メモリの一実施例の概略的な構成を示
す回路図、第５図はこの発明の他の実施例の概略的な構
成を示す回路図、第６図はこの発明のさらに他の実施例
の概略的な構成を示す回路図、第７図は第６図回路のタ
イミングチャート、第８図はこの発明の別の実施例の概
略的な構成を示す回路図、第９図は第８図のメモリの動
作のタイミングチャート、第10図は上記各実施例のメモ
リで使用されるセンスアンプ回路をメモリ・セルと共に
具体的に示す回路図、第11図はこの発明の第１の変形例
によるメモリ・セルの構成を示す等価回路図、第12図は
第11図のセルの各動作モードにおける電圧をまとめて示
す図、第13図はこの発明の第２の変形例によるメモリ・
セルの構成を示す等価回路図、第14図は第13図のセルの
各動作モードにおける電圧をまとめて示す図、第15図は
この発明の第３の実施例によるメモリ・セルの素子構造
の断面図、第16図はこの発明の第４の変形例によるメモ
リ・セルの素子構造の断面図、第17図は従来のセルの素
子構造を示す断面図、第18図は第17図の素子の等価回路
図、第19図は第17図のセルの各動作モードにおける電圧
をまとめて示す図である。 10……Ｐ型半導体基板、11,12,13,14……Ｎ型拡散層、1
5……チャネル領域（第１チャネル領域）、16……厚い
絶縁膜、17……ゲート電極、18……チャネル領域（第２
チャネル領域）、19……厚い絶縁膜、20……フローティ
ング・ゲート電極、21……薄い膜厚の絶縁膜、22……厚
い絶縁膜、23……コントロール・ゲート電極、24……チ
ャネル領域（第３チャネル領域）、25……厚い絶縁膜、
26……ゲート電極、31……第１の選択用トランジスタ、
32……メモリ用トランジスタ、33……第２の選択用トラ
ンジスタ、34……抵抗、35……センスアンプ回路、36…
…ＰチャネルMOSトランジスタ、37……アンドゲート回
路、CG……制御ゲート線、WG……書込みゲート線、RG…
…読出しゲート線、RL……読出し線、WL……書込み線。
メモリ・セルの素子構造を示す断面図、第２図は第１図
の素子の等価回路図、第３図は第１図のセルの各動作モ
ードにおける電圧をまとめて示す図、第４図はこの発明
の不揮発性半導体メモリの一実施例の概略的な構成を示
す回路図、第５図はこの発明の他の実施例の概略的な構
成を示す回路図、第６図はこの発明のさらに他の実施例
の概略的な構成を示す回路図、第７図は第６図回路のタ
イミングチャート、第８図はこの発明の別の実施例の概
略的な構成を示す回路図、第９図は第８図のメモリの動
作のタイミングチャート、第10図は上記各実施例のメモ
リで使用されるセンスアンプ回路をメモリ・セルと共に
具体的に示す回路図、第11図はこの発明の第１の変形例
によるメモリ・セルの構成を示す等価回路図、第12図は
第11図のセルの各動作モードにおける電圧をまとめて示
す図、第13図はこの発明の第２の変形例によるメモリ・
セルの構成を示す等価回路図、第14図は第13図のセルの
各動作モードにおける電圧をまとめて示す図、第15図は
この発明の第３の実施例によるメモリ・セルの素子構造
の断面図、第16図はこの発明の第４の変形例によるメモ
リ・セルの素子構造の断面図、第17図は従来のセルの素
子構造を示す断面図、第18図は第17図の素子の等価回路
図、第19図は第17図のセルの各動作モードにおける電圧
をまとめて示す図である。 10……Ｐ型半導体基板、11,12,13,14……Ｎ型拡散層、1
5……チャネル領域（第１チャネル領域）、16……厚い
絶縁膜、17……ゲート電極、18……チャネル領域（第２
チャネル領域）、19……厚い絶縁膜、20……フローティ
ング・ゲート電極、21……薄い膜厚の絶縁膜、22……厚
い絶縁膜、23……コントロール・ゲート電極、24……チ
ャネル領域（第３チャネル領域）、25……厚い絶縁膜、
26……ゲート電極、31……第１の選択用トランジスタ、
32……メモリ用トランジスタ、33……第２の選択用トラ
ンジスタ、34……抵抗、35……センスアンプ回路、36…
…ＰチャネルMOSトランジスタ、37……アンドゲート回
路、CG……制御ゲート線、WG……書込みゲート線、RG…
…読出しゲート線、RL……読出し線、WL……書込み線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 幸夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 重松 朋久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 鈴木 八十二 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 吉沢 淳 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭59−147462（ＪＰ，Ａ) 特開 昭60−31267（ＪＰ，Ａ) 特開 昭61−265869（ＪＰ，Ａ) 特開 昭58−161198（ＪＰ，Ａ) 特開 昭61−166176（ＪＰ，Ａ) 特開 昭60−182174（ＪＰ，Ａ) 特開 昭58−34628（ＪＰ，Ａ) 特公 昭56−6075（ＪＰ，Ｂ２) 実公 昭57−13677（ＪＰ，Ｙ２)
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極
と、 上記第２チャネル領域上に第１の絶縁膜を介して設けら
れ、一部が上記第３拡散層と重なるように形成された浮
遊ゲート電極と、 上記浮遊ゲート電極と上記第３拡散層との間に設けら
れ、上記第１の絶縁膜よりも膜厚が薄くされ、データの
消去時及び書き込み時に上記浮遊ゲート電極と上記第３
拡散層との間にトンネル電流を発生させる第２の絶縁膜
と、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極
と、 データの書込み時には第１の電圧を、消去時及び読出し
時には第１の電圧よりも低い第２の電圧を上記第４拡散
層に供給する書込み線と、 データの消去時と書込み時に第１の電圧を、データの読
出し時には第１の電圧よりも低くかつ上記第２の電圧よ
りは高い第３の電圧を上記第２ゲート電極に供給する書
込みゲート線と、 データの消去には第１の電圧を、データの書込み時と読
出し時には第２の電圧を上記制御ゲート電極に供給する
制御ゲート線と、 データの消去時と書込み時には第２の電圧を、データの
読出し時には第３の電圧を上記第１ゲート電極に供給す
る読出しゲート線と、 データの読出し時に第３の電圧を上記第１拡散層に供給
する読み出し線とを具備し、 データの消去時には上記制御ゲート電極に供給された第
１の電圧に応じて上記浮遊ゲート電極を上記第２の電圧
よりも十分に高い電圧に設定して、上記浮遊ゲート電極
と上記第２拡散層との間にトンネル電流を流して浮遊ゲ
ート電極に電子を注入し、 データの書込み時には上記制御ゲート電極に供給された
第２の電圧に応じて上記浮遊ゲート電極を上記第２の電
圧よりも十分に低い電圧に設定して、上記第２拡散層と
上記浮遊ゲート電極との間にトンネル電流を流して浮遊
ゲート電極から電子を放出し、 データの読出し時には上記浮遊ゲート電極における電荷
の保持状態に応じて上記第２拡散層から第３拡散層に読
出し電流を流すように構成したことを特徴とする不発揮
性半導体メモリ。 - 【請求項２】前記読出し線が負荷回路を介して電源に接
続されており、この読出し線の信号がセンスアンプ回路
に供給されている特許請求の範囲第１項に記載の不揮発
性半導体メモリ。 - 【請求項３】前記負荷回路が、常時導通しているMOSト
ランジスタで構成されている特許請求の範囲第２項に記
載の不揮発性半導体メモリ。 - 【請求項４】前記負荷回路が、クロック信号に基づき一
時的に導通状態に制御されるMOSトランジスタで構成さ
れている特許請求の範囲第２項に記載の不揮発性半導体
メモリ。 - 【請求項５】前記読出しゲート線の電圧を、前記クロッ
ク信号に同期して前記第１ゲート電極に供給制御するよ
うにした特許請求の範囲第４項に記載の不揮発性半導体
メモリ。 - 【請求項６】前記センスアンプ回路がインバータ回路で
ある特許請求の範囲第２項に記載の不揮発性半導体メモ
リ。
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