KR900009176B1

KR900009176B1 - 불휘발성 반도체메모리

Info

Publication number: KR900009176B1
Application number: KR1019880000784A
Authority: KR
Inventors: 타다시 마루야마; 유키오 와다; 도모히사 시게마츠; 야소지 스즈키; 마고토 요시자와
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이치; 도시바 마이콤 엔지니어링 가부시끼가이샤; 다케다이 마사다카
Priority date: 1987-01-31
Filing date: 1988-01-29
Publication date: 1990-12-24
Also published as: EP0280883B1; US4912749A; JPH0772996B2; JPS63188896A; EP0280883A3; KR880009379A; EP0280883A2; DE3865702D1

Abstract

내용 없음.

Description

불휘발성 반도체메모리

제1도는 본 발명에 따른 불휘발성 반도체메모리에서 사용되는 메모리셀의 소자구조를 나타낸 단면도.

제2도는 제1도에 도시된 소자의 등가회로도.

제3도는 제도에 도시된 셀의 각 동작모드에 대한 전압을 통괄적으로 나타낸 도면.

제4도는 본 발명에 따른 불휘발성 반도체메모리의 제1실시예에 대한 개략적인 구성을 나타낸 회로도.

제5도는 본 발명의 제2실시예에 따른 개략적인 구성을 나타낸 회로도.

제6도는 본 발명의 제3실시예에 따른 개략적인 구성을 나타낸 회로도.

제7도는 제6도에 나타낸 회로의 타이밍챠트.

제8도는 본 발명의 제4실시예에 따른 개략적인 구성을 나타낸 회로도.

제9도는 제8도에 나타낸 메모리동작의 타이밍챠트.

제10도는 상기 각 실시예의 메모리에서 사용되는 센스앰프회로를 메모리셀과 함께 구체적으로 나타낸 회로도.

제11도 종래 셀소자의 구조를 나타낸 단면도.

제12도는 제11도에 도시된 소자의 등가회로도.

제13도는 제11도에 도시된 셀의 각 동작모드에 대한 전압을 통괄적으로 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10 : P형 반도체기판 11, 12, 13 : N형 확산층

14 : 채널영역(제1채널영역) 15, 18, 21 : 두꺼운 절연막

16 : 플로팅게이트전극 17 : 얇은 절연막

19 : 제어게이트전극 20 : 채널영역(제2채널영역)

22 : 선택게이트전극 30 : 메모리셀

31 : 메모리용 트랜지스터 32 : 선택용 트랜지스터

33, 35 : 스위치용 MOS트랜지스터 34 : 저항

36 : 센스앰프회로 37 : 오아게이트

38 : 앤드게이트 CG : 제어게이트선

SG : 선택게이트선 RL : 독출선

WL : 기입선

[산업상의 이용분야]

본 발명은 불휘발성 트랜지스터를 사용하여 전기적으로 데이터를 고쳐서 기록할 수 있도록 된 불휘발성 반도체메모리에 관한 것이다.

[종래의 기술 및 그 문제점]

전기적으로 데이터를 거쳐서 다시 기록할 수 있도록 되어 있는 메모리로는 E²PROM(Electrically Erasable and Programmable Read Only Memory)이 널리 알려져 있는바, 이 E²PROM에 사용되는 메모리셀의 구조에는 여러 가지 방식이 있지만, 그중에서도 플로팅게이트형으로서 프로팅게이트전극이 일부 얇은 절연막을 통해 확산층과 포개지는 방식이 가장 일반적이다.

제11도는 상기와 같은 방식의 종래 메모리셀의 소자구조를 나타낸 단면도로서, P형 반도체기판(10)의 표면에는 N형 확산층(11, 12, 13)이 형성되어 있고, 상기 확산층(11)과 확산층(12)의 상호간에는 채널영역(14)이 설정되어 있으며, 이 채널영역(14)상에는 비교적 두꺼운 절연막(15)을 통해 다결정실리콘으로 구성된 전극(16)이 설치되어 있으며, 또 이 전극(16)은 상기 절연막(15)보다도 얇은 절연막(17)부분을 통해 상기 N형 확산층(12)과 포개지게 된다. 더욱이 전극(16)상에는 비교적 두꺼운 절연막(18)을 통해 다결정실리콘으로 구성된 전극(19)이 설치되어 있다.

또한, 상기 확산층(12)과 확산층(13)의 상호간에도 채널영역(20)이 설정되어 있는데, 이 채널영역(20)상에는 비교적 두꺼운 절연막(21)을 통해 다결정실리콘으로 구성된 전극(22)이 설치되어 있다.

여기서 상기 확산층(11)은 소오스배선(S)에 접속되고, 확산층(13)은 비트선(BL)에 각각 접속되게 되며, 또 전극(16)은 플로팅게이트전극, 전극(19)은 제어게이트전극, 전극(22)은 게이트전극으로 각각 사용되게 되며, 상기 제어게이트전극(19)은 제어게이트선(CG)에, 게이트전극(22)은 선택게이트선(SG)에 각각 접속되게 된다.

제12도는 제11도에 도시된 종래 소자의 등가회로도로서, 도면중 트랜지스터(41)는 확산층(11), (12)을 소오스와 드레인으로 하는 플로팅게이트형으로 데이터를 기억하는 메모리용 트랜지스터를 구성하게 되고, 트랜지스터(42)는 확산층(12), (13)을 소오스와 드레인으로 하는 통상의 MOS형 트랜지스터로서 상기 메모리용 트랜지스터(41)를 선택하는 선택용 트랜지스터를 구성하게 된다.

상기와 같이 구성된 메모리셀의 동작모드로서는 데이터의 소거와 기입 및 독출모드가 있는데, 제13도는 이와 같은 각 동작모드에 있어서, 소오스배선(S)과 비트선(BL), 제어게이트선(CG), 선택게이트선(SG)으로 공급되는 전압을 통괄적으로 나타낸 것이다. 또 E²PROM을 내장한 집적회로에 사용되는 전원전압 GND, Vcc, Vpp의 3종류가 있는데, 통상의 경우 GND=0V, Vcc=5V, Vpp=20V이다. 여기서 Vpp는 외부전원으로 공급되는 것이 아니고 집적회로내부에서 Vcc의 전압을 승압시켜 만든다.

먼저, 데이터소거모드를 설명하면, 이 데이터소거모드는 전자주입모드라고도 불리워지는데, 플로팅게이트 전극(16)에 전자를 주입하는 것에 의해 메모리용 트랜지스터의 임계치전압(V_TH)을 상승시켜 주는 것으로, 이 경우에는 BL=0V, SG=20V, CG=20V, S=0V로 설정한다. 따라서, SG를 20V로 설정하는 것에 의해 선택용 트랜지스터(42)가 도통되게 되고, N형 확산층(12)은 BL의 0V로 되게 된다. 그리고 다른쪽 플로팅게이트전극(16)에는 제어게이트선(CG)의 고전압이 인가되는데, 이것에 의해 플로팅게이트전극(16)과 N형 확산층(12) 사이의 얇은 절연막(17)에 고전계가 인가되어 플로팅게이트전극(16)에서 N형 확산층(12)으로 채널전류가 흐르게 되므로 플로팅게이트전극(16)에 전자가 주입되게 된다. 그 결과 메모리용 트랜지스터(41)의 임계전압(V_TH)이 상승하여 예컨대 +8V정도로 되게 된다.

한편, 데이터기록모드는 전자방출모드라고도 불리워지는데, 플로팅게이트전극(16)에 주입된 전자를 방출하는 것으로 메모리용 트랜지스터(41)의 임계치전압(T_TH)을 하강시키는 것이다. 이 경우에는 BL=20V, CG=0V, S=5V 또는 플로팅상태로 설정한다. 이와 같이 SG를 20V로 설정한 것에 의해 선택용 트랜지스터(42)가 도통되고, N형 확산층(12)은 BL의 20V로 된다. 이것에 의해 상기 소거모드의 경우와는 반대방향으로 얇은 절연막(17)에 고전계가 인계되어 N형 확산층(12)에서 플로팅게이트전극(16)으로 채널전류가 흐르게 되므로 플로팅게이트(16)에서 전자가 방출되게 된다. 그 결과 메모리용 트랜지스터(41)의 임계치전압(V_TH)이 하강하여 예컨대 -5V정도로 된다.

또, 데이터독출모드의 경우에는 BL=1V, SG=5V, CG=0V, S=0V로 설정하게 되는데, 이렇게 선택게이트선(SG)을 5V로 설정하는 것에 의해 선택용 트랜지스터(42)가 도통되고 되고, N형 확산층(12)은 비트선(BL)의 1V로 되게 된다. 이때 미리 플로팅게이트전극(16)에 전자가 주입되어 있는 경우에는 임계치전압(V_TH)이 상승하기 때문에 메모리용 트랜지스터(41)는 도통되지 않게 된다. 이 때문에 비트선(BL)과 소오스배선(S) 사이에 전류가 흐르지 않게 되고, 비트선(BL)은 1V를 그대로 유지하게 된다. 이것에 비해 폴로팅게이트전극(16)에서 전자가 방출된 경우에는 임계치전압(V_TH)이 하강하게 되므로 메모리용 트랜지스터(41)는 도통되게 된다. 이때는 비트선(BL)과 소오스배선(S) 사이에 전류가 흘러 비트선(BL)은 거의 0V로 되게 된다. 결국 비트선(BL)의 1V와 0V의 전압차를 비트선(BL)에 접속된 도시되지 않은 센스앰프회로에서 증폭시켜줌으로써 논리적인 "1"과 "0"의 판정을 수행하게 된다.

이와 같이 종래의 불휘발성 반도체메모리에서 문제시되는 것을 비트선(BL)의 1V와 0V의 전위차를 센스앰프회로에서 증폭시켜 주어야 한다는 것이다. 즉, 센스앰프회로는 불과 1V의 전위차를 증폭하여 레벨판정을 수행하여야 한다는 것이다.

여기서 독출모드일 경우 비트선(BL)은 5V까지 상승시켜 주지 않고 1V정도로 유지시킬 필요가 있는가에 대해 설명하면, 독출모드시 BL=5V로 설정하게 되면 N형 확산층(12)은 거의 5V로 되게 된다. 그러면 얇은 절연막(17)에는 플로팅게이트전극(16)을 통해 CG=0V와 N형 확산층(12)의 5V에 의해 전계가 인가되게 된다. 결국, 먼저 기입모드(전자방출모드)에서의 전계가 인가방향과 전계의 방향이 같다는 것이고, 다른점은 전계의 세기가 기입모드일 경우보다 낮다는 것이다. 따라서 전자가 주입되는 셀이 장시간동안 계속 독출모드로 될 경우에는 미리 주입되어 있는 전자가 채널효과에 의해 조금씩 계속 방출되게 되므로 임계전압(V_TH)이 조금씩 계속 하강하게 되어 일정시간이 경과되었을 경우에는 논리적 오동작을 발생시키게 된다. 이와 같은 현상을 소프트기입(soft write)현상이라 칭하는데, 이 소프트기입현상의 시간에 대한 내성을 독출·보유(특성(read retention; 독출시의 데이터보유특성)이라 칭한다.

이 독출·보유특성을 개량하기 위해서는 독출모드시에 비트선(BL)의 전압을 내려주게 되면 개량되게 되지만, 그 반면에 전자주입셀과 전자방출셀의 비트선(BL) 전압차가 적게되어 논리적 마아진이 저하되게 된다. 따라서 종래에는 BL=1V정도로 설정하여 독출·보유특성에 대해서는 충분한 대책을 세우되, 다른 한쪽에서는 논리적 마아진이 작아진다는 점에 대해서 센스앰프를 고성능화하는 식으로 해서, 결국 센스앰프자체에 큰 부담을 주고 있었다.

이와 같이 종래에는 센스앰프회로에 지나치게 많은 부담을 주게 되므로 다음과 같은 여러 가지의 문제가 발생하게 되었다. 첫 번째 문제점은 센스앰프회로의 구성이 복잡하게 되어 집적회로화하는 경우 칩면적이 증대되게 되므로 제조원가의 상승을 초래하게 되었고, 두번째 문제점으로서는 독출모드시에 동작전원전압 마아진이 작아지게 되어 특히 저전압동작면에서 불리한 점이 있었다. 또, 세번째 문제점으로서는 비트선(BL)에 공급하기 위한 1V의 중간정전압원이 필요하다는 것이다. 이와 같은 중간전압을 만드는 회로를 내장하게 되면 소비전력이 증가하여 저소비전력화란 측면에선 불리하게 된다. 또 네 번째 문제점으로서는 센스앰프회로의 복잡화에 다라 억세스시간이 길어지게 된다는 점에 있다.

상기와 같이 종래의 불휘발성 반도체메모리에서는 칩면적이 증대되게 되고, 저전압동작 및 저소비전력화에 불리하게 되며, 억세스시간이 길어지게 된다는 등의 문제점이 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 저전압, 저소비전력화를 가능하도록 함과 더불어 센스앰프회로를 비롯한 주변회로의 간소화와 동작속도의 고속화가 가능한 불휘발성 반도체메모리를 제공하고자 함에 그 목적이 있다.

[발명의 구성 및 작용]

상기한 목적을 달성하기 위한 본 발명은, 제1도전형의 반도체기판과, 이 반도체기판내에 설치된 제2도전형의 제1, 제2, 제3확산층, 이 제1, 제2확산층 상호간에 설치된 제1채널영역, 상기 제2, 제3확산층 상호간에 설치된 제2채널영역, 상기 제1채널영역상에 설치되어 일부가 얇은 절연막을 통해 상기 제2확산층과 포개지는 플로팅게이트전극, 이 플로팅게이트전극상에 두꺼운 절연막을 매개로 설치된 제어게이트전극, 상기 제2채널영역상에 두꺼운 절연막을 매개로 설치된 게이트전극, 데이터의 소거시와 기입 및 독출시에 각각 소정전압을 상기 제어게이트전극에 공급하는 제어게이트선, 데이터의 소거시와 기입 및 독출시에 각각 소정전압을 상기 제3확산층에 공급하는 기입선 및, 데이터의 소거시와 기입 및 독출시에 각각 소정전압을 상기 제1확산층에 공급하는 독출선으로 구성되어 있다.

여기서 본 발명의 불휘발성 반도체메모리에 사용되는 메모리셀은 제1도의 단면도에 도시된 바와 같이 구성되어 있는데, P형 반도체기판(10)의 표면에는 N형 확산층(11, 12, 13)이 형성되어 있고, 상기 확산층(11)과 확산층(12) 상호간에는 채널영역(14)이 설정되어 있으며, 이 채널영역(14)상에는 비교적 두꺼운 절연막(15)을 통해 다결정실리콘으로 구성된 전극(16)이 설치되어 있는데, 이 전극(16)은 상기 절연층(15)보다도 얇은 절연막(17)의 부분을 통해 상기 N형 확산층(12)과 포개지게 된다. 더욱이 상기 전극(16)상에는 비교적 두꺼운 절연막(18)을 통해 다결정실리콘으로 구성된 전극(19)이 설치되어 있다.

또한, 상기 확산층(12)과 확산층(13) 상호간에도 채널영역(20)이 설정되어 있는데, 이 채널영역(20)상에는 비교적 두꺼운 절연막(21)을 통해 다결정실리콘으로 구성된 전극(22)이 설치되어 있다.

여기서 상기 확산층(11)에는 독출선(RL)이, 확산층(13)에는 기입선(WL)이 접속되게 되고, 또 상기 전극(16)은 플로팅게이트전극, 전극(19)은 제어게이트전극, 전극(22)은 게이트전극으로 각각 사용되게 되며, 전극(19)은 제어게이트선(CG)에, 전극(22)은 선택게이트선(SG)에 각각 접속되게 된다.

제2도는 제1도와 같이 구성된 소자의 등가회로도로서, 도면중 트랜지스터(31)는 상기 확산층(11), (12)을 소오스·드레인으로 하여 플로팅게이트형으로 데이터를 기억하는 메모리용 트랜지스터로 구성되어 있다. 또 트랜지스터(32)는 상기 확산층(12), (13)을 소오스·드레인으로하는 통상의 MOS형 트랜지스터로 구성되어 상기 메모리용 트랜지스터(31)를 선택하는 선택용 트랜지스터로 작용하고 있다.

이와 같이 구성된 메모리셀의 동작모드로서는 종래 셀의 경우와 마찬가지로 데이터의 소거와 기입 및 독출모드가 있다. 제3도는 이와 같은 각 동작모드에서 독출선(RL)과 기입선(WL), 제어게이트선(CG) 및 선택게이트선(SG)으로 공급되는 전압을 통괄적으로 나타낸 것이다.

먼저, 데이터소거모드(전자주입모드)의 경우에는 WL=0V, SG=20V, CG=20V, RL=0V로 설정하게 되는데, 이렇게 SG를 20V로 설정하는 것에 의해 선택용 트랜지스터(32)가 도통되고, N형 확산층(12)은 WL의 0V로 되게 된다. 한편, 플로팅게이트전극(16)에는 CG=20V인 고전압이 인가되게 되므로 플로팅게이트전극(16)과 N형 확산층(12) 사이의 얇은 절연막(17)에 고전계가 인가되게 되고, 플로팅게이트전극(16)에서 N형 확산층(12)으로 채널전류가 흐르게 되어, 결국 전자는 플로팅게이트전극(16)으로 주입되게 된다. 그 결과 메모리용 트랜지스터(31)의 임계치전압(V_TH)이 상승되게 되어 예컨대 +8V정도로 되게 된다.

한편, 데이터기입모드(전자방출모드)의 경우에는 WL=20V, SG=20V, CG=0V, RL=5V로 설정하게 되는데, 이렇게 SG를 20V로 설정하는 것에 의해 선택용 트랜지스터(32)가 도통되게 되고, N형 확산층(12)은 WL의 20V의 되게 된다. 따라서 상기 소거모드의 경우와는 반대방향으로 얇은 절연막(17)에 고전계가 인가되므로 N형 확산층(12)에서 플로팅게이트전극(16)으로 채널전류가 흐르게 되어, 결국 플로팅게이트전극(16)에서 전자가 방출되게 된다. 그 결과 메모리용 트랜지스터(31)의 임계전압(V_TH)이 하강되게 되어 예컨대 -5V정도로 되게 된다.

이와 같이 데이터의 소거모드를 수행할 때와 기입모드를 수행할 때는 종래의 셀과 모두 같다.

다음에 데이터독출모드의 경우에는 WL=0V, SG=5V, CG=0V, RL=5V로 설정하게 되는데, 이렇게 SG를 5V로 설정하는 것에 의해 선택용 트랜지스터(32)가 도통되게 되고, N형 확산층(12)은 WL의 0V로 되게 된다. 이때 미리 플로팅게이트전극(16)에 전자가 주입되어 있을 경우에는 임계치전압(V_TH)이 상승되게 되므로 메모리용 트랜지스터(31)는 도통되지 않게 된다. 이로 인하여 독출선(RL)과 기입선(WL) 사이에는 전류가 흐르지 않게 되어 독출선(RL)은 5V를 그대로 유지하게 된다. 반면에 플로팅게이트에서 전자가 방출된 경우에는 임계치전압(V_TH)이 하강하게 되므로 메모리용 트랜지스터(31)는 도통되게 되는데, 이 때에는 독출선(RL)과 기입선(WL) 사이에 전류가 흘러 독출선(RL)은 거의 기입선(WL)의 0V로 되게 된다. 이 경우에는 독출선(RL)의 5V와 0V의 전위차를 독출선(RL)에 접속된 도시되어 있지 않은 센스앰프회로에서 증폭하는 것에 의해 논리적인 "1" 또는 "0"의 판정을 수행하게 된다.

여기서 대단히 중요한 것은 독출선(RL)에 5V 라는 통상의 독출시 전원전압을 그대로 공급할 수 있다는 점이다. 더욱이 5V라는 전압을 독출선(RL)에 공급하여도 소프트기입현상을 막을 수 있고, 독출·보유특성을 대폭적으로 개선시킬 수 있다. 왜냐하면 독출모드시에 SG=5V, WL=0V이므로 N형 확산층(12)의 전압은 0V로 되게 된다. 결국 CG=0V이고, 플로팅게이트전극(16)의 전압도 거의 0V로 되며, 또한 N형 확산층(12)도 0V이기 때문에 플로팅게이트전극(16)과 N형 확산층(12) 사이의 얇은 절연막(17)에는 전계가 인가되지 않게 되므로 터널효과에 의한 전자의 주입방출이 수행되지 않게 된다.

[실시예]

이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제4도는 본 발명에 따른 불휘발성 반도체메모리를 E²PROM 에 설치한 경우의 개략적인 구성을 나타낸 제1실시예에 대한 회로도로서, 본 실시예의 메모리에서는 설명을 간단히 하기 위해 상기 메모리용 트랜지스터(31)와 선택용 트랜지스터(32)로 구성된 메모리셀(30)은 1개만 표시되어 있다. 그리고 이 메모리셀(30)은 상기 제1도와 같은 단면구조를 구비하고 있는 바, 통상의 독출용 전원(Vcc)과 독출선(RL) 사이에는 스위치용의 P채널의 MOS트랜지스터(33)와 부하회로로서의 저항(34)이 직렬접속되어 있고, 더욱이 독출선(RL)과 접지(0V) 사이에는 스위치용 N채널 MOS트랜지스터(35)가 접속되어 있다. 그리고 상기 양 스위치용 트랜지스터(33, 35)의 게이트전극은 공통으로 접속되어 있는 바, 여기서는 데이터소거모드시에 5V, 그 이외의 기간에는 0V로 되는 모드제어신호(Erase)가 공급되게 되고, 또 독출선(RL)에는 센스앰프회로(36)의 입력단자가 접속되게 된다.

그리고, 상기 트랜지스터(33)의 도통저항과 저항(34)을 더한 값을 Rr이라 하고, 메모리셀(30)이 전자의 주입상태 일 때 독출선(RL)과 기록선(WL) 사이의 저항값을 Roff라 하며, 메모리셀(30)이 전자의 방출상태 일때 독출선(RL)과 기록선(WL) 사이의 저항값을 Ron이라 하면, 저항 Rr의 값은 다음과 같은 관계를 만족하도록 설정되게 된다.

Roff≫Rr≫Ron ……………………………………………………………… (1)

이와 같은 메모리에서는 메모리셀(30)의 전자주입, 방출의 각 상태에 있어서 독출선(RL)은 5V와 0V 사이를 완전히 스윙(full swing)하게 된다. 즉 데이터의 소거모드시에 모드제어신호(Erase)가 5V로 되게 되면, 트랜지스터(35)는 도통되게 되고, 독출선(RL)이 이 트랜지스터(35)에 의해 0V로 설정되게 된다. 이 경우 트랜지스터(33)는 비도통상태로 되기 때문에 저항(34)에는 전류가 흐르지 않게 된다. 반면에 데이터의 소거모드시 이외의 기간에는 모드제어신호(Erase)가 0V이므로 트랜지스터(35)가 비도통상태로 되게 되고, 트랜지스터(33)는 도통상태로 되게 되므로 독출선(RL)은 저항(34)을 통해 Vcc의 5V로 설정되게 된다. 또 전원전압 Vcc의 값을 저하시켜도 독출선(RL)의 전압은 Vcc와 0V 사이를 거의 완전히 스윙하게 되므로 저전압동작에 대해 충분한 동작 마아진을 얻을 수 있을 뿐만 아니라 종래와 같이 1V정도의 중간전압이 불필요하기 때문에 이 전압을 만드는 회로가 불필요하게 되어 소비전류의 감소 및 장치의 소형화를 꾀할 수 있다.

여기서, 본 실시예의 메모리에 있어서, 데이터의 소거와 기입 및 독출의 각 동작모드에 있어서 전압설정 범위를 제3도를 참조하여 생각해 보면, 즉 기입선(WL)에 대해서는 0∼20V(고전압계), 선택게이트선(SG)에 대해서는 5∼20V(저, 고전압계), 제어게이트선(CG)에 대해서는 0∼20V(고전압계), 독출선(RL)에 대해서는 0∼5V(저전압계)이다. 결국 고전압계와 저전압계가 공존하는 신호선은 선택게이트선(SG)만이고, 그외의 기입선(WL), 제어게이트선(CG), 독출선(RL)은 전부 고전압계와 저전압계로 분리되어 있으므로 이들의 신호를 처리하는 주변회로의 구성이 대단히 간단하게 된다. 즉 본 실시예의 메모리에서는 주변회로를 고전압계와 저전압계로 분리시켜 줄 수 있으므로 회로구성의 간략화를 꾀할 수 있게 된다.

제5도는 본 발명에 따른 제2 실시예의 개략적인 구성을 나타낸 회로도로서, 본 실시예의 메모리에서는 독출선(RL)의 부하로서 제4도에 도시된 P채널 MOS트랜지스터(33)를 사용하도록 한 것이다. 또 이 트랜지스터(33) 단독의 도통저항값을 Rr로 한 경우에, 이 Rr의 값은 상기 1식을 만족하도록 설정되게 된다.

제6도는 본 발명에 따른 제3 실시예의 개략적인 구성을 나타낸 회로도로서, 본 실시예의 메모리에는 독출선(RL)의 부하로서 상기 제5도에 나타낸 것과 동일한 P 채널 MOS트랜지스터(33)를 사용하도록 한 것이다. 그런데 본 실시예의 경우에는 트랜지스터(33)의 게이트전극에 오아게이트회로(37)의 출력이 공급되게 되고, 이 오아게이트(37)에는 상기 모드제어신호(Erase)와 클럭신호(ø)가 공급되게 된다. 즉, 본 실시예의 경우, 데이터소거모드시 이외의 기간에서 트랜지스터(33)는 클럭신호(ø)가 0V로 되는 기간에는 일시적으로 도통상태가 되도록 제어되게 된다. 따라서 독출선(BL)의 논리성립기간(Vcc 레벨의 설정기간)은 제7도의 타이밍챠트에 도시된 바와 같이 ø=0V의 기간이 되게 된다.

이와 같은 구성에 의하면 데이터의 기입모드시와 독출모드시에 Vcc에서 독출선(RL) 및 메모리셀(30)을 경유하여 기입선(WL)으로 흐르게 되는 독출전류를 ø=0V의 기간에만 제약시킬 수 있으므로 저소비전력화를 꾀할 수 있게 된다.

제8도는 본 발명의 제4실시예의 개략적인 구성을 나타낸 회로도로서, 본 실시예의 메모리에서는 독출선(RL)의 부하회로로서 게이트전극에 오아게이트회로(37)의 출력신호가 공급되게 되는 P채널 MOS트랜지스터(33)를 사용함과 더불어 선택게이트선(SG)의 전압을 그대로 선택용 트랜지스터(32)의 게이트전극에 공급하되, 상기 오아게이트회로(37)의 출력신호로 개폐제어되는 앤드게이트회로(38)를 이용하여 공급제어하도록 구성되어 있다.

제9도는 제8도의 메모리동작의 타이밍챠트로서, ø=0V일 때는 선충전기간으로 결국 P채널 트랜지스터(33)는 도통되게 되고, 독출선(RL)이 Vcc로 선충전되게 된다.

다만, 이때 앤드게이트회로(38)의 출력은 0V이고, 이 출력이 공급되는 선택용 트랜지스터(32)는 비도통이므로 독출선(RL)에서 메모리셀(30)을 경유하여 기입선(WL)으로 흐르는 전류경로는 없어지게 된다.

한편 ø=5V일 경우에는 논리성립기간으로 P채널 MOS트랜지스터(33)는 비도통상태이다. 이때 SG=5V이고, 앤드게이트회로(38)의 출력도 5V로 되게 되므로 선택용 트랜지스터(32)가 도통되게 된다. 따라서 메모리셀(30)로 전자가 주입되게 되면 독출선(RL)은 5V를 그대로 유지하게 되고, 전자가 방출되게 되면 독출선(RL)은 0V로 방전되게 된다.

이상의 설명에서 알 수 있는 바와 같이 본 실시예의 메모리에서는 Vcc에서 독출선(RL) 및 메모리셀(30)을 경유하여 기입선(WL)에 흐르는 직류전류 경로가 존재하게 되므로 제6도의 실시예 보다도 더욱 낮은 저소비전력화를 꾀할 수 있다.

제10도는 상기 각 실시예의 메모리에 사용되는 센스앰프회로(36)를 메모리셀(30)과 함께 구체적으로 나타낸 회로도로서, 여기서 Vcc와 독출선(RL) 사이에 접속되어 있는 회로(39)는 제4도에 도시된 저항(34)과 스위치용 트랜지스터(33, 35)를 포함한 회로, 또는 제5도에 도시된 스위치용 트랜지스터(33, 35)를 포함한 회로, 혹은 제6도에 도시된 스위치용 트랜지스터(33, 35)와 오아게이트회로(37)를 포함한 회로 등에 해당되는 것이다.

결국 Vcc와 독출선(RL)의 사이에 이와 같은 부하를 삽입한 것으로도 독출선(RL)이 0V와 5V 사이를 완전히 스윙하기 때문에 종래와 같이 미소전위차를 증폭하는 복잡한 센스앰프회로가 필요하지 않게 되고, 예컨대 도시된 바와 같이 한 개의 인버터를 센스앰프회로(36)로 사용할 수 있기 때문에 센스앰프회로의 간략화가 도모되어 억세스타임의 단축화가 실현되게 된다.

[발명의 효과]

상기한 바와 같이 본 발명에 의하면, 저전압, 저소비전력화를 가능하게 할 수 있을 뿐만 아니라 센스앰프 회로를 동작시켜 주기 위한 주변회로의 간략화와 동작속도의 고속화를 가능하게 하는 불휘발성 반도체메모리를 제공할 수 있게 된다.

Claims

제1도전형의 반도체기판(10)과, 이 반도체기판(10)내에 설치된 제2도전형의 제1, 제2, 제3확산층(11, 12, 13), 이 제1, 제2확산층(11, 12) 상호간에 설치된 제1 채널영역(14), 상기 제2, 제3 확산층(12, 13) 상호간에 설치된 제2채널영역(20), 상기 제1채널영역(14)상에 설치되어 일부가 얇은 절연막(17)을 통해 상기 제2확산층(12)과 포개지게 되는 플로팅게이트전극(16), 이 플로팅게이트전극(16)상에 두꺼운 절연막(18)을 매개로 설치된 제어게이트전극(19), 상기 제2채널영역(20)상에 두꺼운 절연막(21)을 매개로 설비된 게이트전극(22), 데이터의 소거시와 기입시 및 독출시에 각각 소정전압을 상기 제어게이트전극(19)에 공급하는 제어게이트선(CG), 데이터의 소거시와 기입시 및 독출시에 각각 소정전압을 상기 게이트전극(22)에 공급하는 선택게이트선(SG), 데이터의 소거시와 기입시 및 독출시에 각각 소정전압을 상기 제3확산층(13)에 공급하는 기입선(WL) 및, 데이터선의 소거시와 기입시 및 독출시에 각각 소정전압을 상기 제1확산층(11)에 공급하는 독출선(RL)으로 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
제1항에 있어서, 상기 제어게이트선(CG)은 데이터의 소거시에 제1전압을 데이터의 기입시와 독출시에는 상기 제1 전압보다 낮은 제2 전압을 각각 제어게이트전극(19)에 공급하고, 선택게이트선(SG)은 데이터의 소거시와 기입시에 제1 전압을, 데이터의 독출시에는 상기 제1전압보다 낮으면서 상기 제2 전압보다는 높은 제3 전압을 각각 상기 게이트전극(22)에 공급하며, 기입선(WL)은 데이터의 소거시와 독출시에 제2전압을, 데이터의 기입시에는 제1전압을 각각 상기 제3 확산층(13)에 공급하고, 독출선(RL)은 데이터의 소거시에 제2전압을, 데이터 기입시와 독출시에는 제3전압을 각각 상기 제1확산층(11)에 공급하도록 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
제1항에 있어서, 상기 독출선(RL)이 부하회로를 통해 전원에 접속되면서 이 독출선(RL)의 신호가 센스앰프회로(36)에 공급되도록 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
제3항에 있어서, 상기 부하회로가 평상시 도통되고 있는 MOS트랜지스터(33)를 포함해서 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
제3항에 있어서, 상기 부하회로가 클록신호를 기초로 일시적으로 도통상태로 제어되는 MOS트랜지스터(33)를 포함해서 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
제5항에 있어서, 선택게이트선(SG)의 전압이 클록신호(ø)와 모드제어신호(Erase)를 인가받아 동작하는 오아게이트(37)의 출력신호에 동기되어 앤드게이트(38)를 통해 선택용 트랜지스터(32)의 게이트전극에 공급되도록 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
제3항에 있어서, 상기 센스앰프회로(36)가 인버터회로로 구성된 것을 특징으로 하는 불휘발성 반도체 메모리.