DE102004042105A1

DE102004042105A1 - ROM-Speicher

Info

Publication number: DE102004042105A1
Application number: DE102004042105A
Authority: DE
Inventors: Yannick Martelloni; Gunther Lehmann; Jean-Yves Larguier; Siddharth Gupta
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-08-30
Filing date: 2004-08-30
Publication date: 2006-03-09
Also published as: US20080212356A1; US7633787B2; DE112005002087A5; WO2006024403A1

Abstract

Die Erfindung betrifft eine ROM-Speicherzelle mit einem mit einer Wortleitung verbundenen ersten Anschluss, mit einem zweiten Anschluss und mit einem dritten Anschluss, wobei der zweite Anschluss mit einer Bitleitung verbunden ist und/oder der dritte Anschluss mit einer Versorgungsleitung zum Voraufladen des dritten Anschlusses verbunden ist. Die erfindungsgemäße ROM-Speicherzelle zeichnet sich dadurch aus, dass der erste Anschluss, der zweite Anschluss und/oder der dritte Anschluss in einem Stand-by-Betrieb jeweils mit dem gleichen Bezugspotential beaufschlagt sind. Die Erfindung betrifft ferner einen ROM-Speicherbaustein mit solchen ROM-Speicherzellen sowie ein Verfahren zum Auslesen der ROM-Speicherzelle.

Description

Die Erfindung betrifft eine ROM-Speicherzelle der im Oberbegriff des Patentanspruchs 1 genannten Art. Die Erfindung betrifft ferner einen ROM-Speicherbaustein sowie ein Verfahren zum Auslesen einer ROM-Speicherzelle.

Zur Informationsspeicherung in digitalen Systemen werden Halbleiterspeicher, also Halbleiterbauelemente mit zumindest einer Speicherzelle verwendet. Entsprechend der Art der Informationsspeicherung und den verschiedenen Möglichkeiten, die Information in den Speicher einzuschreiben und wieder auszulesen, werden die Halbleiterspeicher in Klassen unterteilt. Bewahrt der Speicher die Information, auch wenn die Versorgungsspannung abgeschaltet ist, so spricht man von einem nicht-flüchtigen Speicher oder Festwertspeicher, wie zum Beispiel einem ROM (Read Only Memory). Zur Klasse der flüchtigen Speicher gehören statische und dynamische Speicher, beispielsweise SRAM (Static Random Access Memory) oder DRAM (Dynamic Random Access Memory), die nach der Herstellung in freier Weise beschrieben und ausgelesen werden können. Im Gegensatz dazu können maskenprogrammierte ROM-Speicher nach der Herstellung im Allgemeinen nicht beschrieben werden.

Ein herkömmlicher ROM-Speicherbaustein umfasst eine Vielzahl von ROM-Speicherzellen, die jeweils einen Transistor enthalten. Die einzelnen Transistoren des ROM-Speicherbausteins sind typischerweise als MOS-Transistoren (Metal Oxid Semiconductor) ausgebildet und matrixförmig in einem Speicherzellenfeld des ROM-Speicherbausteins angeordnet. Dabei ist der Source-Anschluss des Transistors mit einer Massespannung verbunden, dessen Drain-Anschluss ist wahlweise mit einer Bitleitung verbunden und dessen Gateanschluss ist mit einer Wortleitung verbunden. Ein ROM-Speicherbaustein mit solchen Speicherzellen ist in der gattungsbildenden deutschen Patentanmeldung DE 103 35 385 A1 beschrieben.

Im Stand-by-Betrieb ist der Source-Anschluss und der Gate-Anschluss eines solchen ROM-Speichertransistors mit einem Massepotenzial beaufschlagt, während der Drain-Anschluss mit dem positiven Versorgungspotenzial beaufschlagt ist. Solche Speicherzellenarchitekturen weisen im Stand-by-Betrieb allerdings relativ hohe Leckströme, also parasitäre Ströme auf. Diese Leckströme sind auf unterschiedliche Ursachen zurückzuführen: Der Leckstrom I_Gate bezeichnet einen parasitären Strom zwischen dem Drain- bzw. Source-Anschluss und dem Gate-Anschluss. Der Leckstrom I_Junc bezeichnet einen parasitären Strom über den pn-Übergang zwischen dem Drain- bzw. Source-Anschluss und dem Substrat. Der Leckstrom I_OFF bezeichnet einen parasitären Strom im Bereich des Kanals des Transistors, also zwischen dessen Drainzone und Sourcezone. Diese Leckströme sind unerwünscht, da im Stand-by-Betrieb, bei der die ROM-Speicherzellen also nicht benötigt werden, diese dennoch einen nicht vernachlässigbaren Stromverbrauch aufweisen, der insbesondere für mobile Anwendungen die lokale Energieversorgung schnell erschöpfen kann. Aus diesen Gründen wird bei modernen ROM-Speicherzellenarchitekturen zunehmend auf die Reduzierung der Leckströme geachtet.

1 zeigt das Schaltbild einer allgemein bekannten Leckstrom-optimierten Speicherzelle. 1a zeigt die dazugehörigen Signal-Zeit-Diagramme.

In 1 ist ein einzelner Speichertransistor ST dargestellt, dessen Gate-Anschluss G mit einer Wortleitung WL, dessen Drain-Anschluss D mit einer Bitleitung BL und dessen Source-Anschluss S mit einer Versorgungsleitung VL verbunden ist. Die Versorgungsleitung VL wie auch die Bitleitung BL sind im dargestellten Stand-by-Betrieb mit einem positiven Versorgungspotenzial VDD beaufschlagt. Die Wortleitung WL ist im Stand-by-Betrieb mit dem Potenzial VSS = 0 Volt beauf schlagt. Die ROM-Speicherzellenarchitektur in 1 erlaubt zwar, den Leckstrom I_OFF vollständig zu unterdrücken. Allerdings wird durch diese Speicherzellenarchitektur unerwünschterweise der Leckstrom I_Gate und I_Junc verdoppelt.

Moderne Speichertechnologien sehen eine zunehmende Integration vor. Bei zukünftigen Speichergenerationen, die in der so genannten Deep-Sub-Micron Technologie, also mit Strukturbreiten von 70 nm und weniger, hergestellt werden, nimmt insbesondere der Leckstrom I_Gate stark zu. Dies liegt daran, dass mit zunehmender Integration das Gateoxid immer dünner wird, wodurch der Leckstrom I_Gate aufgrund von Tunneleffekten durch das Gateoxid immer größer wird.

Ein weiteres Problem, welches der bekannten Speicherzellenarchitektur entsprechend 1 inhärent ist, ergibt sich beim Auslesen der ROM-Speicherzelle. Vor dem Auslesen der in der Speicherzelle enthaltenen Information wird der mit der Versorgungsleitung VL verbundene Source-Anschluss S zunächst entladen, beispielsweise auf das Potenzial 0 Volt, um den Speichertransistor ST beim Auslesen über die Wortleitung WL und damit über dessen Gate-Anschluss G auf zusteuern. Idealerweise sollte dabei die zwischen dem Gate-Anschluss G und dem Drain-Anschluss D abfallende Spannung V_GS nach dem Entladen des Source-Anschlusses S gleich dem Potenzial der Bitleitung BL sein, so dass gilt V_GS = V_DD. Ist die Entladung des Source-Anschlusses S allerdings nicht vollständig, beispielsweise im Falle einer sehr hohen Bitleitungskapazität, dann beträgt die Gate-Source-Spannung V_GS beim Auslesen vielmehr V_GS = U_DD – U_VSS, wobei V_VSS das am Source-Anschluss S nach dem Entladen noch verbleibende Potenzial bezeichnet. Folglich kann der Speichertransistor ST nicht ausreichend schnell aufgesteuert werden, was eine niedrigere Auslesegeschwindigkeit der ROM-Speicherzelle mit sich bringt.

Ausgehend davon liegt der vorliegenden Erfindung die Aufgabe zugrunde, den Leckstrom bei einer ROM-Speicherzelle oder einer entsprechenden ROM-Speicherzellenarchitektur zu reduzieren und insbesondere möglichst ganz zu eliminieren.

Erfindungsgemäß wird diese Aufgabe durch eine ROM-Speicherzelle mit den Merkmalen des Patentanspruchs 1, einen ROM-Speicherbaustein mit den Merkmalen des Patentanspruchs 9 sowie ein Verfahren mit den Merkmalen des Patentanspruchs 13 gelöst.

Demgemäß ist vorgesehen:

– Eine Leckstrom-optimierte ROM-Speicherzelle mit einem mit einer Wortleitung verbundenen ersten Anschluss, mit einem zweiten Anschluss und mit einem dritten Anschluss, wobei der zweite Anschluss mit einer Bitleitung verbunden ist und/oder der dritte Anschluss mit einer Versorgungsleitung zum Voraufladen des dritten Anschlusses verbunden ist. Die ROM-Speicherzelle zeichnet sich dadurch aus, dass der erste Anschluss, der zweite Anschluss und/oder der dritte Anschluss in einem Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial beaufschlagt sind. (Patentanspruch 1)
– Eine ROM-Speicherbaustein mit zumindest einem Speicherzellenfeld, der jeweils enthält: eine Vielzahl von ROM-Speicherzellen, eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungen und eine Vielzahl von Versorgungsleitungen zum Voraufladen eines Anschlusses einer der ROM-Speicherzellen, wobei die Wortleitungen, die Bitleitungen und die Versorgungsleitungen eines Speicherzellenfeldes im Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial beaufschlagt sind. (Patentanspruch 9)
– Ein Verfahren zum Auslesen einer ROM-Speicherzelle, die einen steuerbaren ersten, einen zweiten und einen dritten Anschluss aufweist, bei dem in einem Stand-By-Betrieb alle Anschlüsse oder zumindest der erste Anschluss und der zweite oder der dritte Anschluss der ROM-Speicherzelle mit einem gleichen Bezugspotenzial beaufschlagt werden und bei dem in einem Lesebetrieb zum Auslesen der ROM-Speicherzelle zunächst der dritte Anschluss mit einem ersten Potenzial voraufgeladen wird, anschließend der erste Anschluss mit einem zweiten Potenzial beaufschlagt wird und schließlich der Inhalt der Speicherzelle über den zweiten Anschluss ausgelesen wird. (Patentanspruch 13)

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, im Stand-By Betrieb sämtliche Anschlüsse einer Speicherzelle mit demselben Potenzial zu beaufschlagen. Im Falle eines ROM-Speichertransistors ist somit dessen Gate-Anschluss (erster Anschluss), über den die Speicherzelle in einen Auslesemodus steuerbar ist, und zumindest einer der beiden Anschlüsse der gesteuerten Strecke des Speichertransistors, das heißt dessen Drain-Anschluss (zweiter Anschluss) und/oder dessen Source-Anschluss (dritter Anschluss), je nach Programmierung mit demselben Bezugspotenzial beaufschlagt. Der besondere Vorteil besteht darin, dass zwischen solchen Anschlüssen, die ein gleiches Potenzial aufweisen, somit kein Spannungsabfall vorhanden ist, so dass dort im Stand-By-Betrieb auch kein Leckstrom fließen kann.

Sind zum Beispiel gemäß einer ersten Programmierung alle Anschlüsse, das heißt Gate-Anschluss, Drain-Anschluss und Source-Anschluss, mit demselben Bezugspotenzial beaufschlagt, fließen mangels eines Spannungsabfalls zwischen diesen Anschlüssen auch keinerlei Leckströme. Im Falle einer zweiten Programmierung ist einer der Anschlüsse der gesteuerten Strecke nicht an die entsprechende Versorgungs- bzw. Bitleitung angeschlossen. Der jeweils andere Anschluss ist in gleicher Weise wie der Gate-Anschluss mit demselben Bezugspotenzial beaufschlagt, so dass zwischen diesen Anschlüssen kein Spannungsabfall vorhanden ist und damit auch kein Leckstrom fließt. Der nicht an einer Versorgungs- bzw. Bitleitung angeschlossene Anschluss weist somit gewissermaßen ein floatendes Potenzial auf, welches typischerweise relativ nahe dem Bezugspotenzial ist. Damit können auch hier lediglich minimale Leckströme entstehen.

Insgesamt bedeutet dies, dass durch die erfindungsgemäße Speicherzelle die Leckströme zwischen den ersten, zweiten und/oder dritten Anschlüssen weitestgehend eliminiert sind. Im Stand-by-Betrieb der ROM-Speicherzelle ist diese somit (nahezu) vollständig Leckstrom frei. Dies ist für den Gesamtstromverbrauch insbesondere für mobile Anwendungen sehr vorteilhaft.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung.

In einer vorteilhaften Ausgestaltung ist als Speichertransistor ein durch Feldeffekt steuerbarer Transistor vorgesehen. Besonders vorteilhaft ist es, wenn dieser Speichertransistor als N-Kanal-Transistor, insbesondere als N-Kanal-MOSFET ausgebildet ist.

Insbesondere bei Verwendung einer als MOS-Transistor ausgebildeten Speicherzelle weist diese einen vierte, so genannten Substratanschluss auf, der mit dem Substrat der Speicherzelle verbunden ist. Insbesondere bei MOS-Transistoren ist das Substrat und damit auch der Substrat-Anschluss mit einem Bezugspotenzial beaufschlagt. Vorzugsweise ist im Stand-by-Betrieb der erste, zweite und dritte Anschluss mit demselben Bezugspotenzial des Substratanschlusses beaufschlagt.

In einer typischen Ausgestaltung ist als Bezugspotenzial ein Potenzial von 0 Volt, also das Potenzial der Bezugsmasse, vorgesehen.

Bei digital ausgebildeten Speichern ist eine Speicherzelle jeweils zum Speichern eines ersten logischen Pegels oder eines zweiten logischen Pegels ausgebildet. Ein logischer Pegel kann ein logischer hoher Pegel ("1", High) oder ein logischer niedriger Pegel ("0", Low) sein. Während der Programmierung, beispielsweise durch eine Maskenprogrammierung, wird einer jeweiligen ROM-Speicherzelle dadurch entweder ein erster oder ein zweiter logischer Pegel zugeordnet.

Typischerweise ist im Falle einer ROM-Speicherzelle, die zum Speichern eines ersten logischen Pegels, beispielsweise eines hohen logischen Pegels, ausgelegt ist, der zweite (Drain-)Anschluss an die Bitleitung angeschlossen und der dritte (Source-)Anschluss an die Versorgungsleitung angeschlossen. Dabei weisen alle drei Anschlüsse, also Gate-, Drain- und Source-Anschluss dasselbe Bezugspotenzial auf. Im Falle einer ROM-Speicherzelle, die zum Speichern eines zweiten logischen Pegels, beispielsweise eines niedrigen logischen Pegels, ausgelegt ist, wird der zweite (Drain-)Anschluss nicht an die Bitleitung angeschlossen. Denkbar wäre auch eine alternative Variante, bei der der dritte (Source-)Anschluss von der Versorgungsleitung getrennt ist. Funktionell ist hier kein Unterschied, da es ausreicht, dass bei dieser Programmierung die gesteuerte Strecke (Drain-Source-Strecke) des Transistors stets unterbrochen ist und somit zwischen Drain und Source keinerlei Strom fließt. Damit kann über die Bitleitung auch kein Signal aus der Speicherzelle ausgelesen werden. Dies wird von einer entsprechenden Auswerteschaltung als zweiter logischer Pegel interpretiert.

In einer sehr vorteilhaften Ausgestaltung der Erfindung bezeichnet der erste logische Pegel einen hohen logischen Pegel ("1") und der zweite logische Pegel einen niedrigen logischen Pegel ("0"). Hier wird also ein erster Datenwert "1" dadurch programmiert, dass der Entladepfad durch den Transistor aufgebaut wird, und der zweite Datenwert "0" wird dadurch programmiert, dass der Entladepfad durch den Transistor nicht aufgebaut wird.

In einer vorteilhaften Ausgestaltung des erfindungsgemäßen ROM-Speicherbausteins sind die Wortleitungen, die Bitleitungen und die Versorgungsleitungen eines im Stand-by-Betrieb betriebenen Speicherzellenfeldes mit einem Bezugspotenzial von 0 Volt beaufschlagt.

In einer vorteilhaften Ausgestaltung ist eine Einrichtung zum Voraufladen der Versorgungsleitungen vorgesehen. Diese Einrichtung ist dazu ausgelegt, vor einem Auslesen oder für einen Auslesevorgang der Speicherzelle zumindest eine Versorgungsleitung auf ein erstes Potenzial, beispielsweise das positive Versorgungspotenzial, aufzuladen, um damit einen Auslesevorgang zu ermöglichen.

In einer sehr vorteilhaften Ausgestaltung wird als Einrichtung zum Voraufladen ein Spaltendecoder bzw. ein Bitleitungsdecoder verwendet. Dieser Bitleitungsdecoder, der eine jeweilige Bitleitung, über die die Speicherzelle ausgelesen werden soll, auswählt, ist vorzugsweise zusätzlich dazu ausgelegt, die entsprechende Versorgungsleitung, die derselben Speicherzelle zugeordnet ist, mit einem Spannungspotenzial voraufzuladen. Dies stellt eine schaltungstechnisch sehr einfache, platzsparende und energetisch vorteilhafte Möglichkeit dar, da lediglich diejenige Versorgungsleitung mit einem Spannungspotenzial beaufschlagt wird, die einer jeweils auszulesenden Speicherzelle zugeordnet ist. Die übrigen Versorgungsleitungen anderer Speicherzellenspalten, die nicht ausgelesen werden sollen, werden nicht aufgeladen.

Zum Auslesen der verschiedenen Speicherzellen ist einer jeweiligen Bitleitung typischerweise zumindest ein Auswahltransistor zugeordnet, der steuerseitig mit einer Multiplexerschaltung verbunden ist. Die gesteuerte Strecke dieses Auswahltransistors ist einerseits an die jeweilige Bitleitung angeschlossen und andererseits mit einer Ausleseschaltung gekoppelt. Da bitleitungsseitig im Stand-by-Betrieb ein 0 Volt Bezugspotenzial anliegt und im Auslesemodus ein steigendes Potenzial detektiert werden soll, ist es vorteilhaft, wenn dieser Auswahltransistor als N-Kanal-Transistor ausgebildet ist. Aufgrund ihrer Strom-Spannungs-Kennlinie eignen sich hier N-Kanal-MOSFETs besser als P-Kanal-MOSFETs, da deren Drain-Anschluss näher an dem Bezugspotenzial (also an 0 Volt) liegt, als an dem Betriebspotenzial (V_DD).

Die Verwendung von NMOS-Transistoren als Auswahltransistoren ist insbesondere hinsichtlich des Flächenbedarfes vorteilhaft. NMOS-Transistoren weisen gegenüber PMOS-Transistoren den besonderen Vorteil auf, dass sie aufgrund der unterschiedlichen Beweglichkeit von Löchern und Elektronen einen etwa dreifach kleineren Flächenbedarf bei gleichem Sättigungsstrom aufweisen. Insbesondere bei Verwendung einer Vielzahl von Auswahltransistoren, wie dies bei Speicherbausteinen der Fall ist, lässt sich damit eine signifikante Flächenersparnis realisieren. Darüber lassen sich NMOS-Transistoren auch schneller schalten, was unmittelbar zu schnelleren Auslesegeschwindigkeiten führt. Alternativ wäre allerdings auch denkbar, als Auswahltransistoren P-Kanal-MOSFETs oder eine Kombination von P-Kanal- und N-Kanal-MOSFETs zu verwenden.

In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird das erste Potenzial und das zweite Potenzial gleich gewählt. Die beiden gleichen Potenziale bezeichnen insbesondere das Betriebspotenzial, beispielsweise das positive Versorgungspotenzial.

In einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens werden die Wortleitungen durch Dekodieren einer Zeilenadresse ausgewählt und die Bitleitungen und die Versorgungsleitungen werden durch Dekodieren einer Spaltenadresse ausgewählt.

Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
1 das Schaltbild einer bekannten ROM-Speicherzelle;
1a die zu der bekannten ROM-Speicherzelle in 1 dazugehörigen Signal-Zeit-Diagramme;
2 das Schaltbild einer erfindungsgemäßen ROM-Speicherzelle, die zum Speichern eines logischen hohen Pegels ausgelegt ist;
2a die zu der ROM-Speicherzelle in 2 dazugehörigen Signal-Zeit-Diagramme;
3 das Schaltbild einer erfindungsgemäße ROM-Speicherzelle, die zum Speichern eines logischen niedrigen Pegels ausgelegt ist;
3a die zu der ROM-Speicherzelle in 3 dazugehörigen Signal-Zeit-Diagramme;
4 ein Blockschaltbild eines erfindungsgemäßen ROM-Speicherbausteins mit erfindungsgemäßen ROM-Speicherzellen.
In den Figuren der Zeichnungen sind – sofern nichts anderes angegeben ist – gleiche Elemente und Signale mit denselben Bezugszeichen versehen worden.
2 zeigt das Schaltbild einer erfindungsgemäßen ROM-Speicherzelle. In 2 ist die erfindungsgemäße ROM-Speicherzelle mit Bezugszeichen 1 bezeichnet. Die Speicherzelle 1 weist einen Speichertransistor 2 auf, der im vorliegenden Ausführungsbeispiel als N-Kanal-MOSFET, kurz NMOS-Transistor, ausgebildet ist. Der NMOS-Transistor 2 weist in bekannter Weise einen Gate-Anschluss G zum gesteuerten Ein- und Ausschalten des Speichertransistors 2 sowie einen Source-Anschluss S und einen Drain-Anschluss D auf, zwischen denen die gesteuerte Strecke des Speichertransistors 2 vorliegt. Der Gate-Anschluss G ist an eine Wortleitung 3, der Drain-Anschluss D ist an eine Bitleitung 4 und der Source-Anschluss S ist an eine Versorgungsleitung 5 angeschlossen. Der Speichertransistor 2 weist ferner einen Substratanschluss SUB auf.
Die erfindungsgemäße Speicherzelle 1 in 2 ist dazu ausgelegt, einen logischen hohen Pegel zu speichern. Daher ist sowohl der Gate-Anschluss G sowie der Drain-Anschluss D jeweils mit der Wortleitung 3 bzw. der Bitleitung 4 verbunden.
Im Stand-by-Betrieb der Speicherzelle 1 ist die Wortleitung 3, die Bitleitung 4 und die Versorgungsleitung 5 und damit die entsprechenden Anschlüsse G, D, S mit dem Bezugspotenzial VSS, im vorliegenden Fall mit VSS = 0 Volt, beaufschlagt. Darüber hinaus befindet sich auch der Substratanschluss SUB auf dem Bezugspotenzial VSS = 0 Volt. Im Stand-by-Betrieb ist somit die zwischen Source-Anschluss S und Gate-Anschluss G abfallende Gate-Source-Spannung VGS sowie die zwischen Drain-Anschluss D und Gate-Anschluss G abfallende Drain-Gate-Spannung VGD gleich 0 Volt. Da zwischen diesen Anschlüssen somit keinerlei Spannung abfällt, fließt zwischen Gate und Source sowie zwischen Gate und Drain keinerlei Leckstrom, unabhängig davon, wie dick das Gate-Oxid des Speichertransistors 2 ist. Im Stand-By-Betrieb ist also der Strom I_Gate = 0 Ampere oder zumindest vernachlässigbar gering. Da darüber hinaus das Substrat SUB ebenfalls auf einem 0 Volt Bezugspotenzial liegt, fällt somit zwischen dem Source-Anschluss S und dem Substratanschluss SUB sowie zwischen dem Drain-Anschluss D und dem Substratanschluss SUB ebenfalls keine Spannung ab. Somit entsteht auch keinerlei Leckstrom zwischen Source- bzw. Drain-Anschluss und dem Substrat, so dass auch der Strom I_Junc = 0 Ampere beträgt oder zumindest vernachlässigbar gering ist.
2a zeigt die Signal-Zeit-Diagramme für einen Auslesevorgang einer erfindungsgemäßen ROM-Speicherzelle entsprechend 2. Mit V_WL ist das Potenzial der Wortleitung 3, mit V_BL das Potenzial der Bitleitung 4 und mit V_VDD das Potenzial der Versorgungsleitung 5 bezeichnet. Vor einem Auslesevorgang befinden sich, wie bereits anhand von 2 dargelegt wurde, sämtliche Leitungen 3, 4, 5 auf einem Bezugspotenzial VSS = 0 Volt. Zum Auslesen der in der Speicherzelle 1 gespeicherten Information ("1") wird der Source-Anschluss S über die Versorgungsleitung 5 zunächst auf ein Versorgungspotenzial VDD voraufgeladen. Nach dem Voraufladen des Source-Anschlusses S bzw. auch bereits während dem Voraufladevorgang wird der Gate-Anschluss G über die Wortleitung 3 ebenfalls mit einem Versorgungspotenzial VDD beaufschlagt, wodurch der Speichertransistor 2 aufgesteuert wird. Aufgrund der Spannungsdifferenz zwischen Source und Drain fließt damit ein Drain-Source-Strom, was dazu führt, dass das Potenzial am Drain-Anschluss D und somit an der Bitleitung 4 zunehmend steigt. Dieses steigende Potenzial kann über einen Leseverstärker, der dieses Signal als hohen logischen Pegel interpretiert, ausgelesen werden.
Typischerweise ist das Voraufladen des Source-Anschlusses S über die Versorgungsleitung 5, insbesondere aufgrund der Leitungskapazitäten innerhalb einer ROM-Speicheranordnung, relativ unvollständig, was unmittelbar auch dazu führt, dass das Potenzial am Drain-Anschluss auch nicht vollständig auf das Versorgungspotenzial VDD steigt. Typischerweise reicht aber bereits ein Potenzialhub von etwa 10% VDD an der Bitleitung aus, damit dieses Signal von dem Leseverstärker als logischer hoher Pegel interpretiert werden kann bzw. von einem logischen niedrigen Pegel unterschieden werden kann. Selbst wenn bei einem Auslesevorgang das Potenzial an der Versorgungsleitung 5 nicht den idealen Wert des Betriebspo tenzials VDD erreicht, hat die Speicherzelle 1 ihren maximalen Sättigungsstrom, da die zwischen Gate- und Source-Anschluss G, S abfallende Spannung V_GS gleich der Betriebsspannung VDD ist.
3 zeigt eine erfindungsgemäße ROM-Speicherzelle, die zum Speichern eines niedrigen logischen Pegels ausgelegt ist. 3a zeigt das dazugehörige Signal-Zeit-Diagramm.
Im Unterschied zu dem Ausführungsbeispiel in der 2 ist hier der Drain-Anschluss D nicht an die Bitleitung 4 angeschlossen. Der Drain-Anschluss D befindet sich somit gewissermaßen auf einem floatenden Potenzial, typischerweise aufgrund des Substratpotenzials VSS auf einem Potenzial nahe des Bezugspotenzials VSS. Der Source-Anschluss S und der Gate-Anschluss G befinden sich weiterhin auf einem Bezugspotenzial von VSS = 0 Volt. Zwischen Source und Gate ergibt sich – wie oben in dem Ausführungsbeispiel in 2 – keinerlei Leckstrom I_Gate. In gleicher Weise ergibt sich auch kein Leckstrom I_Junc zwischen dem Source-Anschluss S und dem Substrat-Anschluss SUB. Lediglich zwischen dem Gate-Anschluss G und dem Drain-Anschluss D einerseits sowie zwischen dem Drain-Anschluss D und dem Substrat-Anschluss SUB ergeben sich geringfügige Leckströme I_Gate, I_Junc, die aber aufgrund der Tatsache, dass der Drain-Anschluss D ein floatendes Potenzial nahe des Bezugspotenzials VSS aufweist, ebenfalls vernachlässigbar gering sind.
Für einen Auslesevorgang (siehe 3a) wird in bekannter Weise zunächst die Versorgungsleitung 5 mit dem Versorgungspotenzial VDD voraufgeladen. Anschließend wird der Gate-Anschluss G über die Wortleitung 3 mit dem Versorgungspotenzial VDD aufgeladen. Da der Drain-Anschluss D allerdings nicht an die Bitleitung 4 angeschlossen ist, bleibt die Bitleitung 4 auf dem Bezugspotenzial VSS = 0 Volt, so dass ein Leseverstärker den Inhalt dieser Speicherzelle 2 als einen niedrigen logischen Pegel interpretiert.
4 zeigt ein Blockschaltbild eines erfindungsgemäßen ROM-Speicherbausteins mit erfindungsgemäßen ROM-Speicherzellen. In 4 ist ein ROM-Speicherbaustein lediglich schematisch, also nicht vollständig, dargestellt. Der Speicherbaustein 10 weist ein Speicherzellenfeld 11 auf, welches im vorliegenden Ausführungsbeispiel aus einer Vielzahl von erfindungsgemäßen ROM-Speicherzellen 1 aufgebaut ist. Die Speicherzellen 1 sind in bekannter Weise matrixförmig in Zeilen und Spalten angeordnet, wobei jeder Zeile eine Wortleitung 3 und jeweils einer Spalte eine Bitleitung 4 sowie eine Versorgungsleitung 5 zugeordnet ist. Die Wortleitungen 3 sind mit einem Zeilendecoder 12, die Bitleitungen 4 mit einem Spaltendecoder 13 und die Versorgungsleitungen 5 mit einer Vorladeschaltung 14 verbunden.
Für einen Auslesevorgang ist jeder Bitleitung 4 jeweils zumindest ein Auswahltransistor 15 zugeordnet. Im vorliegenden Ausführungsbeispiel sind die Auswahltransistoren 15 in gleicher Weise wie die Transistoren des Speicherzellenfeldes 11 als N-Kanal-MOSFET ausgebildet. Dabei ist der Drain-Anschluss D eines Auswahltransistors 15 mit einer jeweiligen Bitleitung 4 verbunden. Der Drain-Anschluss D ist somit mit einem Bezugspotenzial VSS (Stand-By-Betrieb) oder mit einem Potenzial in der Nähe des Bezugspotenzial VSS (Lesebetrieb) beaufschlagt. Der Source-Anschluss S des Auswahltransistors 15 ist mit einer Ausleseschaltung 16 verbunden. Zum Selektieren einer jeweiligen Bitleitung 4, das heißt zum Auswählen einer einzelnen oder einiger spezieller Bitleitungen 4 innerhalb des Speicherzellenfeldes 11, ist der Gate-Anschluss G mit einer Bitleitungsmultiplexerschaltung 17 verbunden. Über diese Bitleitungsmultiplexerschaltung 17 ist ein jeweiliger Auswahltransistor 15, der einer Bitleitung 4 zugeordnet ist, über welche eine ROM-Speicherzelle 1 ausgelesen werden soll, ein- bzw. ausschaltbar.
Obgleich die vorliegende Erfindung vorstehend anhand vorteilhafter Ausführungsbeispiele beschrieben wurde, sei sie nicht darauf beschränkt, sondern auf mannigfaltige Art und Weise modifizierbar.
So sei die Erfindung nicht ausschließlich auf die Verwendung von als NMOS-Transistoren ausgebildeten Speichertransistoren bzw. Auswahltransistoren beschränkt, sondern kann selbstverständlich auch auf PMOS-Transistoren erweitert werden. Als Speichertransistoren können selbstverständlich auch andere Transistortypen, beispielsweise JFETs, Bipolartransistoren oder dergleichen, verwendet werden, wenngleich sich MOSFETs als Speichertransistoren besonders gut eignen. Darüber hinaus ist durch Austausch der Leitfähigkeitstypen N gegen P und umgekehrt eine Vielzahl unterschiedlicher Ausführungsbeispiele angebbar.
Es versteht sich von selbst, dass die Schaltungstopographie einer einzelnen ROM-Speicherzelle wie auch die Schaltungstopographie eines ROM-Speicherbausteins geeignet modifiziert oder verändert werden kann, ohne dass vom Wesen der Erfindung abgewichen wird.
Die Erfindung wurde so beschrieben, dass ein logischer hoher Pegel durch Anschließen sämtlicher Anschlüsse des ROM-Speichertransistors definiert ist und ein logischer niedriger Pegel durch Nichtanschließen des Drain-Anschlusses an die Bitleitung definiert ist. Denkbar wäre selbstverständlich auch eine umgekehrte Logik. Darüber hinaus wäre auch möglich, dass statt des Nichtanschließens des Drain-Anschlusses an die Bitleitung der Source-Anschluss nicht an die Versorgungsleitung angeschlossen wird oder zusätzlich oder alternativ auch der Gate-Anschluss nicht an die Wortleitung angeschlossen wird.
Auch wäre statt der Verwendung eines Bezugspotenzials von 0 Volt selbstverständlich ein anderes Bezugspotenzial denkbar.
Wengleich in der 4 lediglich ein einziges Speicherzellenfeld eines ROM-Speicherbausteins dargestellt ist, versteht es sich von selbst, dass ein ROM-Speicherbausteins beliebig komplex ausgebildet sein kann und entsprechend eine beliebige Vielzahl von Speicherzellenfelder aufweisen kann.
Auch sei die Erfindung nicht ausschließlich auf maskenprogrammierte ROM-Speicher beschränkt. Denkbar wären selbstverständlich auch andere Arten der Programmierung, beispielsweise die Programmierung mittels einer Diffusionsmaske.

1: ROM-Speicherzelle
2: Speichertransistor, NMOS-Transistor
3: Wortleitung
4: Bitleitung
5: Versorgungsleitung
10: ROM-Speicherbaustein
11: Speicherzellenfeld
12: Zeilendecoder
13: Spaltendecoder
14: Vorladeschaltung
15: Auswahltransistor
16: Ausleseschaltung
17: Bitleitungsmultiplexerschaltung
ST: Transistor
BL: Bitleitung
WL: Wortleitung
VVSS: Versorgungsleitung
G: Gate-Anschluss
D: Drain-Anschluss
S: Source-Anschluss
SUB: Substratanschluss
VSS: Bezugspotenzial
VDD: Betriebspotenzial, Versorgungspotenzial
V_BL: Potenzial der Bitleitung
V_WL: Potenzial der Wortleitung
V_VDD: Potenzial der Versorgungsleitung
V_VSS: Potenzial der Versorgungsleitung
I_Gate: Leckstrom
I_Junc: Leckstrom

Claims

Leckstrom optimierte ROM-Speicherzelle (1) – mit einem mit einer Wortleitung (3) verbundenen ersten Anschluss (G), – mit einem zweiten Anschluss (D) und – mit einem dritten Anschluss (S), – wobei der zweite Anschluss (D) mit einer Bitleitung (4) verbunden ist und/oder der dritte Anschluss (S) mit einer Versorgungsleitung (5) zum Voraufladen des dritten Anschlusses (S) verbunden ist, dadurch gekennzeichnet, dass der erste Anschluss (G), der zweite Anschluss (D) und/oder der dritte Anschluss (S) in einem Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial (VSS) beaufschlagt sind.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzelle (1) einen Speichertransistor (2) aufweist, der einen als ersten Anschluss (G) ausgebildeten Gate-Anschluss (G), einen als zweiten Anschluss (D) ausgebildeten Drain-Anschluss (D) und einen als dritten Anschluss (S) ausgebildeten Source-Anschluss (S) aufweist.
Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass der Speichertransistor (2) als n-Kanal Transistor (2), insbesondere als NMOS-Transistor (2), ausgebildet ist.
Speicherzelle nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Speichertransistor (2) einen vierten Anschluss (SUB) aufweist, der den Substratanschluss (SUB) des Speichertransistors (2) bildet und der mit dem gleichen Bezugspotenzial (VSS) beaufschlagt ist wie der erste Anschluss (G), der zweite Anschluss (D) und/oder der dritte Anschluss (S) im Stand-by-Betrieb.
Speicherzelle nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass als Bezugspotenzial (VSS) ein Potenzial von 0 Volt vorgesehen ist.
Speicherzelle nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzelle (1) zum Speichern eines ersten logischen Pegels ausgelegt ist, bei dem der zweite Anschluss (D) mit der Bitleitung (4) und der dritte Anschluss (S) mit der Versorgungsleitung (5) verbunden ist und bei dem alle Anschlüsse (G, D, S) mit demselben Bezugspotenzial (VSS) beaufschlagt sind.
Speicherzelle nach wenigstens einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Speicherzelle (1) zum Speichern eines zweiten logischen Pegels ausgelegt ist, bei dem der zweite Anschluss (D) mit der Bitleitung (4) oder der dritte Anschluss (S) mit der Versorgungsleitung (5) verbunden ist und bei dem der an die Bitleitung (4) bzw. der an die Versorgungsleitung (5) angeschlossene Anschluss (D, S) sowie der erste Anschluss (G) mit demselben Bezugspotenzial (VSS) beaufschlagt sind.
Speicherzelle nach wenigstens einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass erste logische Pegel einen logischen hohen Pegel ("1") und der zweite logische Pegel einen logischen niedrigen Pegel ("0") bezeichnet.
ROM-Speicherbaustein (10) mit zumindest einem Speicherzellenfeld (11), der jeweils enthält: – eine Vielzahl von ROM-Speicherzellen (1), insbesondere nach einem der vorstehenden Ansprüche, – eine Vielzahl von Wortleitungen (3), – eine Vielzahl von Bitleitungen (4) und – eine Vielzahl von Versorgungsleitungen (5) zum Voraufladen eines Anschlusses einer der ROM-Speicherzellen (1), dadurch gekennzeichnet, dass die Wortleitungen (3), die Bitleitungen (4) und die Versorgungsleitungen (5) eines Speicherzellenfeldes (11) im Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial (VSS) beaufschlagt sind.
Speicherbaustein nach Anspruch 9, dadurch gekennzeichnet, dass als Bezugspotenzial (VSS) ein Potenzial von 0 Volt vorgesehen ist.
Speicherbaustein nach wenigstens einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, dass eine Einrichtung (14) zum Voraufladen der Versorgungsleitungen (5) vorgesehen ist, die dazu ausgelegt ist, vor einem Auslesen einer Speicherzelle (1) zumindest die dieser auszulesenden Speicherzelle (1) zugeordnete Versorgungsleitung (5) auf ein erstes Potenzial (VDD) aufzuladen.
ROM-Speicherbaustein nach wenigstens einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass einer jeweiligen Bitleitung (4) zumindest ein Auswahltransistor (15) zugeordnet ist, der steuerseitig mit einer Multiplexerschaltung (17) verbunden ist, der mit seiner gesteuerten Strecke zwischen der diesem Auswahltransistor (15) zugeordneten Bitleitung (4) und einer Ausleseschaltung (16) angeordnet ist, wobei der Auswahltransistor (15) als n- Kanal Transistor (15), insbesondere als NMOS-Transistor (15) ausgebildet ist.
Verfahren zum Auslesen einer ROM-Speicherzelle (1), die einen steuerbaren ersten, einen zweiten und einen dritten Anschluss (G, D, S) aufweist, – bei dem in einem Stand-By-Betrieb zumindest der erste Anschluss (G) und der zweite oder der dritte Anschluss (D, S) der ROM-Speicherzelle (1) mit einem gleichen Bezugspotenzial (VSS) beaufschlagt werden und – bei dem in einem Lesebetrieb zum Auslesen der ROM-Speicherzelle (1) zunächst der dritte Anschluss (S) mit einem ersten Potenzial (VDD) voraufgeladen wird, anschließend der erste Anschluss (G) mit einem zweiten Potenzial (VDD) beaufschlagt wird und schließlich der Inhalt der Speicherzelle (1) über den zweiten Anschluss (D) ausgelesen wird.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das erste Potenzial (VDD) und das zweite Potenzial (VDD) gleich gewählt werden.
Verfahren nach wenigstens einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Wortleitungen (3) durch Dekodieren einer Zeilenadresse ausgewählt werden und die Bitleitungen (4) und die Versorgungsleitungen (5) durch Dekodieren einer Spaltenadresse ausgewählt werden.