DE3037315C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen programmierbaren Festwertspeicher gemäß dem Oberbegriff des Patentanspruchs 1 (im folgenden als programmierbarer ROM be­ zeichnet) und richtet sich insbesondere auf einen programmier­ baren ROM, der nicht-flüchtige Halbleiterspeicherelemente verwendet.

Bekannte nicht-flüchtige Halbleiterspeicherelemente können durch Freischwebegate-Lawineninjektions-MOS-Transisto­ ren (im folgenden als Speicher-MISFETs bezeichnet) gegeben sein, bei denen ein Steuer-Gate über einen Isolationsfilm auf einem freischwebenden Gate aufgeschichtet ist.

Ein programmierbarer ROM wird beispielsweise ausgebil­ det, indem eine Anzahl der erwähnten Speicher-MISFETs in Form einer Matrix angeordnet wird. Die Drains der in der gleichen Reihe angeordneten Speicher-MISFETs werden gemein­ sam mit einer Bit-Leitung zum Einschreiben und Auslesen von Daten und die Steuer-Gates der in der gleichen Spalte an­ geordneten Speicher-MISFETs gemeinsam mit einer Wortleitung verbunden.

Für das Einschreiben von Daten wird eine vergleichsweise hohe Spannung an die ausgewählten Bit-Leitungen gelegt, und eine hohe Spannung wird an die ausgewählten Wortleitungen gelegt. Dementsprechend werden heiße Ladungsträger in die freischwebenden Gates der Speicher-MISFETs injiziert, die den ausgewählten Bit- und Wortleitungen entsprechen. Dies ist gleichbedeutend mit dem Einschreiben von Information in die ausgewählten Speicher-MISFETs.

Hinsichtlich der nicht ausgewählten Speicher-MISFETs ergibt sich dabei eine parasitäre Kapazität zwischen den Drains und den freischwebenden Gates. Daher wird, wenn das Potential der Drain durch das Ansteigen des Potentials der Bit-Leitung angehoben wird, das Potential des freischwebenden Gate entsprechend angehoben. Die Folge ist, daß die nicht ausgewählten Speicher-MISFETs trotz der Tatsache, daß sich das Potential des Steuer-Gate auf niedrigem Wert befindet, etwas leitend gemacht werden. Das heißt, daß ein Leckstrom von den ausgewählten Bit-Leitungen zu den nicht ausgewählten Speicher-MISFETs fließt. Dies heißt mit anderen Worten, daß der durch die Schreibeinrichtung erzeugte Schreibstrom teil­ weise als Leckstrom fließen kann.

Wenn andererseits die an die Bit-Leitungen angelegte Spannung übermäßig angehoben wird, arbeiten die nicht ausge­ wählten Speicher-MISFETs wegen der hohen Spannung im Bereich negativen Widerstands, was eine Zerstörungswahrscheinlichkeit mit sich bringt.

DE-OS 27 58 161 offenbart einen elektrisch programmier­ baren Festwertspeicher gemäß dem Oberbegriff des Hauptan­ spruchs, der aus mehreren matrixförmig angeordneten MOS-Tran­ sistorelementen mit jeweils eine Source-Elektrode, eine Drain-Elektrode, einer potentialmäßig nicht festliegenden Gate-Elektrode und einer Steuerelektrode besteht, wobei die Source-Elektrode der Transistoren einer Spalte miteinander verbunden sind.

Aus US 35 79 204 ist ein programmierbarer Festwertspei­ cher bekannt, dessen Source-Spannungserzeugungseinrichtung aus einem zwischen einer gemeinsamen Source-Leitung und dem Masse­ punkt der Schaltung ausgeschlossenen Isolierschicht-Feldef­ fekttransistor besteht, der im Schreibbetrieb einen verhält­ nismäßig hohen Widerstandswert und im Lesebetrieb einen ver­ hältnismäßig niedrigen Widerstandswert annimmt.

Die Aufgabe der vorliegenden Erfindung liegt darin, einen programmierbaren Festwertspeicher zu schaffen, bei dem durch Vorsehen einer einfach aufgebauten Einrichtung beim Einschrei­ ben von Daten in die Speicherzellen kein Leckstrom in die nicht-ausgewählten Speichertransistoren fließen kann und auch keine Gefahr der Zerstörung der Speichertransistoren besteht.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Hauptanspruchs erreicht.

Eine Ausführungsform der Erfindung wird im folgenden in Verbindung mit der Zeichnung beschrieben. Auf dieser ist

Fig. 1 eine Schnittansicht des Aufbaus Speicher-MISFET,

Fig. 2 ein Schaltbild eines programmierbaren ROM gemäß einer Ausführungsform der Erfindung,

Fig. 3 ein Schaltbild einer Steuerschaltung, die Signale auf die Schaltung der Fig. 1 gibt,

Fig. 4 ein Schaltbild einer Decodierschaltung,

Fig. 5 eine grafische Darstellung der Arbeitskennlinien des Speicher-MISFET, und

Fig. 6 eine grafische Darstellung von Signalwellenformen in der Schaltung der Fig. 1.

Fig. 1 zeigt einen Speicher-MISFET im Querschnitt, wobei 1 ein P-Siliziumhalbleitersubstrat bezeichnet und 2 und 3 einen N-Source-Bereich und einen N-Drain-Bereich bezeichnen, die auf der Oberfläche des Halbleitersubstrats 1 ausgebildet sind.

5 bezeichnet ein aus polykristallinem Silizium aufge­ bautes freischwebendes Gate, das auf der Oberfläche des Halbleitersubstrats 1 zwischen dem Source-Bereich 2 und dem Drain-Bereich 3 über einen dünnen Gate-Oxidfilm 6′, der aus Siliziumdioxid aufgebaut ist, ausgebildet ist. 4 bezeichnet ein Steuer-Gate, das auf dem freischwebenden Gate 5 über einen dünnen Oxidfilm 6′′ ausgebildet ist. 7 bezeichnet einen dicken Feld-Oxidfilm, der auf der Oberfläche des Halbleiter­ substrats 1 ausgebildet ist.

Dabei wird eine Masseleitung mit der Vorderseite oder der Rückseite des Halbleitersubstrats in Verbindung gebracht, um es auf dem Massepotential der Schaltung zu halten.

Die Charakteristik des Speicher-MISFET ist eine Zweiwerte-Charakteristik, abhängig davon, ob Elektronen in das freischwebende Gate 5 injiziert sind, wie dies durch die beiden Kurven a und b der Fig. 5 angegeben ist, die V_GS-I_D, also Steuergatespannung-Drainstrom-Kennlinien, darstellen.

Wenn im freischwebenden Gate 5 keine Elektronen injiziert sind, nimmt der Speicher-MISFET, wie durch die Kurve a der Fig. 5 angegeben, eine verhältnismäßig niedrige Schwellen­ spannung V_th0 an.

Bei Anlegen einer vergleichsweise hohen Spannung an das Steuer-Gate 4 und die Drain 3 der Fig. 1 werden in der Um­ gebung der Drain 3 heiße Elektronen erzeugt und durch den dünnen Gate-Oxidfilm 6′ in das freischwebende Gate 5 injiziert.

Wenn die Elektronen in der erwähnten Weise in das frei­ schwebende Gate 5 injiziert sind, nimmt der Speicher-MISFET, wie durch die Kurve b der Fig. 5 angegeben, eine hohe Schwellenspannung V_th1 an.

Fig. 2 ist ein Schaltbild einer Ausführungsform des programmierbaren ROM gemäß der Erfindung. Die Schaltung der Fig. 2 ist auf einem Halbleitersubstrat zusammen mit einer nicht gezeigten Eingangspufferschaltung und zusammen mit der Steuerschaltung der Fig. 3 nach einer bekannten inte­ grierten Halbleiterschaltungstechnik ausgebildet.

In Fig. 2 bezeichnen Q₁₀ bis Q₁₇ Speicher-MISFETs, die in Form einer Matrix angeordnet sind.

Die Steuer-Gates der in der gleichen Reihe bzw. der bei­ spielsweise in der ersten Reihe angeordneten Speicher-MISFETs Q₁₀ bis Q₁₃ sind gemeinsam mit einer Wortleitung W₁ verbunden. Ähnlich sind die Steuer-Gates der in der untersten Reihe angeordneten Speicher-MISFETs Q₁₄ bis Q₁₇ gemeinsam mit einer Wortleitung W_m verbunden.

Ferner sind die Drains der in der gleichen Spalte bzw. der beispielsweise in der ersten Spalte angeordneten Speicher- MISFETs Q₁₀, Q₁₄ gemeinsam mit einer Bit-Leitung B₁ verbunden, und ebenso sind die Drains der längs anderer Spalten ange­ ordneten Speicher-MISFETs Q₁₁, Q₁₅, Q₁₂, Q₁₆, Q₁₃,Q₁₇ je­ weils gemeinsam mit der ihren zugeordneten Bit-Leitung B₂;... B_n verbunden.

Ohne daß dies eine besondere Einschränkung sein soll, sind die Source-Bereiche benachbarter MISFETs Q₁₀, Q₁₁, Q₁₄, Q₁₅ längs der Bit-Spalten als ein gemeinsamer Halbleiter­ bereich ausgebildet, um den Integrationsgrad zu erhöhen.

Verarmungs-MISFETs Q₁₈, Q₁₉ die als hochohmige Wider­ standselemente dienen, sind zwischen den einzelnen Wort­ leitungen W₁ bis W_m und einem - im hier gebrauchten Sinne - Hochspannungsanschluß V_pp für das Schreiben angeschlossen.

Gemäß Fig. 2 und den anderen Figuren ist bei den Ver­ armungs-MISFETs, wie sie mit Q₁₈ und Q₁₉ bezeichnet sind, ein Draht zwischen Source und Drain angeschlossen, sie sind also mit einem Symbol bezeichnet, das sich von demjeni­ gen eines Anreicherungs-MISFET, wie er beispielsweise mit Q₂₉ bezeichnet ist, unterscheidet.

10 bezeichnet eine X-Adressendecodierschaltung. Die X- Adressendecodierschaltung 10 arbeitet mit einer Versorgungs­ spannung von beispielsweise + 5 V, die auf den Spannungsver­ sorgungsanschluß V_DD gegeben wird.

Nur eine der Ausgangsleitungen W₁ bis W_m′ der X-Adres­ sendecodierschaltung 10 wird abhängig von einer Kombination von Adresseneingangssignalen, die aus einer Anzahl von auf die Adresseneingangsanschlüsse A_x1 bis A_xi gegebenen Bits bestehen, ausgewählt und nimmt einen hohen Spannungswert an, der nahezu gleich der Versorgungsspannung ist. Die nicht ausgewählten Ausgangsleitungen nehmen andererseits einen tiefen Spannungswert an, der nahezu gleich dem Massepotential der Schaltung ist.

Fig. 4 zeigt im einzelnen eine Schaltung zur Auswahl der Ausgangsleitung W₁′ der X-Adressendecodierschaltung 10. Diese Schaltung besteht aus Anreicherungs-MISFETs Q₄₅ bis Q_47, welche über Eingänge a₁ bis a₃ Adresseneingangssignale er­ halten, die auf die Adresseneingangsanschlüsse A_x1 bis A_xi gegeben werden, und einem Verarmungs-Last-MISFET Q₄₄, bei dem Gate und Source miteinander verbunden sind.

Durch die dargestellte Verschaltung werden NICHT-ODER- Logiksignale von auf die Schlüsse a₁ bis a₃ gegebenen Signalen auf der Wortleitung W₁′ erzeugt. Daher wird die Ausgangs­ leitung W₁′ ausgewählt, wenn alle Adresseneingangssignale, die aus einer Anzahl von den Anschlüssen a₁ bis a₃ zugeführ­ ten Bits bestehen, auf tiefem Wert sind. Die Ausgangsleitung W₁′ wird also hier nicht ausgewählt, wenn wenigstens eines der aus der Anzahl von Bits bestehenden Adresseneingangs­ signale auf hohem Wert ist.

Beim Auslesen von Daten aus den Speicher-MISFETs der Fig. 2 müssen unter den Wortleitungen W₁ bis W_m auszuwählen­ de Wortleitungen den hohen Spannungswert annehmen, der nahe­ zu gleich dem Spannungswert der X-Adressendecodierschaltung 10 ist, und nicht ausgewählte Wortleitungen müssen den nie­ drigen Wert annehmen, der nahezu gleich dem Massepotential der Schaltung ist.

Beim Einschreiben von Daten in die Speicher-MISFETs andererseits müssen die ausgewählten Wortleitungen einen hohen Wert von + 25 V annehmen, was erheblich höher als die hohe Ausgangsspannung der X-Adressendecodier­ schaltung 10 ist, und die nicht ausgewählten Wortleitungen müssen einen Wert annehmen der nahezu gleich dem Massepoten­ tial der Schaltung ist.

Gemäß vorliegender Ausführungsform ist die Ausgangs­ leitung W₁′ mit der Wortleitung W₁ über einen Verarmungs- MISFET Q₂₀ und die Ausgangsleitung W_m′ mit der Wortleitung W_m über einen Verarmungs-MISFET Q₂₁ verbunden, so daß die durch das Ausgangssignal der X-Adressendecodierschaltung 10 ausgewählte Wortleitung beim Einschreiben der Information die oben erwähnte hohe Spannung annimmt. Diese MISFETs Q₂₀ und Q₂₁ werden durch ein Schreibsteuersignal gesteuert, das auf eine Steuerleitung gegeben wird.

Das Schreibsteuersignal auf der Steuerleitung wird von der Steuerschaltung der Fig. 3 geliefert.

Beim Einschreiben von Daten in die Speicher-MISFETs nimmt das Schreibsteuersignal den tiefen Wert, etwa 0 V, an, der im Gegensatz zum hohen Ausgangssignal der X-Adressen­ decodierschaltung 10 sehr viel niedriger als die Schwellen­ spannung der Verarmungs-MISFETs Q₂₀, Q₂₁ ist. Wenn die Information ausgelesen werden soll, nimmt das Schreib­ steuersignal einen Wert von beispielsweise 5 V an, was nahezu gleich dem hohen Signal der X-Adressendecodierschal­ tung 10 ist.

Daher wird, wenn die Wortleitung W₁ beim Einschreiben von Daten ausgewählt wird, der MISFET Q₂₀ durch das hohe Signal von nahezu 5 V auf der Ausgangsleitung W₁′ der X- Adressendecodierschaltung 10 und durch das tiefe Signal von nahezu 0 V auf der Steuerleitung nicht-leitend. Eine 25 V hohe Schreibspannung wird während des Einschreibens der In­ formation auf den Anschluß V_pp gegeben. Der Verarmungs- MISFET Q₁₈, der als hochohmige Widerstandseinrichtung dient, ist mit der Wortleitung W₁ verbunden. Daher nimmt, an­ sprechend auf die Spannung am Anschluß V_pp die Wortleitung W₁ eine ungefähr 25 V hohe Spannung an. Dabei ist der mit der nicht ausgewählten Wortleitung W_m verbundene MISFET Q₂₁ im leitenden Zustand, da das Source-Potential auf dem niedrigen Wert von nahezu 0 V liegt, d. h. da das Potential der Aus­ gangsleitung W_m′ der X-Adressendecodierschaltung 10 nahezu 0 V beträgt. Dementsprechend nimmt die nicht ausgewählte Wort­ leitung W_m ansprechend auf das Ausgangssignal der X-Adressen­ decodierschaltung 10 den tiefen Wert von nahezu 0 V an.

Beim Auslesen der Information nimmt, wie oben erwähnt, das Potential der Steuerleitung den hohen Wert an, wodurch die MISFETs Q_20, Q₂₁ unabhängig davon, ob der Ausgang der X-Adressendecodierschaltung 10 auf hohem oder tiefem Wert liegt, leitend gemacht werden. Folglich entspricht das Potential der Wortleitung nahezu dem des Ausgangs der X-Adressendecodierschaltung 10.

Gemäß Fig. 2 sind die Bit-Leitungen B₁ bis B_n über durch das Ausgangssignal der Y-Adressendecodierschaltung 11 gesteuerte Schalt-MISFETs Q₂₂ bis Q₂₅ zur Auswahl der Bit- Leitungen gemeinsam mit einer Datenleitung CD verbunden.

Die Gates der Schalt-MISFETs Q₂₂ bis Q₂₅ zur Auswahl der Bit-Leitungen (Fig. 2 zeigt dies nur für das Gate des MISFET Q₂₂) sind mit dem Hochspannungsanschluß V_pp zum Ein­ schreiben von Daten über einen Verarmungs-MISFET Q₂₆ ver­ bunden, der ebenfalls als hochohmige Widerstandseinrichtung, wie die MISFETs der Wortleitungen W₁ bis W_m, dient. Die Gates dieser MISFETs Q₂₂ bis Q₂₅ sind mit den entsprechenden Ausgangsleitungen der Y-Adressendecodierschaltung 11 über Verarmungs-MISFETs Q₂₇, Q₂₈ verbunden, die durch die Steuer­ signale der Steuerleitung WE gesteuert werden.

Die Gate-Spannung der Schalt-MISFETs Q₂₂ bis Q_24, die die hohe Spannung V_pp erhalten, nimmt wie beim Auswahlvor­ gang der Wortleitungen den hohen Wert von 25 V an, wenn die Information eingeschrieben wird, und den niedrigen Auswahl­ wert von 5 V, wenn die Information ausgelesen wird.

Der Ausgang einer Schreibschaltung 12 ist mit der Daten­ leitung CD verbunden, mit der über die Schalt-MISFETs Q₂₂ bis Q₂₄ die Bit-Leitungen B₁ bis B_n verbunden sind, und die Daten­ leitung CD ist mit einem Eingangsanschluß einer Leseschaltung 13 über einen Übertragungsgate-MISFET Q₂₉ verbunden, der durch ein über eine Leitung R eingeführtes Lesesignal gesteuert wird.

Der Eingang der Schreibschaltung 12 und der Ausgang der Leseschaltung 13 sind gemeinsam mit einem Daten-Ein/Aus­ gabeanschluß I/O verbunden.

Die Schreibschaltung 12 erhält die dem Anschluß V_pp zugeführte Schreibspannung als Versorgungsspannung und wird hinsichtlich ihres Arbeitens durch die Steuersignale ge­ steuert, die von der Steuerschaltung der Fig. 3 über eine Leitung PROG zugeführt werden.

Die Schreibschaltung 12 ist eine Dreiwerteschaltung, die einen hohen Ausgangswert, einen tiefen Ausgangswert oder einen potentialunbestimmten (freischwebenden) Ausgangswert erzeugt. Wenn das Steuersignal auf der Leitung PROG den hohen Wert hat, erzeugt die Schreibschaltung 12 ein Ausgangssignal auf hohem Wert von ungefähr 25 V oder ein Signal auf niedri­ gem Wert von ungefähr 0 V, abhängig von dem dem Ein/Ausgabe- Anschluß I/O zugeführten Datensignal, während sie bewirkt, daß das Ausgangssignalpotential unbestimmt ist, wenn das Steuersignal auf der Leitung PROG den tiefen Wert hat.

Die Leseschaltung 13 erhält die auf den Anschluß V_DD gegebene Spannung als Versorgungsspannung und wird hinsicht­ lich ihres Arbeitens durch die über die Leitung R von der Steuerschaltung der Fig. 3 gelieferten Steuersignale gesteuert.

Die Leseschaltung 13 ist eine Dreiwerteschaltung wie die oben erwähnte Schreibschaltung und erzeugt ein Signal auf hohem Wert von ungefähr 5 V oder ein Signal auf tiefem Wert von ungefähr 0 V, abhängig vom Wert des Eingangssignals, wenn das der Leitung R zugeführte Steuersignal den hohen Wert hat und sie bewirkt, daß das Ausgangssignalpotential unbestimmt (freischwebend) ist, wenn das der Leitung R zu­ geführte Steuersignal den tiefen Wert hat.

Gemäß der vorliegenden Ausführungsform ist ein Verar­ mungs-MISFET Q₃₀, der als Widerstandseinrichtung dient, zwischen den Sources der Speicher-MISFETs Q₁₀ bis Q₁₇ und dem Massepunkt der Schaltung vorgesehen, wie dies in Fig. 2 dargestellt ist.

Ein Signal auf hohem Wert von ungefähr 5 V oder auf niedrigem Wert von ungefähr 0 V wird über die Leitung PROG von der Steuerschaltung der Fig. 3 auf das Gate des MISFET Q₃₀ gegeben.

Die Steuerschaltung der Fig. 3 besteht aus einer Schreib­ spannungsdetektorschaltung DET, Inverterschaltungen IV₁ bis IV₇ und NICHT-ODER-Schaltungen NR₁ und NR₂.

Beim Einschreiben von Daten wird die hohe Versorgungs­ spannung von ungefähr 25 V auf den Anschluß V_pp gegeben, während beim Auslesen von Daten die Spannung von ungefähr 0 V auf den Anschluß V_pp gegeben wird. Ein Anschluß P er­ hält ein Steuersignal des tiefen Werts von 0 V oder ein Steuersignal des hohen Werts von 5 V.

Durch geeignete Auswahl von MISFETs Q₄₀ und Q₄₁ gibt die Detektorschaltung DET ein Signal des hohen Werts auf die Ausgangsleitung N₁ nur, wenn die hohe Spannung auf den Anschluß V_pp gegeben wird.

Während des Schreibvorgangs wird der Steueranschluß P auf niedrigem Wert von ungefähr 0 V gehalten. Ein Speicher- MISFET, beispielsweise Q₁₀, wird durch Adressensignale aus­ gewählt, die Adresseneingängen A_x1 bis A_xi und A_y1 bis A_yj zugeführt werden. Dann wird, wenn eine hohe Spannung von ungefähr 25 V auf den Anschluß V_pp gegeben wird, das Potential der Wortleitung W₁, mit der das Gate des MISFET Q₁₀ verbunden ist, auf nahezu 25 V angehoben, wie dies in Fig. 6 bei A gezeigt ist. Die Schreibschaltung 12 geht infolge der hohen Spannung am Anschluß V_pp und des Signals des hohen Werts auf der Leitung PROG, das sich ansprechend auf die hohe Spannung ändert, in Betrieb. Da der Schalt-MISFET Q₂₂ durch das Aus­ gangssignal der Y-Adressendecodierschaltung 11 leitend ge­ macht wird, wird das Potential der Bit-Leitung B₁ ansprechend auf das Ausgangs-Datensignal der Schreibschaltung 12, wie in Fig. 6 bei B dargestellt, angehoben. Es fließt dann ein elektrischer Strom von der Bit-Leitung B₁ zum Speicher-MISFET Q₁₀, der durch die hohe Spannung auf der Wortleitung Q₁ lei­ tend gemacht wird. Infolgedessen werden heiße Elektronen in das freischwebende Gate des Speicher-MISFETs Q₁₀ injiziert, wodurch sich seine Kennlinie von der Kurve a nach der Kurve b in Fig. 5 ändert. Mit Rückkehr der Spannung am Anschluß V_pp auf den niedrigen Wert von ungefähr 0 V nach Ablauf einer bestimmten Zeit fallen das Potential der Bit-Leitung B₁ und das Potential der Wortleitung W₁ wie in Fig. 6 bei B und A gezeigt, ab.

Während des Lesevorgangs wird das Potential am An­ schluß V_pp auf dem tiefen Wert von ungefähr 0 V gehalten. Es wird ein Speicher-MISFET, beispielsweise Q₁₄ durch Adressensignale ausgewählt, die Adresseneingängen A_x1 bis A_xi und A_y1 bis A_yj zugeführt werden. Ohne daß hier eine beson­ dere Einschränkung besteht, nimmt der Steueranschluß P unver­ änderbar den hohen Wert an, und nimmt den niedrigen Wert an, wenn die Information ausgelesen werden soll. Die Steuerlei­ tung R nimmt den hohen Wert ansprechend auf den tiefen Signal­ wert des Anschlusses P an. Durch den hohen Wert der Steuer­ leitung R wird ein mit der Bitleitung B₁ verbundener Last- MISFET Q₃₁ leitend gemacht. Das Potential der Wortleitung W_m zur Auswahl des Speicher-MISFET Q₁₄ nimmt den hohen Wert von ungefähr 5 V an. Der hohe Wert der Wortleitung W_m ist in diesem Fall ein Zwischenwert zwischen einer niedrigen Schwellenspannung V_th0 und einer hohen Schwellenspannung V_th1 des Speicher-MISFET, wie dies durch V_GS(R) in Fig. 5 angegeben ist. Daher wird der MISFET Q₁₄ leitend gemacht, wenn keine elektrische Ladung in sein freischwebendes Gate injiziert ist, d. h., wenn sein freischwebendes Gate die niedrige Schwellenspannung bezüglich des Signals des hohen Werts auf der Wortleitung W_m annimmt, und bleibt im nicht­ leitenden Zustand, wenn die elektrische Ladung in das frei­ schwebende Gate injiziert ist. Entsprechend nimmt das Potential der Bit-Leitung B₁ den hohen Wert von nahezu 5 V oder den tiefen Wert von nahezu 0 V an. Der Schalt-MISFET Q₂₂ wird durch das Ausgangssignal der Y-Adressendecodier­ schaltung 11, der MISFET Q₂₉ durch das Signal der Steuer­ leitung R leitend gemacht. Dementsprechend werden die Daten­ signale auf der Bit-Leitung B₁, die durch die Speichergröße des Speicher-MISFET Q₁₄ bestimmt werden, über den MISFET Q₂₂, die Datenleitung CD und den MISFET Q₂₉ auf die Leseschaltung 13 gegeben. Die Leseschaltung 13 wird durch das Signal der Steuerleitung R in Tätigkeit gesetzt und erzeugt ein Signal, das dem Eingangs-Datensignal auf den Ein/Ausgabeanschluß I/O entspricht.

Während des obigen Schreibvorgangs nimmt das Steuer­ gate des Speicher-MISFET Q₁₄ infolge der nicht ausgewählten Wortleitung W_m das tiefe Potential von nahezu 0 V an. Das freischwebende Gate des Speicher-MISFET Q₁₄ ist jedoch über eine (nicht dargestellte) parasitäre Kapazität mit der Bit- Leitung B₁ kapazitiv gekoppelt. Daher steigt das Potential des freischwebenden Gate mit dem Potential der Bit-Leitung B₁ an.

Der Anstieg des Potentials des freischwebenden Gates ist im wesentlichen proportional dem Verhältnis der parasi­ tären Kapazität zwischen dem freischwebenden Gate und dem Drain-Bereich zu der parasitären Kapazität zwischen dem freischwebenden Gate und dem über dem freischwebenden Gate angeordneten Steuer-Gate.

Zur Ausbildung eines Großspeichers wird die Größe der Speicher-MISFETs durch Verminderung von beispielsweise der Kanallänge der Speicher-MISFETs vermindert. Dabei nimmt die Kapazität zwischen dem freischwebenden Gate und dem Steuer­ gate ab, und das Potential des freischwebenden Gates steigt in großem Maße an.

Wenn der Speicher mit dem großen Wert von 32 Kbit ausgebildet wird, erreicht der Potentialanstieg des frei­ schwebenden Gate der nicht ausgewählten Speicher-MISFETs ungefähr 2 V.

Wenn der als Widerstandseinrichtung dienende MISFET Q₃₀ nicht vorgesehen ist, steigt das Potential des frei­ schwebenden Gate so an, daß der nicht ausgewählte Speicher- MISFET Q₁₄ leitend gemacht wird und einen Leckstrompfad bezüglich der Bit-Leitung B₁ ausbildet.

Gemäß der Ausführungsform der Erfindung läßt sich die Entstehung eines Leckstroms über den erwähnten Strompfad durch Vorsehen des MISFET Q₃₀ in der gemeinsamen Source verhindern.

Der Schreibstrom fließt nämlich von der Schreibschal­ tung 12 über den ausgewählten MISFET Q₁₀ zum MISFET Q₃₀ und bewirkt einen Spannungsabfall. Der Spannungsabfall am MISFET Q₃₀ bewirkt einen Anstieg des Source-Potentials des Speicher- MISFET Q₁₄. Infolgedessen läßt sich der nicht ausgewählte Speicher-MISFET Q₁₄ bzw. ein entsprechender anderer MISFET auch dann nicht leitend machen, wenn das Potential des frei­ schwebenden Gates angehoben wird.

Gemäß der Ausführungsform der Erfindung, die einen Leck­ strom durch einen nicht ausgewählten Speicher-MISFET verhin­ dert, kann der durch die Schreibschaltung 12 eingestellte Schreibstrom nur durch den ausgewählten Speicher-MISFET fließen, so daß der Schreibvorgang zuverlässig ausgeführt wird.

Die Schwellenspannung des Speicher-MISFET,der an­ sprechend auf den Anstieg des Potentials der gemeinsamen Source ausgewählt wird, wird ebenfalls wesentlich angehoben. Da je­ doch die hohe Spannung von 25 V auf das Steuer-Gate gegeben wird, wird der Durchschaltvorgang bzw. der Vorgang für das Injizieren von Elektronen in das freischwebende Gate in sehr geringem Maße beeinflußt. Bei der Ausführungsform der Erfindung hilft ferner das Vorsehen einer Widerstandseinrichtung in der gemeinsamen Source der Speicher-MISFETs, eine Zerstörung der Speicher-MISFETs zu verhindern.

Das heißt, wenn durch einen Fehler beim Einschreiben von Daten die hohe Schreibspannung auf einen über der Stehspan­ nung der Speicher-MISFETs liegenden Wert angehoben wird, fließt normalerweise der Durchbruchstrom zwischen Drain und Substrat in das Substrat. Der Massedraht ist, wie weiter oben erwähnt, an der Vorderseite oder der Rückseite des Substrats angeschlossen. Da das Substrat einen verhältnismäßig hohen Widerstand hat, wird jedoch gewöhnlich das Potential des Substrats durch den Durchbruchstrom angehoben.

Infolge des Anstiegs des Substratpotentials wird der pn-Übergang zwischen der Source des MISFET bzw.des Speicher- MISFET und dem Substrat in Vorwärtsrichtung vorgespannt. Die Vorspannung in Vorwärtsrichtung bewirkt, daß Source, Substrat und Drain des MISFET als Emitter, Basis und Kollek­ tor eines parasitären bipolaren Transistors wirken. Folglich fließt ein starker Strom durch Drain und Source des MISFET bzw. des Speicher-MISFET, was zu einer Zerstörung des MISFET führt. Gemäß der Erfindung bewirkt jedoch die oben erwähnte Widerstandseinrichtung Q₃₀, daß das Source-Potential ange­ hoben wird und ermöglicht so die Vorwärtsvorspannung zwischen Substrat und Source zu verhindern. Es ist mit anderen Worten möglich, die erwähnte Erscheinung des parasitären bipolaren Transistors zu verhindern.

Der MISFET Q₃₀, der als Widerstandseinrichtung dient und in der gemeinsamen Source vorgesehen ist, kann, wie wei­ ter oben erwähnt, auch durch einen Widerstand ersetzt sein. Auch in diesem Fall kann der Spannungsabfall über dem Wider­ stand der durch den Strom der durch den ausgewählten Speicher- MISFET beim Auslesen von Daten fließt, bewirkt wird, auf einen prak­ tisch vernachlässigbar kleinen Wert vermindert werden, voraus­ gesetzt, daß der Strom, der für das Auslesen in den Speicher- MISFET fließt, so gewählt ist, daß er erheblich geringer als der Strom ist, der für das Schreiben in den Speicher-MISFET fließt.

Wenn jedoch das Gate-Potential des als Widerstandsein­ richtung verwendeten MISFET Q₃₀ steuerbar ist, läßt sich die Speichervorrichtung so aufbauen, daß der Lesevor­ gang nicht wesentlich durch die Widerstandseinrichtung, die für den Schreibvorgang eingebaut ist, beeinträchtigt wird.

Die Erfindung beschränkt sich nicht auf obige Ausführungs­ form. Beispielsweise können alle gemeinsamen Source-Leitun­ gen, wie in Fig. 2 gezeigt, gemeinsam an einer Stelle ange­ schlossen sein, die erwähnte Widerstandseinrichtung kann aber auch für die einzelnen gemeinsamen Source-Leitungen vorgesehen sein. Ferner kann eine Widerstandseinrichtung für eine Gruppe von gemeinsamen Source-Leitungen vorgesehen sein. Ferner können die Schaltung für das Schalten der Signalwerte zum Auswählen der Wortleitungen W und Bit-Leitungen B beim Ein­ schreiben oder Auslesen von Daten, die X-Adressen- und die Y-Adressendecodierschaltung und die Schreib- und die Lese­ verstärker in geeigneter Weise abgewandelt sein.

Claims (8)

1. Programmierbarer Festwertspeicher mit

• - mehreren Bit-Leitungen (B_l...B_n),
• - einer gemeinsamen Source-Leitung,
• - mehreren Wortleitungen (W_l...W_m),
• - einer Wortleitung-Auswahleinrichtung (10),
• - einer Schreibspannung-Erzeugungseinrichtung (12), die eine Schreibspannung an eine Bit-Leitung (B_l...B_n) anlegt,
• - mehreren Speicher-Isolierschicht-Feldeffekttransistoren (Q₁₀...Q₁₇), von denen jeder ein mit einer entsprechenden Wortleitung (W_l . . . W_m) verbundenes Steuer-Gate, ein frei­ schwebendes Gate, ein gemeinsam mit den Drains der anderen dieser Transistoren und mit einer Bit-Leitung (B_l...B_n) verbun­ denes Drain und ein gemeinsam mit den Sources der anderen die­ ser Transistoren und mit der gemeinsamen Source-Leitung verbunde­ nes Source aufweist, wobei eine als einzuschreibende Informa­ tion dienende elektrische Ladung in das freischwebende Gate eines gewählten Speicher-Transistors injiziert wird, wenn die Schreibspannung dem Drain und eine Wortleitung-Auswahlspannung dem Steuer-Gate dieses Transistors zugeführt werden, und
• - einer Sourcespannung-Erzeugungseinrichtung (Q₃₀), die eine bestimmte Spannung an die gemeinsame Source-Leitung anlegt,

dadurch gekennzeichnet, daß diese bestimmte Spannung einen Wert hat, durch den nicht-gewählte Speicher-Transistoren (Q_10...Q_l7) in einem nichtleitenden Zustand gehalten werden, wenn die Schreibspan­ nung und die Wortleitung-Auswahlspannung an einen gewählten Speicher-Transistor angelegt werden, so daß von der Bit-Leitung kein Leckstrom zu den nicht-gewählten Speicher-Transistoren fließt.

2. Speicher nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Sourcespannung-Erzeugungseinrichtung aus einem zwischen der gemeinsamen Source-Leitung und dem Massepunkt der Schaltung angeschlossenen Widerstands­ element besteht.

3. Speicher nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Sourcespannung-Erzeugungseinrichtung aus einem zwischen der gemeinsamen Source-Leitung und dem Massepunkt der Schaltung angeschlossenen Isolier­ schicht-Feldeffekttransistor (Q₃₀) besteht.

4. Speicher nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Sourcespannung-Erzeugungseinrichtung aus einem veränderbaren Widerstand besteht, der zwischen der gemeinsamen Source-Leitung und dem Massepunkt der Schaltung angeschlossen ist und einen verhältnismäßig hohen Widerstandswert annimmt, wenn Information in den Spei­ cher-Isolierschicht-Feldeffekttransistor (Q₁₀ . . . Q₁₇) eingeschrieben werden soll, und einen verhältnismäßig niedrigen Widerstands­ wert, wenn die Information aus dem Speicher-Isolierschicht- Feldeffekttransistor ausgelesen werden soll.

5. Speicher nach Anspruch 4, dadurch gekenn­ zeichnet, daß die veränderbare Widerstandseinrichtung aus einem Verarmungs-Isolierschicht-Feldeffekttransistor (Q₃₀ ) besteht.

6. Speicher nach Anspruch 1, gekennzeich­ net durch eine Anzahl von Speicher-Isolierschicht-Feld­ effekttransistoren (z. B. Q_10, Q₁₄), von denen jeder ein mit einer entsprechenden Wortleitung (W₁; . . . ; W_n) verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der anderen dieser Transistoren mit einer ersten Bit­ leitung (z. B. B₁) verbundene Drain und eine gemeinsam mit den Sources der anderen dieser Transistoren mit einer gemeinsamen Source-Leitung verbundene Source aufweist, wobei die elektri­ sche Ladung, die als einzuschreibende Information dient, in das freischwebende Gate injiziert wird, wenn eine Schreibspan­ nung und eine Wortleitungsauswahlspannung der zugehörigen Drain und dem zugehörigen Steuer-Gate zugeführt werden, eine Anzahl weiterer Speicher-Isolierschicht-Feldeffekttransistoren (z. B. Q_13, Q₁₇), von denen jeder ein mit einer entsprechenden Wortlei­ tung verbundenes Steuer-Gate, ein freischwebendes Gate, eine ge­ meinsam mit den Drains der anderen dieser Transistoren mit einer zweiten Bit-Leitung (z. B. B_n) verbundene Drain, und eine gemein­ sam mit den Sources der anderen dieser Transistoren mit der ge­ meinsamen Source-Leitung verbundene Source aufweist, wobei die elektrische Ladung, die als einzuschreibende Informa­ tion dient, in das freischwebende Gate injiziert wird, wenn die Schreibspannung und die Wortleitungsauswahlspannung der zugehörigen Drain und dem zugehörigen Steuer-Gate zugeführt werden, eine Wortleitungsauswahleinrichtung, eine Bit-Leitungs­ auswahleinrichtung, eine Schreibspannungserzeugungseinrichtung, die über die Bit-Leitungsauswahleinrichtung die Schreib­ spannung auf die Isolierschicht-Feldeffekttransistoren gibt, und eine Source-Spannungserzeugungseinrichtung, die eine be­ stimmte Spannung auf die gemeinsame Source-Leitung gibt.

7. Speicher nach Anspruch 1, gekennzeich­ net durch eine Anzahl von Speicher-Isolierschicht-Feldeffekt­ transistoren (z. B. Q_10, Q₁₄), von denen jeder ein mit einer entsprechenden Wortleitung (W₁;...;W_m) verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der an­ deren dieser Transistoren mit einer ersten Bit-Leitung (z. B. B₁) verbundene Drain und eine gemeinsam mit den Sources der anderen dieser Transistoren mit einer ersten gemeinsamen Source- Leitung verbundene Source aufweist, wobei die elektrische La­ dung, die als einzuschreibende Information dient, in das frei­ schwebende Gate injiziert wird, wenn die Schreibspannung und die Wortleitungsauswahlspannung an die zugehörigen Drain und das zugehörige Steuer-Gate gelegt werden, eine Anzahl weiterer Speicher-Isolierschicht-Feldeffekttransistoren (z. B. Q_13, Q₁₇), von denen jeder ein mit der entsprechenden Wortleitung (W_1,;... W_m) verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der anderen dieser Transistoren mit einer zweiten Bit-Leitung (z. B. B_n) verbundene Drain und eine gemeinsam mit den Sources der anderen dieser Transistoren mit einer zweiten gemeinsamen Source-Leitung verbundene Source aufweist, wobei die elektrische Ladung, die als einzuschreibende Information dient, in das freischwebende Gate injiziert wird, wenn die Schreibspannung und die Wortleitungsauswahlspannung der zu­ gehörigen Drain und dem zugehörigen Steuer-Gate zugeführt werden, eine Wortleitungsauswahleinrichtung, eine Bit-Leitungs­ auswahleinrichtung, eine Schreibspannungserzeugungseinrich­ tung, welche die Schreibspannung über die Bit-Leitungsauswahl­ einrichtung auf die Speicher-Isolierschicht-Feldeffekttransisto­ ren gibt, und eine Source-Spannungserzeugungseinrichtung, welche gemeinsam eine bestimmte Spannung auf die beiden ge­ meinsamen Source-Leitungen gibt.