JP2917924B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に電気的に書込および一括消去可能なフ
ラッシュメモリなどの不揮発性半導体記憶装置に関す
る。
装置に関し、特に電気的に書込および一括消去可能なフ
ラッシュメモリなどの不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】この種の電気的に書込および一括消去可
能な不揮発性半導体記憶装置（以下フラッシュメモリ）
では、あるメモリセルにデータを書込むときに、制御ゲ
ートおよびドレインに書込に必要な電位を印加するが、
書込対象ではないメモリセルにも不要な電位を印加して
しまう。これは、メモリアレイ構成上起こる問題であ
り、データ保持において悪影響を及ぼす。
能な不揮発性半導体記憶装置（以下フラッシュメモリ）
では、あるメモリセルにデータを書込むときに、制御ゲ
ートおよびドレインに書込に必要な電位を印加するが、
書込対象ではないメモリセルにも不要な電位を印加して
しまう。これは、メモリアレイ構成上起こる問題であ
り、データ保持において悪影響を及ぼす。
【０００３】従来のフラッシュメモリの構成を一部をブ
ロックで表した回路図で示す図７を参照すると、複数の
メモリセルデータを一括消去するためソース端子を共通
接続し行列に配置したメモリセルＣ０００〜Ｃ０ｍ０，
Ｃ００ｎ〜Ｃ０ｍｎのアレイを単位とするセルアレイブ
ロック１０，１１と、セルアレイブロック１０，１１の
共通ソース端子に所定のソース電位を供給するソース電
源供給回路２０，２１とを備える。
ロックで表した回路図で示す図７を参照すると、複数の
メモリセルデータを一括消去するためソース端子を共通
接続し行列に配置したメモリセルＣ０００〜Ｃ０ｍ０，
Ｃ００ｎ〜Ｃ０ｍｎのアレイを単位とするセルアレイブ
ロック１０，１１と、セルアレイブロック１０，１１の
共通ソース端子に所定のソース電位を供給するソース電
源供給回路２０，２１とを備える。
【０００４】ソース電源供給回路２０は、Ｎ型ＭＯＳト
ランジスタ（以下トランジスタ）Ｎ０１，Ｎ０２，Ｐ型
ＭＯＳトランジスタ（以下トランジスタ）Ｐ０１を備
え、ソース電源供給回路２１は、トランジスタＮ１１，
Ｎ１２，Ｐ１１を備える。これら、ソース電源供給回路
２０，２１は、後述するソースバイアス電位発生回路２
０１からソースバイアス電位ＶＳの供給を受けている。
ランジスタ（以下トランジスタ）Ｎ０１，Ｎ０２，Ｐ型
ＭＯＳトランジスタ（以下トランジスタ）Ｐ０１を備
え、ソース電源供給回路２１は、トランジスタＮ１１，
Ｎ１２，Ｐ１１を備える。これら、ソース電源供給回路
２０，２１は、後述するソースバイアス電位発生回路２
０１からソースバイアス電位ＶＳの供給を受けている。
【０００５】ソースバイアス電位発生回路２０１の構成
を回路図で示す図８を参照すると、このソースバイアス
電位発生回路２０１は、トランジスタＰＴ０，ＮＴ０，
ＮＴ１と、電源ＶＰＰと接地間に直列接続した抵抗Ｒ１
〜Ｒｎとを備える。
を回路図で示す図８を参照すると、このソースバイアス
電位発生回路２０１は、トランジスタＰＴ０，ＮＴ０，
ＮＴ１と、電源ＶＰＰと接地間に直列接続した抵抗Ｒ１
〜Ｒｎとを備える。
【０００６】また、ビット線ＢＬ００〜ＢＬ０ｍ，ＢＬ
１０〜ＢＬ１ｍは、セルアレイブロック１０、１１間で
電気的に独立しており、ワード線ＷＬ０〜ＷＬｎは、セ
ルアレイブロック１０，１１間で共通に接続されてい
る。
１０〜ＢＬ１ｍは、セルアレイブロック１０、１１間で
電気的に独立しており、ワード線ＷＬ０〜ＷＬｎは、セ
ルアレイブロック１０，１１間で共通に接続されてい
る。
【０００７】図７を参照して、セルアレイブロック１０
のメモリセルＣ０００にデータを書き込む時の各端子電
位の関係を説明すると、メモリセルドレインには、ビッ
ト線ＢＬ００より書き込みドレイン電圧（約６Ｖ）を印
加し、メモリセル制御ゲートには、ワード線ＷＬ０より
書き込みゲート電圧（約１２Ｖ）をが印加し、メモリセ
ルソースには、端子ＶＳ０より書き込みソース電圧（０
Ｖ）を印加する。このとき、このメモリセルＣ０００の
ソース，ドレイン間に発生したホットエレクトロンを浮
遊ゲートに注入することによりメモリセルのしきい値を
上昇させる。
のメモリセルＣ０００にデータを書き込む時の各端子電
位の関係を説明すると、メモリセルドレインには、ビッ
ト線ＢＬ００より書き込みドレイン電圧（約６Ｖ）を印
加し、メモリセル制御ゲートには、ワード線ＷＬ０より
書き込みゲート電圧（約１２Ｖ）をが印加し、メモリセ
ルソースには、端子ＶＳ０より書き込みソース電圧（０
Ｖ）を印加する。このとき、このメモリセルＣ０００の
ソース，ドレイン間に発生したホットエレクトロンを浮
遊ゲートに注入することによりメモリセルのしきい値を
上昇させる。
【０００８】フラッシュメモリでは、このメモリセルの
しきい値を上昇させることによりデータを書き込んでい
る。また、書き込みを行わないメモリセルすなわち非書
き込みメモリセルのビット線ＢＬ０１〜ＢＬ０ｍおよび
ＢＬ１０〜ＢＬ１ｍは、オープン状態であり、ワード線
ＷＬ１〜ＷＬｎには０Ｖを印加している。このとき、非
書き込みメモリセルでありながら、書き込みセルと同一
書き込みドレイン電圧の供給を受けるメモリセルＣ００
１〜Ｃ００ｎや、書き込みセルと同一ゲート電圧の供給
を受けるメモリセルＣ０１０〜Ｃ０ｍ０およびＣ１００
〜Ｃ１ｍ０があり、これらのメモリセルはデータ保持上
の問題が発生する。特に、書き込みセルと同一ゲート電
圧を受けるメモリセルにおいて、書き込みメモリセルを
含むセルアレイブロック１０以外のセルアレイブロック
１１のメモリセルゲートに、長時間の書き込みゲート電
圧が印加される可能性がある。これは、書き込みを行う
メモリセルを含むセルアレイブロック１０を何度も書き
込み消去を繰り返すことによって発生する。
しきい値を上昇させることによりデータを書き込んでい
る。また、書き込みを行わないメモリセルすなわち非書
き込みメモリセルのビット線ＢＬ０１〜ＢＬ０ｍおよび
ＢＬ１０〜ＢＬ１ｍは、オープン状態であり、ワード線
ＷＬ１〜ＷＬｎには０Ｖを印加している。このとき、非
書き込みメモリセルでありながら、書き込みセルと同一
書き込みドレイン電圧の供給を受けるメモリセルＣ００
１〜Ｃ００ｎや、書き込みセルと同一ゲート電圧の供給
を受けるメモリセルＣ０１０〜Ｃ０ｍ０およびＣ１００
〜Ｃ１ｍ０があり、これらのメモリセルはデータ保持上
の問題が発生する。特に、書き込みセルと同一ゲート電
圧を受けるメモリセルにおいて、書き込みメモリセルを
含むセルアレイブロック１０以外のセルアレイブロック
１１のメモリセルゲートに、長時間の書き込みゲート電
圧が印加される可能性がある。これは、書き込みを行う
メモリセルを含むセルアレイブロック１０を何度も書き
込み消去を繰り返すことによって発生する。
【０００９】非書き込みセルアレイブロック１１が不要
な書き込みゲート電位を受けている不要書き込みゲート
電位印加時間は、次式で表される。
な書き込みゲート電位を受けている不要書き込みゲート
電位印加時間は、次式で表される。
【００１０】ＴＧ＝｛ＴＷ×ＮＢ×（ＮＡ−１）×ＮＣ
ＹＣ｝＋｛ＴＷ×（ＮＢ−１）｝ ＴＧ：不要書き込みゲート電位印加時間（ゲートディス
ターブ時間） ＴＷ：書き込み時間 ＮＢ：ビット線数／１セルアレイブロック ＮＡ：ワード線が共通に接続されているアレイ数 ＮＣＹＣ：書換回数 上式の第１項は、書き込み消去を繰り返し行っているセ
ルアレイブロックからの印加時間であり、第２項は不要
な書き込みゲート電位を受けているメモリセルが存在す
るセルアレイブロックから印加される時間である。ここ
で、ＴＧに大きく影響を与える要因は、書換回数ＮＣＹ
Ｃであり現在製品では１０5 回を保証している。したが
って、ＴＧは第１項から受ける影響すなわち書き込みメ
モリセルを含むセルアレイブロック１０から不要な書き
込みゲート電位を受けている時間が大きいと考えられ
る。
ＹＣ｝＋｛ＴＷ×（ＮＢ−１）｝ ＴＧ：不要書き込みゲート電位印加時間（ゲートディス
ターブ時間） ＴＷ：書き込み時間 ＮＢ：ビット線数／１セルアレイブロック ＮＡ：ワード線が共通に接続されているアレイ数 ＮＣＹＣ：書換回数 上式の第１項は、書き込み消去を繰り返し行っているセ
ルアレイブロックからの印加時間であり、第２項は不要
な書き込みゲート電位を受けているメモリセルが存在す
るセルアレイブロックから印加される時間である。ここ
で、ＴＧに大きく影響を与える要因は、書換回数ＮＣＹ
Ｃであり現在製品では１０5 回を保証している。したが
って、ＴＧは第１項から受ける影響すなわち書き込みメ
モリセルを含むセルアレイブロック１０から不要な書き
込みゲート電位を受けている時間が大きいと考えられ
る。
【００１１】次に、不要な書き込みゲート電位を受ける
とどのようなデータ保持上の問題点が発生するか示す。
書き込みセルと同一ゲート電圧を受けるメモリセルＣ０
１０〜Ｃ０ｍ０およびＣ１００〜Ｃ１ｍ０の各端子電
位，電界および電子の移動方向を表した図９（Ａ）を参
照すると、この図に示すようにメモリセルの制御ゲート
Ｖｇに書き込み用高電圧が印加されておりソースＶｓが
接地電位になっている場合、電界の方向は、制御ゲート
Ｖｇからソース，ドレイン，チャネル部（ソースとドレ
インの間）に向かう。また、電界が大きいため電子は、
酸化膜を通過し（トンネリング現象）浮遊ゲートに蓄積
される。この現象を以降ゲートディスターブと呼ぶ。こ
のゲートディスターブ時間ＴＧが長くなればなるほど非
書き込みメモリセルのしきい値が上昇し遂には誤データ
を保持してしまう現象が起こる。
とどのようなデータ保持上の問題点が発生するか示す。
書き込みセルと同一ゲート電圧を受けるメモリセルＣ０
１０〜Ｃ０ｍ０およびＣ１００〜Ｃ１ｍ０の各端子電
位，電界および電子の移動方向を表した図９（Ａ）を参
照すると、この図に示すようにメモリセルの制御ゲート
Ｖｇに書き込み用高電圧が印加されておりソースＶｓが
接地電位になっている場合、電界の方向は、制御ゲート
Ｖｇからソース，ドレイン，チャネル部（ソースとドレ
インの間）に向かう。また、電界が大きいため電子は、
酸化膜を通過し（トンネリング現象）浮遊ゲートに蓄積
される。この現象を以降ゲートディスターブと呼ぶ。こ
のゲートディスターブ時間ＴＧが長くなればなるほど非
書き込みメモリセルのしきい値が上昇し遂には誤データ
を保持してしまう現象が起こる。
【００１２】上記ゲートディスターブ現象を解決するた
め、非書き込みセルアレイブロック１１のソース端子Ｖ
Ｓ１にある程度の電位（以降ソースバイアス電位と呼
ぶ）を加える。このとき発生するメモリセルの状態およ
び問題点を図９（Ｂ）および図９（Ｃ）を使って説明す
る。
め、非書き込みセルアレイブロック１１のソース端子Ｖ
Ｓ１にある程度の電位（以降ソースバイアス電位と呼
ぶ）を加える。このとき発生するメモリセルの状態およ
び問題点を図９（Ｂ）および図９（Ｃ）を使って説明す
る。
【００１３】図９（Ｂ）は、ゲートディスターブを解決
するためにソースバイアス電位を加えており、制御ゲー
トからソース，ドレイン，チャネル部に向かう電界を小
さくすることによって電子のトンネリング現象を押さえ
ている（メモリセルＣ１００〜Ｃ１ｍ０）。
するためにソースバイアス電位を加えており、制御ゲー
トからソース，ドレイン，チャネル部に向かう電界を小
さくすることによって電子のトンネリング現象を押さえ
ている（メモリセルＣ１００〜Ｃ１ｍ０）。
【００１４】図９（Ｃ）は、ゲートディスターブを受け
ていないメモリセル（メモリセルＣ１０ｎ〜Ｃ１ｍｎ）
のソースバイアス効果を示した図である。このときの制
御ゲート端子Ｖｇは接地されており、電界の方向はソー
ス端子Ｖｓから制御ゲート端子Ｖｇに向かっている。こ
の時、浮遊ゲートに電子が多く蓄積されていた場合、ソ
ース端子と浮遊ゲートの間で強電界が発生し電子がソー
ス端子に向かってトンネリングを起こす。（この現象を
以降ソフトイレースと呼ぶ。） このソフトイレースは、前記のゲートディスターブとは
反対方向に電子の移動が起き、やはりデータを保持する
上での問題点となる。
ていないメモリセル（メモリセルＣ１０ｎ〜Ｃ１ｍｎ）
のソースバイアス効果を示した図である。このときの制
御ゲート端子Ｖｇは接地されており、電界の方向はソー
ス端子Ｖｓから制御ゲート端子Ｖｇに向かっている。こ
の時、浮遊ゲートに電子が多く蓄積されていた場合、ソ
ース端子と浮遊ゲートの間で強電界が発生し電子がソー
ス端子に向かってトンネリングを起こす。（この現象を
以降ソフトイレースと呼ぶ。） このソフトイレースは、前記のゲートディスターブとは
反対方向に電子の移動が起き、やはりデータを保持する
上での問題点となる。
【００１５】次に、ゲートディスターブおよびソースバ
イアスがメモリセルしきい値に与える影響をその変位量
を要素に取ってグラフで示した図１０を参照すると、曲
線Ａは、ゲートディスターブを受けているメモリセルで
ありソース印加電圧が高くなるにしたがいメモリセルし
きい値の変位量は小さくなり、ついには０になる。ま
た、曲線Ｃは、ソフトイレースを受けているメモリセル
であり、ソース印加電圧が高くなるにしたがいメモリセ
ルしきい値の変位量は大きくなる。したがって、フラッ
シュメモリにおいてソースバイアス電位を決定する時に
は、ゲートディスターブを解決し、且つ、ソフトイレー
スを受けない電位に設定する必要がある。そこで、従来
は、メモリセルしきい値変位許容値ＶＡを定め（図中の
一 点鎖線）、ゲートディスターブおよびソフトイレー
スによるしきい値変位がこの許容値ＶＡを越えないソー
スバイアス電位ＰＧおよびＰＳを評価により求めその中
間の値Ｐ１に、ソースバイアス電位を設定していた。
イアスがメモリセルしきい値に与える影響をその変位量
を要素に取ってグラフで示した図１０を参照すると、曲
線Ａは、ゲートディスターブを受けているメモリセルで
ありソース印加電圧が高くなるにしたがいメモリセルし
きい値の変位量は小さくなり、ついには０になる。ま
た、曲線Ｃは、ソフトイレースを受けているメモリセル
であり、ソース印加電圧が高くなるにしたがいメモリセ
ルしきい値の変位量は大きくなる。したがって、フラッ
シュメモリにおいてソースバイアス電位を決定する時に
は、ゲートディスターブを解決し、且つ、ソフトイレー
スを受けない電位に設定する必要がある。そこで、従来
は、メモリセルしきい値変位許容値ＶＡを定め（図中の
一 点鎖線）、ゲートディスターブおよびソフトイレー
スによるしきい値変位がこの許容値ＶＡを越えないソー
スバイアス電位ＰＧおよびＰＳを評価により求めその中
間の値Ｐ１に、ソースバイアス電位を設定していた。
【００１６】ソースバイアス電位発生回路２０１は、前
述した通り評価によって求めたソースバイアス電位値Ｐ
１を出力電位ＶＳとして出力するようにトランジスタＮ
Ｔ０のゲート電位を電源ＶＰＰと接地間に直列接続した
抵抗Ｒ１〜Ｒｎを調整して設定している。この設定電位
ＶＳはソース電源供給回路２０のソース電源ＶＳに接続
されており、消去セルアレイブロックが１０の場合、セ
ルアレイブロック１０には消去電位ＶＰＰが印加され、
セルアレイブロック１１にはソースバイアス電位ＶＳが
印加される。
述した通り評価によって求めたソースバイアス電位値Ｐ
１を出力電位ＶＳとして出力するようにトランジスタＮ
Ｔ０のゲート電位を電源ＶＰＰと接地間に直列接続した
抵抗Ｒ１〜Ｒｎを調整して設定している。この設定電位
ＶＳはソース電源供給回路２０のソース電源ＶＳに接続
されており、消去セルアレイブロックが１０の場合、セ
ルアレイブロック１０には消去電位ＶＰＰが印加され、
セルアレイブロック１１にはソースバイアス電位ＶＳが
印加される。
【００１７】上述のように、フラッシュメモリのメモリ
セルに関し、書き込み消去を繰り返し行うとメモリセル
の特性が書き込み消去反復回数にしたがい変化する。具
体的には、書き込み時間および消去時間が反復回数にし
たがい長くなる。これはメモリセルのトンネルゲート酸
化膜中に電子がトラップされて起こる現象と思われるが
詳細は不明である。これに伴い上述したゲートディスタ
ーブおよびソフトイレースを受けるメモリセルの特性も
変化する。特に顕著なものはソフトイレースを受けるメ
モリセルの特性変化である。
セルに関し、書き込み消去を繰り返し行うとメモリセル
の特性が書き込み消去反復回数にしたがい変化する。具
体的には、書き込み時間および消去時間が反復回数にし
たがい長くなる。これはメモリセルのトンネルゲート酸
化膜中に電子がトラップされて起こる現象と思われるが
詳細は不明である。これに伴い上述したゲートディスタ
ーブおよびソフトイレースを受けるメモリセルの特性も
変化する。特に顕著なものはソフトイレースを受けるメ
モリセルの特性変化である。
【００１８】再度図１０を参照してソフトイレースを受
けるメモリセルの特性変化の特徴について説明すると、
上述のように、曲線Ｃは、ソフトイレースを受けている
メモリセルのソースバイアス電位に対するしきい値変位
量を示しており、特にソフトイレースを受けるメモリセ
ル自身の書き込み消去反復回数が少ない時の値である。
書き込み消去反復回数が多くなると、メモリセルのソフ
トイレース特性は、曲線Ｂに示すように右に移動し、ソ
フトイレースによるしきい値変位が許容量を越えないソ
ースバイアス電位ＰＳも右に移動する。しかし、従来の
設定方法によるソースバイアス電位ＰＳは、書き込み消
去反復回数が少ない時の値で設定しているため、書き込
み消去反復回数が多いメモリセルの最適ソースバイアス
電位との間にずれが発生してしまう。したがって、ソー
スバイアス電位は、よりソフトイレースに対しマージン
を持った値となる。したがって、相対的にはソフトイレ
ースよりゲートディスターブに厳しくソースバイアス電
位が設定されていることになる。
けるメモリセルの特性変化の特徴について説明すると、
上述のように、曲線Ｃは、ソフトイレースを受けている
メモリセルのソースバイアス電位に対するしきい値変位
量を示しており、特にソフトイレースを受けるメモリセ
ル自身の書き込み消去反復回数が少ない時の値である。
書き込み消去反復回数が多くなると、メモリセルのソフ
トイレース特性は、曲線Ｂに示すように右に移動し、ソ
フトイレースによるしきい値変位が許容量を越えないソ
ースバイアス電位ＰＳも右に移動する。しかし、従来の
設定方法によるソースバイアス電位ＰＳは、書き込み消
去反復回数が少ない時の値で設定しているため、書き込
み消去反復回数が多いメモリセルの最適ソースバイアス
電位との間にずれが発生してしまう。したがって、ソー
スバイアス電位は、よりソフトイレースに対しマージン
を持った値となる。したがって、相対的にはソフトイレ
ースよりゲートディスターブに厳しくソースバイアス電
位が設定されていることになる。
【００１９】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、ゲートディスターブおよびソフト
イレースによるしきい値変位が予め設定した許容量を越
えないソースバイアス電位を個々の品種毎の評価により
求めその中間の値にソースバイアス電位を設定するが、
この場合、書き込み消去反復回数の少ない時の値で設定
するため、書き込み消去反復回数が多いメモリセルの最
適ソースバイアス電位に対しよりソフトイレースに対す
るマージンが増加するようずれが生じ、相対的にはソフ
トイレースよりゲートディスターブに厳しく設定される
という欠点があった。
性半導体記憶装置は、ゲートディスターブおよびソフト
イレースによるしきい値変位が予め設定した許容量を越
えないソースバイアス電位を個々の品種毎の評価により
求めその中間の値にソースバイアス電位を設定するが、
この場合、書き込み消去反復回数の少ない時の値で設定
するため、書き込み消去反復回数が多いメモリセルの最
適ソースバイアス電位に対しよりソフトイレースに対す
るマージンが増加するようずれが生じ、相対的にはソフ
トイレースよりゲートディスターブに厳しく設定される
という欠点があった。
【００２０】本発明の目的は、上記欠点を解消し書き込
み消去反復回数と無関係に最適のソースバイアス電位を
設定することにより、ゲートディスターブおよびソフト
イレースによる影響を最小限に抑圧できる不揮発性半導
体記憶装置を提供することにある。
み消去反復回数と無関係に最適のソースバイアス電位を
設定することにより、ゲートディスターブおよびソフト
イレースによる影響を最小限に抑圧できる不揮発性半導
体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】第１の発明の不揮発性半
導体記憶装置は、行列に配列しソース端子を共通接続し
た複数の電気的に書込および一括消去可能な不揮発性メ
モリセルを最小単位とする第１および第２のメモリセル
アレイブロックと、前記第１および第２のメモリセルア
レイブロックの各々の前記共通接続したソース端子にそ
れぞれ所定のソース電位を供給する第１および第２のソ
ース電源供給回路とを備える不揮発性半導体記憶装置に
おいて、書き込み消去用電源電位の供給を受け第１，第
２および第３の基準電位を発生する基準電位発生回路
と、電位選択信号の制御に応答して前記第１，第２およ
び第３の基準電位のいずれか１つを選択して前記第１お
よび第２のメモリセルアレイブロックの各々のソース電
位をそれぞれ出力する第１および第２のバイアス電位生
成回路とを備え、前記第１および第２のソース電源供給
回路の各々に前記第１および第２のメモリセルアレイブ
ロックの各々の消去回数に応じた書込み時の最適の前記
ソース電位を独立に設定するソース電位設定回路と、前
記第１および第２のメモリセルアレイブロックの各々の
前記消去回数を計数してその計数値を前記電位選択信号
として前記ソース電位設定回路に供給する消去回数カウ
ンタとを備えて構成されている。
導体記憶装置は、行列に配列しソース端子を共通接続し
た複数の電気的に書込および一括消去可能な不揮発性メ
モリセルを最小単位とする第１および第２のメモリセル
アレイブロックと、前記第１および第２のメモリセルア
レイブロックの各々の前記共通接続したソース端子にそ
れぞれ所定のソース電位を供給する第１および第２のソ
ース電源供給回路とを備える不揮発性半導体記憶装置に
おいて、書き込み消去用電源電位の供給を受け第１，第
２および第３の基準電位を発生する基準電位発生回路
と、電位選択信号の制御に応答して前記第１，第２およ
び第３の基準電位のいずれか１つを選択して前記第１お
よび第２のメモリセルアレイブロックの各々のソース電
位をそれぞれ出力する第１および第２のバイアス電位生
成回路とを備え、前記第１および第２のソース電源供給
回路の各々に前記第１および第２のメモリセルアレイブ
ロックの各々の消去回数に応じた書込み時の最適の前記
ソース電位を独立に設定するソース電位設定回路と、前
記第１および第２のメモリセルアレイブロックの各々の
前記消去回数を計数してその計数値を前記電位選択信号
として前記ソース電位設定回路に供給する消去回数カウ
ンタとを備えて構成されている。
【００２２】第２の発明の不揮発性半導体記憶装置は、
行列に配列しソース端子を共通接続した複数の電気的に
書込および一括消去可能な不揮発性メモリセルを最小単
位とする第１および第２のメモリセルアレイブロック
と、前記第１および第２のメモリセルアレイブロックの
各々の前記共通接続したソース端子にそれぞれ所定のソ
ース電位を供給する第１および第２のソース電源供給回
路とを備える不揮発性半導体記憶装置において、書き込
み消去用電源電位の供給を受け第１，第２および第３の
基準電位を発生する基準電位発生回路と、電位選択信号
の制御に応答して前記第１，第２および第３の基準電位
のいずれか１つを選択して前記第１および第２のメモリ
セルアレイブロックの各々のソース電位をそれぞれ出力
する第１および第２のバイアス電位生成回路とを備え、
前記第１および第２のソース電源供給回路の各々に前記
第１および第２のメモリセルアレイブロックの各々の消
去回数に応じた書込み時の最適の前記ソース電位を独立
に設定するソース電位設定回路と、前記第１および第２
のメモリセルアレイブロックの各々の前記消去時間を計
数してその計数値を前記電位選択信号として前記ソース
電位設定回路に供給する消去時間カウンタとを備えて構
成されている。
行列に配列しソース端子を共通接続した複数の電気的に
書込および一括消去可能な不揮発性メモリセルを最小単
位とする第１および第２のメモリセルアレイブロック
と、前記第１および第２のメモリセルアレイブロックの
各々の前記共通接続したソース端子にそれぞれ所定のソ
ース電位を供給する第１および第２のソース電源供給回
路とを備える不揮発性半導体記憶装置において、書き込
み消去用電源電位の供給を受け第１，第２および第３の
基準電位を発生する基準電位発生回路と、電位選択信号
の制御に応答して前記第１，第２および第３の基準電位
のいずれか１つを選択して前記第１および第２のメモリ
セルアレイブロックの各々のソース電位をそれぞれ出力
する第１および第２のバイアス電位生成回路とを備え、
前記第１および第２のソース電源供給回路の各々に前記
第１および第２のメモリセルアレイブロックの各々の消
去回数に応じた書込み時の最適の前記ソース電位を独立
に設定するソース電位設定回路と、前記第１および第２
のメモリセルアレイブロックの各々の前記消去時間を計
数してその計数値を前記電位選択信号として前記ソース
電位設定回路に供給する消去時間カウンタとを備えて構
成されている。
【００２３】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図７と共通の構成要素には共通の文字／数字を用いて
ブロックで示す図１を参照すると、この図に示す本実施
の形態の不揮発性半導体記憶装置（以下フラッシュメモ
リ）は、従来と共通のセルアレイブロック１０，１１
と、ソース電源供給回路２０，２１とに加えて、従来の
ソースバイアス電位発生回路２０１の代わりにソース電
源供給回路２０，２１の各々にメモリセルの消去回数に
応じた最適のソースバイアス電位ＶＳ０，ＶＳ１をそれ
ぞれ供給するソース電位設定回路３０と、メモリセルア
レイブロック１０，１１の各々の消去回数を計数してそ
の計数値を電位選択信号としてソース電位設定回路３０
に供給する消去回数カウンタ４０とを備える。
を図７と共通の構成要素には共通の文字／数字を用いて
ブロックで示す図１を参照すると、この図に示す本実施
の形態の不揮発性半導体記憶装置（以下フラッシュメモ
リ）は、従来と共通のセルアレイブロック１０，１１
と、ソース電源供給回路２０，２１とに加えて、従来の
ソースバイアス電位発生回路２０１の代わりにソース電
源供給回路２０，２１の各々にメモリセルの消去回数に
応じた最適のソースバイアス電位ＶＳ０，ＶＳ１をそれ
ぞれ供給するソース電位設定回路３０と、メモリセルア
レイブロック１０，１１の各々の消去回数を計数してそ
の計数値を電位選択信号としてソース電位設定回路３０
に供給する消去回数カウンタ４０とを備える。
【００２４】ソース電位設定回路３０の構成をブロック
で示す図２を参照すると、このソース電位設定回路３０
は、書込消去用電源電位Ｖｐｐの供給を受け基準電位Ｖ
ｒＬ，ＶｒＭ，ＶｒＮを発生させている抵抗Ｒ１…，Ｒ
Ｎ…，ＲＭ…，ＲＬ…，ＲＫから成る基準電位発生回路
３０１と、ソースバイアス電位ＶＳ０、ＶＳ１をそれぞ
れ生成するバイアス電位生成回路３１０，３１１とを備
える。
で示す図２を参照すると、このソース電位設定回路３０
は、書込消去用電源電位Ｖｐｐの供給を受け基準電位Ｖ
ｒＬ，ＶｒＭ，ＶｒＮを発生させている抵抗Ｒ１…，Ｒ
Ｎ…，ＲＭ…，ＲＬ…，ＲＫから成る基準電位発生回路
３０１と、ソースバイアス電位ＶＳ０、ＶＳ１をそれぞ
れ生成するバイアス電位生成回路３１０，３１１とを備
える。
【００２５】バイアス電位生成回路３１１は、電圧供給
用Ｐ型ＭＯＳトランジスタ（以下トランジスタ）ＰＴ１
１０，ＰＴ１２０，ＰＴ１３０と、基準電位ＶｒＬ，Ｖ
ｒＭ，ＶｒＮの各々をゲート入力してソースバイアス電
位を発生しているＮ型ＭＯＳトランジスタ（以下トラン
ジスタ）ＮＴ１３０，ＮＴ１２０，ＮＴ１１０と、非活
性時にソースバイアス電位をディスチャージするトラン
ジスタＮＴ１３１，ＮＴ１２１，ＮＴ１１１と、電位選
択信号Ｓ１１，Ｓ１２，Ｓ１３の各々の供給に応答して
ソースバイアス電位をＶＳ０端子に伝達するトランスフ
ァゲートＴＲ１１，ＴＲ１２，ＴＲ１３と、インバータ
ＩＶ１１，ＩＶ１２，ＩＶ１３とを備える。
用Ｐ型ＭＯＳトランジスタ（以下トランジスタ）ＰＴ１
１０，ＰＴ１２０，ＰＴ１３０と、基準電位ＶｒＬ，Ｖ
ｒＭ，ＶｒＮの各々をゲート入力してソースバイアス電
位を発生しているＮ型ＭＯＳトランジスタ（以下トラン
ジスタ）ＮＴ１３０，ＮＴ１２０，ＮＴ１１０と、非活
性時にソースバイアス電位をディスチャージするトラン
ジスタＮＴ１３１，ＮＴ１２１，ＮＴ１１１と、電位選
択信号Ｓ１１，Ｓ１２，Ｓ１３の各々の供給に応答して
ソースバイアス電位をＶＳ０端子に伝達するトランスフ
ァゲートＴＲ１１，ＴＲ１２，ＴＲ１３と、インバータ
ＩＶ１１，ＩＶ１２，ＩＶ１３とを備える。
【００２６】バイアス電位生成回路３１０も電位選択信
号Ｓ０１，Ｓ０２，Ｓ０３となる他は同一構成である。
号Ｓ０１，Ｓ０２，Ｓ０３となる他は同一構成である。
【００２７】消去回数カウンタ４０は、メモリセルアレ
イブロックの消去回数を記憶しておくメモリセルＭ０〜
ＭＫと、信号ＤＬの供給に応答してメモリセルＭ０〜Ｍ
Ｋの各々の読み出しデータＤ０〜ＤＫをデータ保持する
ラッチ回路Ｌ０〜ＬＫと、ラッチ回路Ｌ０〜ＬＫの各々
の出力信号ＤＬ０〜ＤＬＫを２進データとみなしそのデ
ータに１を加え次回反復消去回数データＣＹＣを出力す
るデータ加算器ＡＤＤと、ラッチ回路出力信号ＤＬ０〜
ＤＬＫを消去回数で判別して電位選択信号Ｓ１１，Ｓ１
２，Ｓ１３の各々を発生させる判別回路４１と、メモリ
セルＭ０〜ＭＫのデータを制御信号ＦＷＲ，ＦＥＲによ
り読み出し又は書き込みする書き込み／読み出し回路Ｒ
Ｗ０〜ＲＷＫと、そのデータを制御信号ＦＥＲにより消
去する消去回路ＥＣとを備える。
イブロックの消去回数を記憶しておくメモリセルＭ０〜
ＭＫと、信号ＤＬの供給に応答してメモリセルＭ０〜Ｍ
Ｋの各々の読み出しデータＤ０〜ＤＫをデータ保持する
ラッチ回路Ｌ０〜ＬＫと、ラッチ回路Ｌ０〜ＬＫの各々
の出力信号ＤＬ０〜ＤＬＫを２進データとみなしそのデ
ータに１を加え次回反復消去回数データＣＹＣを出力す
るデータ加算器ＡＤＤと、ラッチ回路出力信号ＤＬ０〜
ＤＬＫを消去回数で判別して電位選択信号Ｓ１１，Ｓ１
２，Ｓ１３の各々を発生させる判別回路４１と、メモリ
セルＭ０〜ＭＫのデータを制御信号ＦＷＲ，ＦＥＲによ
り読み出し又は書き込みする書き込み／読み出し回路Ｒ
Ｗ０〜ＲＷＫと、そのデータを制御信号ＦＥＲにより消
去する消去回路ＥＣとを備える。
【００２８】判別回路４１は、ラッチ回路出力信号ＤＬ
０〜ＤＬＫの内の特定の信号の組［ＤＬＮ，ＤＬＮ＋
１，ＤＬＮ＋２，…，ＤＬＭ−１］，［ＤＬＭ，ＤＬＭ
＋１，ＤＬＭ＋２，…，ＤＬＬ−１］，［ＤＬＬ，ＤＬ
Ｌ＋１，ＤＬＬ＋２，…，ＤＬＫ］（信号ＤＮ，ＤＬＮ
のパラメータＮは１番目のセルアレイ番号１０に対応す
るので、この実施の形態の場合Ｎ＝０とする。）の各々
を入力しＯＲ信号ＯＲＳ１１，ＯＲＳ１２，ＯＲＳ１３
を出力するＯＲ論理ゲートＯＲ１，ＯＲ２，ＯＲ３と、
ＯＲ信号ＯＲＳ１１，ＯＲＳ１２，ＯＲＳ１３を入力し
消去回数に応じてデコードしてデコード信号ＡＳ１，Ａ
Ｓ２をそれぞれ出力するＡＮＤ論理ゲートＡＮＤ１，Ａ
ＮＤ２と、デコード信号ＡＳ１，ＡＳ２およびＯＲ信号
ＯＲＳ１３を入力し電位レベルを書込消去用電源Ｖｐｐ
レベルまたは接地レベルＧＮＤまで変位させ電位選択信
号Ｓ１１，Ｓ１２，Ｓ１３を出力するレベルシフタＬＳ
１１，ＬＳ１２，ＬＳ１３とを備える。
０〜ＤＬＫの内の特定の信号の組［ＤＬＮ，ＤＬＮ＋
１，ＤＬＮ＋２，…，ＤＬＭ−１］，［ＤＬＭ，ＤＬＭ
＋１，ＤＬＭ＋２，…，ＤＬＬ−１］，［ＤＬＬ，ＤＬ
Ｌ＋１，ＤＬＬ＋２，…，ＤＬＫ］（信号ＤＮ，ＤＬＮ
のパラメータＮは１番目のセルアレイ番号１０に対応す
るので、この実施の形態の場合Ｎ＝０とする。）の各々
を入力しＯＲ信号ＯＲＳ１１，ＯＲＳ１２，ＯＲＳ１３
を出力するＯＲ論理ゲートＯＲ１，ＯＲ２，ＯＲ３と、
ＯＲ信号ＯＲＳ１１，ＯＲＳ１２，ＯＲＳ１３を入力し
消去回数に応じてデコードしてデコード信号ＡＳ１，Ａ
Ｓ２をそれぞれ出力するＡＮＤ論理ゲートＡＮＤ１，Ａ
ＮＤ２と、デコード信号ＡＳ１，ＡＳ２およびＯＲ信号
ＯＲＳ１３を入力し電位レベルを書込消去用電源Ｖｐｐ
レベルまたは接地レベルＧＮＤまで変位させ電位選択信
号Ｓ１１，Ｓ１２，Ｓ１３を出力するレベルシフタＬＳ
１１，ＬＳ１２，ＬＳ１３とを備える。
【００２９】次に、図１，図２および図３を参照して本
実施の形態の動作について説明する。まず、消去回数カ
ウンタ４０について各信号波形をタイムチャートで示す
図４を併せて参照して動作について説明すると、電源立
ち上げ時、消去回数データ消去信号ＦＥＲおよび消去回
数データ書込信号ＦＷＲはＬレベルであり、読み出し／
書き込み回路ＲＷ０〜ＲＷＫは読み出し状態であること
を示す。この時読み出されたデータＤＬ０〜ＤＬＫは、
データラッチ信号ＤＬがＨレベルになった時（ｔ０）取
り込まれ、Ｌレベルになった時（ｔ１）ラッチされる。
この場合信号ＤＬは、電源電位Ｖｃｃ立ち上げ時にパル
スを１つ出力するパワーオン／リセット回路と一般に呼
ばれる回路（図示省略）からの上記パルス信号により動
作する。これによりラッチ回路Ｌ０〜ＬＫの各出力信号
ＤＬ０〜ＤＬＫは、加算器ＡＤＤを通り再び読み出し／
書き込み回路ＲＷ０〜ＲＷＫに入力され、書込信号が入
力されるまで待機している。
実施の形態の動作について説明する。まず、消去回数カ
ウンタ４０について各信号波形をタイムチャートで示す
図４を併せて参照して動作について説明すると、電源立
ち上げ時、消去回数データ消去信号ＦＥＲおよび消去回
数データ書込信号ＦＷＲはＬレベルであり、読み出し／
書き込み回路ＲＷ０〜ＲＷＫは読み出し状態であること
を示す。この時読み出されたデータＤＬ０〜ＤＬＫは、
データラッチ信号ＤＬがＨレベルになった時（ｔ０）取
り込まれ、Ｌレベルになった時（ｔ１）ラッチされる。
この場合信号ＤＬは、電源電位Ｖｃｃ立ち上げ時にパル
スを１つ出力するパワーオン／リセット回路と一般に呼
ばれる回路（図示省略）からの上記パルス信号により動
作する。これによりラッチ回路Ｌ０〜ＬＫの各出力信号
ＤＬ０〜ＤＬＫは、加算器ＡＤＤを通り再び読み出し／
書き込み回路ＲＷ０〜ＲＷＫに入力され、書込信号が入
力されるまで待機している。
【００３０】次に消去時の動作について説明すると、ま
ず、書込消去用電源電圧Ｖｐｐを必要な電位（通常１２
Ｖ）まで立ち上げる（ｔ２〜ｔ３）。次にメモリセルの
消去コマンドを取り込むため、外部よりライトイネーブ
ル信号ＷＥに２度Ｌレベルパルスを入力する（ｔ４〜ｔ
７）。消去コマンドを受け取った制御回路（図示省略）
は、消去状態であることを示す消去状態信号ＴＥＲと消
去回数を記憶しているメモリセルＭ０〜ＭＫのデータを
消去するための消去回数データ消去信号ＦＥＲを出力す
る（ｔ８）。信号ＦＥＲの供給に応答して読み出し／書
き込み回路ＲＷ０〜ＲＷＫおよび消去回路ＥＣは、メモ
リセルＭ０〜ＭＫのデータ消去用の消去電圧をそれぞれ
メモリセルＭ０〜ＭＫのドレイン，ゲート，ソースに印
加する。印加時間の制御は内部タイマ（図示省略）のタ
イマ信号ＴＩＭをカウントすることによって行われ、終
了すると消去回数データ消去信号ＦＥＲは立ち下がる
（ｔ９）。
ず、書込消去用電源電圧Ｖｐｐを必要な電位（通常１２
Ｖ）まで立ち上げる（ｔ２〜ｔ３）。次にメモリセルの
消去コマンドを取り込むため、外部よりライトイネーブ
ル信号ＷＥに２度Ｌレベルパルスを入力する（ｔ４〜ｔ
７）。消去コマンドを受け取った制御回路（図示省略）
は、消去状態であることを示す消去状態信号ＴＥＲと消
去回数を記憶しているメモリセルＭ０〜ＭＫのデータを
消去するための消去回数データ消去信号ＦＥＲを出力す
る（ｔ８）。信号ＦＥＲの供給に応答して読み出し／書
き込み回路ＲＷ０〜ＲＷＫおよび消去回路ＥＣは、メモ
リセルＭ０〜ＭＫのデータ消去用の消去電圧をそれぞれ
メモリセルＭ０〜ＭＫのドレイン，ゲート，ソースに印
加する。印加時間の制御は内部タイマ（図示省略）のタ
イマ信号ＴＩＭをカウントすることによって行われ、終
了すると消去回数データ消去信号ＦＥＲは立ち下がる
（ｔ９）。
【００３１】次に、消去回数データ書込信号ＦＷＲが立
ち上がり（ｔ１０）、この信号ＦＷＲは読み出し／書き
込み回路ＲＷ０〜ＲＷＫに供給される。読み出し／書き
込み回路ＲＷ０〜ＲＷＫは、加算された消去回数データ
ＣＹＣをメモリセルＭ０〜ＭＫに書き込むため、所要電
圧をそれぞれドレイン，ゲートに印加する。印加時間の
制御は上記データ消去時と同様、タイマ信号ＴＩＭをカ
ウントすることによって行われ、終了すると信号ＦＥＲ
が立ち下がる（ｔ１１）。この時点でメインのメモリセ
ルアレイブロックの消去も終了し信号ＴＥＲはＬレベル
になる。
ち上がり（ｔ１０）、この信号ＦＷＲは読み出し／書き
込み回路ＲＷ０〜ＲＷＫに供給される。読み出し／書き
込み回路ＲＷ０〜ＲＷＫは、加算された消去回数データ
ＣＹＣをメモリセルＭ０〜ＭＫに書き込むため、所要電
圧をそれぞれドレイン，ゲートに印加する。印加時間の
制御は上記データ消去時と同様、タイマ信号ＴＩＭをカ
ウントすることによって行われ、終了すると信号ＦＥＲ
が立ち下がる（ｔ１１）。この時点でメインのメモリセ
ルアレイブロックの消去も終了し信号ＴＥＲはＬレベル
になる。
【００３２】最後に、データラッチ信号ＤＬが立ち上が
ると（ｔ１２）更新された消去回数データをラッチ回路
Ｌ０〜ＬＫに取り込み信号ＤＬが立ち下がると（ｔ１
３）、上記消去回数データをラッチする。ＯＲ論理ゲー
トＯＲ１，ＯＲ２，ＯＲ３およびＡＮＤ論理ゲートＡＮ
Ｄ１，ＡＮＤ２とインバータＩＮＶ２，ＩＮＶ３とから
成るデコーダ回路は、ラッチ回路Ｌ０〜ＬＫが出力した
消去回数データ信号の特定の組［ＤＬＮ，ＤＬＮ＋１，
ＤＬＮ＋２，…，ＤＬＭ−１］，［ＤＬＭ，ＤＬＭ＋
１，ＤＬＭ＋２，…，ＤＬＬ−１］，［ＤＬＬ，ＤＬＬ
＋１，ＤＬＬ＋２，…，ＤＬＫ］（上述のように信号Ｄ
Ｎ，ＤＬＮのパラメータＮはこの実施の形態の場合Ｎ＝
０）をそれぞれ判別し、特定の回数に対応するデコード
信号ＡＳ１，ＡＳ２，ＯＲＳＢを生成する。レベルシフ
タＬＳ１１，ＬＳ１２，ＬＳ１３は、デコード信号ＡＳ
１，ＡＳ２，ＯＲＳＢの供給に応答して、電位選択信号
Ｓ１１，Ｓ１２，Ｓ１３を生成する。したがって、メモ
リセルアレイの消去回数に伴い電位選択信号Ｓ１１，Ｓ
１２，Ｓ１３が順次立ち上がりソースバイアス電位を決
定する信号してソース電位設定回路３０に供給される。
ると（ｔ１２）更新された消去回数データをラッチ回路
Ｌ０〜ＬＫに取り込み信号ＤＬが立ち下がると（ｔ１
３）、上記消去回数データをラッチする。ＯＲ論理ゲー
トＯＲ１，ＯＲ２，ＯＲ３およびＡＮＤ論理ゲートＡＮ
Ｄ１，ＡＮＤ２とインバータＩＮＶ２，ＩＮＶ３とから
成るデコーダ回路は、ラッチ回路Ｌ０〜ＬＫが出力した
消去回数データ信号の特定の組［ＤＬＮ，ＤＬＮ＋１，
ＤＬＮ＋２，…，ＤＬＭ−１］，［ＤＬＭ，ＤＬＭ＋
１，ＤＬＭ＋２，…，ＤＬＬ−１］，［ＤＬＬ，ＤＬＬ
＋１，ＤＬＬ＋２，…，ＤＬＫ］（上述のように信号Ｄ
Ｎ，ＤＬＮのパラメータＮはこの実施の形態の場合Ｎ＝
０）をそれぞれ判別し、特定の回数に対応するデコード
信号ＡＳ１，ＡＳ２，ＯＲＳＢを生成する。レベルシフ
タＬＳ１１，ＬＳ１２，ＬＳ１３は、デコード信号ＡＳ
１，ＡＳ２，ＯＲＳＢの供給に応答して、電位選択信号
Ｓ１１，Ｓ１２，Ｓ１３を生成する。したがって、メモ
リセルアレイの消去回数に伴い電位選択信号Ｓ１１，Ｓ
１２，Ｓ１３が順次立ち上がりソースバイアス電位を決
定する信号してソース電位設定回路３０に供給される。
【００３３】次に、図２を再度参照してソースバイアス
電位設定回路３０の動作について説明すると、このソー
スバイアス電位設定回路３０のバイアス電位生成回路３
１１は、活性化信号ＢＳＥのＬレベルへの遷移に応答し
てトランジスタＰＴ１１０，ＰＴ１２０，ＰＴ１３０が
導通することによりバイアス電位生成回路３１１が活性
化する。これにより、ＭＯＳトランジスタＮＴ１３０，
ＮＴ１２０，ＮＴ１１０の各々は基準電位ＶｒＬ，Ｖｒ
Ｍ，ＶｒＮの各々をゲート入力してソースにソースバイ
アス電位を発生する。ランスファゲートＴＲ１１，ＴＲ
１２，ＴＲ１３とインバータＩＶ１１，ＩＶ１２，ＩＶ
１３とは、電位選択信号Ｓ１１，Ｓ１２，Ｓ１３の各々
の供給に応答してソースバイアス電位ＶＳ１を選択す
る。同様にして、バイアス電位生成回路３１０はソース
バイアス電位ＶＳ０を決定する。
電位設定回路３０の動作について説明すると、このソー
スバイアス電位設定回路３０のバイアス電位生成回路３
１１は、活性化信号ＢＳＥのＬレベルへの遷移に応答し
てトランジスタＰＴ１１０，ＰＴ１２０，ＰＴ１３０が
導通することによりバイアス電位生成回路３１１が活性
化する。これにより、ＭＯＳトランジスタＮＴ１３０，
ＮＴ１２０，ＮＴ１１０の各々は基準電位ＶｒＬ，Ｖｒ
Ｍ，ＶｒＮの各々をゲート入力してソースにソースバイ
アス電位を発生する。ランスファゲートＴＲ１１，ＴＲ
１２，ＴＲ１３とインバータＩＶ１１，ＩＶ１２，ＩＶ
１３とは、電位選択信号Ｓ１１，Ｓ１２，Ｓ１３の各々
の供給に応答してソースバイアス電位ＶＳ１を選択す
る。同様にして、バイアス電位生成回路３１０はソース
バイアス電位ＶＳ０を決定する。
【００３４】本実施の形態のソース印加電圧に対するゲ
ートディスターブおよびソフトイレースによる影響を示
す図５を併せて参照すると、まずメモリセルアレイの消
去回数が少ない場合（選択信号Ｓ１１がＨレベルの場
合）は、ソースバイアス電位ＶＳ１として基準電位Ｖｒ
Ｎ対応の電位Ｐ２を供給する。メモリセルアレイの消去
回数が増加していくと、選択信号Ｓ１２がＨレベルにな
るので、ソースバイアス電位ＶＳ１として基準電位Ｖｒ
Ｍ対応の電位Ｐ３を供給する。同様に、選択信号Ｓ１３
がＨレベルになると、ソースバイアス電位ＶＳ１として
基準電位ＶｒＬ対応の電位Ｐ４を供給する。
ートディスターブおよびソフトイレースによる影響を示
す図５を併せて参照すると、まずメモリセルアレイの消
去回数が少ない場合（選択信号Ｓ１１がＨレベルの場
合）は、ソースバイアス電位ＶＳ１として基準電位Ｖｒ
Ｎ対応の電位Ｐ２を供給する。メモリセルアレイの消去
回数が増加していくと、選択信号Ｓ１２がＨレベルにな
るので、ソースバイアス電位ＶＳ１として基準電位Ｖｒ
Ｍ対応の電位Ｐ３を供給する。同様に、選択信号Ｓ１３
がＨレベルになると、ソースバイアス電位ＶＳ１として
基準電位ＶｒＬ対応の電位Ｐ４を供給する。
【００３５】この様にメモリセルアレイの消去回数が増
加するにしたがいソースバイアス電位を徐々に高く変化
させることによって、ゲートディスターブおよびソフト
イレースによる影響を最小限にすることができる。
加するにしたがいソースバイアス電位を徐々に高く変化
させることによって、ゲートディスターブおよびソフト
イレースによる影響を最小限にすることができる。
【００３６】次に、本発明の第２の実施の形態を特徴付
ける消去時間カウンタ５０を図３と共通の構成要素には
共通の参照文字／数字を付して同様にブロックで示す図
６を参照すると、この図に示す本実施の形態の前述の第
１の実施の形態との相違点は、加算器ＡＤＤの代りにイ
レースパルスカウンタＥＰＣを備え、メモリセルアレイ
の消去スピードを検知してメモリセルアレイのソースバ
イアス電位を変更することである。
ける消去時間カウンタ５０を図３と共通の構成要素には
共通の参照文字／数字を付して同様にブロックで示す図
６を参照すると、この図に示す本実施の形態の前述の第
１の実施の形態との相違点は、加算器ＡＤＤの代りにイ
レースパルスカウンタＥＰＣを備え、メモリセルアレイ
の消去スピードを検知してメモリセルアレイのソースバ
イアス電位を変更することである。
【００３７】このイレースパルスカウンタＥＰＣは、通
常のフラッシュメモリの消去時に消去時間を計測するタ
イマカウント回路を利用している。その他の構成および
動作については消去回数を消去時間と読替える他は第１
の実施の形態と同様なので省略する。
常のフラッシュメモリの消去時に消去時間を計測するタ
イマカウント回路を利用している。その他の構成および
動作については消去回数を消去時間と読替える他は第１
の実施の形態と同様なので省略する。
【００３８】本実施の形態の基本理論は、消去スピード
が長いメモリセルは、ソフトイレースの影響を受けにく
いという性質を利用したものである。上述したようにメ
モリセルの消去スピードとソフトイレースの相関関係は
評価によって得られているので、メモリセルの消去スピ
ードによるソースバイアス電位設定は第１の実施の形態
の消去回数による設定よりも、よりメモリセルの特性を
反映していると考えられ、同様にゲートディスターブお
よびソフトイレースによる影響を最小限にすることがで
きる。
が長いメモリセルは、ソフトイレースの影響を受けにく
いという性質を利用したものである。上述したようにメ
モリセルの消去スピードとソフトイレースの相関関係は
評価によって得られているので、メモリセルの消去スピ
ードによるソースバイアス電位設定は第１の実施の形態
の消去回数による設定よりも、よりメモリセルの特性を
反映していると考えられ、同様にゲートディスターブお
よびソフトイレースによる影響を最小限にすることがで
きる。
【００３９】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、メモリセルアレイブロックの各々の
消去回数に応じた書込み時の最適のソース電位を独立に
設定するソース電位設定回路と、メモリセルアレイブロ
ックの各々の消去回数を計数してその計数値を電位選択
信号として供給する消去回数カウンタとを備え、メモリ
セルアレイの消去回数を検知し、フラッシュメモリのセ
ルアレイを反復消去することによるメモリセルの特性変
化を考慮しメモリセルアレイのソースバイアス電位を設
定したので、ゲートディスターブおよびソフトイレース
による影響を最小限に抑圧することができるという効果
がある。
半導体記憶装置は、メモリセルアレイブロックの各々の
消去回数に応じた書込み時の最適のソース電位を独立に
設定するソース電位設定回路と、メモリセルアレイブロ
ックの各々の消去回数を計数してその計数値を電位選択
信号として供給する消去回数カウンタとを備え、メモリ
セルアレイの消去回数を検知し、フラッシュメモリのセ
ルアレイを反復消去することによるメモリセルの特性変
化を考慮しメモリセルアレイのソースバイアス電位を設
定したので、ゲートディスターブおよびソフトイレース
による影響を最小限に抑圧することができるという効果
がある。
【図１】本発明の不揮発性半導体記憶装置の第１の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図２】図１のソースバイアス電位設定回路の構成を示
す回路図である。
す回路図である。
【図３】図１の消去回数カウンタの構成を示す回路図で
ある。
ある。
【図４】本実施の形態の不揮発性半導体記憶装置におけ
る動作の一例を示すタイムチャートである。
る動作の一例を示すタイムチャートである。
【図５】本実施の形態の不揮発性半導体記憶装置におけ
るソース印加電圧とゲートディスターブおよびソフトイ
レースによる影響との関係を示す特性図である。
るソース印加電圧とゲートディスターブおよびソフトイ
レースによる影響との関係を示す特性図である。
【図６】本発明の不揮発性半導体記憶装置の第２の実施
の形態を特徴付ける消去回数カウンタの構成を示す回路
図である。
の形態を特徴付ける消去回数カウンタの構成を示す回路
図である。
【図７】従来の不揮発性半導体記憶装置の一例を示すブ
ロック図である。
ロック図である。
【図８】図７のソースバイアス電位設定回路の構成を示
す回路図である。
す回路図である。
【図９】メモリセルの書込み時におけるゲートディスタ
ーブおよびソフトイレースの発生原理を示す説明図であ
る。
ーブおよびソフトイレースの発生原理を示す説明図であ
る。
【図１０】従来の不揮発性半導体記憶装置におけるソー
ス印加電圧とゲートディスターブおよびソフトイレース
による影響との関係を示す特性図である。
ス印加電圧とゲートディスターブおよびソフトイレース
による影響との関係を示す特性図である。
１０，１１ セルアレイブロック ２０，２１ ソース電源供給回路 ３０ ソース電位設定回路 ４０ 消去回数カウンタ ４１ 判別回路 ５０ 消去時間カウンタ ２０１ ソースバイアス電位発生回路 ３０１ 基準電位発生回路 ３１０，３１１ バイアス電位生成回路 ＡＮＤ１，ＡＮＤ２ ＡＮＤ論理ゲート ＡＤＤ 加算器 Ｃ０００〜Ｃ０ｍ０，Ｃ００ｎ〜Ｃ０ｍｎ，Ｍ０〜ＭＫ
メモリセル ＥＣ 消去回路 ＥＰＣ イレースパルスカウンタ Ｌ０〜ＬＫ ラッチ回路 ＬＳ１１，ＬＳ１２，ＬＳ１３ レベルシフタ ＯＲ１，ＯＲ２，ＯＲ３１ ＯＲ論理ゲート Ｒ１…，ＲＮ…，ＲＭ…，ＲＬ…，ＲＫ 抵抗 ＲＷ０〜ＲＷＫ 書き込み／読み出し回路
メモリセル ＥＣ 消去回路 ＥＰＣ イレースパルスカウンタ Ｌ０〜ＬＫ ラッチ回路 ＬＳ１１，ＬＳ１２，ＬＳ１３ レベルシフタ ＯＲ１，ＯＲ２，ＯＲ３１ ＯＲ論理ゲート Ｒ１…，ＲＮ…，ＲＭ…，ＲＬ…，ＲＫ 抵抗 ＲＷ０〜ＲＷＫ 書き込み／読み出し回路
Claims (4)
- 【請求項１】 行列に配列しソース端子を共通接続した
複数の電気的に書込および一括消去可能な不揮発性メモ
リセルを最小単位とする第１および第２のメモリセルア
レイブロックと、前記第１および第２のメモリセルアレ
イブロックの各々の前記共通接続したソース端子にそれ
ぞれ所定のソース電位を供給する第１および第２のソー
ス電源供給回路とを備える不揮発性半導体記憶装置にお
いて、書き込み消去用電源電位の供給を受け第１，第２および
第３の基準電位を発生する基準電位発生回路と、電位選
択信号の制御に応答して前記第１，第２および第３の基
準電位のいずれか１つを選択して前記第１および第２の
メモリセルアレイブロックの各々のソース電位をそれぞ
れ出力する第１および第２のバイアス電位生成回路とを
備え、 前記第１および第２のソース電源供給回路の各々
に前記第１および第２のメモリセルアレイブロックの各
々の消去回数に応じた書込み時の最適の前記ソース電位
を独立に設定するソース電位設定回路と、 前記第１および第２のメモリセルアレイブロックの各々
の前記消去回数を計数してその計数値を前記電位選択信
号として前記ソース電位設定回路に供給する消去回数カ
ウンタとを備えることを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 前記消去回数カウンタが、前記第１およ
び第２のメモリセルアレイブロックの各々のデータ消去
回数を記憶しておくための電気的に書込および一括消去
可能な不揮発性メモリセルと、 前記不揮発性メモリセルに対し前記消去回数データを書
き込みおよび読み出しする書き込み読み出し回路および
前記消去回数データを消去する消去回路と、 前記消去回数データを読み出した読出し消去回数データ
を保持し保持データを出力するラッチ回路と、 前記保持データに１を加算した加算データを生成しこの
加算データを前記書き込み読み出し回路に出力する加算
器と、 前記保持データを消去回数で判別して前記電位選択信号
を発生させる消去回数判別回路とを備えることを特徴と
する請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 行列に配列しソース端子を共通接続した
複数の電気的に書込および一括消去可能な不揮発性メモ
リセルを最小単位とする第１および第２のメモリセルア
レイブロックと、前記第１および第２のメモリセルアレ
イブロックの各々の前記共通接続したソース端子にそれ
ぞれ所定のソース電位を供給する第１および第２のソー
ス電源供給回路とを備える不揮発性半導体記憶装置にお
いて、書き込み消去用電源電位の供給を受け第１，第２および
第３の基準電位を発生する基準電位発生回路と、電位選
択信号の制御に応答して前記第１，第２および第３の基
準電位のいずれか１つを選択して前記第１および第２の
メモリセルアレイブロックの各々のソース電位をそれぞ
れ出力する第１および第２のバイアス電位生成回路とを
備え、 前記第１および第２のソース電源供給回路の各々
に前記第１および第２のメモリセルアレイブロックの各
々の消去回数に応じた書込み時の最適の前記ソース電位
を独立に設定するソース電位設定回路と、 前記第１および第２のメモリセルアレイブロックの各々
の前記消去時間を計数してその計数値を前記電位選択信
号として前記ソース電位設定回路に供給する消去時間カ
ウンタとを備えることを特徴とする不揮発性半導体記憶
装置。 - 【請求項４】 前記消去時間カウンタが、前記第１およ
び第２のメモリセルアレイブロックの各々のデータ消去
時間を記憶しておくための電気的に書込および一括消去
可能な不揮発性メモリセルと、 前記不揮発性メモリセルに対し前記消去時間データを書
き込みおよび読み出しする書き込み読み出し回路および
前記消去時間データを消去する消去回路と、 前記消去時間をカウントし前記消去時間データを前記書
き込み読み出し回路に出力する消去時間カウンタと、 前記消去時間データを読み出した読出し消去時間データ
を保持し保持データを出力するラッチ回路と、 前記保持データを消去時間で判別して前記電位選択信号
を発生させる消去時間判別回路とを備えることを特徴と
する請求項４記載の不揮発性半導体記憶装置。
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| JP20073096A JP2917924B2 (ja) | 1996-07-30 | 1996-07-30 | 不揮発性半導体記憶装置 |
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