KR19980071285A - 반도체 기억 장치 - Google Patents

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KR19980071285A
KR19980071285A KR1019980004141A KR19980004141A KR19980071285A KR 19980071285 A KR19980071285 A KR 19980071285A KR 1019980004141 A KR1019980004141 A KR 1019980004141A KR 19980004141 A KR19980004141 A KR 19980004141A KR 19980071285 A KR19980071285 A KR 19980071285A
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도시히꼬 히메노
가즈시게 간다
히로시 나까무라
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니시무로 다이조
가부시끼가이샤 도시바
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Abstract

메모리 셀 어레이로부터 메모리 셀의 정보를 검지하는 방식으로서, 전류원으로부터 비트선을 충전시키는 전류와 선택 셀에 흐르는 방전 전류의 대소 관계로 결정되는 비트선 전위 센스 노드의 전위를 센스 앰프에 의해 검지하는 방식의 EEPROM이 있다. 센스 앰프는 각 비트선에 대응하여 설치되고, 대응하는 비트선을 충전시키기 위한 정전류원용 트랜지스터와, 비트선 전위 센스 노드에서 판독된 메모리 셀 데이터를 래치하는 래치 회로와, 래치 회로의 데이터에 의해 비트선에 대한 충전 경로를 온/오프 제어하는 스위치용 트랜지스터를 구비한다. 이 때문에, 기록 검증 판독시에 기록하고자 하지 않는 셀 및 기록 완료의 2개에 해당하는 셀의 Vcc 노드와 Vss 노드 사이의 관통 전류를 차단하여, 불필요한 전류의 흐름없이 검증을 할 수 있다.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 특히 불휘발성 메모리 셀의 정보를 검지하는 방식으로서, 비트선을 충전시키는 전류와 셀 전류의 대소로 결정되는 전위를 검지하는 방식을 채용하는 반도체 기억 장치에 관한 것이며, 구체적으로는 그 센스 앰프에 관한 것이다.
본 출원은 참조로 여기에서 구체화되어 있는 일본 특허 출원 제97-27748호(1997년 2월 12일)와 제97-333816호(1997년 12월 4일)에 기초한다.
이와 같은 반도체 기억 장치의 일례로서, NAND형 EEPROM 등의 불휘발성 반도체 기억 장치가 있다. EEPROM은 전원을 끊어도 셀의 데이터가 삭제되지 않는 불휘발성 등의 이점이 있고, 최근 큰 폭으로 수요가 증대하고 있다. 특히, 하나의 트랜지스터로 메모리 셀이 구성된 일괄 소거가능한 플래시 메모리는 대용량의 자기 디스크의 대체 등의 용도가 기대되고 있다. NAND 셀형 EEPROM은 EEPROM 중에서도 고집적화가 가능한 것으로서 공지되어 있다.
도 1은 일괄 소거가능한 NAND 셀형 EEPROM의 전체 구성을 나타낸다. EEPROM은 복수의 NAND형 메모리 셀이 매트릭스 형상으로 배설되고, 종 방향에 비트선(BL)이 다수개, 횡 방향에 워드선(WL)이 다수개 배열되어 있는 메모리 셀 어레이(NAND 셀 어레이: 11)와, 외부로부터 입력된 어드레스에 기초하여 상기 메모리 셀 어레이(11)의 워드선을 선택 구동시키는 행 디코더(12)와, 상기 메모리 셀 어레이(11)의 비트선에 접속되어 있는 센스 앰프(및 기록 데이터 래치 회로: 13)와, 이 센스 앰프(13)에 접속되어 있는 열 게이트(15)와, 외부로부터 입력된 어드레스에 기초하여 상기 열 게이트(15)를 제어하고, 대응하는 비트선 및 센스 앰프(13)를 선택하는 열 디코더(14)와, 열 게이트(15)에 접속되어 있는 I/O 버퍼(18)와, 기록 동작이나 소거 동작에 필요한 고전압을 공급하기 위한 승압 회로(16)와, 칩 외부와의 인터페이스를 취하기 위한 제어 회로(17)를 구비하고 있다.
행 디코더(12)는 데이터의 기록시, 소거시 및 데이터의 판독시에 각각 어드레스 신호에 기초하여 복수의 워드선(WL)을 선택 구동시키는 것으로, 그 워드선 드라이버에는 승압 회로(16)로부터의 소요 전압이 공급된다.
또한, 데이터의 기록, 소거, 데이터의 판독시, 비트선(BL)에 대하여 소요 전압을 각각 선택적으로 공급하는 비트선 드라이버(도시하지 않음)도 설치되어 있다.
도 2a는 도 1 중의 메모리 셀 어레이(11)의 NAND형 메모리 셀의 일례를 나타내고 있다.
즉, 부유 게이트와 제어 게이트를 갖는 N채널 MOSFET으로 이루어진 복수개의 메모리 셀 트랜지스터(M1∼M8)가 직렬로 접속되고, 이 직렬 회로의 일단의 트랜지스터의 드레인이 선택 게이트용 NMOS 트랜지스터(Q1)를 통해 비트선(BL)에, 타단의 트랜지스터의 소스가 선택 게이트용 NMOS 트랜지스터(Q2)를 통해 공통 소스선(CS)에 접속되어 있다.
상기 각 트랜지스터는 동일한 웰(W)에 형성되어 있고, 메모리 셀(M1∼M8)의 제어 전극은 행 방향으로 연속적으로 배설된 워드선(WL1∼WL8)에 접속되어 있으며, 선택 트랜지스터(Q1)의 제어 전극은 선택선(SL1)에, 선택 트랜지스터(Q2)의 제어 전극은 선택선(SL2)에 접속되어 있다.
메모리 셀 트랜지스터(M1∼M8)는 각각 보유하는 데이터에 따른 임계치를 갖고 있다. NAND형 플래시 메모리의 경우는 통상 메모리 셀 트랜지스터가 공핍형(depletion type)으로 되어 있는 상태를 1 데이터의 보유 상태(소거 상태), 메모리 셀 트랜지스터가 인핸스먼트형(enhancement type)으로 되어 있는 상태를 0 데이터의 보유 상태(기록 상태)라 정의하고 있다. 또한, 1 데이터가 보유되어 있는 메모리 셀 트랜지스터의 임계치를 정방형으로 시프트시켜 0 데이터를 보유하도록 하는 것을 「기록 동작」이라 칭하고, 0 데이터가 보유되어 있는 메모리 셀 트랜지스터의 임계치를 부방향으로 시프트시켜 1 데이터를 보유하도록 하는 것을 소거 동작이라 칭한다.
도 2b는 NAND 셀의 메모리 셀 트랜지스터의 임계치 전압 분포의 일례를 나타낸다.
다음에, 이와 같은 NAND 셀에 대한 데이터의 기록, 소거, 데이터의 판독 동작의 일례에 대하여 설명한다.
NAND 셀에 대한 데이터의 기록은 비트선(BL)에서 먼 쪽의 메모리 셀 트랜지스터로부터 순차 행해진다. 메모리 셀 트랜지스터가 예를 들면 n채널일 경우를 설명하면, 비트선(BL)에는 데이터 0의 기록(임계치를 시프트시킬 경우), 또는 1의 보유(임계치를 시프트시키지 않을 경우)에 따라 예를 들면 0V, 또는 중간 전압(Vm; 기록 전압 Vpp와 접지 전위간의 거의 중간 전압)이 인가된다.
또한, 선택 메모리 셀 트랜지스터의 제어 게이트에는 셀의 임계치를 시프트시키기 위해 필요한 전계를 얻을 수 있는 승압된 기록 전압(Vpp)이 인가되고, 비선택 메모리 셀 트랜지스터의 제어 게이트, 및 선택 트랜지스터의 게이트에는 셀의 임계치를 시프트시키지 않고서 비트선(BL)의 전압을 선택 메모리 셀 트랜지스터에 전송시키기 위해 필요한 중간 전압(Vm), 선택선(SL2)에는 0V, 웰에는 0V, 공통 소스선(CS)에는 0V가 인가된다.
이 결과, 선택 트랜지스터(Q1)로부터 메모리 셀(M8)까지의 모든 트랜지스터가 도통되고, 비트선(BL)의 전압은 비선택 메모리 셀 트랜지스터로 전송되어 선택 메모리 셀 트랜지스터의 드레인가지 전해진다. 이 경우, 메모리 셀 트랜지스터의 임계치 강하는 고려하지 않아도 된다. 왜냐하면, 메모리 셀 트랜지스터의 기록 전에 통상은 소거가 행해지기 때문에, 메모리 셀 트랜지스터의 임계치 강하는 생기지 않는다.
따라서, 기록 데이터가 0일 때(비트선(BL)에 0V가 인가된 때)에는, 선택 메모리 셀 트랜지스터는 부유 게이트와 채널 및 드레인 사이에 고전계가 가해지고, 부유 게이트에 전자가 터널 주입되며, 임계치가 정방향으로 이동된다. 또한, 기록 데이터가 1일 때(비트선(BL)에 Vm이 인가된 때)에는, 선택 메모리 셀 트랜지스터는 부유 게이트와 채널 및 드레인 사이에 Vm만 인가되기 때문에, 임계치의 정방향의 시프트가 억압되어, 임계치는 변화하지 않는다. 이와 같이, 비트선(BL)에 셀의 임계치를 시프트시키기 위해 인가되는 소정 값의 전압(Vm)을 기록 금지 전압이라 칭한다.
NAND 셀에 대한 데이터의 소거는 NAND 셀 내의 모든 메모리 셀 트랜지스터에 대하여 동시에 행해진다. 즉, 비트선(BL)은 개방(open) 상태가 되고, 모든 메모리 셀 트랜지스터의 제어 게이트에 0V가 인가되며, p형 웰 및 n형 기판에 대하여 셀 데이터를 소거시키는데 필요한 승압된 소거 전압(Ve), 선택선(SL1, SL2)에는 선택 트랜지스터(Q1, Q2)의 게이트가 파괴되지 않도록 전압(예를 들면, 웰과 같은 전위), 공통 소스선(CS)은 웰과 같은 전위(또는 개방 상태)가 인가된다. 이로 인해 모든 메모리 셀 트랜지스터에서 부유 게이트의 전자가 게이트 절연막을 통해 p형 웰로 방출되고, 임계치가 부방향으로 이동된다.
NAND 셀에 대한 데이터의 판독은 선택 메모리 셀 트랜지스터의 제어 게이트에 0V의 기준 전압, 그 이외의 메모리 셀 트랜지스터의 제어 게이트 및 선택 트랜지스터의 게이트에는 예를 들면 전원 전압(Vcc), 웰에 0V, 공통 소스선(CS)에 0V가 인가된다. 이로써, 선택 메모리 셀 트랜지스터에 전류가 흐르는지가 센스 앰프에 의해 검출됨으로써 행해진다.
이 경우, 선택 메모리 셀 이외의 모든 트랜지스터(비선택 메모리 셀을 포함함)가 온된다. 선택 메모리 셀 트랜지스터에 0이 보유되어 있을 때에는 이 메모리 셀이 비도통 상태로 되어 비트선의 전위는 변화하지 않지만, 1이 보유되어 있을 때에는 도통 상태로 되어 비트선이 방전되고, 비트선 전위가 저하된다.
도 3은 도 1의 메모리 셀 어레이(11)에서의 비트선(BL)의 일부(예를 들면, 5개)에 대응하는 회로를 취출하여 나타내고 있다.
이 회로에서, 참조 부호 MC는 비트선(BL)에 접속된 NAND형 메모리 셀, S/A는 비트선(BL)에 접속된 센스 앰프, Data Bus는 센스 앰프(S/A)에 접속된 데이터 버스이다. 도한, Latch, CMout, Load, DCB, BLSHF는 센스 앰프(S/A)에 공급되는 제어 신호, 또는 제어 전압이다.
여기서, 도 3의 회로에서의 데이터를 판독할 때의 동작의 개요를 설명한다. 우선, 각 비트선(BL)을 전원 전위로 프리차지(precharge)하고, 특정의 워드선(VLi; i=1, 2, …, 8)을 선택하여, 이 특정 워드선에 접속되어 있는 복수의 메모리 셀 트랜지스터(M1∼M8)의 각 데이터에 따라 각 비트선(BL)이 방전되는지 아닌지(방전되지 않고서 프리차지 상태의 전위를 유지)를 각 센스 앰프(S/A)로 센스 증폭시킨다.
도 4는 도 3 중 하나의 센스 앰프(S/A)의 종래예를 나타내고 있다.
이 센스 앰프는 프리차지 제어 신호(CMout)에 기초하여 비트선(BL)을 소정 시간 충전시키기 위한 정전류원용 P채널 트랜지스터(M1)와, 비트선(BL)에 직렬로 삽입되고, 게이트에 제어 전압(BLSHF)이 인가되는 비트선 전위 크램프용 N채널 트랜지스터(M5)와, P채널 트랜지스터(M1)와 N채널 트랜지스터(M5) 사이의 비트선 전위 센스 노드(sense node: N3)에 판독된 메모리 셀 데이터를 래치하는 래치 회로(LT)와, 비트선 전위 센스 노드(N3)의 전하를 디스차지(discharge) 제어 신호(DCB)에 기초하여 소정 기간 방전시키기 위한 N채널 트랜지스터(M2)와, 래치 회로(LT)의 제1 래치 노드(N1)와 접지 노드와의 사이에 접속되고, 게이트가 비트선 전위 센스 노드(N3)에 접속된 비트선 전위 센스용 NMOS 트랜지스터(M3)와, 래치 회로(LT)의 제1 래치 노드(N1)와 접지 노드와의 사이에서 NMOS 트랜지스터(M3)에 직렬로 접속되고, 게이트에 소정 시간 인가되는 제어 신호(Latch)에 의해 온 상태로 제어되는 래치 회로 강제 반전 제어용 NMOS 트랜지스터(M4)와, 비트선 전위 센스 노드(N3)와 래치 회로(LT)의 제2 래치 노드(N2)와의 사이에 삽입되고, 제어 신호(Load)에 의해 게이트 구동되는 센스 앰프 리셋용 및 트랜스퍼 게이트용 NMOS 트랜지스터(M6)를 구비한다.
래치 회로(LT)는 제1 CMOS 인버터 회로(IV1) 및 제2 CMOS 인버터 회로(IV2)의 상호 입력 노드와 출력 노드가 교차 접속된(역병렬 접속된) 플립플롭 회로(래치 회로)로 이루어진다.
이 경우, 제1 CMOS 인버터 회로(IV1)의 입력 노드(제1 래치 노드 N1)는 강제 반전 제어용 NMOS 트랜지스터(M4)에 접속되어 있고, 강제 반전 입력 노드이다. 또한, 제2 CMOS 인버터 회로(IV2)의 입력 노드(제2 래치 노드 N2)는 센스 앰프 리셋용 NMOS 트랜지스터(M6)에 접속됨과 동시에 데이터 버스(Data Bus)가 접속되어 있고, 리셋 노드이다.
다음에, 도 4의 센스 앰프의 판독, 소거, 기록 동작을 설명한다.
EEPROM의 통상 판독시에는, 우선 트랜지스터(M2와 M6)를 소정 기간 온시켜 래치 회로(LT)를 리셋시키고, 노드(N2)를 L, 노드(N1)를 H로 한다. 이 후, 트랜지스터(M1)에 의한 정전류로 비트선(BL)을 충전시키고, 정전류를 흘린 그대로 메모리 셀 트랜지스터의 임계치 상태에 의해 생기는 셀 전류(Icell)로 비트선을 방전시켜, 소정 시간 후에 트랜지스터(M4)를 온시킨다.
이 경우, 비트선(BL)에 NAND 셀로부터 1데이터가 판독된 때에는, 셀 전류(Icell)가 흐르기 때문에 비트선 전위가 저하되고, 트랜지스터(M3)는 오프되며, 노드(N1)는 래치 회로(LT)의 리셋 상태의 H 그대로 된다. 반대로, 비트선(BL)에 NAND 셀로부터 0 데이터가 판독된 때에는, 셀 전류(Icell)가 흐르지 않기 때문에 비트선 전위는 H로 유지되고, 트랜지스터(M3)가 온이 되며, 래치 회로(LT)의 기억 데이터가 강제 반전되어, 노드(N1)는 L, 노드(N2)는 H가 된다. 선택된 열에 대응하는 래치 회로(LT)의 노드(N2)의 데이터는 데이터 버스(Data Bus)로 판독된다.
EEPROM의 소거시에는, 센스 앰프는 소거 검증(verify) 판독 동작에 사용된다. 이 때, 센스 앰프는 통상의 판독시와 같은 순서로 동작하고, 메모리 셀 트랜지스터가 소거되어 있으면(1 데이터일 경우), 노드(N1)는 H, 노드(N2)는 L이 된다. 반대로, 메모리 셀 트랜지스터가 소거되어 있지 않으면(0 데이터일 경우), 노드(N1)는 L, 노드(N2)는 H가 된다. 이 데이터를 토대로, 동시에 동작하고 있는 모든 센스 앰프(S/A)의 노드(N2)가 1개이더라도 H로 되면 소거 불완전이기 때문에, 재차 소거에 들어가기 위한 신호를 송출하여 재차 소거한다.
EEPROM의 기록시에는 기록/기록금지의 데이터를 입력시킴으로써, 선택된 열에 대응하는 래치 회로(LT)의 노드(N2)에 데이터 버스(Data Bus)로부터 데이터가 입력된다. 만약, 0 데이터 입력이면 노드(N2)에는 L, 1 데이터 입력이면 노드(N2)에는 H가 입력된다. 트랜지스터(M6)가 온 상태로 제어되면, 상기 노드(N2)의 데이터가 상기 트랜지스터(M6)를 통하여 비트선(BL)에 전송된다. 기록시에는 선택 NAND 셀 내의 채널은 중간 전위로 부트되어 있기 때문에, 비트선(BL)에 L 데이터가 인가된 경우에는 기록되지만, H 데이터가 인가된 경우에는 기록되지 않는다.
또한, EEPROM은 고속 동작 및 고신뢰성을 얻기 위해, 기록 후의 메모리 셀 트랜지스터의 임계치 분포가 좁게 되도록 제어할 필요가 있고, 상술한 바와 같이 기록을 행하는 도중에 기록된 내용을 판독(기록 검증 판독), 기록해야 할 내용을 비교하고, 기록된 내용이 불충분하면 기록을 더 계속하여, 기록된 내용이 기록하고자 하는 내용과 일치한 것으로 확인되면 기록을 종료시킨다.
이와 같은 기록 검증 판독시에, 래치 회로(LT)의 리셋 동작을 행하지 않고, 기록 데이터를 센스 앰프(S/A)에 남긴 채로 판독을 행한다. 이 판독 동작은 리셋 동작이 없을 때 이외에는 통상의 판독시의 동작과 같다.
따라서, 기록되지 않은 셀 및 기록된 셀에 대응하는 래치 회로(LT)의 노드(N2)는 H로 되고, 기록이 완료되지 않은 셀에 대응하는 래치 회로(LT)의 노드(N2)는 L로 된다. 그래서, 노드(N2)의 데이터를 그대로 이용하여 재차 기록 동작을 행함으로써, 기록 미완료의 셀에만 기록할 수 있다.
또한, 기록 검증 판독시에는, 통상의 판독시에 선택 워드선에 0V를 인가하는 것에 반해, 선택 워드선에 검증 전압(Vpvf(＞0))을 인가한다. 이 때문에, 0V에서 Vpvf 사이의 임계치가 되는 메모리 셀 트랜지스터를 다시 기록하고, 기록 임계치 분포의 최소값이 검증 전압(Vpvf) 이상이 될 때까지 기록함으로써, 판독 전압에 대한 기록 오차의 마진을 가질 수 있다.
상술한 바와 같이 도 4에 나타낸 센스 앰프는 판독시에는 트랜지스터(M1)에 의한 정전류를 흘린 채로 셀 전류(Icell)로 방전되기 때문에, 비트선을 충전하여 플로팅 상태로 함으로써 셀 전류를 흘려 비트선 전위의 저하를 센스하는 방식(예를 들면 비트선 프리차지·디스차지 방식)에 비해 판독 시간은 짧게 되는 특징이 있다.
그러나, 도 4에 나타낸 센스 앰프는 판독시에 트랜지스터(M1)에 의한 셀 전류(정전류)가 항상 흐르기 때문에, 셀에 기억되어 잇는 데이터 베이스에 의해서는 접지 전위의 부유가 생긴다. 즉, 메모리 셀(MC)과 접지와의 사이의 기생 저항(parasitic resistance: r)에 정전류가 흐르고, 전압 강하가 발생됨으로써, 메모리 셀(MC)의 접지단(선택 트랜지스터(SL2)의 소스)이 접지 전위에서 다소 부유해 버린다. 특히, 모든 셀이 소거 상태에 있을 때에는 모든 비트선(BL)에 큰 정전류가 유입되어, 그 결과 NAND 셀의 소스측 일단의 확산층 등을 이용한 공통 소스선(CS)의 저항 성분의 전압 강하에 의해 소스측 전위(예를 들면 접지 전위)가 부유하기 쉽게 되고, 셀 전류는 감소한다. 또한, 이 접지 전위의 부유에 의한 백 바이어스(back bias) 효과도 더해지고, 셀의 외관상 임계치가 높게 된다.
그런데, EEPROM은 DRAM 등에 비해 기록/소거 등의 동작이 지연되기 때문에, 고속의 기록/판독을 행하기 위해 페이지 기록 방식이나 페이지 판독 방식을 채용하는 것이 있다.
상기 페이지 기록 방식은 동일한 행선(워드선)에 접속되어 있는 복수의 메모리 셀의 각각에 동시에 복수의 열선(비트선)으로부터 기록 데이터를 기록하는(페이지 단위로 기록하는) 방식이다. 또한, 페이지 판독 방식은 동일한 행선에 접속되어 있는 복수의 메모리 셀로부터 각각의 기억 데이터를 동시에 복수의 열선으로 판독하여 센스 증폭하는(페이지 단위로 판독하는) 방식이다.
이와 같은 EEPROM에서, 페이지 기록을 행할 때의 기록 검증 동작을 상정하여, 공통 소스선(CS)의 전위의 부유(이하, 접지 전위의 부유라 칭함)에 기인하여 발생되는 문제점을 설명한다.
페이지 사이즈가 예를 들면 512열인 경우에, 기록 전의 모든 셀이 소거 상태에 있는 것으로 하고, 기록 속도가 매우 빠른 메모리 셀 트랜지스터가 하나만 존재하는 것이라 가정한다. 1회째의 기록에서 기록 속도가 빠른 셀이 0V ∼ 1V 정도 기록되고, 다른 셀의 임계치는 0V 이하의 상태로 된 것으로 한다.
이 상태에서 검증을 행하면, 기록 속도가 빠른 셀 이외의 511열의 셀은 셀 전류가 흐르는 상태이기 때문에, NAND 셀의 소스측의 배선(확산층 등)의 기생 저항 성분(r)에 의해 전압 강하가 생기고, 접지 전위가 부상된다.
기록 속도가 빠른 셀은 접지 전위의 부유에 의해 셀 전류는 감소하기 때문에, 충분히 기록되어 있지 않아도 충분히 기록된(즉, 임계치 전압이 실제의 임계치 전압보다도 높게 된) 것처럼 보이게 된다. 이 결과, 기록 속도가 빠른 셀은 검증 동작에서 기록 완료라 판단되어버린다.
그러나, 모든 셀의 기록이 완료된 후의 페이지 판독시에는 대부분의 셀이 기록되어 있기 때문에 셀 전류가 흐르지 안게 되어 있고, 접지 전위의 부유가 적은 상태가 된다.
따라서, 이 접지 전위의 부유가 적은 상태에서의 판독에서는 기록 속도가 빠른 셀이 1회째의 기록 후의 검증 동작시보다도 셀 전류가 흐르기 쉽게 보이기 때문에, 기록 속도가 빠른 셀은 상술한 바와 같이 기록 완료라 판단된 것에 상관없이 기록이 불충분하고, 결과적으로 기록 불량으로 되어버릴 우려가 있다. 이 때문에, 신뢰성 상의 문제점도 있다.
상술한 바와 같이, 센스 방식으로서는 불휘발성 메모리 셀의 정보의 판독시에 비트선을 충전하면서 셀 전류로 방전시켜 센스하는 방식을 채용하고, 판독 방식으로서는 복수의 비트선에 접속되어 있는 복수의 메모리 셀로부터 각각의 기억 데이터를 동시에 판독하여 검지하는 판독 방식을 채용하며, 또한 메모리 셀에 대한 기록 후의 검증 모드를 갖는 종래의 반도체 기억 장치에서는 복수의 메모리 셀의 일부에 기록 속도가 빠른 메모리 셀이 존재한 경우에, 기록 후의 검증 동작시에 복수의 메모리 셀의 공통 소스선의 전위가 부상하고, 기록 불량이 발생해 버리는 문제가 있었다.
본 발명은 상술한 점을 감안하여 이루어진 것으로, 그 목적은 복수의 메모리 셀의 일부에 기록 속도가 빠른 메모리 셀이 존재하더라도, 기록 후의 검증 동작시에 복수의 메모리 셀의 공통 소스선의 전위 부상가 부상하는 것을 방지할 수 있고, 기록 불량의 발생을 방지할 수 있는 반도체 기억 장치를 제공함에 있다.
본 발명의 반도체 기억 장치는, 복수의 비트선과, 각 비트선에 대응하여 설치되고, 임계치가 제1 범위 및 제2 범위를 취함으로써 정보를 기억시키는 메모리 셀 트랜지스터를 갖고, 동시에 선택 제어되고, 선택시에는 대응하는 비트선의 전하를 임계치에 따라 방전시키거나 또는 방전되지 않도록 제어되고, 방전된 전하의 경로가 공통으로 접속되어 있는 복수의 불휘발성 메모리 셀과, 각 비트선에 대응하여 설치되고, 비트선의 비트선 전위 센스 노드에서 판독된 메모리 셀 데이터를 검지하는 복수의 센스 앰프를 구비하고, 각 센스 앰프는 각 비트선에 대응하여 설치되고, 대응하는 비트선을 소정의 타이밍에서 충전시키기 위한 전류원과, 메모리 셀 트랜지스터에서의 임계치의 범위에 대응하는 데이터를 래치하기 위한 래치 회로와, 래치 회로의 래치 데이터에 의해 대응하는 비트선의 충전 경로를 스위칭하기 위해 삽입된 스위칭 회로를 구비한다.
또한, 본 발명은 반도체 기억 장치는, 복수의 비트선과, 각 비트선에 대응하여 설치되고, 임계치가 제1 범위 및 제2 범위를 취함으로써 정보를 기억하는 MOS 트랜지스터를 갖고, 동시에 선택 제어되고, 선택시에는 대응하는 비트선의 전하를 임계치에 다라 방전시키거나 방전되지 않도록 제어되며, 방전된 전하의 경로가 공통으로 접속되어 있는 복수의 불휘발성 메모리 셀과, 각 비트선에 대응하여 설치되고, 비트선의 비트선 전위 센스 노드에서 판독된 메모리 셀 데이터를 검지하는 복수의 센스를 구비하고, 각 센스 앰프는 각 비트선에 대응하여 설치되고, 대응하는 비트선을 소정의 타이밍에서 방전시키기 위한 전류원과, 메모리 셀 트랜지스터에서의 임계치의 범위에 대응하는 데이터를 래치하기 위한 래치 회로를 구비한다. 기록 검증 판독 동작시에는, 비트선 충전용 전류의 크기를 통상의 판독시보다도 작게 하는 제어 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 기억 장치는, 서로 교차하는 복수의 워드선 및 복수의 비트선과, 워드선과 비트선의 각 교차부에 대응하여 메모리 셀이 복수개 매트릭스 형상으로 배치되어 이루어지는 메모리 셀 어레이와, 각 비트선에 대응하여 설치되고, 선택된 메모리 셀로부터 각 비트선의 비트선 전위 센스 노드에서 판독된 셀 데이터를 검지하며, 또한 외부로부터 전송된 데이터를 래치하기 위한 센스·래치 회로를 구비하고, 판독 테스트시에 센스·래치 회로에 의해서 래치한 데이터에 기초하여 판독하고자 하는 열의 비트선을 선택적으로 충전하여 메모리 셀의 셀 데이터를 판독하고, 비트선 전위를 검지하는 판독 테스트 모드를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 기억 장치에 의하면, 복수의 메모리 셀의 일부에 기록 속도가 빠른 메모리 셀이 존재했을 경우에도, 기록 후의 검증 동작시에 복수의 메모리 셀의 공통 소스선의 전위의 부상을 억제할 수 있고, 기록 불량의 발생을 방지할 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 의하면, 개발시의 신뢰성 향상을 위한 테스트로 디바이스의 실제 성능을 측정할 경우에, 진성(眞性)의 불량 비트의 영향을 제외하여 정확히 평가할 수 있고, 리던던시 전의 테스트도 가능하게 되며, 또한 선택된 1개의 셀의 관통 전류에 의한 소스선 전위의 부유에 기인하는 임계치 전압의 변동량의 측정을 다른 열의 셀의 관통 전류에 의한 소스선 전위의 부유가 생기지 않은 상태에서 측정할 수 있고, 또한 인접 비트선간의 전류 리크, 각 셀의 임계치 전압 및 그 분포도 용이하게 측정할 수 있다.
도 1은 일괄 소거가능한 NAND 셀형 EEPROM의 일반적인 전체 구성을 나타낸 블럭도.
도 2a는 도 1중의 메모리 셀 어레이의 NAND 셀의 일례를 나타낸 회로도.
도 2b는 메모리 셀 트랜지스터의 임계치 전압의 분포 상태의 일례를 나타낸 도면.
도 3은 도 1중의 메모리 셀 어레이와 센스 앰프 부분의 상세한 블럭도.
도 4는 도 3의 센스 앰프의 일례를 나타낸 회로도.
도 5는 본 발명에 따른 반도체 기억 장치의 제1 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 6은 제1 실시예의 센스 앰프의 통상 판독시의 동작의 일례를 나타낸 파형도.
도 7은 본 발명에 따른 반도체 기억 장치의 제2 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 8은 본 발명에 따른 반도체 기억 장치의 제3 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 9는 본 발명에 따른 반도체 기억 장치의 제4 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 10은 본 발명에 따른 반도체 기억 장치의 제5 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 11은 제5 실시예의 센스 앰프의 동작의 일례를 나타낸 파형도.
도 12는 본 발명에 따른 반도체 기억 장치의 제6 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 13은 제6 실시예의 센스 앰프의 동작의 일례를 나타낸 파형도.
도 14는 본 발명에 따른 반도체 기억 장치의 제7 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 15는 제7 실시예의 센스 앰프의 동작의 일례를 나타낸 파형도.
도 16은 본 발명에 다른 반도체 기억 장치의 제8 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 17은 제8 실시예의 센스 앰프의 동작의 일례를 나타낸 파형도.
도 18은 본 발명에 따른 반도체 기억 장치의 제9 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 19, 도 20은 판독 테스트 모드에서의 제9 실시예의 판도 시퀀스의 일례를 나타낸 타이밍 파형도.
도 21은 본 발명에 따른 반도체 기억 장치의 제10 실시예인 NAND형 EEPROM을 나타낸 회로도.
도 22는 본 발명에 따른 반도체 기억 장치의 제11 실시예인 NAND형 EEPROM을 나타낸 회로도.
도 23은 본 발명에 따른 반도체 기억 장치의 제12 실시예인 NAND형 EEPROM을 나타낸 회로도.
도 24, 도 25는 판독 테스트 모드에서의 제12 실시예의 판독 시퀀스의 일례를 나타낸 타이밍 파형도.
도 26은 본 발명에 따른 반도체 기억 장치의 제13 실시예인 NAND형 EEPROM에서의 센스 앰프를 나타낸 회로도.
도 27, 도 28은 판독 테스트 모드에서의 제14 실시예의 판독 시퀀스의 일례를 나타낸 타이밍 파형도.
도 29, 도 30은 본 발명의 변형예인 NOR형 EEPROM의 메모리 셀의 2예를 나타낸 회로도.
도 31은 본 발명의 변형예인 그랜드 어레이 NOR형 EEPROM의 메모리 셀의 예를 나타낸 회로도.
도 32는 본 발명의 변형예인 상호 그라운드 어레이 NOR형 EEPROM의 메모리 셀의 예를 나타낸 회로도.
도 33은 본 발명의 변형예인 DINOR형 EEPROM의 메모리 셀의 예를 나타낸 회로도.
도 34는 본 발명의 변형예인 AND형 EEPROM의 메모리 셀의 예를 나타낸 회로도.
도면의 주요 부분에 대한 부호의 설명
11 : 메모리 셀 어레이
12 : 행 디코더
15 : 열 게이트
20 : 비트선 부하 전류 제어 회로
Data Bus : 데이터 버스
IV1 : 제1 CMOS 인버터 회로
IV2 : 제2 CMOS 인버터 회로
LT : 래치 회로
M1 ∼ M8 : 메모리 셀 트랜지스터
MC : 메모리 셀
N1 : 제1 래치 노드
N2 : 제2 래치 노드
N3 : 비트선 전위 센스 노드
S/A : 센스 앰프
SW : 스위치 회로
이하 도면을 참조하여 본 발명에 따른 반도체 기억 장치의 실시예를 설명한다.
제1 실시예
도 5는 본 발명의 반도체 기억 장치의 제1 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프를 나타낸다. NAND형 EEPROM 전체의 구성은 도 1 ∼ 도 3에 나타낸 종래예와 동일하다.
도 5에 나타낸 센스 앰프는, 센스 방식으로서는 도 1에 나타낸 복수개의 불휘발성 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이(11)로부터 메모리 셀의 정보를 검지할 때에 전류원으로부터 비트선(BL)을 충전시키는 비트선 부하 전류와 선택 셀에 흐르는 방전 전류의 대소 관계로 결정되는 비트선 전위 센스 노드의 전위를 센스 앰프(S/A)로 검지하는, 소위 전류 수시 흐름 방식(셀의 정보의 판독시에 비트선을 충전시키면서 셀 전류로 방전시켜 센스하는 방식)을 채용하고, 판독 방식으로서는 복수의 비트선(BL)에 접속되어 있는 복수의 메모리 셀로부터 각각의 기억 데이터를 동시에 판독하여 검지하는 판독 방식을 채용하며, 또한 메모리 셀에 대한 기록 후의 검증 모드를 갖는 NAND형 EEPROM에서의 각 비트선(BL)에 대응하여 설치되어 있다(도 3 참조).
이 센스 앰프는 도 4에 나타낸 종래예의 센스 앰프와 비교하면, 비트선 부하 회로용 PMOS 트랜지스터(M1)와 비트선 전위 센스 노드(N3) 사이에 비트선 부하 전류 제어용 PMOS 트랜지스터를 삽입한 점이 다르고, 그 외는 동일하다. 동일한 부분에는 동일한 부호를 부친다.
즉, 도 5에 나타낸 센스 앰프는 프리차리 제어 신호(CMout)에 기초하여 비트선(BL)을 소정 기간 충전하기 위한 정전류원(비트선 부하 회로)용 P채널 트랜지스터(M1)와, 비트선(BL)에 직렬 삽입되고, 게이트에 제어 전압(BLSHF)이 인가되는 비트선 전위 크램프용 N채널 트랜지스터(M5)와, P채널 트랜지스터(M1)와 N채널 트랜지스터(M5)와의 사이의 비트선 전위 센스 노드(N3)에 판독된 메모리 셀 데이터를 래치하는 래치 회로(LT)와, 비트선 전위 센스 노드(N3)의 전하를 디스차지 제어 신호(DCB)에 기초하여 소정 기간 방전시키기 위한 리셋 회로용 N채널 트랜지스터(M2)와, 래치 회로(LT)의 상보적인 1쌍의 노드 중 제1 래치 노드(N1)와 접지 노드 사이에 접속되고, 게이트가 비트선 전위 센스 노드(N3)에 접속된 비트선 전위 센스용 NMOS 트랜지스터(M3)와, 래치 회로(LT)의 제1 래치 노드(N1)와 접지 노드와의 사이에서 NMOS 트랜지스터(M3)에 직렬로 접속되고, 게이트에 소정 기간 인가되는 제어 신호(Latch)에 의해 온 상태로 제어되는(래치 회로의 강제 반전을 제어하는) NMOS 트랜지스터(M4)와, 비트선 전위 센스 노드(N3)와 래치 회로(LT)의 상보적인 1쌍의 노드 중 제2 래치 노드(N2)와의 사이에 삽입되고, 제어 신호(Load; 통상 독출시 및 검증 독출시는 접지 전위임)에 의해 게이트 구동되고, 메모리 셀의 판독시에는 오프 상태로 제어되며, 래치 회로(LT)의 리셋시 및 메모리 셀의 기록시에는 온 상태로 제어되는 센스 앰프 리셋용 및 트랜스퍼 게이트용 NMOS 트랜지스터(M6)와, 래치 회로(LT)의 데이터에 의해 비트선 전위 센스 노드(N3)에 대한 충전 경로를 스위치 제어하는 스위치 회로로서의 상술한 MOS 트랜지스터(M7)를 구비한다.
또한, 정전류원용 P채널 트랜지스터(M1)는 리셋 회로에 의한 방전 기간의 종료 후에 비트선(BL)을 충전시키도록 제어된다. 또한, 비트선(BL)의 충전 전위는 전원 전위(Vcc)로 한정되지 않는다.
래치 회로(LT)는 제1 CMOS 인버터 회로(IV1) 및 제2 CMOS 인버터 회로(IV2)의 상호 입력 노드와 출력 노드가 교차 접속된(역병렬 접속된) 플립플롭 회로(래치 회로)로 이루어진다.
이 경우, 제1 CMOS 인버터 회로(IV1)의 입력 노드(제1 래치 노드 N1)는 강제 반전 제어용 NMOS 트랜지스터(M4)에 접속되어 있고, 강제 반전 입력 노드(제2 래치 노드 N2)는 센스 앰프 리셋용 NMOS 트랜지스터(M6)에 접속됨과 동시에 데이터 버스(Data Bus)가 접속되어 있고, 리셋 노드이다.
스위치 회로는 래치 회로(LT)의 노드(N1)가 H인 리셋 상태에는 온 상태로 제어되고, 래치 회로(LT)의 노드(N1)가 L인 강제 반전 상태에는 오프 상태로 제어되도록 구성되어 있다.
이 스위치 회로의 일례는 정전류용 P채널 트랜지스터(M1)와 비트선 전위 센스 노드(N3)와의 사이에 삽입되고, 게이트가 래치 회로(LT)의 제2 기억 노드(N2; 리셋 상태에서 L, 강제 반전된 상태에서 H 레벨로 되는 노드)에 접속되고, 제2 기억 노드(N2)의 데이터에 의해 도통 상태 또는 차단 상태로 되는 P채널 트랜지스터(M7)로 이루어진다.
다음에, 도 5의 센스 앰프의 판독, 소거, 기록 동작을 설명한다, 이 센스 앰프의 동작은 도 4에 나타낸 종래예의 센스 앰프의 동작과 기본적으로는 동일하지만, 부가된 트랜지스터(M7)에 의한 동작이 다르다.
즉, EEPROM의 통상 독출시에는 도 6에 나타낸 바와 같이, 우선 트랜지스터(M2와 M6)를 소정 기간 온시켜 래치 회로(LT)를 리셋시키고, 노드(N2)를 L, 노드(N1)를 H로 한다. 이 리셋 후, 트랜지스터(M1)에 의한 정전류로 비트선(BL)을 충전시키고, 상기 정전류를 흘린 채로 셀 트랜지스터의 임계치 상태에 의해 생기는 셀 전류(Icell)로 비트선(BL)을 방전시켜, 소정 시간 후에 트랜지스터(M4)를 온시킨다.
이 경우, 비트선(BL)에 NAND 셀로부터 1 데이터가 판독된 때에는, 셀 전류(Icell)가 흐르기 때문에 비트선 전위가 저하되고, 트랜지스터(M3)는 오프되며, 노드(N2)는 센스 앰프의 리셋 상태인 L 그대로 된다.
반대로, 비트선(BL)에 NAND 셀로부터 0 데이터가 판독된 때에는, 셀 전류(Icell)는 흐르지 않기 때문에 비트선 전위는 'H로 유지되고, 트랜지스터(M3)가 온으로 되며, 래치 회로(LT)의 기억 데이터를 강제 반전시켜, 노드(N1)는 L, 노드(N2)는 H로 된다. 따라서, 0 데이터를 센스한 직후에 트랜지스터(M7)가 오프되어 방전이 정지된다.
EEPROM의 소거시에는, 센스 앰프는 소거 검증 판독 동작에 사용된다. 이 때, 센스 앰프는 통상의 판독시와 같은 순서로 동작하고, 셀이 소거되어 있으면(1 데이터일 경우), 노드(N1)는 H, 노드(N2)는 L로 된다. 반대로, 셀이 소거되어 있지 않으면(0 데이터일 경우), 노드(N1)는 L, 노드(N2)는 H로 된다. 이 데이터를 기초로, 선택 열에 대응하는 모든 센스 앰프의 노드(N2)가 1이더라도 H로 되면 소거 불완전이기 때문에, 재치 소거로 진입하기 위한 신호를 보내 재차 소거한다.
EEPROM의 기록시에는, 기록/기록금지의 데이터를 입력함으로써, 데이터 버스(Data Bus)로부터 래치 회로(LT)의 노드(N2)에 데이터가 입력된다. 만약, 0 데이터 입력(기록하고자 할 경우)이면 노드(N2)에는 L, 1 데이터 입력(기록하지 않을 경우)이면 노드(N2)에는 H가 입력된다.
트랜지스터(M6)가 온 상태이면, 상기 노드(N2)의 데이터가 트랜지스터(M6)를 통해 비트선(BL)에 전송된다. 기록시에는 선택 NAND 셀내의 채널은 중간 전위로 부트되어 있기 때문에, 비트선(BL)에 L 데이터가 인가된 경우에는 기록되지만, H 데이터가 인가된 경우에는 기록되지 않는다.
기록 검증 판독시에는, 래치 회로(LT)의 리셋 동작을 행하지 않고, 기록 데이터를 센스 앰프에 남긴 채로 판독을 행한다. 이 판독 동작은 리셋 동작이 없는 것을 제외하고는 상기 동작과 같다.
이 때, 기록하지 않은 셀 및 기록된 셀에 대응하는 래치 회로(LT)의 노드(N2)는 H로 되고, 기록이 완료되지 않은 셀에 대응하는 래치 회로(LT)의 노드(N2)는 L로 된다. 따라서, 노드(N2)의 데이터를 그대로 사용하여 재차 기록 동작을 행함으로써, 기록 미완료의 셀만을 기록할 수 있다.
또한, 이 때 기록하지 않은 셀 및 기록된 셀에 대응하는 래치 회로(LT)의 노드(N2)의 H 레벨에 의해 상기 셀의 충전 경로의 트랜지스터(M7)는 오프되고, 비트선(BL)에는 전류가 흐르지 않는다. 이에 반해, 기록이 완료되지 않은 셀에 대응하는 래치 회로(LT)의 노드(N2)의 L 레벨에 의해 상기 셀의 충전 경로의 트랜지스터(M7)는 온되고, 비트선(BL)에는 정전류가 유입되게 된다.
즉, 미기록 상태라고 판정되어 추가 기록 대상으로 되는 셀에 대응하는 비트선(BL)에만 충전되기 때문에, 불필요한 소비 전류가 억제되고, 또한 동시에 선택된 복수의 메모리 셀의 소스측 일단이 공통으로 접속되어 있는 공통 소스선(CS)의 접지 전위의 부유는 최소한으로 된다. 도한, 기록하지 않은 셀을 충전하지 않는 것에 의한 영향은 비트선 전위 센스 노드(N3)가 L로 된 그대로이며, 센스 입력용 트랜지스터(M3)는 오프되어 있기 때문에, 래치 데이터가 손상되지 않아 문제는 없다.
상술한 바와 같이 비트선 부하 전류를 래치 회로(LT)의 노드(N2)의 데이터에 따라 스위치시킴으로써, 기록 검증 판독시에 기록하지 않은 셀 및 기록 완료의 2개에 해당하는 셀의 Vcc 노드와 Vss 노드와의 사이의 관통 전류를 차단하여, 불필요한 전류의 흐름없이 검증을 행할 수 있다.
이 대, 공통 소스선(CS)의 접지 전위의 부유를 억제하고, 그것에 따른 백 바이어스 효과에 의한 셀 트랜지스터의 임계치 전압의 상승, 셀 전류 저하에 의한 셀 트랜지스터의 외관상의 임계치 변동을 방지함과 동시에, 통상의 판독에 비해 접지 전위의 부유 효과가 없는 만큼 셀 전류의 저하가 억제되기 때문에, 보다 엄격한 기록 검증 동작이 된다. 특히, 추가 기록에서 기록 종료의 셀의 관통 전류를 차단하기 때문에, 추가 기록으로 되는 셀의 기록 검증에 대하여 효과가 크다.
즉, 상기한 바와 같은 센스 앰프(S/A)를 사용한 NAND형 EEPROM에서는, 비트선 충전 경로를 센스 앰프(S/A)의 데이터에 의해 스위치하는 트랜지스터(M7)를 삽입함으로써, 판독의 불필요한 비트선의 충전을 정지시켜 접지 전위의 부유를 억제할 수 있게 된다. 즉, 기록 검증시에 기록되지 않은 셀 및 기록 완료 셀은 센스 앰프의 출력단이 동전위로 되고(이 경우, H 레벨), 또한 이 셀에 대해서는 판독은 필요없기 때문에, 이 셀에 대응하는 비트선(BL)에 삽입 접속되어 있는 트랜지스터(M7)를 오프함으로써, 비트선(BL)의 충전을 정지시킬 수 있다. 따라서, 기록 미완료 셀에 대하여 기록하지 않은 셀의 불필요한 셀 전류를 차단하여, 접지 전위의 부유를 억제할 수 있게 된다. 도한, 판독시에 불필요한 관통 전류를 차단하기 때문에, 소비 전류를 저감할 수 있게 된다.
더욱이, 통상의 판독보다도 접지 전위의 부유가 작게 되기 때문에, 주위의 데이터 패턴에 의한 셀 전류의 감소를 억제할 수 있게 된다. 이로 인해, 기록 동작 도중의 검증에서 일어나는 셀 전류 감소에 따른 외관상의 임계치 변동을 없게 할 수 있게 된다. 또한, 판독에 불필요한 관통 전류를 차단하기 때문에, 분할 기록(예를 들면 바이트 단위의 기록)시에 기록되지 않은 어드레스에 대응하는 열에 전류가 흐르지 않게 되고, 검증 마진으로서 종래의 기록 검증보다도 엄격하게 할 수 있다.
한편, 기록 검증 판독시의 소비 전류를 종래와 동일하게 허용하는 것으로 하면, 메모리 셀의 소스측 배선의 기생 저항 성분(r)의 증대를 허용할 수 있게 되고, 통상은 소스측 배선의 확산층에 대하여 일정 간격마다 컨택트되는 금속 배선의 컨택트 상호간의 간격을 길게 할 수 있기 때문에, 패턴 면적의 증대를 억제할 수 있게 된다.
다음에 본 발명의 다른 실시예를 설명한다. 이하의 실시예에서 제1 실시예와 대응하는 부분에는 동일한 참조 부호를 부쳐 상세한 설명은 생략한다.
제2 실시예
도 7은 본 발명의 반도체 기억 장치의 제2 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프를 나타낸다. NAND형 EEPROM 전체의 구성은 도 1 ∼ 도 3에 나타낸 종래예와 동일하다. 제2 실시예의 센스 방식, 판독 방식은 제1 실시예와 동일하다. 또한, 제2 실시예도 기록 후의 검증 모드를 갖는다.
이 센스 앰프는 도 5에 나타낸 제1 실시예의 센스 앰프에 비해, 래치 회로(LT)의 데이터에 의해 비트선 전위 센스 노드(N3)에 대한 충전 경로를 차단 또는 도통시키는 스위치 회로의 상세가 다르고, 그 외는 동일하다.
즉, 스위치 회로는 정전류용 P채널 트랜지스터(M1)와 비트선 전위 센스 노드(N3)와의 삽입되고, 게이트가 래치 회로(LT)의 제1 기억 노드(N1; 리셋 상태에서 H, 강제 반전된 상태에서 L 레벨로 되는 노드)에 접속된 N채널 트랜지스터(M7)로 이루어진다.
그 동작은 제1 실시예와 동일하며, 노드(N1)가 L, 노드(N2)가 H일 때에 비트선 충전 전류가 차단되고, 불필요한 셀 전류가 억제된다.
제3 실시예
도 8은 본 발명의 반도체 기억 장치의 제3 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프를 나타낸다. NAND형 EEPROM 전체의 구성은 도 1 ∼ 도 3에 나타낸 종래예와 동일하다. 제3 실시예의 센스 방식, 판독 방식은 제1 실시예와 동일하다. 또한, 제3 실시예도 기록 후의 검증 모드를 갖는다.
이 센스 앰프는, 도 7에 나타낸 제2 실시예의 센스 앰프에서는 래치 회로(LT)의 데이터에 의해 비트선 전위 센스 노드(N3)에 대한 충전 경로를 차단 또는 도통시키는 스위치 회로를 사용하고 있는데 반해, 래치 회로(LT)의 데이터에 의해 비트선 전위 센스 노드(N3)와 메모리 셀과의 사이의 충전 경로를 차단 또는 도통시키는 스위치 회로를 사용하고 있는 점이 다르고, 그 외는 도 7의 제2 실시예와 동일하다.
즉, 상기 스위치 회로는 비트선 전위 센스 노드(N3)와 비트선 전위 크램프용 트랜지스터(M5)와의 사이에 삽입되고, 게이트가 래치 회로(LT)의 제1 기억 노드(N1)에 접속된 N채널 트랜지스터(M7)로 이루어진다.
그 동작은 제1 실시예와 동일하며, 노드(N1)가 L, 노드(N2)가 H일 때에 비트선 충전 전류가 차단되고, 불필요한 셀 전류가 억제된다.
제4 실시예
도 9는 본 발명의 반도체 기억 장치의 제4 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프를 나타낸다. NAND형 EEPROM 전체의 구성은 도 1 ∼ 도 3에 나타낸 종래예와 동일하다. 제4 실시예의 센스 방식, 판독 방식은 제1 실시예와 동일하다. 또한, 제4 실시예도 기록 후의 검증 모드를 갖는다.
이 센스 앰프는, 도 5에 나타낸 제1실시예의 센스 앰프에 비해, 래치 회로(LT)의 데이터에 의해 비트선 전위 센스 노드(N3)와 메모리 셀과의 사이의 충전 경로를 차단 또는 도통시키는 스위치 회로가 다르고, 그 외는 동일하다.
즉, 상기 스위치 회로는 비트선 전위 센스 노드(N3)와 비트선 전위 크램프용 트랜지스터(M5)와의 사이에 삽입되고, 게이트가 래치 회로(LT)의 제2 기억 노드(N2)에 접속된 P채널 트랜지스터(M7)로 이루어진다.
그 동작은 제1 실시예와 동일하며, 노드(N1)가 L, 노드(N2)가 H일 때에 비트선 충전 전류가 차단되고, 불필요한 셀 전류가 억제된다.
제5 실시예
도 10은 본 발명의 반도체 기억 장치의 제5 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프를 나타낸다. NAND형 EEPROM 전체의 구성은 도 1 ∼ 도 3에 나타낸 종래예와 동일하다. 제5 실시예의 센스 방식, 판독 방식은 제1 실시예와 동일하다. 또한, 제5 실시예도 기록 후의 검증 모드를 갖는다.
이 센스 앰프는 도 5에 나타낸 제1 실시예의 센스 앰프와 비교해서, 기록 검증 판독시에 비트선 충전용 전류원의 전류(비트선 부하 전류)의 크기가 통상의 판독 동작시보다도 작게 되도록, 예를 들면 비트선 부하 저항을 억제하도록 구성된 비트선 부하 전류 제어 회로(20)를 구비하고 있는 점이 다르다.
또한, 이와 같이 비트선을 충전하면서 셀 전류로 방전시켜 센스하는 방식의 경우, 셀 전류와 판독 시간은 트레이드 오프(trade off)의 관계에 있고, 비트선 부하 전류를 작게 할 경우에는 센스 앰프의 판도 시간을 길게 하는 것이 일반적이다. 반대로, 고속의 판독을 행하기 위해서는 큰 셀 전류를 필요로 하기 때문에, 통상 EEPROM에서는 극력 고속의 동작을 실현하기 위해 메모리 셀에 흐를 수 있는 최대 셀 전류에 맞추어 판독 동작을 설정한다. 여기서, 기록 검증 판독 동작의 시간은 기록 시간에 대하여 충분히 짧기 때문에, 현실적으로 기록 검증 판독 동작의 시간이 다소 길게 되어도 지장이 없고, 상술한 바와 같이 비트선 부하 전류를 작게 하는 것은 셀 전류량을 억제하는데 유효하다.
이 경우, 비트선을 H 상태로 충전시키는데 필요한 비트선 부하 전류와 충전 시간과의 곱이 일정하다고 하면, 통상의 판독과 상관을 갖기 위해서는 비트선 부하 전류에 반비례한 비율로 센스 앰프의 판독 시간을 길게 하면 되고, 비트선 부하 저항에 비례한 비율로 센스 앰프의 판독 시간을 길게 하면 된다. 기록 검증 판독시에 비트선 부하 전류를 통상 판독시의 예를 들면 1/2로 하여 페이지 판독을 행하는 것으로 하면, 판독 시간을 통상 판독시의 2배로 하면 된다. 또한, 통상 판독시 비트선 부하 전류는 0 데이터 판독시의 비트선 전위를 빠르게 H 상태로 충전시키기 위해 아주 크게 설정하는 것이 바람직하지만, 1 데이터 판독시의 비트선 전위의 저하 속도를 빠르게 하기 위해서 메모리 셀에 흐를 수 있는 최대 셀 전류에 비해 작게 설정할 필요가 있다.
구체적으로는, 도 10에 나타낸 비트선 전류 제어 회로(20)는 Vcc 노드와 Vss 노드와의 사이에 게이트·드레인이 상호 접속된 P채널 트랜지스터(M11) 및 게이트에 프리차지 제어 신호(φ1)가 인가되는 N채널 트랜지스터(M12)가 직렬로 접속되어 있다.
P채널 트랜지스터(M11)의 게이트에는 각 비트선에 접속되어 있는 정전류 전원(비트선 부하 회로용)의 P채널 트랜지스터(M1)의 각 게이트가 접속되어 있고, 이들은 전류 미러 회로를 형성하고 있다.
도 11은 도 10의 비트선 부하 전류 제어 회로(20)의 제어 신호 파형 및 센스 앰프(S/A)의 동작 파형의 일례를 나타낸다.
통상의 판독시에는 선택 워드선의 전압 상승의 개시시에 센스 앰프(S/A)를 일정 기간만 리셋시키고, 이 후에 프리차지 제어 신호(φ1)를 제1 전압 레벨(Vref1)로 설정하여 N채널 트랜지스터(M12)를 온시킴과 동시에, 센스 감도를 높이기 위해 비트선 전위 크램프용 트랜지스터(M5)의 게이트 전위(BLSHF)를 전원 전위(Vcc)보다 낮은 일정한 전압 레벨(Vbias)로 설정한다.
이로 인해, 메모리 셀로부터의 판독 데이터가 1일 경우에는 셀 전류에 의한 방전이 행해지므로 비트선 전위(VBL)는 변화하지 않지만, 메모리 셀로부터의 판독 데이터가 0일 경우에는 비트선의 충전이 개시되어 비트선 전위(VBL)가 서서히 상승하여, 소정의 판독 시간(T1) 후에 센스한다.
기록 검증 판독시의 동작은 통상의 판독시의 동작에 비해, 프리차지 제어 신호(φ1)를 제1 전압 레벨보다도 낮은 제2 전압 레벨(Vref2)로 변경하여 비트선 부하 저항을 크게 제어하는 점과, 메모리 셀로부터의 판독 데이터가 0일 경우에 소정의 판독 시간[T2(＞T1)] 후에 센스하는 점이 다르다.
제6 실시예
도 12는 본 발명의 반도체 기억 장치의 제6 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프를 나타낸다. NAND형 EEPROM 전체의 구성은 도 1 ∼ 도 3에 나타낸 종래예와 동일하다. 제6 실시예는 제5 실시예의 변형에 관한 것이다.
이 센스 앰프는 도 10에 나타낸 제5 실시예의 센스 앰프와 비교하여, 게이트에 프리차지 제어 신호(φ1)가 인가되는 N채널 트랜지스터(M12)에 병렬로, 게이트에 프리차지 제어 신호(φ2)가 인가되는 N채널 트랜지스터(M13)가 부가되어 있는 점이 다르고, 그 외는 동일하다. 이는 통상의 판독시와 검증 판독시에 셀 전류를 다르게 하기 위해, Vref1과 Vref2라는 2개의 전압의 프리차지 제어 신호(φ1)를 발생시키는 것이 곤란하므로, 2개의 트랜지스터를 설치하여 이들을 동시에 온시킴으로써 통상 판독시의 셀 전류를 많이 취하는 것을 목적으로 하는 것이다.
도 13은 제6 실시예의 제어 신호 파형 및 센스 앰프(S/A)의 동작 파형을 나타낸다.
통상의 판독시에는 선택 워드선의 전압 상승의 개시시에 센스 앰프(S/A)를 일정 기간만큼 리셋시키고, 이 후에 프리차지 제어 신호(φ1, φ2)를 각각 제1 전압 레벨(Vref1)로 설정하여 대응시켜 N채널 트랜지스터(M12, M13)를 각각 온시킴과 동시에, 센스 감도를 높이기 위해 비트선 전위 크램프용 트랜지스터(M5)의 게이트 전위(BLSHF)를 전원 전위(Vcc)보다 낮은 일정한 전압 레벨(Vbias)로 설정한다.
이로 인해, 메모리 셀로부터의 판독 데이터가 1일 경우에는 셀 전류에 의한 방전이 행해지므로 비트선 전위(VBL)는 변화하지 않지만, 메모리 셀로부터의 판독 데이터가 0일 경우에는 비트선의 충전이 개시되어 비트선 전위(VBL)가 서서히 상승하여, 소정의 판독 시간(T1) 후에 센스한다.
기록 검증 판독시의 동작은, 통상의 판독시의 동작에 비해, 프리차지 제어 신호(φ2)를 L 레벨(Vss) 그대로 하여 NMOS 트랜지스터(M13)를 오프로 하는(비트선 부하 전류를 작게 제어하는) 점과, 메모리 셀로부터의 판독 데이터가 0일 경우에 소정의 판독 시간[T2(＞T1)] 후에 센스하는 점이 다르다.
제5, 제6 실시예와 같이 비트선 부하 전류를 변화시킴으로써, 메모리 셀의 접지의 부유를 방지함에 있어서, 비트선 부하 전류를 변화시키는 수단의 다른 예로서는, (1) 비트선 부하 회로용 PMOS 트랜지스터의 전류원으로 되는 NMOS 트랜지스터의 수를 변화시키고, (2) 비트선 부하 회로용 PMOS 트랜지스터의 전류원으로 되는 PMOS 트랜지스터의 수를 변화시키며(도 14), (3) 비트선 부하 회로용 PMOS 트랜지스터의 수를 변화시키는(도 16) 등을 들 수 있다.
제7 실시예
도 14는 상술한 변형예 (2)에 따른 비트선 부하 전류 제어 회로(20)의 회로도, 도 15는 그 제어 신호 파형 및 센스 앰프(S/A)의 동작 파형을 나타낸다. 도 14에서, 비트선 부하 전류 제어 회로(20)는 도 10에 나타낸 제5 실시예의 비트선 부하 전류 제어 회로(20)에 비해, 각 비트선에 접속되어 있는 비트선 부하 회로용 PMOS 트랜지스터(M1)의 전류원으로서 접속되어 있는 PMOS 트랜지스터를 2계통 설치하고, 각 계통에 있어서 전류원용 PMOS 트랜지스터(M15) 또는 (M16)에 직렬로 스위치용 PMOS 트랜지스터(M17) 또는 (M18)가 삽입되어 있고, 상기 2계통의 스위치용 PMOS 트랜지스터(M17) 또는 (M18)의 게이트에 대응하여 프리차지 제어 신호(φ2, φ3)가 인가되는 점이 다르며, 그 외는 동일하다.
도 15에 나타낸 바와 같이 통상의 판독시에는, 선택 워드선의 전압 상승의 개시시에 센스 앰프(S/A)를 일정 기간만큼 리셋시키고, 이 후 프리차지 제어 신호(φ1)를 제1 전압 레벨(Vref1)로 설정하여 N채널 트랜지스터(M12)를 온시킴과 동시에, 센스 감도를 높이기 위해 비트선 전위 크램프용 트랜지스터(M5)의 게이트 전위(BLSHF)를 전원 전위(Vcc)보다 낮은 일정한 전압 레벨(Vbias)로 설정한다. 또한, 리셋 후에 프리차지 제어 신호(φ2)를 Vcc 레벨에서 Vss 레벨로 저하시켜 P채널 트랜지스터(M17)를 온시킨다. 이 때, 프리차지 제어 신호(φ3)는 Vcc 레벨을 유지하고, P채널 트랜지스터(M18)를 오프시킨다.
이로 인해, 메모리 셀로부터의 판독 데이터가 1일 경우에는 셀 전류에 의한 방전이 행해지므로 비트선 전위(VBL)는 변화하지 않지만, 메모리 셀로부터의 판독 데이터가 0일 경우에는 비트선의 충전이 개시되어 비트선 전위(VBL)가 서서히 상승하여, 소정의 판독 시간(T1) 후에 센스한다.
기록 검증 판독시의 동작은 통상의 판독시의 동작에 비해, 리셋 후에 프리차지 제어 신호(φ3)도 Vcc 레벨에서 Vss 레벨로 저하시켜 P채널 트랜지스터(M18)를 온시킴으로써, P채널 트랜지스터(M17, M15)의 경로의 전류를 감소시키는(비트선에 접속되어 있는 정전류원용 PMOS 트랜지스터(M1)의 전류를 작게 제어하는) 점과, 메모리 셀로부터의 판독 데이터가 0일 경우에 소정의 판독 시간[T2(＞T1)] 후에 센스하는 점이 다르다.
제8 실시예
도 16은 상술한 변형예 (3)에 따른 비트선 부하 전류 제어 회로(20)의 회로도, 도 17은 그 제어 신호 파형 및 센스 앰프(S/A)의 동작 파형을 나타낸다. 도 16에서, 비트선 부하 전류 제어 회로(20)는 도 10에 나타낸 제5 실시예의 센스 앰프(S/A)에 비해, 각 비트선에 접속되어 있는 비트선 부하 회로용 PMOS 트랜지스터를 2계통 설치하고, 각 계통에서 비트선 부하 회로용 PMOS 트랜지스터(M21) 또는 (M22)에 직렬로 스위치용 PMOS 트랜지스터(M23) 또는 (M24)가 삽입되어 있고, 상기 2계통의 스위치용 PMOS 트랜지스터(M23) 또는 (M24)의 게이트에 대응하여 프리차지 제어 신호(φ2, φ3)가 인가되는 점이 다르며, 그 외는 동일하다.
도 17에 나타낸 바와 같이 통상의 판독시에는, 선택 워드선의 전압 상승의 개시시에 센스 앰프(S/A)를 일정 기간만큼 리셋시키고, 이 후 프리차지 제어 신호(φ1)를 제1 전압 레벨(Vref1)로 설정하여 N채널 트랜지스터(M12)를 온시킴과 동시에, 센스 감도를 높이기 위해 비트선 전위 크램프용 트랜지스터(M5)의 게이트 전위(BLSHF)를 전원 전위(Vcc)보다 낮은 일정한 전압 레벨(Vbias)로 설정한다. 또한, 리셋 후에 프리차지 제어 신호(φ2, φ3)를 각각 Vcc 레벨에서 Vss 레벨로 저하시켜 P채널 트랜지스터(M23, M24)를 온시킨다.
이로 인해, 메모리 셀로부터의 판독 데이터가 1일 경우에는 셀 전류에 의한 방전이 행해지므로 비트선 전위(VBL)는 변화하지 않지만, 메모리 셀로부터의 판독 데이터가 0일 경우에는 비트선의 충전이 개시되어 비트선 전위(VBL)가 서서히 상승하여, 소정의 판독 시간(T1) 후에 센스한다.
기록 검증 판독시의 동작은 통상의 판독시의 동작에 비해, 리셋 후에 프리차지 제어 신호(φ3)는 Vcc 레벨에서 Vss 레벨을 유지하여, P채널 트랜지스터(M24)를 오프시킴으로써, 비트선 부하 전류를 작게 제어하는 점과, 메모리 셀로부터의 판독 데이터가 0일 경우에 소정의 판독 시간[T2(＞T1)] 후에 센스하는 점이 다르다.
이상 설명한 바와 같이 제1 ∼ 제8 실시예에 의하면, 기록 검증 판독시에 필요 이상으로 전류가 흐르지 않고 검증을 행할 수 있다. 이 때문에, 공통 소스선(CS)의 접지 전위의 부유를 억제하고, 그에 따른 백 바이어스 효과에 의한 셀 트랜지스터의 임계치 전압의 상승, 셀 전류 저하에 의한 셀 트랜지스터의 외관상의 임계치 변동을 방지함과 동시에, 통상의 판독에 비해 접지 전위의 부유 효과가 없는 만큼 전류의 저하가 억제되기 때문에, 보다 엄격한 기록 검증 동작으로 된다. 특히, 추가 기록으로 기록 종료의 셀의 관통 전류를 차단하기 때문에, 추가 기록이 된 셀의 기록 검증에 대하여 효과가 크다. 그 때문에, 복수의 메모리 셀의 일부에 기록 속도가 빠른 메모리 셀이 존재한 경우에서도, 기록 후의 검증 동작시에 복수의 메모리 셀의 공통 소스선의 전위 부상을 억제할 수 있고, 기록 불량의 발생을 방지할 수 있는 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명은 상술한 바와 같이 셀 정보의 판독시에 비트선을 충전시키면서 셀 전류로 방전시켜 센스하는 방식의 불휘발성 반도체 기억 장치에 한정되지 않고, 데이터 판독 전에 리드 셀측의 비트선·리퍼런스(reference)측의 비트선을 일정 시간 프리차지시켜, 데이터 판독시에 리드 셀측의 비트선·리퍼런스측의 비트선을 디스차지시킴으로써 양자간에 전위차를 발생시키고, 이 전위차를 센스 앰프에 의해 센스 증폭하는 프리차지·디스차지 방식에 있어서, 프리차지 후에 리퍼런스측의 공통 소스선의 전위와 리드 셀측의 공통 소스선의 전위와의 불균형을 프리차지 기간내에 해소하고 있기 때문에 프리차지 종료 전부터 디스차지를 개시하는(즉, 프라차지 기간과 디스차지 기간의 일부를 오버랩시키는) 방식을 채용하는 불휘발성 반도체 기억 장치에도 적용가능하다.
그런데, 반도체 기억 장치의 개발시에 신뢰성 향상을 위한 테스트(기록/소거 스트레스 시험, 판독 스트레스 시험 등)로 디바이스의 실제 성능을 측정할 경우에는, 진정한 불량 셀이 전부 없는 양호한 셀로 이루어진 양호한 디바이스를 필요로 하였다. 왜냐하면, 기본적으로 판독 기록 소거할 수 없는 소위 진성(眞性)의 불량 셀과, 신뢰성 시험에 의해 검출되는 불량 셀은 불량한 메카니즘이 근본적으로 상위하고, 신뢰성 시험에서는 이들의 불량을 분리할 필요가 있기 때문이다. 따라서, 만약 어떤 영향으로 효율이 저하하고, 이른 바 진성의 불량 셀이 포함되는 디바이스를 신뢰성 시험해도, 이들의 진성 불량 셀의 영향이 측정 결과에 혼재하여, 신뢰성 시험의 대상으로 하는 불량 셀을 정확히 평가할 수 없게 된다.
또한, 상술한 제1 ∼ 제8 실시예의 전류 수시 흐름 방식에 의한 판독 방식을 채용한 반도체 기억 장치에서는, 동시에 선택되는 복수 열의 셀의 각 소스선이 공통으로 접속되어 있는 경우에는, 복수 열의 셀의 관통 전류에 의해 공통 소스선이 부상하기 때문에, 어떤 열의 선택된 1개의 셀의 관통 전류에 의한 소스선 전위의 부유가 해당 셀의 임계치 전압에 미치는 변동을 다른 열의 셀의 관통 전류에 의한 소스선 전위의 부유를 제거한 상태에서 측정할 수 있다.
또한, 통상 반도체 기억 장치에서는 각 셀의 임계치 전압의 분포를 측정할 경우에는, 통상 임계치 전압의 각 측정점에서의 1 판독(H 레벨 출력)의 누적 비트수를 테스터로 검지한 후, 이웃하는 2개의 임계치 전압 측정점에서의 누적 비트수의 차분을 연산 처리할 필요가 있다. 만약, 어떤 임계치 전압에 대한 비트맵을 알고자 할 경우에는, 2개의 누적 비트맵을 취득하여 비트맵의 차분을 연산 처리할 필요가 있고, 이 처리는 간단히 할 수 있는 것은 아니다.
이와 같이 제1 ∼ 제8 실시예에서는, 개발시에 신뢰성 향상을 위한 테스트로 신뢰성 상의 불량 비트를 알고자 할 경우에 판독 기록 소거할 수 없는 진성의 불량 비트의 영향이 측정 결과에 혼재하고, 신뢰성 상의 불량과 진성의 불량을 분리할 수 없다라는 문제가 있었다.
이하, 이 문제점을 해결하고자 이루어진 제9 실시예를 설명한다. 이 실시예에 의하면, 개발시의 신뢰성 향상을 위한 테스트로 신뢰성 상의 불량 비트를 알고자 할 경우에 진성의 불량 비트의 영향을 제외하여 평가하도록 이루어지고, 이진성의 불량 비트의 영향을 리던던시 치환에서도 제거한 테스트가 가능하며, 또한 선택된 1개의 셀의 관통 전류에 의한 소스선 전위의 부유에 기인하는 임계치 전압의 변동량의 측정을 다른 열의 셀의 관통 전류에 의한 소스선 전위의 부유가 생기지 않은 상태에서 측정할 수 있고, 또한 인접 비트선간의 전류 리크, 각 셀의 임계치 전압 및 그 분포도 용이하게 측정할 수 있다.
제9 실시예
도 18은 본 발명의 반도체 기억 장치의 제9 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프의 일례를 나타낸다. NAND형 EEPROM 전체의 구성은 도 1∼ 도 3에 나타낸 종래예와 동일하다.
도 18에 나타낸 센스 앰프는 센스 방식으로서는 도 1에 나타낸 복수개의 불휘발성 메모리가 매트릭스 형상으로 배치된 메모리 셀 어레이(11)로부터 메모리 셀의 정보를 검지할 때에, 전류원으로부터 비트선(BL)을 충전시키는 전류와 선택 셀에 흐르는 방전 전류의 대소 관계로 결정되는 비트선 전위 센스 노드의 전위를 센스 앰프(S/A)로 검지하는, 소위 전류 수시 흐름 방식의 판독 방식을 채용하고, 판독 방식으로서는 복수의 비트선(BL)에 접속되어 있는 복수의 메모리 셀로부터 각각의 기억 데이터를 동시에 판독하여 검지하는 페이지 판독 방식을 갖는 경우를 채용하며, 또한 메모리 셀에 대한 기록 후의 검증 모드를 갖는 NAND형 EEPROM에서의 각 비트선(BL)에 대응하여 설치되어 있다(도 3 참조). 그러나, 판독 방식은 페이지 판독 방식에 한정되는 것은 아니다.
도 18의 센스 앰프는 도 5에 나타낸 제1 실시예와 동일하다.
즉, 참조 부호(M1)는 비트선 충전 제어 신호(CMout)에 기초하여 비트선(BL)을 소정 기간 충전시키기 위한 정전류원용 P채널 트랜지스터이다.
참조 부호(M5)는 비트선(BL)에 직렬로 삽입되고 게이트에 제어 전압(BLSHF)이 인가되는 비트선 크램프용 N채널 트랜지스터이다.
참조 부호(LT)는 P채널 트랜지스터(M1)와 N채널 트랜지스터(M5) 사이의 비트선 전위 센스 노드(N3)로 판독된 메모리 셀 데이터를 래치하는 래치 회로이다.
참조 부호(M2)는 비트선 전위 센스 노드(N3)의 전하를 디스차지 제어 신호(DCB)에 기초하여 소정 기간 방전시키기 위한 리셋 회로용 N채널 트랜지스터이다.
참조 부호(M3)는 래치 회로(LT)의 상보적인 1쌍의 노드 중 제1 래치 노드(N1)와 접지 노드간에 접속되고, 게이트가 비트선 전위 센스 노드(N3)에 접속된 비트선 전위 센스용 NMOS 트랜지스터이다.
참조 부호(M4)는 래치 회로(LT)의 제1 래치 노드(N1)와 접지 노드 사이에서 NMOS 트랜지스터(M3)에 직렬로 접속되고, 게이트에 소정 기간 인가되는 제어 신호(Latch)에 의해 온 상태로 제어되는(래치 회로의 강제 반전을 제어하는) 센스 타이밍 결정용 NMOS 트랜지스터이다.
참조 부호(M6)는 비트선 전위 센스 노드(N3)와 래치 회로(LT)의 상보적인 1쌍의 노드 중 제2 래치 노드(N2)와의 사이에 삽입되고, 통상 판독 및 검증 판독시는 접지 전위인 제어 신호(Load)에 의해 게이트 구동되고, 메모리 셀의 판독시 및 비트선 전위 센스 노드(N3)의 리셋을 행할 경우에는 오프 상태로 제어되며, 메모리 셀의 기록시에는 온 상태로 제어되는 센스 앰프 리셋용 및 래치 데이터 전송용 NMOS 트랜지스터이다.
참조 부호(M7)는 래치 회로(LT)의 데이터에 의해 비트선 전위 센스 노드(N3)에 대한 충전 경로를 스위치 제어하는 스위치 회로로, 래치 회로(LT)의 리셋 상태에는 온 상태로 제어되고, 래치 회로(LT)의 강제 반전 상태에는 오프 상태로 제어되도록 구성되어 있다.
제9 실시예에서는, 스위치 회로(M7)로서는 정전류용 P채널 트랜지스터(M1)와 비트선 전위 센스 노드(N3)와의 사이에 삽입되고, 게이트가 래치 회로(LT)의 제2 래치 노드(N2; 리셋 상태에서 L, 강제 반전된 상태에서 H 레벨로 되는 노드)에 접속되고, 제2 래치 노드(N2)의 데이터에 의해 도통 상태 또는 차단 상태로 되는 P채널 트랜지스터가 사용된다.
또한, 정전류원용 P채널 트랜지스터(M1)는 통상 리셋 회로에 의한 방전 기간의 종료 후에 비트선(BL)을 충전시키도록 제어된다. 또한, 비트선(BL)의 충전 전위는 전원 전위(Vcc)에 한정되지 않는다.
래치 회로(LT)는 제1 CMOS 인버터 회로(IV1) 및 제2 CMOS 인버터 회로(IV2) 상호의 입력 노드와 출력 노드가 교차 접속된(역병렬 접속된) 플립플롭 회로(래치 회로)로 이루어진다. 상기 제1 CMOS 인버터 회로(IV1)의 입력 노드(제1 래치 노드 N1)는 센스 타이밍 결정용 NMOS 트랜지스터(M4)에 접속되어 있고, 강제 반전 입력 노드이다. 또한, 제2 CMOS 인버터 회로(IV2)의 입력 노드(제2 래치 노드 N2)는 센스 앰프 리셋용 NMOS 트랜지스터(M6)에 접속됨과 동시에 데이터 버스(Data Bus)가 접속되어 있고, 리셋 노드이다.
제9 실시예의 NAND형 EEPROM의 동작은 다음과 같다.
(1) 통상의 판독시에는 도 6에 나타낸 제1 실시예와 마찬가지로, 센스 앰프를 리셋한 후에 판독을 행한다.
(2) 신뢰성 시험 등의 판독시에, 판독 테스트 커맨드 수신하여 판독 테스트 모드에 입력한 후에 판독 동작을 행할 때(판독 테스트시)의 센스 앰프의 제어 방법 및 동작이, (1)의 통상 판독시의 센스 앰프의 제어 방법 및 동작에 비해 다르다. 구체적으로는, NMOS 트랜지스터(M6)의 제어 방법 및 동작이 다르고, 그 외는 동일하다.
즉, 제9 실시예에서는 판독 테스트시의 판독시에 센스 앰프를 리셋하지 않고 센스 앰프의 래치 데이터에 따라 비트선의 충전 유무를 결정하도록 판독시의 시퀀스를 제어함으로써, 비트선군 중에서 판독된 셀에 접속되어 있는 비트선만을 충전시킨다.
상기한 센스 앰프의 래치 데이터는 통상의 기록 모드에서 사용되는 시리얼 데이터 입력 기능을 이용하여, 소망의 데이터(판독하고자 하는 열/판독하고자 하지 않는 열에 따라 다른 데이터)를 미리 기록해 두는 것이다. 이 경우, 판독하고자 하는 열에 대응하는 센스 앰프에는 노드(N2)가 L 레벨(트랜지스터 M7이 온)로 되도록 데이터를 입력하고, 판독하고자 하지 않는 열에 대응하는 센스 앰프에는 노드(N2)가 H 레벨(트랜지스터 M7이 오프)로 되도록 데이터를 입력해 둔다.
도 19, 도 20은 도 18의 센스 앰프의 판독 테스트시에 노드(N2)에 H 데이터, L 데이터를 각각 래치시킨 후의 판독 시퀀스의 일례를 나타낸 타이밍 파형도이다.
판독 테스트시의 동작은 도 6에 나타낸 제1 실시예의 통상 판독시의 동작에 비해 트랜지스터(M6)의 동작이 다르다.
즉, 상술한 바와 같이 센스 앰프에 데이터를 래치시킨 후에 판독 동작을 개시할 때, 우선 트랜지스터(M2)를 소정 기간 온시키고, 동시에 트랜지스터(M5)를 온 시킨 상태에서 비트선 센스 노드(N3)를 방전시키지만, 트랜지스터(M6)는 온시키지 않는다(래치 회로 LT를 리셋하지 않는다).
이로 인해, 센스 앰프의 래치 데이터에 따라 비트선의 충전 유무를 결정할 수 있게 된다. 즉, 도 20에 나타낸 바와 같이 노드(N2)가 L 레벨로 되도록 데이터가 입력된 센스 앰프만 트랜지스터(M7)가 온 상태로 되지만, 도 19에 나타낸 바와 같이 노드(N2)가 H 레벨로 되도록 데이터가 입력된 센스 앰프의 트랜지스터(M7)는 오프 상태로 된다.
따라서, 이 후 전류원용 트랜지스터(M1)를 온시킴으로써, 상기 온 상태의 트랜지스터(M7)에 접속되어 있는 비트선(비트선군 중에서 판독하고자 하는 셀에 접속되어 있는 비트선만)을 선택적으로 충전시킬 수 있게 된다.
이와 같이 판독하고자 하는 셀에 접속되어 있는 비트선(BL)만을 트랜지스터(M1)에 의한 정전류로 충전시키고, 상기 정전류를 흘리면서 셀 트랜지스터의 임계치 상태에 의해 발생되는 셀 전류(Icell)로 비트선(BL)을 방전시키며, 소정 시간 후에 트랜지스터(M4)를 소정 기간 온시키면, 판독하고자 하는 열에 대응하는 센스 앰프에서는 도 20에 나타낸 바와 같이 데이터를 판독할 수 있게 된다.
이에 반해, 판독하고자 하지 않는 열에 대응하는 센스 앰프에서는 도 19에 나타낸 바와 같이 비트선 센스 노드(N3)가 L 레벨을 유지하고, 노드(N1)가 L, 노드(N2)가 H 레벨을 유지한다.
따라서, 센스 앰프로 판독한 데이터를 판독 테스트 모드에 입력하기 전에 기록 입력 데이터와 비교함으로써, 판독 테스트를 실시할 수 있게 된다.
또한, 이 판독 테스트시의 동작에서는 트랜지스터(M2, M5)를 소정 기간 온시켜 비트선 센스 노드(N3)를 방전시키는 것을 생략해도 된다. 즉, 여기서는 전류 수시 흐름 방식의 센스 앰프를 사용하고 있기 때문에, 임의로 비트선 센스 노드(N3)가 H 레벨이더라도, 정전류원으로부터의 비트선 충전 경로가 트랜지스터(M7)에서 차단되어 있으면, 이 비트선을 판독하고자 하지 않는 열로 할 수 있다. 단, 비트선 센스 노드(N3)로부터 비트선으로의 방전 영향을 배제하는 관점에서 상술한 바와 같은 비트선 센스 노드(N3)의 리셋을 행하는 것이 바람직하다.
제9 실시예에서는 미리 다이소트 테스트 등으로 판명되어 있는 진성의 불량 비트가 존재하는 열을 판독하고자 하지 않는 열로 함으로써, 진성의 불량 비트의 영향을 제거한 상태로 판독할 수 있고, 이 판독 데이터를 판독 테스트 모드에 입력하기 전에 래치한 입력 데이터와 비교함으로써, 진성의 불량 비트를 제거한 상태로 판독 테스트를 실시할 수 있게 된다.
또한, 미리 다이소트 테스트 등으로 판명되어 있는 진성의 불량 비트가 존재하는 열을 판독하고자 하지 않는 열로 함으로써, 마치 상기 진성의 불량 비트가 존재하는 열을 용장(冗長) 열로 치환한 후의 완전 양품과 같은 상태에서의 테스트도 가능하게 된다.
또한, 1열을 측정 대상으로 하고, 다른 열을 판독하고자 하지 않는 열로 하는 판독 테스트를 실시하면, 선택된 열의 1개의 셀의 관통 전류에 의한 소스선 전위의 부유가 해당 셀의 임계치 전압에 미치는 변동 측정(다른 열의 셀의 관통 전류에 의한 소스선 전위의 부유를 제거한 상태에서의 측정)이 가능하게 된다.
즉, 제9 실시예의 NAND형 EEPROM에 의하면, 상술한 바와 같은 판독 테스트 기능을 갖기 때문에, 개발시의 신뢰성 향상을 위한 테스트로 디바이스의 실제 성능을 측정할 경우에 진성의 불량 비트의 영향을 제거하여 정확히 평가할 수 있게 되고, 리던던시(용장 구제) 전의 테스트도 가능하게 되며, 선택된 열의 1개의 셀의 관통 전류에 의한 소스선 전위의 부유가 해당 셀의 임계치 전압에 미치는 변동 측정이 가능하게 된다.
제10 실시예
제10 실시예의 NAND형 EEPROM에서는 제1 실시예에 대하여 도 21에 나타낸 바와 같이, NAND 셀의 모든 셀의 각 워드선에 각각 예를 들면 0V를 인가하여 비선택 상태로 설정하는 전비선택 동작 모드를 갖는 점과, 판독 테스트시의 센스 앰프의 제어 방법 및 동작이 제9 실시예에 준하여 행해지는 점이 다르며, 그 외는 제1 실시예와 동일하다.
제10 실시예에서는 판독 테스트 모드에 입력하기 전에 센스 앰프에 데이터를 로드할 때에, 판독하고자 하는 열과 판독하고자 하지 않는 열이 교대로 이웃하도록, 셀 어레이의 행 방향에서의 센스 앰프 열에 1 데이터와 0 데이터가 교대로 반복되는(체커 패턴) 데이터를 래치시켜 둔다.
그리고, 도 21에 나타낸 바와 같은 전비선택 동작 모드의 회로 상태로 설정하여 판독 테스트 모드에 입력하면, 충전된 비트선과 충전되지 않은 비트선이 하나 걸러서 존재하기 때문에, 인접 비트선간의 전류 리크가 있으면 충전된 비트선의 전위가 저하하기 때문에, 인접 비트선간의 전류 리크의 유무를 용이하게 측정할 수 있게 된다.
제11 실시예
제11 실시예의 NAND형 EEPROM에서는 제1 실시예에 대하여 도 22에 나타낸 바와 같이, NAND 셀 중 소망의 1개의 셀의 워드선에 임의의 레벨의 임계치 테스트 전압(VWL)을 예를 들면 칩 외부로부터 인가함과 동시에, NAND 셀 중 나머지 셀의 각 워드선에는 셀을 온 상태로 설정하기 위한 전압(예를 들면 4.5V)을 인가하는 임계치 테스트 모드를 갖는 점과, 판독 테스트시의 센스 앰프의 제어 방법 및 동작이 제9 실시예에 준하여 행해지는 점이 다르고, 그 외는 제1 실시예와 동일하다.
제11 실시예에서는 셀의 임계치 전압의 분포를 측정할 경우에, 우선 모든 열을 판독하고자 하는 상태, 구체적으로는 센스 앰프의 노드(N2)가 L, 노드(N1)가 H로 되도록 입력 데이터를 설정하고, 도 22에 나타낸 바와 같은 임계치 테스트 모드의 회로 상태에서 임의의 선택 행의 셀에 대한 임계치 테스트 전압(VWL)을 어떤 측정점[정(正) 전압]으로 설정하여 판독 테스트 모드에 입력하고, 1 판독(L 레벨 출력)의 비트수를 테스터로 검지하면, 선택 행에서 상기 임계치 테스트 전압(VWL)의 측정점보다 낮은 임계치 전압을 갖는 셀이 접속되어 있는 열을 검지할 수 있다. 이 조작을 모든 선택 행에 대하여 반복 행함으로써, 상기 임계치 테스트 전압(VWL)의 측정점보다 낮은 임계치 전압을 갖는 셀의 비트맵이 얻어진다.
다음에, 임의의 선택 행의 셀에 대한 임계치 테스트 전압(VWL)을 어떤 측정점보다 1단계 상위의 측정점으로 설정하여 판독 테스트 모드에 입력한다. 이 때, 입력되어 있는 비트맵 데이터를 입력 데이터에 이용하여 미리 측정한 임계치 테스트 전압보다 임계치 전압이 낮은 셀이 속하는 열을 판독하고자 하지 않는 열로 한 상태(제외한 상태)로, 목적의 비트수를 테스터에서 검지할 수 있다. 이 조작을 모든 선택 행에 대하여 반복 행함으로써, 상기 임계치 테스트 전압(VWL)의 측정점마다 그보다 낮은 임계치 전압을 갖는 셀의 비트맵이 얻어진다.
이와 같이 제11 실시예에서는 셀의 임계치 전압의 분포를 측정할 경우에, 임계치 전압의 측정점마다 1 판독의 비트수를 검지하는 것으로 하고, 이 때 과거에 측정한 측정점보다 낮은 임계치 전압의 셀이 속하는 열을 판독하고자 하지 않는 열로 함으로써, 새롭게 측정하고자 하는 임계치 전압의 측정점의 셀만을 용이하게 측정할 수 있게 된다.
따라서, 종래와 같이 임계치 전압의 각 측정점에서의 1 판독의 누적 비트수를 검지한 후에 이웃하는 2개의 임계치 전압 측정점에서의 누적 비트수의 차분을 연산 처리할 필요가 없게 되고, 연산 처리를 위해 비트맵을 기억해 두기 위한 메모리 등의 하드웨어의 규모나 연산 처리를 위한 소프트웨어의 부담이 작게 된다.
또한, 제1 실시예에서 셀의 임계치 전압의 분포를 측정할 때, 임계치 테스트 전압(VWL)보다 높은 임계치 전압을 갖는 셀의 비트맵을 구하고, 또한 측정점을 순차 1단계 하위의 측정점으로 설정하여 측정점마다 그보다 높은 임계치 전압을 갖는 셀의 비트맵을 구하는 조작을 반복해도 된다. 이 경우, 과거에 측정한 측정점보다 높은 임계치 전압을 갖는 셀에 대응하는 센스 앰프만 비트선 센스 노드(n3)를 센스함으로써 미리 노드(n2)가 H, 노드(N1)가 L로 강제 반전되어 있기 때문에, 각 측정점에서의 측정마다 새롭게 입력 데이터를 입력하지 않고 센스 앰프의 래치 데이터를 그대로 이용하여 미리 측정한 임계치 테스트 전압보다 임계치 전압이 높은 셀이 속하는 열을 판독하고자 하지 않는 열로 한 상태에서, 비트맵을 취득할 수 있게 된다.
제12 실시예
도 23은 본 발명의 기억 장치의 제12 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프의 일례를 도시하고 있다.
도 23에 도시하는 센스 앰프는 복수개의 불휘발성 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이로부터의 메모리 셀의 정보를 검지할 때, 전류원에서 비트선(BL)을 충전시킨 후에 비트선(BL)의 충전을 정지한 상태(비트선(BL)을 부유로 한 상태)로 셀 전류의 방전에 의해 결정되는 비트선 전위 센스 노드의 전위를 센스 앰프로 검지하는, 소위 프리러닝 방식의 판독 방식을 갖는 NAND형 EEPROM에서의 각 비트선(BL)에 대응해 설치되어 있다.
또, 이 NAND형 EEPROM도, 제9 실시예에서 설명한 복수의 비트선(BL)에 접속되어 있은 복수의 메모리 셀로부터 각각의 기억 데이타를 동시에 판독하여 검지하는 페이지 판독 방식을 가질 경우를 가정하고 있지만, 이 판독 방식에 한정되는 것은 아니다.
도 23의 센스 앰프에 있어서, M5는 비트선(BL)과 비트선 전위 센스 노드(N3) 사이에 삽입되고, 게이트에 제어 전압(BLSHF1)이 제공되는 N채널 트랜지스터이다.
참조 부호(LT)는 N채널 트랜지스터(M5)의 일단측의 비트선 전위 센스 노드(N3)로 판독된 메모리 셀 데이타를 래치하는 래치 회로이다.
참조 부호(M2)는 비트선 전위 센스 노드(N3)의 전위를 리셋 제어 신호(Reset)에 기초하여 소정 기간 방전시키기 위한 리셋 회로용 N채널 트랜지스터이다.
참조 부호(M3)는 래치 회로(LT)의 상보적인 한쌍의 노드 중 제1 래치 노드(N1)와 접지 노드 사이에 접속되고, 게이트가 비트선 전위 센스 노드(N3)에 접속된 비트선 전위 센스용 NMOS 트랜지스터이다.
참조 부호(M4)는 래치 회로(LT)의 제1 래치 노드(N1)와 접지 노드 사이에서 NMOS 트랜지스터(M3)에 직렬로 접속되고, 게이트에 소정 기간 인가되는 제어 신호(Latch1)에 의해 온 상태로 제어되는(래치 회로의 강제 반전을 제어하는) 제1 센스 타이밍 결정용 NMOS 트랜지스터이다.
참조 부호(M4')는 래치 회로(LT)의 제2 래치 노드(N2)와 접지 노드 사이에서 NMOS 트랜지스터(M3)에 직렬로 접속되고, 게이트에 소정 기간 인가되는 제어 신호(Latch2)에 의해 온 상태로 제어되는(래치 회로의 강제 반전을 제어하는) 제2 센스 타이밍 결정용 NMOS 트랜지스터이다.
참조 부호(M6)는 비트선 전위 센스 노드(N3)와 래치 회로(LT)의 보상적인 한쌍의 노드 중 제2 래치 노드(N2 ; 데이터 버스(Data Bus)가 접속되어 있음) 사이에 삽입되고, 제어 신호(Load)에 의해 게이트 구동되며, 메모리 셀의 판독시에는 오프 상태로 제어되고, 메모리 셀의 기입시에는 온 상태로 제어되는 센스 앰프 리셋용 및 래치 데이타 전송용 NMOS 트랜지스터이다.
참조 부호(M1)는 프리차지 전원(Vpre)과 비트선(BL) 사이에 접속되고, 프리차지 제어 신호(BLSHF2)에 기초하여 스위칭 제어되고, 비트선(BL)을 소정 기간에 충전시키기 위한 프리차지 전원 전송용 N채널 트랜지스터이다.
도 23에 도시한 센스 앰프는, 프리차지 전원 전송용 트랜지스터(M1)에 따른 동작이 도 5에 도시한 제1 실시예의 동작에 비해 다르지만, 그 외는 동일하다.
통상 판독시에는, 먼저 트랜지스터(M2) 및 트랜지스터(M6)를 소정 기간 온시키고, 동시에 트랜지스터(M5)를 온시키며, 노드(N3)를 방전시킨다.
다음에, 프리차지 전원 전송용 N채널 트랜지스터(M1)를 소정 기간 온시키고, 프리차지 전원(Vpre)에서 트랜지스터(M1)를 통해 비트선(BL)을 프리차지함과 동시에, 트랜지스터(M5)를 통해 센스 노드(N3)를 프리차지한다.
상기 프리차지 종료 후, 비트선(BL)이 부유 상태로 되고, 이 상태로 센 트랜지스터의 임계 상태에 의해 생기는 셀 전류(cell)로 비트선(BL)을 방전시키고, 소정 시간(판독 시간) 후에 트랜지스터(M4)를 소정 기간 온시킴으로써, 비트선 전위(셀 데이타에 대응하고 있음)를 센스 앰프에 의해 판독하는 것이 가능하게 된다.
이 경우, 셀 트랜지스터가 인핸스먼트형(기입 상태)이면, 센스 노드(N3)는 “H”레벨인 채로 있고, 노드 N1은 L레벨, 노드 N2는 “H” 레벨로 된다. 이에 대해, 셀 트랜지스터가 공핍형(비기입 상태, 소거 상태)이면, 센스 노드(N3)는 “L”레벨로 방전되기 때문에, 노드 N1은 “H”레벨인 채로 있고, 노드 N2는 “L”레벨인 채로 있다.
도 24, 도 25는 도 23의 센스 앰프의 판독 테스트시에 노드 N2로 “H”데이타, “L”데이타를 입력하여 래치시킨 후의 판독 시퀀스의 일례를 나타내는 타이밍 파형도이다.
판독 테스트시에는, 판독 동작의 개시에 우선하여, 통상의 기입 모드로 사용되는 시리얼 데이타 입력 기능을 이용하여, 데이타 버스로부터 원하는 데이타(판독하려는 열/판독하지 않으려는 열에 따라 다른 데이타)를 미리 기입하고 있는 것으로 한다.
이 경우, 판독하려는 열에 대응하는 센스 앰프에는, 노드(N25)가 “H”레벨로 되도록 데이타를 입력하고, 판독하지 않으려는 열에 대응하는 센스 앰프에는 노드(N2)가 “L”레벨로 되도록 데이타를 입력함으로써, 래치시키고 있다.
이로서, 판독 테스트시의 판독에 즈음하여, 이하에 서술하는 바와 같은 시퀀스 제어를 행하고, 센스 앰프를 리셋시키지 않고서 센스 앰프의 래치 데이타에 따라 비트선의 프리차지의 유무를 정함으로써, 비트선군 중에서 판독하려는 셀에 접속되어 있은 비트선만을 프리차지하는 것이 가능하게 된다.
즉, 상술한 바와 같이 센스 앰프에 데이타를 래치시킨 상태로, 트랜지스터(M6)는 온시키지 않고(센스 앰프가 래치 회로(LT)를 리셋하지 않음), 트랜지스터(M2)를 소정 기간 온시킴과 동시에 트랜지스터(M5)를 온시켜 노드(N3)를 방전시킨다. 이 후, 프리차지 전원 전송용 N채널 트랜지스터(M1)를 오프시키고, 트랜지스터(M5)를 온시킨 채 트랜지스터(M6)를 소정 기간 온시킨다.
이 경우, 판독하려는 열에서는, 대응하는 센스 앰프의 노드(N2)는 “H”레벨이 기입되고 있기 때문에, 이 “H”레벨의 노드(N2)에서 트랜지스터(M6)를 통해 센스 노드(N3)가 프리차지된다. 이 센스 노드(N3)를 충분히 프리차지 한 후에 상기 트랜지스터(M6)를 오프시킴으로써, 비트선(BL) 및 센스 노드(N3)는 부유 상태로 된다.
또, 트랜지스터(M2, M5)를 소정 기간 오프시켜 노드(N3)를 방전하는 리셋 동작은, 제9 실시예의 경우와 마찬가지로 생략 가능하다.
이후의 판독 동작은, 상술한 통상 판독시의 프리차지 종료 후의 동작과 마찬가지로 행하는 것이 가능하게 된다. 즉, 판독하려는 셀에 접속되어 있는 비트선(BL)을 셀 트랜지스터의 임계 상태에 의해 생기는 셀 전류(Icell)로 방전시키고, 소정 시간(판독 시간) 후에 트랜지스터(M4')를 소정 기간 온시키면 판독 열의 비트선 전위(셀 데이타에 대응하고 있음)를 센스 앰프에 의해 판독하는 것이 가능하게 된다. 다만, 판독시에서의 동작에서는, 판독한 열의 센스 앰프에 있어서, 노드(N2)가 “H”레벨로 되어 있기 때문에, 트랜지스터(M4')를 소정 기간 온시켜 노드(N2)에 “H”레벨을 유지시키거나 “L”레벨로 강제 반전시켜 센스한다.
이에 대해, 판독하지 않을 열에서는, 대응하는 센스 앰프의 노드(N2)는 “L”레벨이 기입되어 있기 때문에, 노드(N2)에서 센스 노드(N3)로의 프리차지는 없고, 비트선 전위는 “L”레벨이며, 노드(N2)는 “L”레벨인 채로 있다.
따라서, 상술한 바와 같이 판독하려는 열/판독하지 않으려는 열(진성의 불량 비트가 존재하는 열 등)에 대응하여 센스 앰프로 데이타를 기입한 후에, 센스 앰프에 판독한 데이타를 판독 테스트 모드로 들어가기 전에 기입할 입력 데이타와 비교함으로써, 판독 테스트를 실시할 수 있게 된다.
상술한 바와 같이 프리러닝 방식의 센스 앰프를 이용한 본 실시예에 있어서도 상술한 제9 실시예와 마찬가지의 효과(진성의 불량 비트의 영향을 제외하여 정확하게 평가할 수 있는 점, 리던던시 전의 테스트도 가능하게 되는 점)가 얻어진다.
또한, 상술한 제10 실시예에 있어서 상술한 프리러닝 방식이 센스 앰프를 이용해 본 실시예와 마찬가지로 제어했을 경우에도 제10 실시예와 마찬가지의 효과(인접 비트선 사이의 전류 누설의 유무를 용이하게 측정할 수 있는 점)가 얻어진다.
또한, 상술한 제11 실시예에 있어서 상기 프리러닝 방식의 센스 앰프를 이용해 본 실시예와 마찬가지로 제어했을 경우에도 제11 실시예와 마찬가지의 효과(각 셀의 임계 전압의 분포를 측정할 경우에, 연산 처리를 위한 하드웨어의 규모나 소프트웨어의 부담이 적게 되는 점)가 얻어진다.
제13 실시예
도 26은 본 발명의 반도체 기억 장치의 제13 실시예에 따른 NAND형 EEPROM에 적용되는 센스 앰프의 일례를 나타내고 있다.
도 26에 도시하는 센스 앰프는, 도 23에 도시한 제12 실시예의 센스 앰프에 비해 프리차지 전원 전송용 N채널 트랜지스터(M1)와 프리차지 전원(Vpre)과의 사이에 스위치 회로(SW)가 삽입되고, 래치 회로(LT)의 제2 래치 노드(N2)와 비트선 전위 센스용 NMOS 트랜지스터(M3) 사이의 제2 센스 타이밍 결정용 NMOS 트랜지스터(M4')가 제외되어 있는 점이 다르고 그 외는 같다.
상기 스위치 회로(SW)는, 래치 회로(LT)의 데이타에 의해 스위칭 제어되고, 비트선(BL)을 소정 기간에 충전시키기 위한 것이며, 래치 회로(LT)의 리셋 상태에는 온 상태로 제어되고, 래치 회로(LT)의 강제 반전 상태에는 제어되도록 구성되어 있다.
이 스위치 회로(SW)로서는, 본 실시예에서는 P채널 트랜지스터(M7)와 N채널 트랜지스터(M8)가 병렬로 접속된 CMOS 트랜스퍼 게이트가 이용된다. 상기 P채널 트랜지스터(M7)는, 게이트가 래치 회로(LT)의 제2 래치 노드(N2 ; 리셋 상태에서 “L”/강제 반전된 상태에서 “H”레벨로 되는 노드)에 접속되고, 제2 래치 노드(N2)의 데이타에 의해 스위칭 제어된다. 또한, N채널 트랜지스터(M8)는, 게이트 래치 회로(LT)의 제1 래치 노드(N1 ; 리셋 상태에서 “H”/강제 반전된 상태에서 “L”레벨로 되는 노드)에 접속되고, 제1 래치 노드(N1)의 데이타에 의해 스위칭 제어된다.
도 27, 도 28은 제13 실시예의 센스 앰프의 판독 테스트시에 노드(N2)에 “H”데이타, “L”데이타를 입력하여 래치시킨 후의 판독 시퀀스의 일례를 나타내는 타이밍 파형도이다.
즉, 센스 앰프에 데이타를 래치시킨 상태로, 트랜지스터(M6)는 온시키지 않고(센스 앰프의 래치 회로(LT)를 리셋하지 않음) 트랜지스터(M2, M5)를 소정 기간 온시켜 노드(N3) 및 비트선을 방전시킨다. 이 후, 트랜지스터(M6)를 오프시킨 채, 프리차지 전원 전송용 N채널 트랜지스터(M1)를 온시키면, 센스 앰프의 래치 데이타에 따라 스위치 회로(SW)의 온/오프 상태를 정하여 비트선의 프리차지의 유무를 정하는 것이 가능하게 되고, 비트선군 중에서 판독하려는 셀에 접속되어 있는 비트선만을 프리차지하는 것이 가능하게 된다.
이 경우, 판독하려는 열에서는, 대응하는 센스 앰프의 노드(N2)에 “L”레벨을 기입하고 있으면, 노드(N2)의 “L”레벨/노드(N1)의 “H”레벨에 의해 스위치 회로(SW)가 온 상태로 되고, 트랜지스터(M1)를 통해 센스 노드(N3)가 프리차지된다. 이 센스 노드(N3)를 충분히 프리차지한 후에 상기 트랜지스터(M1)를 오프시킴으로써, 비트선(BL) 및 센스 노드(N3)는 부유 상태로 된다.
이후의 판독 동작은, 상술한 판독시의 동작과 마찬가지로 행하는 것이 가능하게 된다. 즉, 판독하려는 셀에 접속되어 있은 비트선(BL)을 셀 트랜지스터가 임계 상태에 의해 생기는 셀 전류(Icell)로 방전시키고, 소정 시간(판독 시간) 후에 트랜지스터(M4)를 소정 기간 온시키면, 판독하려는 열의 비트선 전위(셀 데이타에 대응하고 있음)를 센스 앰프에 의해 판독하는 것이 가능하게 된다.
이에 대해서, 판독하지 않을 열에서는, 대응하는 센스 앰프의 노드(N2)는 “H”레벨이 기입되어 있기 때문에, 노드(N2)의 “H”레벨/노드(N1)의 “L”레벨에 의해 스위치 회로(SW)가 오프 상태로 되고, 센스 노드(N3)는 프리차지되지 않고 비트선 전위는 “L”이고, 노드(N2)는 “L”레벨인 채로 있다.
따라서, 상술한 바와 같이 판독하려는 열/판독하지 않으려는 열(진성의 불량 비트가 존재하는 열 등)에 대응하여 센스 앰프에 데이타를 기입한 후에, 센스 앰프에 판독한 데이타를 판독 테스트 모드로 들어가기 전에 기입할 입력 데이타를 비교함으로써 판독 테스트를 실시할 수 있게 된다.
제14 실시예
제14 실시예로서는, 제9 실시예의 동작을 도 7에 도시한 제2 실시예의 센스 앰프에 적용한 실시예가 생각된다.
동작은 제9 실시예와 마찬가지이고, 노드(N2)가 “L”일 때에 비트선 충전 전류가 흐르고, 노드(N2)가 “H”일 때 비트선 충전 전류가 차단된다.
제15 실시예
제15 실시예로서는, 제9 실시예의 동작을 도 8에 도시한 제3 실시예의 센스 앰프에 적용한 실시예가 생각된다.
동작은 제9 실시예와 마찬가지이고, 노드(N2)가 “L”일 때 비트선 충전 전류가 흐르고, 노드(N2)가 “H”일 때 비트선 충전 전류가 차단된다.
제16 실시예
제16 실시예로서는, 제9 실시예의 동작을 도9에 도시한 제4 실시예의 센스 앰프에 적용한 실시예가 생각된다.
동작은 제9 실시예와 같고, 노드(N2)가 “L”일 때 비트선 충전 전류가 흐르고, 노드(N2)가 “H”일 때 비트선 충전 전류가 차단된다.
이상 설명한 바와 같이, 제9∼제16 실시예에 의하면, 개발시의 신뢰성 향상을 위한 테스트에서 디바이스의 실제 성능을 측정할 경우에 진성의 불량 비트의 영향을 제외하여 정확하게 평가할 수 있고, 리던던시 전의 테스트도 가능하게 되고, 또한 선택된 1개의 셀의 관통 전류에 의한 소스선 전위의 부유에 기인하는 임계 전압의 변동량의 측정을 다른 열의 셀의 관통 전류에 의한 소스선 전위의 부유가 생기지 않는 상태로 측정할 수 있으며, 또 인접 비트서 사이의 전류 누설, 각 셀의 임계 전압 및 그 분포도 용이하게 측정할 수 있다.
또, 본 발명은, 상술한 실시예와 같은 NAND형 EEPROM에 한하지 않고, 페이지 모드를 갖는 다른 EEPROM(NOR형 EEPROM, DINOR형 EEPROM, AND형 EEPROM 등)에도 저용 가능하다.
도 29, 도 30은, NOR형 EEPROM의 메모리 셀 어레이(MA)의 일부의 메모리 셀의 예를 나타낸다.
도 29의 예에서는, 비트선(BL)과 이에 직교하는 소스선(VS) 사이에, 선택 회로를 두지 않는 메모리 셀로서, 제어 게이트 신호선(CG)에 의해 제어되는 하나의 셀 트랜지스터(Q)가 접속되어 있다.
도 30의 예에서는, 비트선(BL)과 이에 직교하는 소스선(VS) 사이에 선택 회로를 둔 메모리 셀로서 선택 신호선(SL)에 의해 제어되는 비트선 선택 트랜지스터(SG) 및 제어 게이트 신호선(CG)에 의해 제어되는 하나의 셀 트랜지스터(Q)가 직렬로 접속되어 있다.
도 31, 도 32는 NOR형 EEPROM의 다른 예에 관한 그라운드 어레이형 EEPROM의 메모리 셀 어레이(MA)의 일부의 메모리 셀을 나타낸다.
도 31이 예에 있어서는, 비트선(BL)과 이에 병행하는 소스선(VS) 사이에 제어 게이트 신호선(CG)에 의해 제어되는 하나의 셀 트랜지스터(Q)가 접속되어 있고, 비트선(BL) 및 소스선(VS)은 각각 고정되어 있다.
도 32의 예에 있어서는, 상호 그라운드 어레이형 EEPROM의 메모리 셀을 나타내고 있고, 비트선(BL)과 이에 병행하는 소스선(VS) 사이에, 제어 게이트 신호선(CG)에 의해 제어되는 하나의 셀 트랜지스터(Q)가 접속되어 있고, 비트선(BL) 및 소스선(VS)이 각각 전환 가능하다.
도 33은, DINOR형 EEPROM의 메모리 셀 어레이(MA)의 일부의 메모리 셀을 나타낸다.
하나의 서브 비트선(SB)과 복수의 소스선(VS) 사이에 제어 게이트 신호선(CG)에 의해 제어되는 복수의 셀 트랜지스터(Q)가 병렬로 접속되어 있고, 서브 비트선(SBL)은 선택 신호선(SL)에 의해 제어되는 비트선측 선택 트랜지스터(SG)가 비트선(BL)에 접속되어 있다.
도 34는 AND형 EEPROM의 메모리 셀 어레이(MA)의 일부의 메모리 셀을 나타낸다.
비트선(BL)과 소스(VS) 사이에 선택 신호선(SL)에 의해 제어되는 비트선측 선택 트랜지스터(SG) 및 각각 제어 게이트 신호선(CG)에 의해 제어되는 서로 병렬 접속된 복수의 셀 트랜지스터(Q)가 직렬로 접속되어 있다.
이상 설명한 바와 같이 본 발명에 의하면, 복수의 메모리 셀의 일부에 기입 속도가 빠른 메모리 셀이 존재했을 경우에도, 기입 후의 검증 동작시에 복수의 메모리 셀의 공통 소스선 전위의 부상을 억제할 수 있고, 기입 불량의 발생을 방지할 수 있는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 개발시의 신뢰성 향상을 위한 테스트로 디바이스의 실제 성능을 측정할 경우에 진성의 불량 비트의 영향을 제외하여 정확하게 평가할 수 있고, 리던던시 전의 테스트도 가능하게 되고, 또한 선택된 1개의 셀의 관통 전류에 의해 소스선 전위의 부유에 기인하는 임계 전압의 변동량의 측정을 다른 열의 셀의 관통 전류에 의한 소스선 전위의 부유가 생기지 않는 상태로 측정할 수 있고, 또 인접 비트선 사이의 전류 누설, 각 셀의 임계 전압 및 그 분석도 용이하게 측정할 수 있는 반도체 기억 장치도 제공된다.

Claims (23)

  1. 복수의 비트선;
    상기 각 비트선에 대응하여 설치되고, 임계치가 제1 범위, 또는 제2 범위를 취함으로써 정보를 기억하는 메모리 셀 트랜지스터를 갖고, 동시에 선택되고, 선택시에는 대응하는 상기 비트선의 전하를 상기 임계치에 따라 방전 또는 충전시키지 않도록 제어되고, 방전된 전하의 경로가 공통으로 접속되어 있는 복수의 불휘발성 메모리 셀; 및
    상기 각 비트선에 대응하여 설치되고, 상기 비트선의 비트선 전위 센스 노드에서 판독된 메모리 셀 데이터를 검지하는 복수의 센스 앰프
    를 구비하고,
    상기 각 센스 앰프는
    상기 각 비트선에 대응하여 설치되고, 대응하는 비트선을 소정의 타이밍에서 충전시키기 위한 전류원;
    상기 메모리 셀 트랜지스터에서의 임계치의 범위에 대응하는 데이터를 래치하기 위한 래치 회로; 및
    상기 래치 회로의 래치 데이터에 의해 대응하는 비트선의 충전 경로를 스위칭하는 스위치 회로
    를 구비하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 스위치 회로는 상기 비트선의 비트선 전위 센스 노드에 대한 충전 경로에 삽입되어 있는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 스위치 회로는 상기 비트선의 비트선 전위 센스 노드와 상기 메모리 셀 사이의 충전 경로에 삽입되어 있는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 래치 회로는 상기 메모리 셀로부터의 데이터의 판독시에, 리셋된 후에 상기 비트선 전위 센스 노드에서 판독된 데이터에 따라 리셋 상태를 유지, 또는 강제 반전되고,
    상기 스위치 회로는 상기 래치 회로가 리셋 상태시에는 온 상태로 제어되고, 상기 래치 회로가 반전 상태시에는 오프 상태로 제어되는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 스위치 회로는 P채널 MOS 트랜지스터로 이루어지고, 그 게이트는 상기 래치 회로가 리셋된 상태에서 L 레벨, 래치 회로가 강제 반전된 상태에서 H 레벨이 되는 노드에 접속되어 있는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 스위치 회로는 N채널 MOS 트랜지스터로 이루어지고, 그 게이트는 상기 래치 회로가 리셋된 상태에서 H 레벨, 래치 회로가 강제 반전된 상태에서 L 레벨이 되는 노드에 접속되어 있는 반도체 기억 장치.
  7. 제1항에 있어서, 센스 앰프는
    상기 비트선의 비트선 센스 노드와 상기 메모리 셀 사이의 비트선에 직렬로 삽입된 비트선 전위 크램프용 NMOS 트랜지스터;
    상기 래치 회로의 상보적인 1쌍의 노드 중 제1 노드와 접지 노드와의 사이에 접속되고, 게이트가 상기 비트선 전위 센스 노드에 접속된 비트선 전위 센스용 NMOS 트랜지스터;
    상기 래치 회로의 상기 제1 노드와 접지 노드와의 사이에서 상기 비트선 전위 센스용 NMOS 트랜지스터에 직렬로 접속되고, 게이트에 소정 기간 인가되는 신호에 의해 온 상태로 제어되는 NMOS 트랜지스터; 및
    상기 비트선 전위 센스 노드와 상기 래치 회로의 상보적인 1쌍의 노드 중 제2 노드와의 사이에 삽입되고, 상기 메모리 셀의 판독시에는 오프 상태로 제어되고, 상기 래치 회로의 리셋시 및 상기 메모리 셀의 기록시에는 온 상태로 제어되는 센스 앰프 리셋용 및 트랜스퍼 게이트용 NMOS 트랜지스터
    를 구비하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 불휘발성 메모리 셀은 전기적 소거·재기록가능한 메모리 셀 트랜지스터가 복수개 직렬로 접속되어 이루어진 NAND 셀을 구비하는 반도체 기억 장치.
  9. 복수의 비트선;
    상기 각 비트선에 대응하여 설치되고, 임계치가 제1 범위, 또는 제2 범위를 취함으로써 정보를 기억하는 메모리 셀 트랜지스터를 갖고, 동시에 선택되고, 선택시에는 대응하는 상기 비트선의 전하를 상기 임계치에 따라 방전 또는 충전시키지 않도록 제어되고, 방전된 전하의 경로가 공통으로 접속되어 있는 복수의 불휘발성 메모리 셀; 및
    상기 각 비트선에 대응하여 설치되고, 상기 비트선의 비트선 전위 센스 노드에서 판독된 메모리 셀 데이터를 검지하는 복수의 센스 앰프
    를 구비하고,
    상기 각 센스 앰프는
    상기 각 비트선에 대응하여 설치되고, 대응하는 비트선을 소정의 타이밍에서 충전시키기 위한 전류원;
    상기 메모리 셀 트랜지스터에서의 임계치의 범위에 대응하는 데이터를 래치하기 위한 래치 회로; 및
    기록 검증 판독 동작시에는 상기 비트선 충전용 전류원의 전류 크기를 통상의 판독 동작시보다도 작게 하는 제어 회로
    를 구비하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 제어 회로는 기록 검증 판독 동작시의 상기 센스 앰프의 판독 시간을 통상의 판독 동작시보다도 길게 하는 반도체 기억 장치.
  11. 제9항에 있어서, 상기 제어 회로는 상기 비트선 충전용 전류원의 전류에 반비례한 비율로 센스 앰프의 판독 시간을 길게 하는 반도체 기억 장치.
  12. 제9항에 있어서, 상기 제어 회로는 상기 비트선의 부하 저항을 기록 검증 판독시에 통상 판독시보다도 크게 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제어 회로는 상기 비트선의 부하 저항에 비례한 비율로 센스 앰프의 판독 시간을 길게 하는 반도체 기억 장치.
  14. 제9항에 있어서, 상기 불휘발성 메모리 셀은 전기적 소거·재기록가능한 메모리 셀 트랜지스터가 복수개 직렬로 접속되어 이루어진 NAND 셀을 구비하는 반도체 기억 장치.
  15. 서로 교차하는 복수의 워드선 및 복수의 비트선;
    상기 워드선과 비트선의 각 교차부에 대응하여 복수의 메모리 셀이 매트릭스 형상으로 배치되어 이루어진 메모리 셀 어레이; 및
    상기 각 비트선에 대응하여 설치되고, 선택된 메모리 셀로부터 각 비트선의 비트선 전위 센스 노드에서 판독된 셀 데이터를 검지하고, 또한 외부로부터 전송된 데이터를 래치하기 위한 센스 및 래치 회로
    를 구비하고,
    판독 테스트시에, 상기 센스 및 래치 회로에 의해서 래치한 데이터에 기초하여 판독하고자 하는 열의 비트선을 선택적으로 충전시켜 메모리 셀의 셀 데이터를 판독하고, 비트선 전위를 검지하는 판독 테스트 모드를 갖는 반도체 기억 장치.
  16. 제15항에 있어서, 상기 센스 및 래치 회로는
    비트선 전위 센스 노드와 전원과의 사이에 접속된 전류원용 트랜지스터;
    상기 비트선 전위 센스 노드에서 판독된 데이터 또는 데이터 버스로부터 제공되는 데이터를 래치하기 위한 래치 회로;
    상기 래치 회로의 상보적인 1쌍의 노드 중 제1 노드와 접지 노드와의 사이에 접속되고, 게이트가 상기 비트선 전위 센스 노드에 접속된 비트선 전위 센스용 트랜지스터;
    상기 래치 회로의 상기 제1 노드와 접지 노드와의 사이에서 상기 비트선 전위 센스용 트랜지스터에 직렬로 접속되고, 게이트에 소정 기간 인가되는 신호에 의해 온 상태로 제어되는 센스 타이밍 결정용 트랜지스터;
    상기 래치 회로의 제2 노드와 대응하는 비트선 전위 센스 노드와의 사이에 접속된 래치 데이터 전송용 트랜지스터; 및
    상기 래치 회로의 래치 데이터에 의해 대응하는 비트선의 충전 경로를 스위치하기 위해 삽입된 스위치 회로
    를 구비하고,
    판독 테스트시에, 상기 래치 데이터 전송용 트랜지스터를 오프 상태로 한 채, 미리 래치 회로에 의해서 래치한 래치 데이터에 기초하여 판독하고자 하는 열의 비트선을 선택적으로 충전시키도록 상기 전류원용 트랜지스터 및 스위치 회로를 제어하고, 비트선에 충전 전류를 흘린 상태에서 비트선의 충전 전류와 셀 전류에 의한 방전 전류의 대소 관계로 결정되는 비트선 전위를 검지하는 판독 방식에 의해 센스 동작을 행하는 판독 테스트 모드를 갖는 반도체 기억 장치.
  17. 제15항에 있어서, 상기 센스 및 래치 회로는
    상기 비트선 전위 센스 노드에서 판독된 데이터 또는 데이터 버스로부터 제공되는 데이터를 래치하기 위한 래치 회로;
    상기 래치 회로의 상보적인 1쌍의 노드 중 제1 노드와 접지 노드와의 사이에 접속되고, 게이트가 상기 비트선 전위 센스 노드에 접속된 비트선 전위 센스용 트랜지스터;
    상기 래치 회로의 상기 제1 노드와 접지 노드와의 사이에서 상기 비트선 전위 센스용 트랜지스터에 직렬로 접속되고, 게이트에 소정 기간 인가되는 신호에 의해 온 상태로 제어되는 센스 타이밍 결정용 트랜지스터; 및
    상기 래치 회로의 제2 노드와 대응하는 비트선 전위 센스 노드와의 사이에 접속된 래치 데이터 전송용 트랜지스터
    를 구비하고,
    판독 테스트시에, 미리 래치 회로에 의해서 래치한 래치 데이터에 기초하여 판독하고자 하는 열의 비트선을 선택적으로 소정 기간 프리차지시킨 후, 상기 래치 데이터 전송용 트랜지스터를 오프 상태로 한 채, 플로팅 상태로 한 비트선으로부터의 셀 전류에 의한 방전 전류로 결정되는 비트선 전위를 검지하는 판독 방식에 의해 센스 동작을 행하는 판독 테스트 모드를 갖는 반도체 기억 장치.
  18. 제15항에 있어서, 상기 센스 및 래치 회로는
    상기 각 비트선에 대응하여 설치되고, 대응하는 비트선을 프리차지하기 위한 프리차지 전원 전송용 트랜지스터;
    상기 비트선 전위 센스 노드와 접지 노드와의 사이에 접속된 비트선 전위 리셋용 트랜지스터;
    상기 비트선 전위 센스 노드에서 판독된 데이터 또는 데이터 버스로부터 제공되는 데이터를 래치하기 위한 래치 회로;
    상기 래치 회로의 상보적인 1쌍의 노드 중 제1 노드와 접지 노드와의 사이에 접속되고, 게이트가 상기 비트선 전위 센스 노드에 접속된 비트선 전위 센스용 트랜지스터;
    상기 래치 회로의 상기 제1 노드와 접지 노드와의 사이에서 상기 비트선 전위 센스용 트랜지스터에 직렬로 접속되고, 게이트에 소정 기간 인가되는 신호에 의해 온 상태로 제어되는 센스 타이밍 결정용 트랜지스터;
    상기 래치 회로의 제2 노드와 대응하는 비트선 전위 센스 노드와의 사이에 접속된 래치 데이터 전송용 트랜지스터; 및
    상기 프리차지 전원 전송용 트랜지스터에 직렬로 접속되고, 상기 래치 회로의 래치 데이터에 의해 대응하는 비트선의 충전 경로를 스위칭하기 위한 스위치 회로
    를 구비하고,
    판독 테스트시에, 상기 리셋용 트랜지스터에 의해 비트선 전위 센스 노드를 소정 기간 리셋시킨 후에 상기 래치 데이터 전송용 트랜지스터를 오프 상태로 한 채, 미리 데이터를 래치 회로에 의해서 래치한 래치 데이터에 기초하여 판독하고자 하는 열의 비트선을 선택적으로 소정 기간 프리차지하도록 상기 프리차지 전원 전송용 트랜지스터 및 스위치 회로를 제어한 후, 플로팅 상태로 한 비트선으로부터의 셀 전류에 의한 방전 전류로 결정되는 비트선 전위를 검지하는 판독 방식에 의해 센스 동작을 행하는 판독 테스트 모드를 갖는 반도체 기억 장치.
  19. 제15항에 있어서, 상기 센스 및 래치 회로는
    상기 비트선 전위 센스 노드에서 판독된 데이터 또는 데이터 버스로부터 제공되는 데이터를 래치하기 위한 래치 회로;
    상기 래치 회로의 상보적인 1쌍의 노드 중 제1 노드와 접지 노드와의 사이에 접속되고, 게이트가 상기 비트선 전위 센스 노드에 접속된 비트선 전위 센스용 트랜지스터;
    상기 래치 회로의 상기 제1 노드와 접지 노드와의 사이에서 상기 비트선 전위 센스용 트랜지스터에 직렬로 접속되고, 게이트에 소정 기간 인가되는 신호에 의해 온 상태로 제어되는 제1 센스 타이밍 결정용 트랜지스터;
    상기 래치 회로의 상기 제2 노드와 접지 노드와의 사이에서 상기 비트선 전위 센스용 트랜지스터에 직렬로 접속되고, 게이트에 소정 기간 인가되는 신호에 의해 온 상태로 제어되는 제2 센스 타이밍 결정용 트랜지스터; 및
    상기 래치 회로의 제2 노드와 대응하는 비트선 전위 센스 노드와의 사이에 접속된 래치 데이터 전송용 트랜지스터
    를 구비하고,
    판독 테스트시에, 미리 래치 회로에 의해서 래치한 래치 데이터에 기초하여 판독하고자 하는 열의 비트선을 선택적으로 소정 기간 프리차지시킨 후, 상기 래치 데이터 전송용 트랜지스터를 오프 상태로 한 채 플로팅 상태로 한 비트선으로부터의 셀 전류에 의한 방전 전류로 결정되는 비트선 전위를 검지하는 판독 방식에 의해 센스 동작을 행하고, 상기 제2 센스 타이밍 결정용 트랜지스터를 사용하여 센스하는 판독 테스트 모드를 갖는 반도체 기억 장치.
  20. 제15항에 있어서, 상기 각 비트선에 대응하여 설치된 복수의 센스 및 래치 회로에 체커 패턴 데이터를 래치시키고, 상기 복수의 워드선 전체를 비선택 상태로 하고, 인접 비트선간의 전류 리크를 검출하는 전류 리크 테스트 모드를 구비하는 반도체 기억 장치.
  21. 제15항에 있어서, 상기 복수의 워드선 중 소망의 워드선을 선택하여 소망의 임계치 테스트 전압을 인가하고, 상기 센스 및 래치 회로의 래치 데이터에 따라 판독 지정된 비트선에 접속되어 있는 메모리 셀의 임계치를 측정하는 셀 임계치 측정 모드를 구비하는 반도체 기억 장치.
  22. 제15항에 있어서, 상기 래치 회로는 통상 판독시에는 리셋된 후에 상기 비트선 전위 센스 노드에서 판독된 데이터에 따라 리셋 상태를 유지하거나, 또는 강제 반전되고, 판독 테스트시에는 리셋되지 않고 상기 비트선 전위 센스 노드에서 판독된 데이터에 따라 리셋 상태를 유지하거나, 또는 강제 반전되는 반도체 기억 장치.
  23. 제15항에 있어서, 상기 메모리 셀은 임계치가 제1 범위 및 제2 범위를 취함으로써 정보를 기억하는 MOS 트랜지스터로 이루어진 불휘발성 메모리 셀인 반도체 기억 장치.
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