KR100865820B1 - 메모리 소자 및 독출 방법 - Google Patents

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Abstract

본 발명은 메모리 소자의 독출에 관한 것으로, 메모리 셀 어레이의 공통 소오스 라인의 전류를 감지하여 제어신호를 출력하는 공통 소오스 라인 전류 감지부; 및 상기 공통 소오스 라인 전류 감지부가 출력하는 제어신호에 따라 상기 메모리 셀 어레이와 연결된 페이지 버퍼의 데이터 독출을 위한 독출 평가(Evaluation) 시간을 제어하는 제어부를 포함한다.
Figure R1020070064394
독출, Evaluation Time, SL bouncing

Description

메모리 소자 및 독출 방법{Memory device and method of reading the same}
도 1a는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 블록도이다.
도 1b는 도 1b의 SL 전류 감지부의 세부 회로도이다.
도 2는 본 발명의 실시 예에 따른 소스라인 전류에 따른 디지털 변환도이다.
도 3은 본 발명의 실시 예에 따른 소스라인 전류에 따른 독출 평가시간의 변화도이다.
*도면의 주요 부분의 간단한 설명*
110 : 메모리 셀 어레이 120 : 페이지 버퍼부
130 : Y 디코더 140 : X 디코더
150 : SL 전류 감지부 160 : 제어부
본 발명은 메모리 소자의 데이터 독출에 관한 것으로, 특히 공통 소오스 라인에 전류량에 따라 독출 평가시간을 달리 적용하는 메모리 소자 및 독출 방법에 관한 것이다.
메모리 소자의 한 종류인 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수 개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판위에 소오스 드레인 사이에 형성되는 전류 통로 및 상기 반도체 기판 위에 절연막 사이에 형성되는 플로팅 게이트와 제어 게이트로 구성된다. 그리고 플래시 메모리 셀의 프로그램은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압을 인가하여 플로팅 게이트와 기판 사이에 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하 F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압의 전계에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 문턱 전압이 증가하게 되는 것이다.
상기 플래시 메모리 소자에 저장된 데이터를 독출하기 위해서는 먼저 초기화를 수행한 후, 비트라인을 프리차지하여 페이지 버퍼(미도시)의 감지 노드를 하이 레벨로 프리차지시킨다.
그리고 상기 페이지 버퍼의 비트라인 선택부의 비트라인 선택 트랜지스터를 턴온 하기 위해 V1 레벨의 선택 신호를 입력한다. 따라서 선택된 비트라인은 V1 전압에서 문턱전압(Vt)을 뺀 전위가 된다.
센싱 노드에 인가되었던 프리차지 전압을 턴오프하고, 상기 선택된 비트라인 선택 트랜지스터에 V2 레벨의 비트라인 선택 신호를 인가한다. 이때 워드라인과 연결되어 있던 비트라인의 전위가 V2-Vt보다 작으면 비트라인 선택 트랜지스터는 턴 오프 되어 감지 노드가 하이 레벨을 유지하고, 비트라인의 전위가 V2-Vt보다 크면 비트라인 선택 트랜지스터가 턴 온 되어 감지노드와의 차지 쉐어링을 통해 전위가 변경된다. 상기 비트라인 선택 트랜지스터에 V2 전위를 인가하여 센싱노드와의 전위 변화를 기다리는 시간을 독출 평가 시간(Read Evaluation Time)이라 한다.
상기 독출 동작은 소오스 라인 바운싱(Bouncing)으로 인해 독출 평가시간동안 충분히 메모리 셀의 데이터가 센싱 되지 않는 경우가 있다. 즉 독출 명령을 계속하여 수행하는 동안 비트라인과 연결되는 셀 스트링을 따라 많은 전류가 소오스 라인(Global Source Line; SL)으로 흐르게 된다.
상기 소오스 라인에 흐르는 전류로 인해 소오스 라인이 0V를 유지하지 못하고 바운싱이 일어나게 된다. 소오스 라인이 바운싱으로 인해 0V보다 높은 전압을 갖게 되면, 소거셀을 독출할 때, 셀 스트링의 줄어든 전류의 양으로 인해 독출 평 가 시간 내에 흐르는 전류만으로 셀의 상태를 정확히 읽어내는데 문제가 발생할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 메모리 소자에서 소오스라인에 전류량에 따라 독출 평가 시간을 제어하여 소오스 바운싱이 발생하는 경우에도 정확한 데이터 독출이 가능하게 하는 메모리 소자 및 독출 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자는,
메모리 셀 어레이의 공통 소오스 라인의 전류를 감지하여 제어신호를 출력하는 공통 소오스 라인 전류 감지부; 및 상기 공통 소오스 라인 전류 감지부가 출력하는 제어신호에 따라 상기 메모리 셀 어레이와 연결된 페이지 버퍼의 데이터 독출을 위한 독출 평가(Evaluation) 시간을 제어하는 제어부를 포함한다.
상기 공통 소오스 라인 전류 감지부는, 상기 공통 소오스 라인의 전류를 감지하여 설정된 기준전류와의 차이에 따른 제어 전류를 출력하는 전류 감지부;와 상기 전류 감지부가 출력하는 제어전류의 크기에 따른 평가시간 정보를 출력하는 평가시간 선택부를 포함한다.
상기 전류 감지부는, 상기 공통 소오스 라인에 연결되어 전류를 감지하는 소오스 라인 전류 감지부; 및 상기 소오스 라인 전류 감지부와 연결되어, 미리 설정되는 기준 전류를 생성하는 기준전류 생성부를 포함하는 것을 특징으로 한다.
상기 소오스 라인 전류 감지부는, 상기 공통 소오스 라인과 연결되는 전류 미러를 통해 상기 공통 소오스 라인의 전류를 감지하는 것을 특징으로 한다.
상기 평가시간 선택부는, 상기 전류 감지부가 출력하는 제어전류의 크기를 디지털 값으로 출력하는 아날로그 디지털 컨버터 및 상기 아날로그 디지털 컨버터가 출력하는 디지털 값에 따라 미리 저장된 평가시간 정보를 선택하는 디코더를 포함한다.
상기 평가시간 선택부는, 상기 평가시간 정보를 저장하는 레지스터부를 더 포함하는 것을 특징으로 한다.
상기 아날로그 디지털 컨버터에 입력되는 제어전류의 크기는 상기 공통 소오스 라인 전류와 상기 기준전류의 차이에 따르는 전류량인 것을 특징으로 한다.
상기 평가시간 선택부는, 상기 전류 감지부가 출력하는 제어 전류의 크기가 증가하면, 큰 값의 독출 평가 시간을 선택하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 메모리 소자는,
다수의 메모리 셀이 직렬로 연결되는 셀 스트링을 다수 포함하고, 상기 셀 스트링은 비트라인과 연결되며, 상기 셀 스트링들의 종단의 소오스 라인이 공통 소오스 라인으로 연결된 메모리 셀 어레이; 상기 비트라인 쌍에 각각 연결되어 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 데이터를 프로그램하거나 독출하는 다수의 페이지 버퍼 회로를 포함하는 페이지 버퍼부; 상기 메모리 셀 어레이의 공통 소오스 라인의 전류를 감지하는 공통 소오스 라인 전류 감지부; 상기 공통 소오스 라인 전류 감지부가 출력하는 제어전류의 크기에 따른 평가시간 정보를 출력하는 평가시간 선택부; 상기 평가시간 선택부가 출력하는 평가시간 정보에 따라 상기 페이지 버퍼의 데이터 독출 평가(Evaluation) 시간을 제어하는 제어부; 및 입력 어드레스에 따라 상기 메모리 셀 어레이에 구성되는 워드라인을 선택하기 위한 X 디코더 및 상기 페이지 버퍼부의 페이지 버퍼 회로를 선택하여 데이터 입출력을 위한 경로를 제공하는 Y 디코더를 포함한다.
상기 공통 소오스 라인 전류 감지부는, 상기 공통 소오스 라인에 연결되 전류를 감지하는 소오스 라인 전류 감지부; 및 상기 전류 감지부와 연결되어, 미리 설정되는 기준 전류를 생성하는 기준전류 생성부를 포함한다.
상기 평가시간 선택부는, 상기 전류 감지부가 출력하는 제어전류의 크기를 디지털 값으로 출력하는 아날로그 디지털 컨버터; 및 상기 아날로그 디지털 컨버터가 출력하는 디지털 값에 따라 미리 저장된 평가시간 정보를 선택하는 디코더를 포함한다.
상기 평가시간 선택부는, 상기 평가시간 정보를 저장하는 레지스터부를 더 포함하는 것을 특징으로 한다.
상기 아날로그 디지털 컨버터에 입력되는 제어전류의 크기는 상기 공통 소오스 라인 전류와 상기 기준전류의 차이에 따르는 전류량인 것을 특징으로 한다.
상기 평가시간 선택부는, 상기 전류 감지부가 출력하는 제어 전류의 크기가 증가하면, 큰 값의 독출 평가 시간을 선택하는 것을 특징으로 한다.
상기 소오스 라인 전류 감지부는, 상기 공통 소오스 라인과 연결되는 전류 미러를 통해 상기 소오스 라인의 전류를 감지하는 것을 특징으로 한다.
본 발명의 특징에 따른 메모리 소자의 독출 방법은,
메모리 소자의 독출 방법에 있어서, 데이터 독출을 수행하는 단계; 상기 데이터 독출 수행동안 상기 공통 소오스 라인의 전류를 감지하는 단계; 및 상기 공통 소오스 라인의 전류량에 따라 미리 설정되는 독출 평가 시간(Evaluation Time)을 제어하는 단계를 포함한다.
상기 독출 평가 시간은, 메모리 셀에 저장된 데이터를 센싱 노드에서 평가하기 위한 시간인 것을 특징으로 한다.
상기 감지되는 공통 소오스 라인의 전류량이 증가되면, 상기 독출 평가시간을 증가시키는 것을 특징으로 한다.
상기 공통 소오스 라인의 전류량을 디지털 값으로 변환하는 단계; 및 상기 변환된 디지털 값에 대해 각각 정의된 독출 평가시간을 상기 메모리 소자의 독출 평가 시간으로 설정하여 독출을 수행하는 단계를 포함한다.
상기 메모리 소자의 최초의 독출 동작 수행시 미리 설정되는 디폴트 독출 평가 시간을 적용하는 것을 특징으로 한다.
상기 공통 소오스 라인의 전류량은 미리 설정되는 기준전류와의 차이를 이용하여 측정하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.
도 1a는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 블록도이다.
도 1a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(100)는 메모리 셀 어레이(110)와, 페이지 버퍼부(120)와, Y 디코더(130)와, X 디코더(140) 와 SL(Source Line) 전류 감지부(150) 및 제어부(160)를 포함한다. 상기 도 1a는 낸드 플래시 메모리 소자의 일부 구성 블록만 도시한 도면이다.
메모리 셀 어레이(110)는 데이터 저장을 위한 메인 셀 어레이(111)와, 메인 셀 어레이(111)에 오류가 있는 메모리 셀을 포함하는 컬럼을 대신하여 사용하기 위한 리던던시 셀 어레이(112)를 포함한다. 메모리 셀 어레이(111)는 다수의 메모리 셀들이 직렬로 연결된 셀 스트링을 다수개 포함하고, 각각의 셀 스트링은 각각 비트라인과 연결된다.
상기 비트라인은 이븐(Even)과 오드(Odd)로 구분되는 한 쌍으로 짝지어지며, 한 쌍의 비트라인은 각각 페이지 버퍼부(120)의 페이지 버퍼 회로에 연결된다.
또한 메모리 셀 어레이(111)는 블록 단위로 구분되어 N 개의 메모리 블록(B[0] 내지 B[N])을 포함한다.
페이지 버퍼부(120)는 앞서 설명한 바와 같이 한 쌍의 비트라인에 각각 연결되는 페이지 버퍼 회로가 복수개 포함되어 있다. 메인 셀 어레이(111)에 연결되어 있는 제 1 내지 제 M 페이지 버퍼(PB[0] 내지 PB[M])를 포함하고, 리던던시 셀 어레이(112)에 연결되어 있는 제 1 내지 제 L 페이지 버퍼(RPB[1] 내지 RPB[L])를 포함한다.
Y 디코더(130)는 페이지 버퍼부(120)와 연결되어 입력 어드레스에 따라 데이터 입출력을 위한 스위칭 동작을 한다. X 디코더(140)는 입력 어드레스에 따라 메모리 셀 어레이(110)의 워드라인을 선택한다.
SL 전류 감지부(150)는 상기 메모리 셀 어레이(110)의 공통 소오스 라인(Source Line; SL)의 전류를 측정하여 전류의 양에 따른 제어신호를 출력하고, 제어부(160)가 SL 전류 감지부(150)가 출력하는 제어신호에 따라 낸드 플래시 메모리 소자(100)의 데이터 독출을 위한 평가시간을 제어한다.
상기 SL 전류 감지부(150)가 출력하는 제어 신호에 따라 독출을 위한 평가(Evaluation) 시간을 조절하여 정확한 데이터 독출이 가능하다. SL 전류 감지부(150)는 다음과 같이 구성된다.
도 1b는 도 1b의 SL 전류 감지부의 세부 회로도이다.
도 1b를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(100)의 SL 전류 감지부(150)는 SL의 전류를 측정하기 위한 전류 감지부(153)와, 상기 전류 감지부(153)가 측정한 SL 전류의 크기에 따른 제어신호를 출력하는 평가시간 선택부(157)을 포함한다.
전류 감지부(153)는 소오스 라인 전류 감지부(151)와, 기준전류 생성부(152)를 포함하고, 평가시간 선택부(157)는 ADC(Analog Digital Converter)(154)와 디코더(155) 및 레지스터부(156)를 포함한다. 레지스터부(156)는 디코더(155)에 의해 선택되는 낸드 플래시 메모리 소자(100)의 데이터 독출 시간 정보들(DTeval, 제1 ATeval 내지 제3 ATeval)이 저장된다.
소오스 라인 전류 감지부(151)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 또한 기준전류 생성부(152)는 다수의 NMOS 트랜지스터들을 포함한다. 상기 전류 감지부(153)의 소오스 라인 전류 감지부(151)와 기준전류 생성부(152)의 접점에서 평가시간 제어를 위한 제어전류가 출력되어 평가시간 선택부(157)로 입력된다.
ADC(154)는 전류 감지부(153)가 출력하는 제어전류의 크기에 따른 디지털 값을 출력하고, 디코더(155)가 상기 ADC(154)이 출력하는 디지털 값을 디코딩하여 레지스터부(156)를 선택한다. 레지스터부(156)는 디코더(155)의 선택 신호에 따라 선택되는 레지스터의 값을 낸드 플래시 메모리 소자(100)의 동작을 제어하는 제어부(160)로 전달한다. 상기 제어부(160)는 낸드 플래시 메모리 소자(100)에 포함되는 동작 제어를 수행하는 곳으로 레지스터부(156)에서 출력되는 신호에 따라 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자(100)의 데이터 독출 평가시간(Evaluation)을 조절한다.
상기 레지스터부(156)는 앞서 언급한 바와 같이 디코더(155)의 선택 신호에 따라 선택되는 독출 평가시간정보를 저장하고 있는데, SL 바운싱이 발생되지 않은 상태에서 디폴트로 평가시간 정보인 디폴트 시간(DTeval)과, 제 1 내지 제 3 추가시간(ATeval)정보를 저장하고 있다.
따라서 디코더(155)가 출력하는 선택 신호에 따라 저장된 4가지의 평가시간 정보를 출력한다.
소오스 라인 전류 감지부(151)에서 제 1 NMOS 트랜지스터(N1)는 공통 소오스 라인(SL)과 연결되는 노드(SL)와 접지사이에 연결되고, 제 2 NMOS 트랜지스터(N2)는 제 1 노드(1)와 접지사이에 연결되고, 상기 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)의 게이트가 서로 연결되어 있고, 또한 노드(SL)에 연결되어 전류 미러를 형성한다.
제 1 PMOS 트랜지스터(P1)는 전원전압과 제 1 노드(1) 사이에 연결되고, 제 2 PMOS 트랜지스터(P2)는 전원전압과 제 2 노드(2) 사이에 연결되며 제 1 PMOS 트랜지스터(P1)와 제 2 PMOS 트랜지스터(P2)의 게이트가 연결되어 제 1 노드(1)에 연결된다. 상기 제 1 및 제 2 PMOS 트랜지스터(P1, P2)도 전류 미러로 연결된다.
따라서 소오스 라인(SL)에 흐르는 전류(
Figure 112007047324393-pat00001
)는 전류 미러에 의해 상기 제 1 PMOS 트랜지스터(P1)를 통과하는 전류와 동일하게 된다. 그리고 제 2 PMOS 트랜지스터(P2)에 흐르는 전류는 제 1 PMOS 트랜지스터(P1)에 흐르는 전류와 동일한 전류가 흐른다.
기준전류 생성부(152)는 다수의 NMOS 트랜지스터가 제 2 노드(2)와 접지 사이에 병렬로 연결되어 있고, 낸드 플래시 메모리(100)의 특성에 따라 기준이 되는 전류가 흐를 수 있도록 NMOS 트랜지스터의 개수를 조절한다.
상기 기준전류 생성부(152)의 NMOS 트랜지스터의 개수는 플래시 메모리 소자(100)의 특성에 따라 시뮬레이션을 통해 기준전류를 설정한다.
상기 기준전류 생성부(152)에 의해 흐르는 기준전류(
Figure 112007047324393-pat00002
)는 상기 제 2 PMOS 트랜지스터(P2)에 흐르는 전류에 따라 변경되며, 제 1 노드(2)를 통해 흐르는 전류 의 크기도 변경된다.
즉, 일반적으로 SL 바운싱이 발생하지 않은 경우 제 2 PMOS 트랜지스터(P2)에는 전류가 흐르지 않기 때문에 기준전류 생성부(152)에 의해 흐르는 기준전류(
Figure 112007047324393-pat00003
)의 크기에 따라 ADC(154)가 디지털 값을 출력하고 디코더(155)가 디지털 값을 2비트의 선택신호로 출력한다. 본 발명의 실시 예에서 SL 바운싱이 전혀 일어나지 않은 상태에서의 디코더(155)의 선택 신호는 (00) 값을 출력한다.
또한 SL 바운싱이 발생하여 제 2 PMOS 트랜지스터(P2)에 전류가 흐르게 되면, 바운싱이 발생하는 정도에 따라 제 2 노드(2)의 전류 값이 변경되고, ADC(154)가 출력하는 디지털 값을 디코더(155)가 각각 (01), (10), (11)의 선택신호 로 출력한다. 바운싱이 크게 발생할수록 SL 라인의 전류는 커지고, 따라서 제 2 PMOS 트랜지스터(P2)에 흐르는 전류가 커진다.
제 2 PMOS 트랜지스터(P2)의 전류가 커질수록 기준전류(
Figure 112007047324393-pat00004
)와 상쇄되어 제 2 노드(2)의 전류의 크기가 작아진다.
제 2 노드(2)의 전류의 크기가 작을수록 ADC(154)는 큰 디지털 값을 출력한다. 본 발명의 실시 예에서는 디코더(155)가 앞서 언급한 바와 같이 전류의 크기가 작을수록 (01), (10), (11)의 순서로 출력한다. 디코더(155)가 출력하는 4가지 종류의 디지털 값은(00, 01, 10, 11)에 따라 레지스터부(156)의 독출 평가시간 정보가 선택된다.
레지스터부(156)는 상기 디코더(155)의 선택신호에 따라 저장되어 있는 독출 평가 시간을 출력한다. 독출 평가 시간은 SL 바운싱이 발생하지 않은 상태에서 기 본적으로 설정되는 디폴트 시간(DTeval)과, 바운싱의 정도에 따라 독출 평가 시간을 제 1 내지 제 3 추가 시간(Additional Time; ATeval)에 따라 증가시켜 동작하도록 제어한다.
선택 신호가 (00) 값이면 디폴트 시간(DTeval)에 따라 독출 평가 시간을 설정하고, 선택신호가 (01) 값이면 제 1 추가 시간(제1 ATeval)을, 선택 신호가 (10) 값이면 제 2 추가 시간(제2 ATeval)을, 그리고 선택신호가 (11) 값이면 제 3 추가 시간(제3 ATeval)을 독출 평가 시간으로 설정하도록 제어한다.
도 2는 본 발명의 실시 예에 따른 소스라인 전류에 따른 디지털 변환도이고, 도 3은 본 발명의 실시 예에 따른 소스라인 전류에 따른 독출 평가시간의 변화도이다.
도 2 및 도 3을 참조하면, 상기 ADC(154)가 소오스 라인의 전류에 따라 출력하는 디지털 값과, 상기 ADC(154)의 디지털 출력 값에 따라 디코더(155)가 선택신호를 출력하여 레지스터부(156)의 평가시간을 선택한다.
레지스터부(156)에서 선택된 평가시간은 제어부(160)에 전달되고, 제어부(160)는 전달되는 평가시간 정보에 따라 낸드 플래시 메모리 소자(100)의 독출 평가시간을 SL 바운싱의 정도에 따라 변경되도록 제어한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자 및 독출 방법은 반복되는 독출 동작으로 인해 소오스 라인(Source Line)에 바운싱이 발생하는 경우 이를 검출하여 바운싱 발생 정도에 따라 독출 검증 시간(Evaluation Time)을 조절함으로써 SL 바운싱이 발생한다 해도 정확한 데이터 독출이 가능하게 한다.

Claims (21)

  1. 메모리 셀 어레이의 공통 소오스 라인의 전류를 감지하여 제어신호를 출력하는 공통 소오스 라인 전류 감지부; 및
    상기 공통 소오스 라인 전류 감지부가 출력하는 제어신호에 따라 상기 메모리 셀 어레이와 연결된 페이지 버퍼의 데이터 독출을 위한 독출 평가(Evaluation) 시간을 제어하는 제어부
    를 포함하는 메모리 소자.
  2. 제 1항에 있어서,
    상기 공통 소오스 라인 전류 감지부는,
    상기 공통 소오스 라인의 전류를 감지하여 설정된 기준전류와의 차이에 따른 제어 전류를 출력하는 전류 감지부; 와
    상기 전류 감지부가 출력하는 제어전류의 크기에 따른 평가시간 정보를 출력하는 평가시간 선택부
    를 포함하는 것을 특징으로 하는 메모리 소자.
  3. 제 2항에 있어서,
    상기 전류 감지부는,
    상기 공통 소오스 라인에 연결되어 전류를 감지하는 소오스 라인 전류 감지 부; 및
    상기 소오스 라인 전류 감지부와 연결되어, 미리 설정되는 기준 전류를 생성하는 기준전류 생성부를 포함하는 것을 특징으로 하는 메모리 소자.
  4. 제 3항에 있어서,
    상기 소오스 라인 전류 감지부는,
    상기 공통 소오스 라인과 연결되는 전류 미러를 통해 상기 공통 소오스 라인의 전류를 감지하는 것을 특징으로 하는 메모리 소자.
  5. 제 2항에 있어서,
    상기 평가시간 선택부는,
    상기 전류 감지부가 출력하는 제어전류의 크기를 디지털 값으로 출력하는 아날로그 디지털 컨버터 및
    상기 아날로그 디지털 컨버터가 출력하는 디지털 값에 따라 미리 저장된 평가시간 정보를 선택하는 디코더
    를 포함하는 것을 특징으로 하는 메모리 소자.
  6. 제 5항에 있어서,
    상기 평가시간 선택부는,
    상기 평가시간 정보를 저장하는 레지스터부를 더 포함하는 것을 특징으로 하 는 메모리 소자.
  7. 제 5항에 있어서,
    상기 아날로그 디지털 컨버터에 입력되는 제어전류의 크기는 상기 공통 소오스 라인 전류와 상기 기준전류의 차이에 따르는 전류량인 것을 특징으로 하는 메모리 소자.
  8. 제 5항에 있어서,
    상기 평가시간 선택부는,
    상기 전류 감지부가 출력하는 제어 전류의 크기가 증가하면, 큰 값의 독출 평가 시간을 선택하는 것을 특징으로 하는 메모리 소자.
  9. 다수의 메모리 셀이 직렬로 연결되는 셀 스트링을 다수 포함하고, 상기 셀 스트링은 비트라인과 연결되며, 상기 셀 스트링들의 종단의 소오스 라인이 공통 소오스 라인으로 연결된 메모리 셀 어레이;
    상기 비트라인 쌍에 각각 연결되어 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 데이터를 프로그램하거나 독출하는 다수의 페이지 버퍼 회로를 포함하는 페이지 버퍼부;
    상기 메모리 셀 어레이의 공통 소오스 라인의 전류를 감지하는 공통 소오스 라인 전류 감지부;
    상기 공통 소오스 라인 전류 감지부가 출력하는 제어전류의 크기에 따른 평가시간 정보를 출력하는 평가시간 선택부;
    상기 평가시간 선택부가 출력하는 평가시간 정보에 따라 상기 페이지 버퍼의 데이터 독출 평가(Evaluation) 시간을 제어하는 제어부; 및
    입력 어드레스에 따라 상기 메모리 셀 어레이에 구성되는 워드라인을 선택하기 위한 X 디코더 및 상기 페이지 버퍼부의 페이지 버퍼 회로를 선택하여 데이터 입출력을 위한 경로를 제공하는 Y 디코더
    를 포함하는 메모리 소자.
  10. 제 9항에 있어서,
    상기 공통 소오스 라인 전류 감지부는,
    상기 공통 소오스 라인에 연결되 전류를 감지하는 소오스 라인 전류 감지부; 및
    상기 전류 감지부와 연결되어, 미리 설정되는 기준 전류를 생성하는 기준전류 생성부
    를 포함하는 것을 특징으로 하는 메모리 소자.
  11. 제 9 항에 있어서,
    상기 평가시간 선택부는,
    상기 전류 감지부가 출력하는 제어전류의 크기를 디지털 값으로 출력하는 아 날로그 디지털 컨버터; 및
    상기 아날로그 디지털 컨버터가 출력하는 디지털 값에 따라 미리 저장된 평가시간 정보를 선택하는 디코더
    를 포함하는 것을 특징으로 하는 메모리 소자.
  12. 제 11항에 있어서,
    상기 평가시간 선택부는,
    상기 평가시간 정보를 저장하는 레지스터부를 더 포함하는 것을 특징으로 하는 메모리 소자.
  13. 제 11 항에 있어서,
    상기 아날로그 디지털 컨버터에 입력되는 제어전류의 크기는 상기 공통 소오스 라인 전류와 상기 기준전류의 차이에 따르는 전류량인 것을 특징으로 하는 메모리 소자.
  14. 제 11 항에 있어서,
    상기 평가시간 선택부는,
    상기 전류 감지부가 출력하는 제어 전류의 크기가 증가하면, 큰 값의 독출 평가 시간을 선택하는 것을 특징으로 하는 메모리 소자.
  15. 제 10항에 있어서,
    상기 소오스 라인 전류 감지부는,
    상기 공통 소오스 라인과 연결되는 전류 미러를 통해 상기 소오스 라인의 전류를 감지하는 것을 특징으로 하는 메모리 소자.
  16. 메모리 소자의 독출 방법에 있어서,
    데이터 독출을 수행하는 단계;
    상기 데이터 독출 수행동안 상기 공통 소오스 라인의 전류를 감지하는 단계; 및
    상기 공통 소오스 라인의 전류량에 따라 미리 설정되는 독출 평가 시간(Evaluation Time)을 제어하는 단계
    를 포함하는 메모리 소자의 독출 방법.
  17. 제 16항에 있어서,
    상기 독출 평가 시간은,
    메모리 셀에 저장된 데이터를 센싱 노드에서 평가하기 위한 시간인 것을 특징으로 하는 메모리 소자의 독출 방법.
  18. 제 16항에 있어서,
    상기 감지되는 공통 소오스 라인의 전류량이 증가되면, 상기 독출 평가시간 을 증가시키는 것을 특징으로 하는 메모리 소자의 독출 방법.
  19. 제 16항에 있어서,
    상기 공통 소오스 라인의 전류량을 디지털 값으로 변환하는 단계; 및
    상기 변환된 디지털 값에 대해 각각 정의된 독출 평가시간을 상기 메모리 소자의 독출 평가 시간으로 설정하여 독출을 수행하는 단계
    를 포함하는 메모리 소자의 독출 방법.
  20. 제 16항에 있어서,
    상기 메모리 소자의 최초의 독출 동작 수행시 미리 설정되는 디폴트 독출 평가 시간을 적용하는 것을 특징으로 하는 메모리 소자의 독출 방법.
  21. 제 16항에 있어서,
    상기 공통 소오스 라인의 전류량은 미리 설정되는 기준전류와의 차이를 이용하여 측정하는 것을 특징으로 하는 메모리 소자의 독출 방법.
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