TWI505286B - 非揮發記憶體之低雜訊感測放大器陣列和方法 - Google Patents

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Description

非揮發記憶體之低雜訊感測放大器陣列和方法
本發明大體上係關於諸如電可抹除可程式化唯讀記憶體(EEPROM)及快閃EEPROM之非揮發性半導體記憶體，且具體而言係關於感測電路及記憶體操作，其中在並行操作之群中的彼等感測電路已識別並鎖定高度傳導記憶體單元之後，自彼等感測電路抑制雜訊。
能夠非揮發性地儲存電荷之固態記憶體(尤其以經封裝為小外形尺寸卡之EEPROM及快閃EEPROM的形式)近來已變為各種行動及掌上型裝置(尤其為資訊設備及消費型電子產品)中之精選儲存器。不同於亦為固態記憶體之RAM(隨機存取記憶體)，快閃記憶體為非揮發性的，且即使在切斷電力之後仍保持其所儲存資料。儘管成本較高，但快閃記憶體愈來愈多地使用於大量儲存應用中。基於諸如硬碟機及軟性磁盤之旋轉磁性媒體之習知大量儲存器不適於行動及掌上型環境。此係由於硬碟機傾向於體積較大，易於產生機械故障且具有高潛時及高功率要求。此等不合需要之屬性使得基於碟片之儲存器在大多數行動及攜帶型應用設備中不實用。另一方面，嵌埋式及採取抽取式卡之形式之快閃記憶體由於其小尺寸、低功率消耗、高速度及高可靠性之特徵而理想地適於行動及掌上型環境中。
EEPROM及電可程式化唯讀記憶體(EPROM)為可被抹除且將新的資料寫入或"程式化"入其記憶體單元中之非揮發性記憶體。兩者均利用場效電晶體結構中的定位於半導體基板中源極與汲極區域之間的通道區域上之浮動(未連接)傳導閘極。接著在浮動閘極上提供控制閘極。由保持於浮動閘極上之電荷之量來控制電晶體之臨限電壓特性。亦即，對於浮動閘極上之給定位準之電荷，存在必須在"接通"電晶體以准許其源極區域與汲極區域之間導通之前施加至控制閘極的對應電壓(臨限值)。
浮動閘極可保持一電荷範圍，且因此可被程式化至臨限電壓窗(threshold voltage window)(亦稱為"傳導窗")內之任何臨限電壓位準。由裝置之最小及最大臨限位準而對臨限電壓窗之大小定界，該等臨限位準又對應於可程式化至浮動閘極上之電荷的範圍。臨限窗一般視記憶體裝置之特性、操作條件及歷史而定。窗內之每一獨特、可解析臨限電壓位準範圍可(原則上)用以表示單元之明確記憶體狀態。當將臨限電壓分割為兩個相異區域時，每一記憶體單元將能夠儲存一個資料位元。類似地，當將臨限電壓窗分割為兩個以上相異區域時，每一記憶體單元將能夠儲存一個以上資料位元。
在雙態EEPROM單元中，建立至少一電流斷點位準，以便將傳導窗分割為兩個區域。當藉由施加預定、固定電壓而讀取單元時，藉由與斷點位準(或參考電流IREF)比較而將其源極/汲極電流解析為記憶體狀態。若電流讀數高於斷點位準之讀數，則判定單元處於一邏輯狀態(例如，"0"狀態)。另一方面，若電流小於斷點位準之電流，則判定單元處於另一邏輯狀態(例如，"1"狀態)。因此，該雙態單元儲存一數位資訊位元。經常提供一可外部程式化之參考電流源作為記憶體系統之部分以產生斷點位準電流。
為了增大記憶體容量，隨半導體技術之狀態進步而製造具有愈來愈高之密度的快閃EEPROM裝置。增大儲存容量之另一方法為使得每一記憶體單元儲存兩個以上狀態。
對於多狀態或多位準EEPROM記憶體單元，藉由一個以上斷點將傳導窗分割為兩個以上區域，以使得每一單元能夠儲存一個以上資料位元。給定EEPROM陣列可儲存之資訊因此隨每一單元可儲存之狀態的數目而增加。美國專利第5,172,338號中已描述具有多狀態或多位準記憶體單元之EEPROM或快閃EEPROM。
通常藉由兩個機制中之一者將用作記憶體單元之電晶體程式化至"經程式化"狀態。在"熱電子注入"中，施加至汲極之高電壓使電子加速穿越基板通道區域。同時，施加至控制閘極之高電壓將熱電子通過薄閘極介電質拉至浮動閘極上。在"穿隧注入"中，相對於基板向控制閘極施加高電壓。以此方式，將電子自基板拉至介入浮動閘極。
可藉由許多機制來抹除記憶體裝置。對於EPROM而言，可藉由以紫外輻射將電荷自浮動閘極移除來大量抹除記憶體。對於EEPROM而言，可藉由相對於控制閘極將高電壓施加至基板以便誘使浮動閘極中之電子穿隧通過薄氧化物而至基板通道區域(亦即，福勒-諾德海姆穿隧)來電抹除記憶體單元。通常，可逐位元組地抹除EEPROM。對於快閃EEPROM而言，可一次全部或每次一或多個區塊地電抹除記憶體，其中一區塊可由記憶體之512個或512個以上位元組組成。
記憶體裝置通常包含可安裝於一卡上之一或多個記憶體晶片。每一記憶體晶片包含由諸如解碼器及抹除、寫入及讀取電路之周邊電路支援的記憶體單元陣列。更複雜之記憶體裝置與執行智能及較高階記憶體操作及介接的外部記憶體控制器一起操作。
現今正使用許多商業上成功之非揮發性固態記憶體裝置。此等記憶體裝置可為快閃EEPROM或可使用其他類型之非揮發性記憶體單元。美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號及第5,661,053號、第5,313,421號及第6,222,762號中給出快閃記憶體的實例及製造其之系統及方法。詳言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述了具有"反及"(NAND)串結構之快閃記憶體裝置。
亦自具有用於儲存電荷之介電層的記憶體單元製造非揮發性記憶體裝置。替代早先描述之傳導浮動閘極元件，使用介電層。利用介電質儲存元件之該等記憶體裝置已由Eitan等人於"NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell,"IEEE Electron Device Letters，2000年11月，第11期，第21卷，第543至545頁中進行描述。ONO介電層延伸跨越源極與汲極擴散區之間的通道。將用於一資料位元之電荷定位於介電層中鄰近於汲極處，且將用於另一資料位元之電荷定位於介電層中鄰近於源極處。舉例而言，美國專利第5,768,192號及6,011,725號揭示具有夾在兩個二氧化矽層之間的捕集介電質的非揮發性記憶體單元。藉由單獨地讀取介電質內之空間分離電荷儲存區域之二元狀態來實施多狀態資料儲存。
對一頁記憶體單元進行程式化通常涉及一系列交替的程式化/驗證循環。每一程式化循環使該頁記憶體單元經受一或多個程式化電壓脈衝。程式化循環後接以驗證循環，其中每一單元經讀回以判定其是否已正確地程式化。已驗證之彼等單元將受程式禁止以不受隨後之程式化脈衝影響。程式化/驗證循環繼續增加程式化電壓位準，直至該頁中之所有單元均已經程式化-驗證為止。
讀取及驗證操作兩者均藉由執行一或多個感測循環來執行，其中相對於定界值來判定頁之每一記憶體單元之傳導電流或臨限電壓。一般而言，若將記憶體分割為n 個狀態，則將存在至少n-1 個感測循環用以解析所有可能的記憶體狀態。在許多實施方案中，每一感測循環亦可涉及兩個或兩個以上通過。舉例而言，當記憶體單元較近地經封裝時，相鄰電荷儲存元件之間的相互作用變得顯著，且一些感測技術涉及感測相鄰字線上的記憶體單元，以便補償由此等相互作用所引起的誤差。
為了改良讀取及程式化效能，並行讀取或程式化陣列中多個電荷儲存元件或記憶體電晶體。因此，一同讀取或程式化一"頁"記憶體元件。在現有記憶體架構中，一列通常含有若干交錯頁或者其可組成一頁連續記憶體單元。將一同讀取或程式化一頁之所有記憶體元件。在當前生產之半導體積體電路記憶體晶片中，一記憶體頁可具有至多64,000個並行讀取或感測之記憶體單元或記憶體元件。
整體並行記憶體頁在較近封裝之記憶體單元及結構之間存在顯著的雜訊及干擾問題，其限制感測準確性，且最終限制效能及儲存容量。
因此，存在對高容量及高效能非揮發性記憶體之普遍需要。詳言之，存在對在其之間以最小雜訊及干擾進行操作使得前文所提及之缺點得以最小化的感測電路的需要。
根據本發明之一態樣，一頁記憶體單元由對應的感測模組陣列並行感測，且防止給定記憶體單元之感測模組中所產生之雜訊干擾該陣列中之其他感測模組。詳言之，在現有感測模組已識別並鎖定該頁之高度傳導記憶體單元之後，該現有感測模組變為陣列中其他感測模組的顯著雜訊源。本發明防止與被鎖定記憶體單元相關聯之感測模組將雜訊傳播至該陣列中仍在感測的其他感測模組。以此方式，感測準確性得以改良，從而導致較佳的效能，且允許更多資料位元儲存於每一記憶體單元中。
在能夠以降低之電源電壓操作的感測模組的較佳實施方案中，使用升壓電路來增加正被感測之放電電壓的動態範圍。當感測模組已識別具有高於參考電流之傳導電流的單元時，該單元被鎖定而無法經受進一步感測，且相關聯之位元線短路至頁之源極線，以便斷開鎖定單元。在此鎖定模式下，由升壓電路產生之步升電壓變為雜訊源，且易於傳播至該單元之位元線，且亦傳播至該頁之源極線，藉此干擾其他操作感測模組。每當感測模組已進入鎖定模式時，此雜訊源被隔離而無法到達位元線及源極線。隔離電路安置於雜訊源與中間電路之間，該中間電路將位元線及源極線耦接至升壓電路。
在一般實施例中，將傳送閘用作隔離電路。該傳送閘由閂鎖信號斷開，該信號指示由於記憶體單元已被識別具有高於參考電流之傳導電流且已被鎖定而無法經受頁之進一步感測操作的鎖定模式。傳送閘之斷開切斷了到達記憶體單元之位元線及該頁之源極線的雜訊路徑。
在一較佳實施例中，傳送閘安置於中間電路與正感測放電電壓且施加經升壓之電壓所在的節點之間。
在另一較佳實施例中，傳送閘安置於升壓電路與正感測放電電壓所在之節點之間。
在較佳實施方案中，傳送閘包含一對並聯連接且由一對互補控制信號閘控的p電晶體及n電晶體。詳言之，當傳送閘安置於中間電路與正感測放電電壓所在之節點之間時，傳送閘之p電晶體充當預充電操作期間的上拉電路。
自對本發明之較佳實施例的以下描述將理解本發明之額外特徵及優勢，應結合隨附圖式來進行該描述。
 記憶體系統
圖1至圖11 說明可實施本發明之各種態樣的實例記憶體系統。
圖12至圖13 說明雜訊問題由本發明解決之現有感測電路。
圖16至圖19 說明本發明之各種態樣及實施例。
圖1 示意性地說明可實施本發明之非揮發性記憶體晶片的功能區塊。記憶體晶片100包括二維記憶體單元陣列200、控制電路210，及諸如解碼器、讀取/寫入電路及多工器之周邊電路。
記憶體陣列200可藉由字線經由列解碼器230(被拆分成230A、230B)且藉由位元線經由行解碼器260(被拆分成260A、260B)而定址(亦見圖4 及圖5 )。讀取/寫入電路270(被拆分成270A、270B)允許並行地讀取或程式化一頁記憶體單元。資料I/O匯流排231耦接至讀取/寫入電路270。
在一較佳實施例中，頁係由共用同一字線之記憶體單元連續列構成。在將一列記憶體單元分割為多個頁之另一實施例中，提供區塊多工器250(被拆分成250A及250B)以將讀取/寫入電路270多工至個別頁。舉例而言，將分別由奇數行及偶數行之記憶體單元形成之兩個頁多工至讀取/寫入電路。
圖1 說明一較佳配置，其中以在陣列之相對兩側上對稱之方式實施各種周邊電路對記憶體陣列200之存取，以使得每側上之存取線及電路的密度減半。因此，將列解碼器拆分成列解碼器230A及230B，且將行解碼器拆分成行解碼器260A及260B。在將一列記憶體單元分割為多個頁之實施例中，將頁多工器250拆分成頁多工器250A及250B。類似地，將讀取/寫入電路270拆分成自陣列200之底部連接至位元線的讀取/寫入電路270及自陣列200之頂部連接至位元線的讀取/寫入電路270B。以此方式，讀取/寫入模組之密度，且因此感測模組380之密度基本上減半。
控制電路110為晶片上控制器，其與讀取/寫入電路270協作以對記憶體陣列200執行記憶體操作。控制電路110通常包括狀態機112以及諸如晶片上位址解碼器及功率控制模組(未明確展示)之其他電路。狀態機112提供記憶體操作之晶片級控制。控制電路經由外部記憶體控制器與主機通信。
通常將記憶體陣列200組織為以列及行配置且可藉由字線及位元線定址之二維記憶體單元陣列。可根據"反或"(NOR)型或NAND型架構而形成陣列。
圖2示意性地說明非揮發性記憶體單元。記憶體單元10可藉由具有諸如浮動閘極或介電層之電荷儲存單元20的場效電晶體予以實施。記憶體單元10亦包括源極14、汲極16及控制閘極30。
現今正使用許多商業上成功之非揮發性固態記憶體裝置。此等記憶體裝置可使用不同類型之記憶體單元，每一類型具有一或多個電荷儲存元件。
典型非揮發性記憶體單元包括EEPROM及快閃EEPROM。EEPROM單元之實例及其製造方法在美國專利第5,595,924號中給出。快閃EEPROM單元之實例、其在記憶體系統中之使用及其製造方法在美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給出。詳言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述了具有NAND單元結構之記憶體裝置的實例。又，利用介電儲存元件之記憶體裝置的實例已由Eitan等人於"NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell,"IEEE Electron Device Letters’2000年11月，第11期，第21卷，第543-545頁中且在美國專利第5,768,192號及第6,011,725號中予以描述。
實務上，通常藉由在向控制閘極施加參考電壓時跨越單元之源極電極及汲極電極感測傳導電流而讀取單元之記憶體狀態。因此，對於單元之浮動閘極上之每一給定電荷，可偵測到關於固定參考控制閘極電壓之對應傳導電流。類似地，可程式化至浮動閘極上之電荷的範圍界定對應的臨限電壓窗或對應的傳導電流窗。
或者，替代偵測經分割之電流窗中之傳導電流，在控制閘極處有可能對受測之給定記憶體狀態設定臨限電壓，且偵測傳導電流是否低於或高於臨限電流，在一實施方案中，藉由檢查傳導電流通過位元線之電容進行放電之速率來完成相對於臨限電流對傳導電流之偵測。
圖3 說明對於浮動閘極在任一時間可選擇性地儲存之四個不同電荷Q1-Q4而言源極-汲極電流ID 與控制閘極電壓VCG 之間的關係。四個實線ID 對VCG 之曲線表示可在記憶體單元之浮動閘極上程式化的四個可能的電荷位準，其分別對應於四個可能的記憶體狀態。作為一實例，一單元群體之臨限電壓窗可在0.5V至3.5V之範圍內。可藉由各自以0.4V之間隔將臨限窗分割為八個區域而定界分別表示一個抹除狀態及七個程式化狀態的八個可能記憶體狀態"0"、"1"、"2"、"3"、"4"、"5"、"6"及"7"。舉例而言，若如圖所示使用0.05微安培之參考電流(IREF)，則可將以Q1程式化之單元視為處於記憶體狀態"1"，因為其曲線與IREF 相交於由VCG=0.43V與0.88V定界之臨限窗區域中。類似地，Q4處於記憶體狀態"5"中。
如自上文之描述可見，使記憶體單元儲存愈多狀態，其臨限窗受到愈精細之劃分。舉例而言，記憶體裝置可具有臨限窗在-1.5V至5V之範圍內的記憶體單元。此提供6.5V之最大寬度。若記憶體單元待儲存16個狀態，則每一狀態可在臨限窗中佔據自350mV至450mV。此將要求程式化及讀取操作中之較高精度以便能夠達成要求之解析度。
圖4 說明記憶體單元之NOR陣列之一實例。在記憶體陣列200中，每列記憶體單元以菊鏈方式由其源極14及汲極16連接。有時將此設計稱作虛擬接地設計。一列中之單元10的控制閘極30連接至字線，諸如字線42。一行中之單元的源極及汲極分別連接至選定位元線，諸如位元線34及36。
圖5A 示意性地說明經組織成NAND串之記憶體單元串。NAND串50包含一連串記憶體電晶體M1、M2、…Mn(例如，n=4、8、16或更高)，該等記憶體電晶體由其源極及汲極以菊鏈方式連接。選擇電晶體對S1、S2控制記憶體電晶體鏈分別經由NAND串之源極端子54及汲極端子56而至外部的連接。在記憶體陣列中，當接通源極選擇電晶體S1時，源極端子耦接至源極線(見圖5B )。類似地，當接通汲極選擇電晶體S2時，NAND串之汲極端子耦接至記憶體陣列之位元線。鏈中之每一記憶體電晶體10充當記憶體單元。其具有電荷儲存元件20以儲存給定量之電荷，以便表示預期記憶體狀態。每一記憶體電晶體之控制閘極30允許對讀取及寫入操作進行控制。如將在圖5B 中所見，NAND串之一列之對應記憶體電晶體的控制閘極30皆連接至同一字線。類似地，選擇電晶體S1、S2中之每一者的控制閘極32提供分別經由其源極端子54及汲極端子56而對NAND串之控制存取。同樣地，NAND串之一列之對應選擇電晶體的控制閘極32皆連接至同一選擇線。
當在程式化期間讀取或驗證NAND串內之經定址記憶體電晶體10時，其控制閘極30被供應適當電壓。同時，NAND串50中之其餘未經定址之記憶體電晶體藉由在其控制閘極上施加充足電壓而完全接通。以此方式，有效地產生自個別記憶體電晶體之源極至NAND串之源極端子54及同樣地自個別記憶體電晶體之汲極至單元之汲極端子56的傳導路徑。美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有該等NAND串結構之記憶體裝置。
圖5B 說明記憶體單元之NAND陣列200之實例，其係由諸如圖5A 所示之NAND串的NAND串50構成。沿每一行NAND串，諸如位元線36之位元線耦接至每一NAND串之汲極端子56。沿每一組NAND串，諸如源極線34之源極線耦接至每一NAND串之源極端子54。又，沿一組NAND串中之一列記憶體單元之控制閘極連接至諸如字線42之字線。沿一組NAND串中之一列選擇電晶體之控制閘極連接至諸如選擇線44之選擇線。一組NAND串中之整列記憶體單元可藉由該組NAND串之字線及選擇線上之適當電壓予以定址。當正讀取NAND串內之記憶體電晶體時，該串中之其餘記憶體電晶體較難經由其相關聯之字線而接通，使得流經該串之電流本質上取決於儲存於正被讀取之單元中之電荷的位準。
程式化及驗證
圖6 說明用於藉由一系列交替的程式化/驗證循環將一頁記憶體單元程式化至目標記憶體狀態的典型技術。經由耦接字線向記憶體單元之控制閘極施加程式化電壓VPGM 。VPGM 為自初始電壓位準VPGM0 開始之階梯波形之形式的一系列程式化電壓脈衝。在程式化中之單元經受此系列程式化電壓脈衝，其中每一次進行向浮動閘極添加遞增電荷的嘗試。在程式化脈衝之間，讀回或驗證單元以判定其相對於斷點位準之源極-汲極電流。讀回過程可涉及一或多個感測操作。當單元經驗證為達到目標狀態時停止針對其之程式化。所使用之程式化脈衝串可具有增加的週期或振幅，以便抵消程式化至記憶體單元之電荷儲存單元中的累積電子。程式化電路一般將一系列程式化脈衝施加至選定字線。以此方式，控制閘極耦接至字線的一頁記憶體單元可一同被程式化。每當已將該頁之記憶體單元程式化至其目標狀態時，該記憶體單元受程式禁止，同時其他單元繼續經受程式化，直至該頁之所有單元已被程式驗證為止。
記憶體狀態分割之實例
圖7(1) 說明經抹除狀態為接地狀態"Gr"且逐漸更多經程式化之記憶體狀態"A"、"B"及"C"之實例4狀態記憶體陣列的臨限電壓分布。在讀取期間，四個狀態由三個定界斷點DA -DC 來定界。
圖7(2) 說明用以表示圖7(1) 中所示之四個可能之記憶體狀態的較佳2位元LM編碼。該等記憶體狀態(亦即，"Gr"、"A"、"B"及"C")中之每一者由一對"上部、下部"代碼位元(即，分別為"11"、"01"、"00"及"10")表示。"LM"代碼已揭示於美國專利第6,657,891號中，且其有利之處在於藉由避免要求大電荷改變之程式化操作而減少鄰近浮動閘極之間的場效應耦接。編碼經設計以使得2個代碼位元("下部"位元及"上部"位元)可單獨地經程式化及讀取。當對下部位元進行程式化時，單元之臨限位準保持在"抹除"區域中，或移動至臨限窗之"下部中間"區域。當對上部位元進行程式化時，此兩個區域中之任一者中之單元的臨限位準進一步前進至臨限窗之"下部中間"區域中的稍高位準。
圖8(1) 說明實例8狀態記憶體陣列之臨限電壓分布。每一記憶體單元之可能臨限電壓橫跨一臨限窗，該臨限窗被分割為八個區域以定界八個可能的記憶體狀態，"Gr"、"A"、"B"、"C"、"D"、"E"、"F"及"G"。"Gr"為接地狀態，其為緊湊分布內之抹除狀態，且"A"-"G"為七個逐漸程式化之狀態。在讀取期間，八個狀態由七個定界斷點DA -DG 來定界。
圖8(2) 說明用以表示圖8(1) 中所示之八個可能之記憶體狀態的較佳3位元LM編碼。該八個記憶體狀態中之每一者由三個一組之"上部、中部、下部"位元(即，分別為"111"、"011"、"001"、"101"、"100"、"000"、"010"及"110")表示。編碼經設計以使得3個代碼位元("下部"位元、"中部"位元及"上部"位元)可單獨地經程式化及讀取。因此，第一輪(round)中，下部頁程式化使一單元保持於"抹除"或"Gr"狀態(若下部位元為"1")或程式化至"下部中間"狀態(若下部位元為"0")。基本上，"Gr"或"接地"狀態為藉由使深度抹除狀態程式化至位於較窄臨限值範圍內而具有緊湊分布的"抹除"狀態。"下部中間"狀態可具有跨於記憶體狀態"B"與"D"之間的臨限電壓的較寬分布。在程式化期間，可相對於諸如DB 之粗略斷點臨限位準而驗證"下部中間"狀態。當對中間位元進行程式化時，單元之臨限位準將開始於由於下部頁程式化而導致之兩個區域中的一者，且移動至四個可能區域中之一者。當對上部位元進行程式化時，單元之臨限位準將開始於由於中間頁程式化而導致之四個可能區域中的一者，且移動至八個可能之記憶體狀態中之一者。
感測電路及技術
圖9 說明圖1 中所示之含有跨越記憶體單元陣列之一組p 個感測模組的讀取/寫入電路270A及270B。並行操作之整組p 個感測模組480允許並行地讀取或程式化沿一列之p個單元10之一區塊(或頁)。基本上，感測模組1將感測單元1中之電流I1 ，感測模組2將感測單元2中之電流I2 ，...，感測模組p將感測單元p中之電流Ip，等等。用於該頁之自源極線34流出至聚集節點CLSRC且自該處流至接地的總單元電流i TＯT 將為p個單元中之所有電流的總和。在習知記憶體架構中，具有共同字線之記憶體單元的一列形成兩個或兩個以上頁，其中並行讀取及程式化一頁中之記憶體單元。在具有兩個頁之列的情況下，一頁由偶數位元線存取，且另一頁由奇數位元線存取。感測電路之一頁在任一時間耦接至偶數位元線或耦接至奇數位元線。在彼種情況下，提供頁多工器250A及250B，以分別將讀取/寫入電路270A及270B多工至個別頁。
在當前產生之基於56nm技術的晶片中，p>64000，且在43nm 32十億位元×4晶片中，p>150000。在較佳實施例中，區塊為一連串整列單元。此係所謂之"全位元線"架構，其中頁由分別耦接至連續位元線之一列連續記憶體單元構成。在另一實施例中，區塊為列中之單元的子集。舉例而言，單元之子集可為整列之一半或整列之四分之一。單元之子集可為一連串連續單元或每隔一個之單元或每隔預定數目個之單元。每一感測模組經由位元線耦接至記憶體單元，且包括用於感測記憶體單元之傳導電流的感測放大器。一般而言，若讀取/寫入電路分布於記憶體陣列之相對側上，則一組p 個感測模組將分布於兩組讀取/寫入電路270A及270B之間。
圖10 示意性地說明圖9 所示之感測模組的較佳組織。將含有p個感測模組之讀取/寫入電路270A及270B分組為一組讀取/寫入堆疊400。
圖11 更詳細地說明圖10 所示之讀取/寫入堆疊。每一讀取/寫入堆疊400並行地對一群k個位元線進行操作。若一頁具有p=r*k個位元線，則將存在r個讀取/寫入堆疊400-1、...、400-r。實質上，該架構為使得k 個感測模組之每一堆疊由一共同處理器500服務，以便節約空間。共同處理器500基於位於感測模組480處之鎖存器及資料鎖存器430中的電流值且基於來自狀態機112之控制而計算待儲存於彼等鎖存器中之經更新資料。2006年6月29日申請之美國專利申請案公開號：US-2006-0140007-A1中已揭示對該共同處理器之詳細描述，該申請案之整個揭示內容以引用之方式併入本文中。
並行操作之整組經分割讀取/寫入堆疊400允許並行地讀取或程式化沿一列之p 個單元之一區塊(或頁)。因此，針對整列單元將存在p 個讀取/寫入模組。由於每一堆疊伺服k 個記憶體單元，因此該組中讀取/寫入堆疊之總數由r =p/k 給出。舉例而言，若r為該組中之堆疊的數目，則p =r*k 。一實例記憶體陣列可具有p =150000，k =8，且因此r =18750。
每一讀取/寫入堆疊(諸如，400-1)本質上含有並行地服務k 個記憶體單元之片段的感測模組480-1至480-k的堆疊。頁控制器410經由線411將控制及時序信號提供至讀取/寫入電路370。頁控制器本身經由線311而依賴於記憶體控制器310。每一讀取/寫入堆疊400中之通信受互連堆疊匯流排431影響，且受頁控制器410控制。控制線411將來自頁控制器410之控制及時脈信號提供至讀取/寫入堆疊400-1之組件。
在較佳配置中，將堆疊匯流排分割為用於共同處理器500與感測模組堆疊480之間的通信的感測放大器匯流排422及用於該處理器與資料鎖存器堆疊430之間的通信的D匯流排423。
資料鎖存器堆疊430包含資料鎖存器430-1至430-k，一資料鎖存器用於與該堆疊相關聯之每一記憶體單元。I/O模組440允許資料鎖存器經由I/O匯流排231與外部交換資料。
共同處理器亦包括輸出507，其用於輸出指示記憶體操作之狀態(諸如，錯誤條件)的狀態信號。該狀態信號用於驅動n電晶體550之閘極，n電晶體550之閘極在線或組態中連結至旗標匯流排(FLAG BUS)509。旗標匯流排較佳由控制器310預充電，且當狀態信號由讀取/寫入堆疊中之任一者確定時，旗標匯流排將被下拉。
低雜訊感測模組陣列
美國專利第7,046,568號揭示一種具有能夠在低電源電壓下操作之低雜訊感測電路的非揮發性記憶體裝置。US 7,046,568之整個揭示內容以引用之方式併入本文中。
不同於先前感測電路，US 7,046,568之低雜訊感測電路藉由其對專用電容器而非充當電容器之位元線進行放電之速率而量測單元電流。以此方式，位元線電壓可在感測期間保持恆定，藉此避免歸因於位元線上之隨時間變化電壓而來自位元線至位元線耦接的雜訊。感測電路亦能夠藉由併入升壓電路而與低電源電壓一起操作，該升壓電路有效地擴大用於判定單元電流之電壓放電的動態範圍。
根據本發明之一態樣，記憶體單元之一頁由對應的感測模組陣列並行感測，且防止用於給定記憶體單元之感測模組中所產生之雜訊干擾該陣列中之其他感測模組。詳言之，在現有感測模組已識別並鎖定該頁之高度傳導記憶體單元之後，該現有感測模組變為陣列中其他感測模組的顯著雜訊源。本發明防止與被鎖定記憶體單元相關聯之感測模組將雜訊傳播至該陣列中仍在感測的其他感測模組。以此方式，感測準確性得以改良，從而導致較佳的效能，且允許更多資料位元儲存於每一記憶體單元中。
圖12A 示意性地說明圖9 至圖11 中所示之感測模組的現有實施方案。現有感測模組480'類似於US 7,046,568中所揭示之感測模組。將理解，圖10 所示之每一讀取/寫入堆疊400含有一組k 個感測模組，其經由k個位元線服務對應的k個記憶體單元。將存在k 個感測模組480-1至480-k，及由一共同處理器500服務之k 個資料鎖存器430-1至430-k。為了簡單性起見，圖12A 明確展示該等感測模組480'中之一者(代表該組k 個感測模組480-1至480-k中之任一者)及一組資料鎖存器430(代表與共同處理器500一起操作之該組k 個資料鎖存器430-1至430-k中之任一者。如結合圖10及圖11所描述，藉由並行操作總計 r 個讀取/寫入堆疊來伺服 p 個記憶體單元之頁。
現有感測模組480'經由位元線36，經由由信號BLS控制之耦合電晶體482而耦接至記憶體單元。記憶體單元之實例為NAND鏈50中之記憶體電晶體。感測模組480'包括感測放大器600'、位元線電壓鉗位器610及下拉電路550。感測模組480'經由由信號NC0控制之傳送閘488，使用諸如感測放大器匯流排422之匯流排而與其他周邊電路通信。
如先前所述，感測模組堆疊經由感測放大器匯流排422與共同處理器500及一組資料鎖存器430通信。共同處理器500存取儲存於感測模組480'之鎖存器中及資料鎖存器430中之資料。共同處理器500基於該等鎖存器之電流值且基於來自狀態機112之控制而計算經更新值。該等經更新值儲存回至感測模組480'中之鎖存器及/或資料鎖存器430。共同處理器500經由D匯流排423耦接至k 個資料鎖存器。該組資料鎖存器430經由I/O匯流排231連接至外部。感測模組480'、共同處理器500及該組資料鎖存器430之操作由狀態機112(見圖11 )經由頁控制器410(其通過控制線411發出控制及時序信號)而控制。
感測模組480'具有載運信號COM1之節點481。節點481允許感測放大器600'選擇性地耦接至位元線36及/或感測放大器匯流排422。
在由位元線電壓鉗位器610鉗位之固定電壓下，用位元線36來執行感測。位元線電壓鉗位器由源極及汲極串聯於位元線與COM1節點481之間的n電晶體612實施。n電晶體612之閘極上的類比電壓判定位元線上之鉗位電壓。在感測操作期間，恆定的位元線電壓消除了位元線之間歸因於位元線上之變化電壓的可能耦接。
當判定一頁之一記憶體單元具有高於參考電流之傳導電流時，對彼單元進行感測，並鎖定該單元使其無法經受進一步感測操作，而該頁之其餘部分可繼續被感測。此情形藉由將位元線36下拉至接地而斷開單元電流來完成。提供下拉電路550，以選擇性地將位元線36拉至接地。下拉電路550包括本質上串聯跨越位元線及接地的兩個n電晶體552及486。該兩個n電晶體分別由信號GRS及INV控制。當上述兩個信號均為高時，下拉電路550被啟動，且將節點481(COM1)拉至接地。當信號BLS亦為高時，位元線36亦被拉至接地。以此方式，單元電流由於其源極與汲極之短路而斷開。
信號GRS在程式化期間使用，且自狀態機112(見圖11 )控制，且作為控制及時序信號之一部分自頁控制器411供應。在感測期間，GRS始終為高，且當感測放大器600'感測到單元電流高於參考電流時，感測放大器600'亦將信號INV設定為高。
感測放大器600'包含電壓鉗位器620、預充電電路640'、單元電流鑑別器650及感測放大器鎖存器660。藉由由單元電流鑑別器650偵測節點631處之信號SEN來執行感測。可由預充電電路640'經由由信號HLL控制之隔離電晶體642而預充電SEN節點631。接著，SEN節點631亦可在其經由由信號XXL控制之隔離電晶體630耦接至COM1節點481時耦接至記憶體單元。
電壓鉗位器620由預充電電路與COM1節點481之間的電晶體622實施。電晶體622由信號BLX驅動，以使節點481處之信號COM1保持高於預定位準，以便使位元線電壓鉗位器610適當地起作用。
預充電電路640'允許位元線在感測模組之各種操作期間經由COM1節點481及SEN節點631朝Vdd上拉。預充電電路640'由藉由信號INV啟用之p電晶體644實施。
SEN節點631與COM1節點481之間的隔離電晶體630允許兩個節點上存在不同電壓。當位元線36需要預充電至給定電壓時，其可經由由分別受信號BLS、BLC、XXL、HLL及INV控制的電晶體482、612、630、642及644啟用的路徑而上拉。類似地，本質上可將節點481處之COM1信號及節點631處之SEN信號上拉至Vdd，其分別受信號XXL、HLL及INV控制。
在一些實施方案中，Vdd在轉換至較低值之前直接自外部源Vext供應。此情形可為經上拉電壓提供100mV的額外裕量，且尤其在感測負VT s之區域中的記憶體單元的情況下有用。
單元電流鑑別器650本質上相對於參考電流而比較記憶體單元之傳導電流。當單元電流高於參考電流時，感測放大器輸出高狀態下之信號INV，且反之亦然。一旦經設定，信號INV便由感測放大器鎖存器660鎖存。
在感測之前，必須在一或多個預充電操作中經由適當的字線及位元線來設定至選定記憶體單元之電極的電壓。
舉例而言，如圖12A 所示，可選擇沿與NAND鏈50相交之字線WL1的一頁記憶體單元來進行感測。預充電操作以未選定之字線WL0、WL2-WL31開始，將該等字線充電至電壓Vread，且針對所考慮之給定記憶體狀態將選定字線WL1充電至預定臨限電壓VT (i)。
藉由預充電電路640'將位元線36及COM1節點481、SEN節點631分別預充電至適合感測之預定電壓。在將字線及位元線電壓施加至NAND鏈50的情況下，選定記憶體單元將接通。源極-汲極傳導電流將在記憶體單元中流動。當記憶體單元之源極與汲極之間存在標稱電壓差時，傳導電流為程式化至選定記憶體單元中的電荷及施加至選定字線的VT (i)的函數。
當字線及位元線上之電壓穩定時，選定記憶體單元之傳導電流或經程式化的臨限電壓可在SEN節點處由感測放大器600'感測。
單元電流鑑別器650本質上藉由在節點631處偵測單元電流對電容器652上的信號SEN進行放電的速率而量測單元電流。因此，對SEN放電速率之判定將提供傳導電流之量測值。在放電之前，藉由預充電電路640'將SEN預充電至Vdd。感測持續由允許單元電流對電容器進行放電的時間(HLL低且XXL高)至單元電流被切斷(XXL低)的時間所給出的預定週期。
在感測期間，位元線中之記憶體存儲單元的傳導電流將對電容器652進行放電。單元之傳導性愈大，放電愈快。SEN節點631中之電壓接著將以視傳導電流而定之速率自Vdd 減小。在該預定放電週期結束時，隔離電晶體630藉由XXL變低(該週期對應於參考電流)而斷開。此情形將使單元電流自SEN節點631斷開，且停止進一步放電。信號SEN將降落至可能或可能不斷開量測p電晶體656的某一值。
在感測週期之後，將信號SEN中之電壓對照p電晶體之臨限值(Vdd-|VTP |)(VTP 為該p電晶體之臨限電壓)進行比較。將SEN施加至p電晶體656之閘極。若p電晶體接通，則SEN已放電至低於Vdd-|VTP |，或傳導電流大於參考電流。若p電晶體未接通，則傳導電流小於參考電流，使得其未能將SEN放電至低於Vdd-|VTP |。
當連接電晶體654以閘極信號STB接通時，p電晶體656之源極側連接至Vdd。若SEN尚未降落至充分低以接通p電晶體656，則在電晶體656之汲極側輸出信號INV之節點657將保持低。另一方面，若SEN已降落至低於Vdd-|VTP |，則p電晶體656將接通，且INV節點657將被上拉至Vdd且被鎖存。
單元電流鑑別器650有效地判定該單元之傳導電流是高於給定定界電流值還是低於給定定界電流值。該給定定界電流值對應於預定放電時間。若感測到之電流高於定界電流值，則所述記憶體單元具有小於控制閘極處所施加之VT (i)的臨限值。因此，當單元電流低於參考定界位準時，呈INV形式之感測結果保持低。相反，當單元電流高於參考位準時，INV為高。將INV信號轉換為如由感測放大器鎖存器660鎖存之CMOS邏輯位準。
升壓電路
自圖12A 及先前描述將看到，若位元線電壓由位元線鉗位610鉗位在預定VBL ，則鉗位n電晶體612之汲極側與用於使該鉗位起作用之源極側相比必須處於稍高之電壓(例如，高約0.2V)。因此，COM1必需比VBL 高約0.2V，且此由電壓鉗位器622保證。此亦意謂SEN之電壓位準可至多降落至高於COM1之VT 內。因此，節點631處之SEN信號的放電可僅以具有由Vdd給出之上限及由VLIMIT (其稍高於COM1(例如，高約VT ))給出之下限的受限動態範圍來操作。然而，在假定存在VLIMIT 之情況下，對於較低電源電壓(其為Vdd之源)，若(Vdd-|VTP |)<VLIMIT ，則p電晶體決不會接通。
比較電路650'藉由以電壓偏移器700之形式提供升壓電路以經由線703將升壓電壓VB 供應至電容器652之一板而適合於低電壓操作。電壓偏移器之時序由頁控制器498經由線702控制。
在操作中，預充電電路640'將感測節點SEN 631拉至Vdd。在節點SEN已藉由隔離電晶體636自Vdd去耦之後，電壓偏移器被啟動。電壓偏移器基本上使VB 信號位準增加ΔV，使得節點SEN 631處電容器之另一板上的電壓將升壓相等的量。此情形有效地使動態範圍之上限增加ΔV，使得對應於中等傳導電流之最終電壓可高於Vdd-VLIMIT 。在放電週期結束時，感測節點SEN 631通過隔離電晶體634自節點SEN2去耦，藉此移除VLIMIT 約束。SEN 631上之電壓接著減少同一ΔV，以在與參考電壓(Vdd-|VTP |)比較之前消除初始升壓。此情形使得能夠在甚至低於VLIMIT 之位準下進行該電壓比較。
自鎖定感測模組至其他感測模組的雜訊
升壓電路700在感測週期期間使VB 步升，且因此可變為感測模組480'中之雜訊源。雜訊可經由電容器652傳播至SEN節點631及更遠。當感測模組在感測操作中作用時，雜訊並不顯著，因為單元充當電流槽，且感測放大器中之位元線電壓鉗位器610及電壓鉗位器620兩者在操作中以減輕雜訊。
如先前所述，感測模組在其已偵測到高電流單元且將信號INV鎖存於高之後進入鎖定模式。此情形引起在單元之位元線由下拉電路550下拉至接地之後，單元電流被關閉。鎖定感測模組不再參與感測且變為不作用，而其他感測模組在感測頁中尚未鎖定的記憶體單元過程中繼續作用。然而，鎖定感測模組即使在其不作用模式下亦成為仍作用之其他感測模組的顯著雜訊源。
圖12B 說明圖12A 中所示之已進入鎖定模式中之感測模組的雜訊路徑。鎖定模式為感測放大器600'已偵測到單元電流高於參考電流且將信號INV設為高的時候。回應於INV為高，感測模組480'將位元線下拉至接地，同時經由預充電電路640'對Vdd之存取被切斷。此意謂電壓鉗位器620且因此亦意謂位元線電壓鉗位器610不再起作用。當並行感測記憶體單元之一頁時，將諸如XXL及BLS以及VB 之控制信號一致地施加至所有感測模組，包括已進入鎖定模式之彼等感測模組。因此，對於INV為高之感測模組480'，升壓電路700所產生之雜訊可沿路徑711傳播至位元線36。若頁中之每一記憶體單元的源極耦接至具有信號CLSRC之頁源極線，且頁源極線耦接至接地，則雜訊亦可經由接地迴路傳播以影響CLSRC。
圖13 說明用於圖12B 中所示之已進入鎖定模式之現有感測模組的控制信號的時序。在鎖定模式下，感測模組480'允許來自升壓電路700之雜訊到達頁源極線以及位元線。參看圖13 及圖12B 兩者，所有感測模組之感測週期以HLL(圖13(a) )自SEN節點631切斷預充電電路640'開始，且以XXL(圖13(b) )切斷單元電流以防止進一步對SEN節點進行放電而結束。在感測週期期間，感測節點藉由自升壓電路供應之VB 升壓。對於處於鎖定模式之感測模組，SEN節點631耦接至位元線36，位元線36亦經由下拉電路550耦接至CLSRC頁源極線34。在單元電流被斷開之情況下，感測週期開始時之VB 的電壓位準的急劇偏移(圖13(c) )引起SEN節點處之漣波(圖13(d) )。此漣波作為雜訊沿雜訊路徑711傳播，以到達所耦接之位元線(圖13(e) )及CLSRC頁源極線(圖13(f) )。
雜訊對位元線之影響
感測模組480'經設計以在恆定位元線電壓下進行感測，以便避免隨時間變化之電流自一位元線至另一位元線之耦接。與單元電流無關之任何電流均將僅為雜訊，且促成感測單元電流過程中之誤差。如上文所闡釋，鎖定感測模組可傾卸作為進入鎖定位元線之隨時間變化之電流的雜訊。儘管鎖定記憶體單元不再被感測，但鎖定位元線中之變化電流仍可耦接至相鄰位元線，相鄰位元線之單元仍經歷感測。此類型之耦接雜訊對於靠近鎖定單元之正被感測的單元而言系顯著的，且促成感測過程中之誤差。
雜訊對頁源極線之影響
另一問題與記憶體單元之源極側電壓中的不確定性所引入之誤差有關。舉例而言，源極側誤差之一種表現係由於晶片之源極線與接地墊之間的有限電阻。感測記憶體單元之一個潛在問題為由有限電阻上之源極負載所引起之源極線偏壓。當並行感測較大數目之記憶體單元時，其組合電流可導致具有有限電阻之接地迴路中的顯著電壓降落。此情形導致源極線偏壓，源極線偏壓引起使用臨限電壓感測之讀取操作中的誤差。
圖14 說明歸因於具有有限對地電阻之源極線中之電流流動的電源電壓誤差的問題。讀取/寫入電路270A及270B同時對一頁記憶體單元進行操作。讀取/寫入電路中之每一感測模組480經由位元線36耦接至對應的單元。舉例而言，感測模組480感測記憶體單元10之傳導電流 i 1 (源極-汲極電流)。該傳導電流自感測模組經過位元線36流動至記憶體單元10之汲極中，在經過源極線34到達接地之前自源極14流出。在積體電路晶片中，記憶體陣列中之單元的源極作為連接至記憶體晶片之某一外部接地墊(例如，Vss墊)之源極線34的多個分支均連結在一起。即使當使用金屬帶來減小源極線之電阻時，有限電阻R仍保留於記憶體單元之源極電極與接地墊之間。通常，接地迴路電阻R約為50歐姆。
對於正被並行感測之整頁記憶體，流經源極線34之總電流為所有傳導電流之總和，亦即， i TOT = i 1 + i 2 +…,+ i p 。一般而言，每一記憶體單元具有視程式化至其電荷儲存元件中之電荷的量而定的傳導電流。對於記憶體單元之給定控制閘極電壓，較小電荷將得出相比較而言較高之傳導電流(見圖3 )。當有限電阻存在於記憶體單元之源極電極與接地墊之間時，該電阻上之電壓降落由Vdrop = i TOT R給出。
舉例而言，若24000個位元線同時放電，每一位元線具有0.25μA之電流，則源極線電壓降落將等於24000個線×0.25μA/線×50歐姆~0.3伏特。當感測到記憶體單元之臨限電壓時，此源極線偏壓將促成0.45伏特之感測誤差，假定體效應為使得源極電壓升高0.3V導致臨限電壓升高0.45V。
圖15 說明由源極線電壓降落引起之記憶體單元之臨限電壓位準的誤差。供應至記憶體單元10之控制閘極30的臨限電壓VT 與GND有關。然而，記憶體單元所經歷之有效VT 為其控制閘極30與源極14之間的電壓差。所供應之VT 與有效VT 之間存在近似1.5×Vdrop 之差異(忽略自源極14至源極線之電壓降落的較小貢獻)。當感測到記憶體單元之臨限電壓時，此Vdrop 或源極線偏壓將促成(例如)0.45伏特之感測誤差。無法輕易移除此偏壓，因為其依賴於資料，亦即，依賴於該頁之記憶體單元的記憶體狀態。
美國專利第7,173,854號揭示一種參考靠近一頁中之每一記憶體單元之源極之字線電壓以便緩和歸因於接地迴路之源極偏壓誤差問題的方法。
由Nguyen等人在2007年6月29日申請之標題為"METHOD FOR SENSING NEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE STORAGE USING CURRENT SENSING"的美國專利申請案第11/771,982號揭示用於將沿一頁之每一記憶體單元之源極調節至預定頁源極電壓的記憶體裝置及方法。美國專利申請案第11/771,982號之整個揭示內容以引用之方式併入本文中。
圖15 亦示意性地說明將歸因於鎖定感測模組之雜訊引入至經歷感測之個別感測模組之頁源極線及位元線兩者。該雜訊通常具有快速波動，其即使在頁源極線處具有調節器之情況下亦無法維持。自上述揭示內容將清楚，若將雜訊引入至頁源極線34處之信號CLSRC，則其將在感測耦接至頁源極線之每個記憶體單元期間引起誤差。
經改良之感測模組陣列
在能夠以降低之電源電壓操作的感測模組的較佳實施方案中，使用升壓電路來增加正被感測之放電電壓的動態範圍。當感測模組已識別出具有高於參考電流之傳導電流的單元時，該單元被鎖定而無法經受進一步感測，且相關聯之位元線短路至頁之源極線，以便斷開鎖定單元。在此鎖定模式下，由升壓電路產生之步升電壓變為雜訊源，且易於傳播至該單元之位元線，且亦傳播至該頁之源極線，藉此干擾其他操作感測模組。每當感測模組已進入鎖定模式時，此雜訊源被隔離而無法到達位元線及源極線。隔離電路安置於雜訊源與中間電路之間，該中間電路將位元線及源極線耦接至升壓電路。
在一般實施例中，將傳送閘用作隔離電路。該傳送閘由閂鎖信號斷開，該信號指示由於記憶體單元已被識別出具有高於參考電流之傳導電流且已被鎖定而無法經受頁之進一步感測操作的鎖定模式。傳送閘之斷開切斷了到達記憶體單元之位元線及該頁之源極線的雜訊路徑。
在較佳實施例中，傳送閘安置於中間電路與正感測放電電壓且施加經升壓之電壓所在的節點之間。
圖16 說明根據較佳實施例之具有經改良之與鎖定感測模組之雜訊隔離的感測模組堆疊。感測模組堆疊由共用共同感測放大器匯流排422之感測模組480-1至480-k組成。在操作中，並行感測記憶體單元之一頁。如圖11 所示，存在經由p個位元線連接至該頁p個記憶體單元的p個感測模組。因此，圖16 所示之感測模組堆疊代表形成該頁之整組感測模組的p/k堆疊中之一者。記憶體單元之該頁具有耦接至具有電壓CLSRC之頁源極線34(見圖14 及圖15 )的每一記憶體單元的源極。
每一感測模組480類似於圖12A 及圖12B 所示之現有感測模組480'。一個差異為併入有由信號INV控制之傳送閘750，根據記憶體單元之感測結果而設定信號INV。在較佳實施方案中，傳送閘750包含p電晶體752及n電晶體754。傳送閘之第一節點使p電晶體752之源極耦接至n電晶體754之汲極。傳送閘之第二節點使p電晶體之汲極耦接至n電晶體754之源極。該兩個節點跨越COM1節點481及節點482而連接。節點482載運信號COM2，且位於傳送閘750與位元線電壓鉗位器610之間。p電晶體752由信號INV閘控，且n電晶體754由INV*閘控，其為INV之反轉。
當單元電流由感測放大器600判定為高於參考電流時，INV被設為高且被鎖存。將位元線拉至頁源極線34處之CLSRC(見圖14 及圖15 )。在源極與汲極本質上處於同一電位之情況下，單元電流斷開，且感測模組進入鎖定模式並變為不作用，而其他感測模組繼續執行對其相應記憶體單元之感測。在鎖定模式下，INV為高將斷開傳送閘750。因此，每當感測模組處於鎖定模式時，歸因於VB 中之電壓之偏移的雜訊可僅傳播遠至SEN節點631及COM1節點481以由傳送閘切斷。以此方式，防止來自任何鎖定感測模組之雜訊干擾仍忙於感測之彼等感測模組。
圖16 所示之傳送閘之較佳實施例的另一特徵在於，在於位元線與最終Vdd之間的路徑中的傳送閘750中構造有p電晶體752之情況下，該p電晶體提供圖12A 所示之先前預充電電路640'中之先前p電晶體644的上拉功能。因此，在圖16中，經改良之感測模組480中之預充電電路640不再要求p電晶體以用於上拉。預充電電路640僅為至Vdd之連接。傳送閘在預充電操作期間接通，以執行至Vdd之上拉。
圖17 說明用於圖16 中所示之已進入鎖定模式之經改良之感測模組的控制信號的時序。在鎖定模式下，感測模組480之傳送閘750阻擋來自升壓電路之雜訊到達頁源極線以及位元線。參看圖17 及圖16 兩者，所有感測模組之感測週期以HLL(圖17(a) )自SEN節點631切斷預充電電路640'開始，且以XXL(圖17(b) )切斷單元電流以防止進一步對SEN節點進行放電而結束。在感測週期期間，感測節點以自升壓電路供應之VB 升壓。對於處於鎖定模式之感測模組，SEN節點631(除了介入傳送閘750)耦接至位元線36，位元線36亦經由下拉電路550耦接至CLSRC頁源極線34。在單元電流被斷開之情況下，感測週期開始時之VB 的電壓位準的急劇偏移(圖17(c) 引起SEN節點處之漣波(圖17(d) )。此漣波作為雜訊之傳播由斷開之傳送閘750停止，以無法到達所耦接之位元線(圖17(e) )及CLSRC頁源極線(圖17(f) )。與圖13(e) 及圖13(f) 所示之對應者相比，鎖定之經改良感測模組之位元線中或整個頁之頁源極線中不存在雜訊。
在另一較佳實施例中，傳送閘安置於升壓電路與正感測放電電壓所在之節點之間。
圖18 說明根據替代較佳實施例之具有經改良之與鎖定感測模組之雜訊隔離的感測模組堆疊。替代實施例中之感測模組480"類似於圖16所示之較佳實施例的感測模組480，除了傳送閘750由類似傳送閘760代替，且重新定位於升壓電路700與SEN節點631之間。其在經由路徑703到達電容器652之前位於閘極VB 。
圖19 為說明將雜訊與鎖定感測模組隔離以使其無法干擾在感測頁之過程中仍作用的其他感測模組的方法的流程圖。
步驟810 ：為了在並行感測一群非揮發性記憶體單元中感測一非揮發性記憶體單元之傳導電流，提供可由記憶體單元經由中間電路存取的節點。
步驟820 ：將該節點預充電至初始電壓。
步驟830 ：提供耦接至該節點之升壓電路。
步驟832 ：使該節點上之初始電壓升壓預定量。
步驟840 ：藉由該節點處之電壓放電速率來量測傳導電流。
步驟850 ：每當判定該傳導電流高於預定值時，使升壓電路與記憶體單元之中間電路隔離，直至至少針對該群記憶體單元之感測完成為止。
本文所參考之所有專利、專利申請案、論文、書籍、說明書、其他公開案、文獻等均出於所有目的而以全文引用之方式併入本文中。就所併入之公開案、文獻等中之任一者與本文獻之本文之間的術語之界定或使用的任何不一致性或衝突而言，本文獻中的術語之界定或使用應居主導地位。
儘管已關於某些實施例描述了本發明之各種態樣，但應理解，本發明有權在所附申請專利範圍之完整範疇內享有保護。
10．．．記憶體單元
14．．．源極
16．．．汲極
20．．．電荷儲存單元
30．．．控制閘極
32．．．控制閘極
34．．．頁源極線/位元線
36．．．位元線
42．．．字線
44．．．選擇線
50．．．NAND鏈
54．．．源極端子
56．．．汲極端子
100．．．記憶體晶片
110．．．控制電路
112．．．狀態機
200．．．二維記憶體單元陣列
230A．．．列解碼器
230B．．．列解碼器
231．．．資料輸入/輸出匯流排
250A．．．區塊多工器/頁多工器
250B．．．區塊多工器/頁多工器
260A．．．行解碼器
260B．．．行解碼器
270A．．．讀取/寫入電路
270B．．．讀取/寫入電路
311．．．線
400．．．讀取/寫入堆疊
400-1．．．讀取/寫入堆疊
400-r．．．讀取/寫入堆疊
410．．．頁控制器
411．．．線
422．．．感測放大器匯流排
423．．．D匯流排
430-1．．．資料鎖存器
430-k．．．資料鎖存器
440．．．輸入/輸出模組
480．．．感測模組堆疊
480-1．．．感測模組
480-k．．．感測模組
480'．．．感測模組
480"．．．感測模組
481．．．節點
482．．．耦合電晶體/節點
486．．．n電晶體
488．．．傳送閘
500．．．共同處理器
507．．．輸出
509．．．旗標匯流排
550．．．下拉電路/n電晶體
552．．．n電晶體
600．．．感測放大器
600'．．．感測放大器
610．．．位元線電壓鉗位器
612．．．n電晶體
620．．．電壓鉗位器
622．．．電晶體
630．．．隔離電晶體
631．．．SEN節點
640．．．預充電電路
640'．．．預充電電路
642．．．隔離電晶體
644．．．p電晶體
650．．．單元電流鑑別器
652．．．電容器
654．．．連接電晶體
656．．．p電晶體
657．．．INV節點
660．．．感測放大器鎖存器
700．．．升壓電路
702．．．線
703．．．路徑/線
711．．．雜訊路徑
750．．．傳送閘
752．．．p電晶體
754．．．n電晶體
760．．．類似傳送閘
A．．．記憶體狀態
B．．．記憶體狀態
BLC．．．信號
BLS．．．信號
C．．．記憶體狀態
CLSRC．．．聚集節點/信號/電壓
COM1．．．信號
COM2．．．信號
D．．．記憶體狀態
DA ．．．定界斷點
DB ．．．定界斷點
DC ．．．定界斷點
DG ．．．定界斷點
E．．．記憶體狀態
F．．．記憶體狀態
G．．．記憶體狀態
GRS．．．信號
Gr．．．記憶體狀態
HLL．．．信號
ID ．．．源極-汲極電流
INV．．．信號
IREF ．．．參考電流
i 1 ．．．感測電流
i 2 ．．．感測電流
i P ．．．感測電流
i TOT ．．．總單元電流
Mn．．．記憶體電晶體
M1．．．記憶體電晶體
M2．．．記憶體電晶體
Q1．．．電荷
Q2．．．電荷
Q3．．．電荷
Q4．．．電荷
SEN．．．信號
STB．．．閘極信號
S1．．．選擇電晶體
S2．．．選擇電晶體
VB ．．．升壓電壓
VCG ．．．控制閘極電壓
VPGM0 ．．．初始電壓位準
VPGM ．．．程式化電壓
XXL．．．信號
圖1 示意性地說明可實施本發明之非揮發性記憶體晶片的功能區塊。
圖2 示意性地說明非揮發性記憶體單元。
圖3 說明對於浮動閘極在任一時間可選擇性地儲存之四個不同電荷Q1-Q4而言源極-汲極電流ID 與控制閘極電壓VCG 之間的關係。
圖4 說明記憶體單元之NOR陣列之一實例。
圖5A 示意性地說明經組織成NAND串之記憶體單元串。
圖5B 說明記憶體單元NAND陣列之實例，其係由諸如圖5A 所示之NAND串的NAND串構成。
圖6 說明用於藉由一系列交替的程式化/驗證循環將一頁記憶體單元程式化至目標記憶體狀態的典型技術。
圖7(1) 說明具有為接地狀態"Gr"之經抹除狀態以及逐漸更多經程式化之記憶體狀態"A"、"B"及"C"之實例4狀態記憶體陣列的臨限電壓分布。
圖7(2) 說明用以表示圖7(1) 中所示之四個可能記憶體狀態的較佳2位元LM編碼。
圖8(1) 說明實例8狀態記憶體陣列之臨限電壓分布。
圖8(2) 說明用以表示圖8(1) 中所示之八個可能記憶體狀態的較佳3位元LM編碼。
圖9 說明圖1 中所示之含有跨越記憶體單元陣列之一組感測模組的讀取/寫入電路。
圖10 示意性地說明圖9 中所示之感測模組的較佳組織。
圖11 更詳細地說明圖10 中所示之讀取/寫入堆疊。
圖12A 示意性地說明圖9 及圖11 中所示之感測模組的現有實施方案。
圖12B 說明圖12A 中所示之已進入鎖定模式中之感測模組的雜訊路徑。
圖13 說明用於圖12B 中所示之已進入鎖定模式之現有感測模組的控制信號的時序。
圖14 說明歸因於具有有限對地電阻之源極線中之電流流動的電源電壓誤差的問題。
圖15 說明由源極線電壓降落引起之記憶體單元之臨限電壓位準的誤差。
圖16 說明根據較佳實施例之具有經改良之與鎖定感測模組之雜訊隔離的感測模組堆疊。
圖17 說明用於圖16 中所示之已進入鎖定模式之經改良感測模組的控制信號的時序。
圖18 說明根據替代較佳實施例之具有經改良之與鎖定感測模組之雜訊隔離的感測模組堆疊。
圖19 為說明將雜訊與鎖定感測模組隔離以使其無法干擾在感測頁之過程中仍作用的其他感測模組的方法的流程圖。
36．．．位元線
422．．．感測放大器匯流排
480．．．感測模組堆疊
480-1．．．感測模組
480-k．．．感測模組
481．．．節點
482．．．耦合電晶體/節點
486．．．n電晶體
488．．．傳送閘
550．．．下拉電路
552．．．n電晶體
600．．．感測放大器
610．．．位元線電壓鉗位器
620．．．電壓鉗位器
630．．．隔離電晶體
631．．．SEN節點
640．．．預充電電路
642．．．隔離電晶體
650．．．單元電流鑑別器
652．．．電容器
660．．．感測放大器鎖存器
700．．．升壓電路
702．．．線
703．．．路徑/線
750．．．傳送閘
752．．．p電晶體
754．．．n電晶體
BLC．．．信號
BLS．．．信號
CLSRC．．．聚集節點/信號/電壓
COM1．．．信號
COM2．．．信號
GRS．．．信號
HLL．．．信號
INV．．．信號
SEN．．．信號
STB．．．閘極信號
VB ．．．升壓電壓
XXL．．．信號

Claims (24)

  1. 一種在並行感測一群非揮發性記憶體單元中感測一非揮發性記憶體單元之一傳導電流的方法，其包含：提供一可由該記憶體單元經由一中間電路存取之節點；將該節點預充電至一初始電壓；提供一耦接至該節點之升壓電路；使該節點上之該初始電壓升壓一預定量；藉由該節點處之一電壓放電速率來量測該傳導電流；及每當判定該傳導電流高於一預定值時，使該升壓電路與該記憶體單元之該中間電路隔離，直至至少針對該群記憶體單元之感測完成為止。
  2. 如請求項1之方法，其中：該群之每一記憶體單元係可藉由一相關聯位元線存取；且該中間電路耦接至該相關聯位元線。
  3. 如請求項1之方法，其中：該群之每一記憶體單元包括一耦接至一用於該群之共同源極線的源極；且該中間電路耦接至該共同源極線。
  4. 如請求項1之方法，其中：該使該升壓電路隔離包括：停用一安置於該節點與該中間電路之間的傳送閘電路。
  5. 如請求項2之方法，其中：該使該升壓電路隔離包括：停用一安置於該節點與該中間電路之間的傳送閘電路。
  6. 如請求項3之方法，其中：該使該升壓電路隔離包括：停用一安置於該節點與該中間電路之間的傳送閘電路。
  7. 如請求項1之方法，其中：該使該升壓電路隔離包括：停用一安置於該升壓電路與該節點之間的傳送閘電路。
  8. 如請求項2之方法，其中：該使該升壓電路隔離包括：停用一安置於該升壓電路與該節點之間的傳送閘電路。
  9. 如請求項3之方法，其中：該使該升壓電路隔離包括：停用一安置於該升壓電路與該節點之間的傳送閘電路。
  10. 如請求項4之方法，其中：該停用該傳送閘電路包括：停用該傳送閘電路中之一對並聯N型電晶體與P型電晶體。
  11. 如請求項1之方法，其中該感測為用以驗證該等記憶體單元中的任一者是否已經程式化至一目標狀態的一程式化操作的一部分。
  12. 一種感測電路，其用於感測正經並行感測之一群非揮發性記憶體單元中的一記憶體單元之一傳導電流，該感測電路包含：一節點；一中間電路，其耦接於該記憶體單元與該節點之間；一預充電電路，其耦接至該節點用於將該節點充電至一初始電壓；一升壓電路，其耦接至該節點以使該節點上之該初始電壓升壓一預定量；一傳送閘，其安置於該升壓電路與該中間電路之間；一比較器，其用以藉由該節點處之一電壓放電速率來判定該傳導電流；且該傳送閘回應於該傳導電流被判定為高於一預定值而斷開，藉此使該升壓電路與該記憶體單元之該中間電路隔離，且其中該傳送閘保持斷開，直至至少針對該群記憶體單元之感測完成為止。
  13. 如請求項12之感測電路，其中：該群之每一記憶體單元係可藉由一相關聯位元線存取；且該中間電路耦接至該相關聯位元線。
  14. 如請求項12之感測電路，其中：該群之每一記憶體單元包括一耦接至一用於該群之共同源極線的源極；且該中間電路耦接至該共同源極線。
  15. 如請求項12之感測電路，其中：該傳送閘電路安置於該升壓電路與該節點之間。
  16. 如請求項12之感測電路，其中該傳送閘進一步包含：一對p電晶體與n電晶體，其各自具有一源極、一汲極及一閘極；一第一節點，其藉由將該p電晶體之該源極耦接至該n電晶體之該汲極而形成；一第二節點，其藉由將該p電晶體之該汲極耦接至該n電晶體之該源極而形成；藉此該對p電晶體與n電晶體之該等閘極上之一對互補信號控制該第一節點與該第二節點之間的通路。
  17. 如請求項16之感測電路，其進一步包含：一電源電壓源，其用於預充電操作；當該傳送閘亦耦接至該電源電壓源時，該p電晶體在由該對互補信號啟用時用於在該預充電操作期間將該第一節點及該第二節點上拉至該電源電壓源。
  18. 如請求項12之感測電路，其中：該傳送閘電路安置於該節點與該中間電路之間。
  19. 如請求項12之感測電路，其中該群非揮發性記憶體單元為一快閃EEPROM之一部分。
  20. 如請求項19之感測電路，其中該快閃EEPROM為NAND型。
  21. 如請求項12之感測電路，其中個別非揮發性記憶體單元各自含有一電荷儲存元件。
  22. 如請求項21之感測電路，其中該電荷儲存元件為一浮動閘極。
  23. 如請求項21之感測電路，其中該電荷儲存元件為一介電層。
  24. 如請求項12之感測電路，其中該非揮發性記憶體單元實施於一記憶體卡中。
TW097151083A 2007-12-28 2008-12-26 非揮發記憶體之低雜訊感測放大器陣列和方法 TWI505286B (zh)

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