KR20130120858A

KR20130120858A - 전달게이트가 삽입된 이이피롬 셀

Info

Publication number: KR20130120858A
Application number: KR1020120044066A
Authority: KR
Inventors: 강진영
Original assignee: 한국전자통신연구원
Priority date: 2012-04-26
Filing date: 2012-04-26
Publication date: 2013-11-05
Also published as: US8730728B2; US20130286740A1

Abstract

이이피롬 셀에서, 이이피롬 셀의 데이터 교란현상을 억제할 수 있도록, 전달게이트를 포함하는 이이피롬 셀이 제공된다. 상기 이이피롬 셀은 인버터, 컨트롤 플레이트, 터널링 플레이트, 상기 인버터와 연결된 데이터출력 MOSFET, 상기 인버터와 연결된 플로팅 플레이트, 상기 플로팅 플레이트와 상기 터널링 플레이트의 사이에 형성된 터널링 커패시터 영역, 그리고 상기 터널링 플레이트와 연결된 전달게이트를 포함한다. 전달게이트가 이이피롬 셀의 비트라인과 터널링 플레이트 사이에 추가됨으로써, 이이피롬 셀의 대기(혹은 비선택) 동작 중 터널링 플레이트를 플로팅 시킨다. 이이피롬 셀의 대기 동작 중 플로트된 터널링 플레이트의 전압이 워드라인에 인가되는 전압의 크기에 따라 플로팅 플레이트와의 전압차이를 줄이는 방향으로 이동하여, 이이피롬 셀에 저장된 데이터의 안정시간을 연장시킬 수 있다.

Description

전달게이트가 삽입된 이이피롬 셀{EEPROM cell with transfer gate}

본 발명은 이이피롬 셀에 관한 것으로, 특히 전달게이트가 삽입되어 이이피롬 셀의 대기 동작 중의 이이피롬 셀에 저장된 데이터 불안정성을 개선할 수 있는 이이피롬 셀에 관한 것이다.

이이피롬(electrically erasable programmable read-only memory, EEPROM)은 피롬(programmable read only memory, PROM: 프로그램 가능 판독 전용 메모리)의 한 종류로서, 자외선을 쐬어 주어야 내용을 지울 수 있는 이피롬(erasable programmable read only memory, EPROM)의 단점을 개선한 롬이다. 이이피롬은 칩의 한 핀에 전기적 신호를 가해줌으로써 내부 데이터를 지울 수 있다.

이러한 이이피롬은 비휘발성 기억소자로서 최근 시스템 온 칩(system on chip, SoC)이나 전파식별(radio frequency identification, RFID) 태그 등에 사용되고 있다. 이때 이이피롬은 제품의 용도에 따라 그 용량이 수십 바이트에서 수 기가바이트까지 다양하고, 특히 RFID에 사용될 경우 부착성이 좋아야 하기 때문에 칩의 고밀도화, 초소형화가 요구되며 경제성 또한 좋아야 한다.

이이피롬이 위와 같은 목적을 달성하기 위해서는 핵심 씨모스(complementary metal-oxide semiconductor, 이하 'CMOS'라 함) 소자로만 동작될 것이 요구된다. 이이피롬에 핵심 CMOS 소자를 사용하지 않으면, 이이피롬의 어레이(array) 및 관련 회로의 설계룰(design rule)이 커지게 되고, 칩의 제어회로를 모두 메뉴얼로 설계함과 동시에, 설계 내용을 하드 아이피(hard intellectual property, hard IP)로 구축해야 하며, 설계가 조금만 변동되어도 재활용이 불가능한 문제가 있기 때문이다.

하지만, 65nm 이하 공정에서 핵심 CMOS 소자를 사용하며 기존 이이피롬 셀의 어레이를 그대로 적용할 경우에는 소자의 제어동작이 불안정해진다. 반면, 제어동작의 안정성을 위하여 이이피롬 셀의 어레이를 새로 설계하면 외부 라인이 별도로 추가되어 제어동작이 복잡하게 된다.

위와 같은 65nm 이하 공정에서의 문제점을 해결하기 위해, 터널링 산화막을 26Å(angstrom) 이하로 만들어 이이피롬의 셀 면적을 줄이고 주변 제어회로를 간단하게 하는 방법이 제시되었으나, 기록 또는 삭제 대기시간 동안 이전에 기록된 데이터가 삭제되는 교란현상이 나타나는 문제가 있다.

본 발명이 이루고자 하는 과제는 이이피롬 셀의 대기 동작 동안 데이터의 교란현상을 방지하여 이이피롬 셀에 저장된 데이터를 보호함으로써, 불안정성을 개선할 수 있는 이이피롬의 셀을 제시하는 것이다.

본 발명의 한 특징에 따르면, 이이피롬 셀에서, 이이피롬 셀의 대기 동작 중 데이터 교란현상을 억제할 수 있는 전달게이트를 포함하는 이이피롬 셀이 제공된다. 상기 이이피롬 셀은 인버터, 터널링 플레이트, 상기 인버터와 연결된 데이터출력 모스 전계효과 트랜지스터, 상기 인버터와 연결된 플로팅 플레이트, 상기 플로팅 플레이트와 상기 터널링 플레이트의 사이에 형성된 터널링 커패시터 영역, 그리고 상기 터널링 플레이트와 연결된 전달게이트를 포함하며, 상기 전달게이트는 상기 이이피롬 셀의 비트라인에 인가된 상기 이이피롬 셀의 동작전압을 상기 터널링 플레이트에 전달한다.

상기 이이피롬 셀에서 상기 인버터는 씨모스(CMOS) 인버터이고, 상기 씨모스 인버터의 게이트는 상기 플로팅 플레이트와 연결될 수 있다.

상기 이이피롬 셀은, 상기 이이피롬 셀의 워드라인과 연결된 컨트롤 플레이트, 그리고 상기 컨트롤 플레이트와 상기 플로팅 플레이트의 사이에 형성된 컨트롤 커패시터 영역을 더 포함할 수 있다.

상기 이이피롬 셀에서 상기 터널링 커패시터 영역에 형성된 커패시터의 용량은, 상기 컨트롤 커패시터 영역에 형성된 커패시터의 용량의 1%-10%일수 있다.

상기 이이피롬 셀에서 상기 전달게이트는 p-모스펫과 n-모스펫을 포함하며, 상기 p-모스펫의 드레인과 n-모스펫의 드레인이 상기 터널링 플레이트와 연결되고, 상기 p-모스펫의 소오스와 n-모스펫의 소오스가 비트라인과 연결될 수 있다.

상기 이이피롬 셀에서 상기 전달게이트는 p-모스펫과 n-모스펫을 포함하며, 상기 p-모스펫의 소오스와 n-모스펫의 소오스가 상기 터널링 플레이트와 연결되고, 상기 p-모스펫의 드레인과 n-모스펫의 드레인이 비트라인과 연결될 수 있다.

상기 이이피롬 셀에서 상기 전달게이트는, 전자가 도핑되는 n-웰, 정공이 도핑되는 p-웰, 그리고 상기 p-웰을 상기 전달게이트의 p형 기판으로부터 격리시키는 깊은 n-웰을 포함할 수 있다.

상기 이이피롬 셀에서 상기 전달게이트의 상기 n-웰에는 상기 이이피롬 셀 기록 또는 삭제 동작전압의 최고값이 인가되고, 상기 p-웰에는 상기 이이피롬 셀 기록 또는 삭제 동작전압의 최저값이 인가되며, 깊은 n-웰은 접지될 수 있다.

상기 이이피롬 셀에서 상기 p-모스펫의 게이트와 상기 n-모스펫의 게이트는 각각 공통접지될 수 있다.

본 발명의 한 실시 예에 따르면, 전달게이트가 이이피롬 셀의 비트라인과 터널링 플레이트 사이에 추가됨으로써, 이이피롬 셀의 대기 동작 중 터널링 플레이트를 플로팅 시킨다. 플로트된 터널링 플레이트의 전압이 이이피롬 셀의 대기 동작 중 워드라인에 인가되는 전압의 크기에 따라 플로팅 플레이트와의 전압 차이를 줄이는 방향으로 이동하여, 이이피롬 셀이 대기 동작일 때, 이이피롬 셀에 저장된 데이터의 안정시간을 연장시킬 수 있다.

도 1은 종래 이이피롬 셀을 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 이이피롬 셀을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 전달게이트를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 이이피롬 셀의 기록, 삭제, 그리고 대기 동작을 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 이이피롬 셀의 센스 동작을 나타낸 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이제 본 발명의 실시 예에 따른 이이피롬 셀과 이이피롬 셀의 기록, 삭제, 대기, 그리고 센스 동작에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 종래 이이피롬 셀을 나타낸 도면이다.

도 1을 참고하면, 데이터를 저장하는 이이피롬 셀(10)은 CMOS 인버터(11)와, CMOS 인버터(11)의 드레인에 연결된 데이터 출력 모스펫(metal-oxide semiconductor field effect transistor, 이하 'MOSFET'이라 함)(12)과, 워드라인과 연결된 컨트롤 플레이트(13), CMOS 인버터(11)의 게이트와 연결된 플로팅 플레이트(14), 컨트롤 플레이트(13)와 플로팅 플레이트(14)의 사이에 형성된 컨트롤 커패시터 영역(15), 비트라인과 연결된 터널링 플레이트(16) 그리고, 플로팅 플레이트(14)와 터널링 플레이트(16)의 사이에 형성된 터널링 커패시터 영역(17)을 포함한다.

이이피롬 셀(10)은 기록(programming), 삭제(erasing), 대기(stanby), 그리고 센스(sense) 동작을 수행한다. 워드라인(word line), 비트라인(bit line), 센스게이트(sense gate line), 그리고 센스라인(sense line)에 적절한 전압이 인가됨으로써, 상기 기록, 삭제, 대기, 그리고 센스 동작이 수행된다.

이이피롬 셀(10)에는 "대기→삭제→대기→기록→대기"의 순서에 따라 데이터가 기록된다. 즉, 이이피롬 셀(10)에 데이터를 기록하기 위해서는 최초 대기 동작을 거치고, 삭제 동작을 수행하고, 그런 다음 다시 대기 동작을 수행하고 기록 동작을 수행할 수 있다.

이 경우, 기록 동작이나 삭제 동작은 터널링 커패시터 영역(17)의 양단에 걸리는 전압으로 인한 전자의 이동으로 이루어 진다. 즉, 터널링 커패시터 영역(17)의 양단 전압 차이를 조절함으로써, 이이피롬 셀(10)의 기록 동작일 때는 플로팅 플레이트(14)에 전자가 모이고, 삭제 동작일 때는 플로팅 플레이트(14)에서 전자가 빠져나간다.

한편, 대기 동작일 때는 플로팅 플레이트(14)를 통해 전자가 이동하지 않도록, 터널링 커패시터 영역(17) 양단의 전압 차이가 최소화될 필요가 있다.

그러나, 이이피롬 셀(10)의 대기 동작에서는, 비트라인에는 0[V]의 전압이 인가되고, 워드라인에는 -2[V] ~ 2[V]의 전압이 인가될 수 있으므로, 터널링 커패시터 영역(17) 양단에 전자를 이동시킬 수 있는 전압 차이가 발생할 수 있다.

즉, 이 경우, 이이피롬 셀(10)의 대기 동작일 때 터널링 커패시터 영역(17)의 양단에 전압 차가 발생하여, 이이피롬 셀(10)에 저장된 데이터의 교란현상이 발생할 수 있다. 위와 같이, 종래 이이피롬 셀에는 대기 동작시 터널링 커패시터 영역(17)에 전자의 이동을 유발할 수 있는 유의미한 전압 차이가 발생하였고, 이로 인해 이이피롬 셀(10)의 대기 동작 동안 데이터 유지시간이 짧았다.

예를 들어, 이이피롬 셀(10)에서 삭제된 데이터는 대기 동작시 약 63초(

년) 이내, 기록된 데이터는 대기 동작시 약 6300초(

년) 이내로만 유지될 수 있었다.

그래서 EEPROM의 신뢰성을 높이기 위해 터널링 커패시터 영역(17)의 양단에 걸리는 전압 차이를 축소시켜 전계(electric field)의 발생을 억제하는 기술이 요구된다.

도 2는 본 발명의 실시 예에 따른 이이피롬 셀을 나타낸 도면이다.

도 2를 참고하면, 본 발명의 실시 예에 따른 이이피롬 셀(20)은 CMOS 인버터(11)와, CMOS 인버터(11)의 드레인에 연결된 데이터 출력 MOSFET(12)과, 워드라인과 연결된 컨트롤 플레이트(13), CMOS 인버터(11)의 게이트와 연결된 플로팅 플레이트(14), 컨트롤 플레이트(13)와 플로팅 플레이트(14)의 사이에 형성된 컨트롤 커패시터 영역(15), 터널링 플레이트(16), 그리고 플로팅 플레이트(14)와 터널링 플레이트(16)의 사이에 형성된 터널링 커패시터 영역(17), 그리고 터널링 플레이트(16)와 연결된 전달게이트(transfer gate)(21)를 포함하고 있다.

전달게이트(21)는p-MOSFET(p-channel metal-oxide semiconductor field effect transistor)(22)와 n-MOSFET(n-channel metal-oxide semiconductor field effect transistor)(23)를 포함하고, 각 MOSFET은 병렬 연결될 수 있다.

즉, p-MOSFET(22)의 드레인과 n-MOSFET(23)의 드레인이 연결되고, p-MOSFET(22)의 소오스와 n-MOSFET(23)의 소오스가 연결될 수 있다. 이 경우, 각 MOSFET의 드레인이 터널링 플레이트(16)와 연결되면 각 MOSFET의 소오스가 비트라인과 연결되고, 각 MOSFET의 소오스가 터널링 플레이트(16)와 연결되면 각 MOSFET의 드레인이 비트라인과 연결된다.

한편, 전달게이트(21)에 포함된 각 MOSFET의 게이트는 공통접지될 수 있다. 전달게이트(21)에 포함된 각 MOSFET의 게이트가 공통접지 되면, 전원 공급을 위한 외부라인이나 제어회로를 추가하지 않아도 되기 때문에, 셀의 크기를 증가시키지 않을 수 있다. 또한, 새로운 구성요소가 추가되어도 그에 따른 부가적인 동작단계가 요구되지 않기 때문에, 제어동작이 단순해질 수 있는 이점도 있다.

터널링 커패시터 영역(17)에 포함되는 터널링 산화막의 두께는 70Å(angstrom) 보다 작을 수 있으며, 이때, 상기 터널링 산화막의 두께에 따라 이이피롬 셀(20)의 동작전압이 결정된다. 터널링 산화막의 두께가 감소하면 그에 따라 이이피롬 셀(20)의 동작전압 크기도 감소한다.

또한, 컨트롤 커패시터 영역(15)의 커패시터 용량이 터널링 커패시터 영역(17)의 커패시터 용량에 비해 클 때도 동작전압의 크기가 감소할 수 있다. 터널링 커패시터는 터널링 산화막 사이에서 부득이하게 형성된 것으로서, 컨트롤 커패시터에 비해 10% 이하로 정해질 수 있다. 예를 들어, 터널링 산화막이 26Å (angstrom)이고, 컨트롤 커패시터 영역(15)의 커패시터 용량이 터널링 커패시터 영역(17)의 커패시터 용량보다 열 배 클 때, 전압은 2[V]로 결정될 수 있다.

도 2를 참고하여, 이이피롬 셀의 각 동작에 따른, 추가된 전달게이트(21)의 동작을 설명한다.

이이피롬 셀이 기록 동작과 삭제 동작을 수행할 때, 전달게이트(21)는 비트라인에 인가된 전압을 그대로 터널링 플레이트(16)에 전달한다. 즉, 이이피롬 셀(20)이 기록 동작을 수행할 때는, 인가된 전압이 n-MOSFET(29)를 통해 터널링 플레이트(16)에 그대로 전달되고, 이이피롬 셀(20)이 삭제 동작을 수행할 때는, 인가된 전압이 p-MOSFET(28)를 통해 터널링 플레이트(16)에 그대로 전달될 수 있다. 결국, 이이피롬 셀(20)이 기록 동작 및 삭제 동작을 수행할 때는 삽입된 전달게이트(21)가 이이피롬 셀(20)의 기록 및 삭제 동작에 영향을 주지 않게 된다.

한편, 이이피롬 셀(20)의 대기 동작 중에는 비트라인에 0[V]가 인가되기 때문에, 삽입된 전달게이트(21)는 비트라인과 터널링 플레이트(16)을 차단시킨다. 그 결과 터널링 플레이트(16)는 이이피롬의 대기 동작 동안 플로팅 상태가 된다.

즉, 터널링 플레이트(16)가 삽입게이트에 포함된 p-MOSFET(28)의 문턱전압과 n-MOSFET(29)의 문턱전압 사이에서 플로트 된다. 예를 들어, p-MOSFET(28)의 문턱전압이 -0.5[V]이고 n-MOSFET(29)의 문턱전압이 0.5[V]인 경우, -0.5[V]~0.5[V] 사이의 범위에서 플로트 된다(n-MOSFET 문턱전압의 음수 ~ p-MOSFET 문턱전압의 음수).

이때, 플로트된 터널링 플레이트(16)의 전압은 워드라인에 인가되는 전압에 영향을 받아 변동된다. 워드라인에 양수의 동작전압이 인가되면 플로트된 터널링 플레이트(16)의 전압은 p-MOSFET 문턱전압의 음수값까지 따라 올라가고, 워드라인에 음수의 동작전압이 인가되면 플로트된 터널링 플레이트(16)의 전압은 n-MOSFET 문턱전압의 음수값까지 따라 내려갈 수 있다.

위와 같이, 이이피롬 셀의 대기 동작에서 플로트된 터널링 플레이트(16)의 전압이 워드라인에 인가된 동작전압에 따라 변동되면, 결과적으로 터널링 커패시터 영역(17)의 양단에 걸리는 전압 차이가 줄어든다. 그에 따라, 터널링 커패시터 영역(17)을 통과하여 이동하는 전자가 줄어들고 결국 데이터 교란현상이 억제될 수 있다. 즉, 플로트된 터널링 플레이트(16)의 전압이 워드라인에 인가되는 전압의 크기에 따라 플로팅 플레이트(14)와의 전압 차이를 줄이는 방향으로 이동하여, 이이피롬 셀(20)에 저장된 데이터의 안정시간이 연장될 수 있다.

위에서 이이피롬 셀의 대기 동작일 때를 예로 들어 설명하였지만, 기록 또는 삭제 동작의 중간인 대기 동작일 때에도 적용되고, 비트라인과 워드라인에 동일한 크기의 전압이 인가되는 '선택되지 않은' 기록 또는 삭제 동작인 이이피롬 셀에서도 마찬가지로 적용된다.

이때, 전달게이트(21)에 포함된 MOSFET들의 문턱전압의 크기가 클수록 터널링 커패시터 영역(17)의 양단에 걸리는 전압 차이가 줄어들어 데이터 교란현상이 더 억제될 수 있다. 그리고, 공정의 스케일이 줄어들고 터널링 산화막의 두께가 더욱 얇아짐으로써 문턱전압의 크기가 작아지더라도, 문턱전압의 변화는 미미한 대신 이에 따른 동작 전압의 크기도 작아지므로 터널링 커패시터 영역(17)의 양단 전압차는 더욱 줄어들 수 있기 때문에 데이터 교란현상의 억제 효과는 더 크게 나타날 수 있다.

도 3은 본 발명의 실시 예에 따른 전달게이트를 나타낸 도면이다.

도 3을 참고하면, 이이피롬 셀(20)에 더 포함되는 전달게이트(21)는 p-MOSFET과 n-MOSFET을 포함할 수 있다. n-MOSFET의 게이트(301)과 p-MOSFET의 게이트(305)는 공통접지될 수 있다. 각 MOSFET의 게이트 아래 쪽에는 금속 산화막(302, 306)이 자리잡고 있고, n-MOSFET의 게이트(301) 양쪽으로는 드레인(304)과 소오스(303)가 위치하며, 드레인(304)과 소오스(303)는 각각 전자가 고농도로 도핑된다.

p-MOSFET의 게이트(305) 양쪽으로도 드레인(307)과 소오스(308)이 자리잡고 있으며, 드레인(307)과 소오스(308)는 각각 정공이 고농도로 도핑된다.

전달게이트(21)의 p-MOSFET과 n-MOSFET이 병렬로 연결될 경우, n-MOSFET의 드레인(304)과 p-MOSFET의 드레인(307)이 비트라인에 연결되고, n-MOSFET의 소오스(303)와 p-MOSFET의 소오스(308)가 터널링 플레이트(16)와 연결될 수 있다. 반대로 n-MOSFET의 드레인(304)과 p-MOSFET의 드레인(307)이 터널링 플레이트(16)와 연결되고, n-MOSFET의 소오스(303)와 p-MOSFET의 소오스(308)가 비트라인에 연결될 수도 있다

전달게이트(21)는 정공이 도핑된 p형 기판(312)에 n-MOSFET을 구현하고, p형 기판(312)의 전자가 도핑된 n-웰(n-type well)(310)을 형성하여 p-MOSFET을 구현하는 n-웰 공정으로 제조될 수 있다.

또한, 전달게이트(21)의 p형 기판(312)과 정공이 도핑된 n-MOSFET의 p-웰(p-type well)(309)을 분리시키는 깊은 n-웰(deep n-type well)(311)을 형성하여, p형 기판(312)에서 생기는 정공을 차폐함으로써, p-웰(309)을 전기적으로 고립시킬 수 있는 3중우물(triple well) 공정으로 제조될 수도 있다. 이 경우, p-웰(309)과 p형 기판(312) 사이의 전자기적 간섭을 최소화할 수 있는 이점이 있다.

n-MOSFET의 p-웰(309)에는 이이피롬 셀 기록 또는 삭제 동작전압의 최저값이 고정적으로 인가되고, p-MOSFET의 n-웰(310)에는 이이피롬 셀 기록 또는 삭제 동작전압의 최고값이 고정적으로 인가되며, 깊은 n-웰(311)은 접지될 수 있다.

도 4는 본 발명의 실시 예에 따른 이이피롬 셀의 기록, 삭제, 그리고 대기 동작을 나타낸 도면이다.

도 4를 참고하면, 본 발명에 따른 실시 예에서 이이피롬 셀의 기록, 삭제, 그리고 대기 동작 중 비트라인에는 각각 2[V](41), 0[V](42), -2[V](43)가 인가되고 있고, 워드라인에는 각각 2[V](44), -2[V](45)가 인가되고 있다.

또한, 기록, 삭제, 그리고 대기 동작 중 센스게이트라인은 0[V]로 유지되고, 센스라인은 높은 임피던스에 연결되어 전류가 흐르지 않는다. 도 4에서 센스게이트라인과 센스라인은 모두 점선으로 표시되었다.

이이피롬 셀의 각 동작에 따라 워드라인, 비트라인, 센스게이트라인, 그리고 센스라인에 인가되는 전압의 크기를 표 1에 정리하였다.

[표 1] 이이피롬 셀의 동작 조건

도 4에 도시된 이이피롬 셀 중, 비트라인에 2[V]가 인가된 1열에 위치한 두 셀의 경우를 먼저 살펴본다.

1행1열의 이이피롬 셀(411)은 비트라인과 워드라인 모두에 2[V]가 인가되어 선택되지 않은 '삭제 동작 셀'이 된다. 이 경우에는 일반적으로 플로팅 플레이트(14)에 저장된 전하에 의하여 전압차가 발생한다. 예를 들어, 터널링 커패시터 영역(17)에 0.8[V]의 전압이 걸리는 것으로 측정될 경우, 이 상태에서 셀에 저장된 데이터는 100년 이상 지속될 수 있다.

2행1열의 이이피롬 셀(421)은 비트라인에 2[V]가, 워드라인에 -2[V]가 인가되어 선택된 '삭제 동작 셀'이 된다. 이 경우 워드라인에 인가된 -2[V]가 컨트롤 플레이트(13)를 통해 플로팅 플레이트(14)로 전달되어 플로팅 플레이트(14)의 전압이 되고, 비트라인에 인가된 2[V]가 터널링 플레이트(16)에 전달되어 터널링 플레이트(16)의 전압이 된다.

플로팅 플레이트(14)에 저장된 전하들의 영향 등 여러 변수를 고려하면, 터널링 커패시터 영역(17)의 양단에 걸리는 전압은 -4[V]와는 약간의 차이가 있을 수 있지만 터널링 커패시터 영역(17)에서 전하를 빼내는 것에는 큰 영향을 주지 못한다. 삭제 동작은 약 3ms가 소요될 수 있다.

다음으로, 비트라인에 -2[V]가 인가된 3열에 위치한 두 셀의 경우를 살펴본다.

1행3열의 이이피롬 셀(413)은 비트라인에 -2[V], 워드라인에 2[V]가 인가되어 선택된 '기록 동작 셀'이 된다. 이 경우 워드라인에 인가된 2[V]가 컨트롤 플레이트(13)을 통해 플로팅 플레이트(14)로 전달되어 플로팅 플레이트(14)의 전압이 되고, 비트라인에 인가된 -2[V]가 그대로 터널링 플레이트(16)에 전달되어 터널링 플레이트(16)의 전압이 된다.

이 경우에도 터널링 커패시터 영역(17)의 양단에 걸리는 전압은 4[V]와는 약간의 차이가 있을 수 있지만, 터널링 커패시터 영역(17)으로 전하를 집어넣는 동작에는 큰 영향을 주지 못한다. 기록 동작은 약 3ms가 소요될 수 있다.

2행3열의 이이피롬 셀(423)은 비트라인과 워드라인 모두에 -2[V]가 인가되어 선택되지 않은 '기록 동작 셀'이 된다. 이 경우에도 일반적으로 플로팅 플레이트(14)에 저장된 전하에 의하여 전압차가 발생한다. 예를 들어, 터널링 커패시터 영역(17)에 1.1[V]의 전압이 걸리는 것으로 측정될 경우, 이 상태에서 셀에 저장된 데이터는 100년 이상 지속될 수 있다.

마지막으로, 비트라인에 0[V]가 인가되는 2열에 위치한 두 셀의 경우를 살펴본다.

비트라인에 0[V]가 인가되고 워드라인에 -2[V] 또는 2[V]가 인가되면, 2열에 위치한 모든 셀들은 '대기 동작 셀'이 된다. 이 경우 이이피롬 셀(412, 422)은 전달게이트(21)의 영향으로 터널링 플레이트(16)의 전압 마진이 증가하여, 플로팅 플레이트(14)와의 전압차이가 줄어든다.

예를 들어, 이미 소거된 셀(412)의 경우 2.7[V]에서 2.2[V]로 0.5[V]가 줄어들면, 대기 동작 중 데이터의 안정시간이 약 63초(

년)에서 약 10일(

년)으로 개선될 수 있다. 또한, 이미 기록된 셀(422)의 경우에는 -2.0[V]에서 -1.5[V]로 역시 증가한 전압 마진만큼 0.5[V]가 줄어들면, 대기 동작 중 데이터의 안정시간이 약 6300초(

년)에서 약 10년으로 개선될 수 있다.

도 5는 본 발명의 실시 예에 따른 이이피롬 셀의 센스 동작을 나타낸 도면이다.

도 5를 참고하면, 이이피롬 셀의 센스동작 동안, 비트라인(51)에는 0[V]가 인가되고, 워드라인(52, 53)에는 0.24[V]가 인가될 수 있다. CMOS 인버터(11)의 논리 문턱 전압이 0.56[V]라고 가정했을 때, 워드라인(52, 53)에 0.24[V]를 인가하게 되며, 이것은 플로팅 플레이트(14)에 저장된 전하로 인해 발생한 전위의 중심점이 상기 논리 문턱 전압을 지나갈 수 있도록 하기 위함이므로, 적절한 값으로 선택될 수 있다. 그리고, 비트라인(41)에는 터널링 커패시터 영역(17)에 불필요한 전압차이를 형성시키지 않기 위하여 0[V]가 인가될 수 있다.

이후, 워드라인과 평행한 센스게이트라인(54)에 2[V]가 인가되면, 데이터 출력 MOSFET(12)이 동작하고, CMOS 인버터(11)의 출력 전압을 센스라인(56)에서 센싱한다. 센스게이트라인(55)에 0[V]가 인가되는 이이피롬 셀은 데이터 출력 MOSFET(12)이 동작하지 않아 이이피롬 셀에 저장된 데이터를 읽을 수 없다. 표 1에서 알 수 있듯이 이 경우 센스라인(56)은 높은 임피던스에 연결되어 전압의 센싱이 불가능하다.

본 발명의 실시 예에 따른 이이피롬 셀의 경우, 기록 동작이 이루어진 이이피롬 셀은 플로팅 플레이트(14)에 음전하를 많이 보유하고 있기 때문에, 워드라인에 인가되는 전압에 불구하고(예를 들면 0.24[V]) CMOS 인버터(11)를 작동시키지 못하여 CMOS 인버터(11)에 저장된 전압(예를 들면 1.2[V])을 출력시킬 수 없다. 즉, 센스라인(56)에서 CMOS 인버터(11)에 저장된 전압을 읽을 수 없다.

반면, 삭제 동작이 이루어진 이이피롬 셀은 플로팅 플레이트(14)에 양전하를 많이 보유하고 있기 때문에 CMOS 인버터(11)를 작동시켜 CMOS 인버터(11)에 저장된 전압을 출력시킨다. 즉, 센스라인(56)에서 CMOS 인버터(11)에 저장된 전압을 센싱함으로써, 데이터를 읽게 된다.

이와 같이, 본 발명의 실시 예에 따르면, 전달게이트가 이이피롬 셀의 비트라인과 터널링 플레이트 사이에 추가됨으로써, 이이피롬 셀의 대기 동작 중 터널링 플레이트를 플로팅 시킬 수 있고, 그에 따라, 이이피롬 셀의 대기 동작 중 플로트된 터널링 플레이트의 전압이 워드라인에 인가되는 전압의 크기에 따라 플로팅 플레이트와의 전압차를 줄이는 방향으로 이동함으로써, 이이피롬 셀에 저장된 데이터의 안정시간을 연장시킬 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만, 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

이이피롬 셀에 있어서,
인버터,
터널링 플레이트,
상기 인버터와 연결된 데이터출력 모스 전계효과 트랜지스터,
상기 인버터와 연결된 플로팅 플레이트,
상기 플로팅 플레이트와 상기 터널링 플레이트의 사이에 형성된 터널링 커패시터 영역, 그리고
상기 터널링 플레이트와 연결된 전달게이트를 포함하며,
상기 전달게이트는 상기 이이피롬 셀의 비트라인에 인가된 상기 이이피롬 셀의 동작전압을 상기 터널링 플레이트에 전달하는 이이피롬 셀.
제1항에서,
상기 인버터는 씨모스(CMOS) 인버터이고, 상기 씨모스 인버터의 게이트는 상기 플로팅 플레이트와 연결되는 이이피롬 셀.
제1항에서,
상기 이이피롬 셀의 워드라인과 연결된 컨트롤 플레이트, 그리고
상기 컨트롤 플레이트와 상기 플로팅 플레이트의 사이에 형성된 컨트롤 커패시터 영역
을 더 포함하는 이이피롬 셀.
제3항에서,
상기 터널링 커패시터 영역에 형성된 커패시터의 용량은,
상기 컨트롤 커패시터 영역에 형성된 커패시터의 용량의 1%-10%인이이피롬 셀.
제1항에서,
상기 전달게이트는 p-모스펫과 n-모스펫을 포함하며,
상기 p-모스펫의 드레인과 n-모스펫의 드레인이 상기 터널링 플레이트와 연결되고, 상기 p-모스펫의 소오스와 n-모스펫의 소오스가 비트라인과 연결되는 이이피롬 셀.
제1항에서,
상기 전달게이트는 p-모스펫과 n-모스펫을 포함하며,
상기 p-모스펫의 소오스와 n-모스펫의 소오스가 상기 터널링 플레이트와 연결되고, 상기 p-모스펫의 드레인과 n-모스펫의 드레인이 비트라인과 연결되는 이이피롬 셀.
제5항에서,
상기 전달게이트는,
전자가 도핑되는 n-웰,
정공이 도핑되는 p-웰, 그리고
상기 p-웰을 상기 전달게이트의 p형 기판으로부터 격리시키는 깊은 n-웰
을 포함하는 이이피롬 셀.
제7항에서,
상기 전달게이트의 상기 n-웰에는 상기 이이피롬 셀 기록 또는 삭제 동작전압의 최고값이 인가되고, 상기 p-웰에는 상기 이이피롬 셀 기록 또는 삭제 동작전압의 최저값이 인가되며, 깊은 n-웰은 접지되는 이이피롬 셀.
제5항에서,
상기 p-모스펫의 게이트와 상기 n-모스펫의 게이트는 각각 공통접지되는 이이피롬 셀.
인버터, 터널링 플레이트, 상기 인버터와 연결된 데이터출력 모스 전계효과 트랜지스터, 상기 인버터와 연결된 플로팅 플레이트, 상기 플로팅 플레이트와 상기 터널링 플레이트의 사이에 형성된 터널링 커패시터 영역, 그리고 상기 터널링 플레이트와 연결된 전달게이트를 포함하는 이이피롬 셀의 데이터 교란현상 억제 방법에 있어서,
상기 전달게이트에 의해 상기 터널링 플레이트로 전달되는 전압이 차단되는 단계,
상기 터널링 플레이트의 전압이 미리 정해진 전압범위 내에서 플로트되는 단계, 그리고
상기 플로트된 터널링 플레이트의 전압과 상기 플로팅 플레이트의 전압 차이가 감소하도록 상기 플로트된 터널링 플레이트의 전압이 상승 또는 하강하는 단계를 포함하는 데이터 교란현상 억제 방법.