CN102714208B - 半导体装置 - Google Patents

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Abstract

目的在于提供一种具有新颖结构的半导体装置，其中即使在不供电时仍能够保持所存储的数据，并且没有对写入操作次数的限制。半导体装置包括源极位线、第一信号线、第二信号线、字线、以及连接在源极位线之间的存储器单元。存储器单元包括第一晶体管、第二晶体管和电容器。第二晶体管被形成为包括氧化物半导体材料。第一晶体管的栅极电极、源极和漏极电极中的一个、以及电容器的一个电极彼此电连接。源极位线同第一晶体管的源极电极彼此电连接。与上述源极位线相邻的另一源极位线同第一晶体管的漏极电极彼此电连接。

Description

半导体装置
技术领域
这里公开的发明涉及使用半导体元件的半导体装置以及用于制造该半导体装置的方法。
背景技术
使用半导体元件的存储装置被宽泛地分成两类：当供电停止时丢失所存储的数据的易失性存储器装置，以及即使在不供电时仍保持所存储的数据的非易失性存储器装置。
易失性存储装置的典型示例是DRAM（动态随机存取存储器）。DRAM以如下方式存储数据：选择存储元件中包括的晶体管并且将电荷存储在电容器中。
当从DRAM读取数据时，基于上述原理电容器中的电荷丢失；因此，在读取数据之后当再次存储数据时需要另一写入操作。即使在未选择晶体管时，由于截止态下源极和漏极之间的泄漏电流（截止态电流）等，电荷流出/流入形成存储器元件的晶体管，因此数据存储时间短。出于该原因，必要按预定间隔的另一写入操作（刷新操作），并且难于充分降低功耗。此外，由于当供电停止时存储的数据丢失，因此需要包括磁材料或光学材料的另外的存储装置以便长时间地保持数据。
易失性存储装置的另一示例是SRAM（静态随机存取存储器）。SRAM通过使用诸如触发器的电路来保持存储的数据，并因此不需要刷新操作；在这一点上，SRAM具有优于DRAM的优点。然而，由于使用诸如触发器的电路，因此单位存储容量的成本增加。而且，如DRAM中的那样，当供电停止时SRAM中存储的数据丢失。
非易失性存储装置的典型示例是闪存存储器。闪存存储器包括在晶体管的栅极电极和沟道形成区域之间的浮栅，并且通过将电荷保持在浮栅中来存储数据。因此，闪存存储器具有如下优点：数据存储时间极长（几乎是永久性的），并且不需要在易失性存储装置中所必需的刷新操作（参看，例如专利文献1）。
然而，存储器元件中包括的栅极绝缘层因在写入操作中流动的隧穿电流而劣化，使得存储器元件在许多次写入操作之后停止其功能。为了避免该问题，例如使用了其中使对于多个存储器元件的写入操作的次数相等的技术。然而，另外需要复杂的外围电路来实现该方法。而且，使用该方法没有解决基本的寿命问题。换言之，闪存存储器不适用于其中频繁重写数据的应用。
此外，需要高电压以向浮栅注入电荷或者去除电荷。此外，耗用相对长的时间来注入或去除电荷，并且不易以较高的速度执行写入和擦除。
[参考文献]
[专利文献]
[专利文献1]日本公布专利申请第S57-105889号
发明内容
考虑到前述问题，所公开的本发明的一个实施例的目的在于提供一种具有新型结构的半导体装置，其中即使在不供电时仍能够保持所存储的数据，并且对写入操作次数没有限制。
在所公开的本发明中，使用高度纯化的氧化物半导体形成半导体装置。包括高度纯化的氧化物半导体的晶体管的泄漏电流极低，由此能够长时间地存储数据。
所公开的本发明的一个实施例是一种半导体装置，包括：多个源极位线，在列方向上延伸；多个第一信号线，在列方向上延伸；多个第二信号线，在行方向上延伸；多个字线，在行方向上延伸；多个存储器单元，并联连接在源极位线之间；第一驱动器电路，电连接到源极位线；第二驱动器电路，电连接到第一信号线；第三驱动器电路，电连接到第二信号线；以及第四驱动器电路，电连接到字线。在该半导体装置中，同一行中的彼此相邻的两个存储器单元共用源极位线中的一个。存储器单元中的一个包括：第一晶体管，包括第一栅极电极、第一源极电极和第一漏极电极；第二晶体管，包括第二栅极电极、第二源极电极和第二漏极电极；以及电容器。第二晶体管被形成为包括氧化物半导体材料。第一栅极电极、第二源极和漏极电极中的一个、以及电容器的一个电极彼此电连接。源极位线中的一个与第一源极电极彼此电连接。与源极位线中的所述的一个相邻的另一源极位线与第一漏极电极彼此电连接。第一信号线中的一个与第二源极和漏极电极中的另一个彼此电连接。第二信号线中的一个与第二栅极电极彼此电连接。字线中的一个与电容器的另一电极彼此电连接。
注意，优选的是，存在（n+1）（n是自然数）个源极位线、n个第一信号线、m（m是自然数）个第二信号线、m个字线、（m×n）个存储器单元。
所公开的本发明的一个实施例是一种半导体装置，包括：多个源极位线，在列方向上延伸；多个第一信号线，在行方向上延伸；多个第二信号线，在列方向上延伸；多个字线，在行方向上延伸；多个存储器单元，并联连接在源极位线之间；第一驱动器电路，电连接到源极位线；第二驱动器电路，电连接到第一信号线；第三驱动器电路，电连接到第二信号线；以及第四驱动器电路，电连接到字线。在该半导体装置中，同一行中的彼此相邻的两个存储器单元共用一个源极位线。存储器单元中的一个包括：第一晶体管，包括第一栅极电极、第一源极电极和第一漏极电极；第二晶体管，包括第二栅极电极、第二源极电极和第二漏极电极；以及电容器。第二晶体管被形成为包括氧化物半导体材料。第一栅极电极、第二源极和漏极电极中的一个、以及电容器的一个电极彼此电连接。源极位线中的一个与第一源极电极彼此电连接。与源极位线中的所述的一个相邻的另一源极位线与第一漏极电极彼此电连接。第一信号线中的一个与第二源极和漏极电极中的另一个彼此电连接。第二信号线中的一个与第二栅极电极彼此电连接。字线中的一个与电容器的另一电极彼此电连接。
注意，优选的是，存在（n+1）（n是自然数）个源极位线、m（m是自然数）个第一信号线、n个第二信号线、m个字线、（m×n）个存储器单元。
此外，第一晶体管优选地被形成为包括单晶硅。
优选的是，第一晶体管包括：第一沟道形成区域，其包括与氧化物半导体不同的半导体材料；杂质区域，沟道形成区域设置在它们之间；沟道形成区域上的第一栅极绝缘层；第一栅极绝缘层上的第一栅极电极；以及电连接到杂质区域的第一源极电极和第一漏极电极。
注意，尽管在以上描述中晶体管被形成为包括氧化物半导体材料，但是所公开的本发明不限于此。可以使用能够实现与氧化物半导体材料相似的截止电流特性的材料；例如，可以使用以碳化硅为代表的宽带隙材料（具体地，例如，能隙Eg大于3eV的半导体材料）。
第二晶体管优选地包括：第一晶体管之上的第二源极电极和第二漏极电极；第二沟道形成区域，其包括氧化物半导体材料并且电连接到第二源极电极和第二漏极电极；第二沟道形成区域上的第二栅极绝缘层；以及第二栅极绝缘层上的第二栅极电极。
电容器优选地包括：第二源极电极或第二漏极电极；氧化物半导体层，包括氧化物半导体材料；第二栅极绝缘层；以及第二栅极绝缘层上的电容器电极。
注意，在本说明书中，诸如“上”或“下”的术语并不必然意味着部件“直接地”置于另一部件“上”或“下”。例如，表述“栅极绝缘层上的栅极电极”可以意指其中在栅极绝缘层和栅极电极之间存在另外的部件的情况。而且，诸如“上”和“下”的术语仅用于使描述方便，并且除非另外说明，否则包括其中部件关系反转的情况。
此外，在本说明书中，诸如“电极”或“线”的术语并不限制部件的功能。例如，“电极”有时用作“布线”的一部分，反之亦然。此外，术语“电极”或“布线”还可以意指例如多个“电极”和“布线”的组合。
当使用相反极性的晶体管时或者当在电路操作中电流流动方向改变时，“源极”和“漏极”的功能有时可以彼此替换。因此，在本说明书中，术语“源极”和“漏极”可用于分别表示漏极和源极。
注意，在本说明书中，术语“电连接”包括其中各部件通过具有任何电功能的物体连接的情况。对具有任何电功能的物体没有特别限制，只要能够在通过该物体连接的部件之间传送和接收电信号即可。
“具有任何电功能的物体”的示例是诸如晶体管的开关元件、电阻器、电感器、电容器、和具有多种功能的元件以及电极和布线。
由于包括氧化物半导体的晶体管的截止态电流极低，因此使用该晶体管，所存储的数据可被极长时间地存储。换言之，由于不需要刷新操作或者刷新操作的频率可以极低，能够充分减少功耗。而且，即使在不供电时，所存储的数据仍能够被极长时间地存储。
此外，在所公开的本发明的半导体装置中，不需要高电压来写入数据，并且元件的劣化不再成为问题。例如，不需要执行传统的非易失性存储器中所需的、对浮栅注入电子以及从浮栅抽取电子；因此，不会出现栅极绝缘层的劣化。换言之，所公开的本发明的半导体装置对写入操作的次数没有限制，而这在传统的非易失性存储器中是一个问题，并且其可靠性极大提高。此外，通过切换晶体管的导通态和截止态来写入数据，由此可以容易地实现高速操作。此外，不需要擦除数据的操作。
此外，由于包括与氧化物半导体不同的材料的晶体管可以充分地以高速操作，因此通过使包括与氧化物半导体不同的材料的晶体管与包括氧化物半导体的晶体管组合，半导体装置的操作速度（例如，数据读取操作）可以是充分高的。此外，包括与氧化物半导体不同的材料的晶体管使得可以实现优选地需要高速操作的电路（例如，逻辑电路和驱动器电路）。
如上文所述，通过包括具有与氧化物半导体不同的材料的晶体管以及具有氧化物半导体的晶体管，能够实现具有新型特征的半导体装置。
附图说明
图1A和1B是半导体装置的电路图。
图2是半导体装置的电路图。
图3是时序图。
图4是半导体装置的电路图。
图5是半导体装置的电路图。
图6A和6B是半导体装置的横截面视图和平面视图。
图7A至7H是关于半导体装置的制造工艺的横截面视图。
图8A至8E是关于半导体装置的制造工艺的横截面视图。
图9A和9B是半导体装置的横截面视图和平面视图。
图10A至10D是关于半导体装置的制造工艺的横截面视图。
图11A和11B是半导体装置的横截面视图和平面视图。
图12A至12D是关于半导体装置的制造工艺的横截面视图。
图13A至13C是关于半导体装置的制造工艺的横截面视图。
图14A至14F是用于图示包括半导体装置的电子装置的示图。
图15是示出存储器窗口宽度的评估结果的曲线图。
图16是示出包括氧化物半导体的晶体管的特性的曲线图。
图17是用于评估包括氧化物半导体的晶体管的特性的电路图。
图18是用于评估包括氧化物半导体的晶体管的特性的时序图。
图19是示出包括氧化物半导体的晶体管的特性的曲线图。
图20是示出包括氧化物半导体的晶体管的特性的曲线图。
具体实施方式
在下文中，将参照附图描述本发明的实施例。注意，本发明不限于以下描述，并且本领域技术人员将容易地认识到，可以通过各种方式来修改实施方式和细节而不偏离本发明的精神和范围。因此，本发明不应被解释为限于以下实施例中的描述。
注意，附图中图示的每个结构的尺寸、范围等在某些情况下为了易于理解而不是准确地呈现的。因此，所公开的本发明并不必然限于附图等中公开的位置、尺寸、范围等。
注意，在本说明书中，使用诸如“第一”、“第二”和“第三”的序数以便避免部件之间的混淆，并且这些术语并非表示对部件数目的限制。
[实施例1]
在实施例1中，将参照图1A和1B描述所公开的本发明的一个实施例的半导体装置的电路结构和操作。注意，在一些电路结构中，在晶体管旁边写上“OS”以指示该晶体管包括氧化物半导体。
在图1A中的半导体装置中，第一布线（其由“第一线”表示并且也被称为源极线SL）和晶体管160的源极电极彼此电连接，并且第二布线（其由“第二线”表示并且也被称为位线BL）和晶体管160的漏极电极彼此电连接。晶体管160的栅极电极同晶体管162的源极电极和漏极电极中的一个被电连接到电容器164的一个电极。第三布线（其由“第三线”表示并且也被称为第一信号线S1）与晶体管162的源极电极和漏极电极中的另一个彼此电连接，并且第四布线（其由“第四线”表示并且也被称为第二信号线S2）与晶体管162的栅极电极彼此电连接。第五布线（其由“第五线”表示并且也被称为字线WL）与电容器164的另一电极彼此电连接。
这里，包括氧化物半导体的晶体管被用作晶体管162。包括氧化物半导体的晶体管具有极低的截止态电流的特性。出于该原因，晶体管160的栅极电极的电位可以极长时间地保持，只要晶体管162处于截止态。提供电容器164以便于保持提供给晶体管160的栅极电极的电荷并且读取所存储的数据。注意，包括氧化物半导体的晶体管162因为其10nm至1000nm（含端值）的沟道长度（L）而具有低功耗和极高操作速度的特性。
图1A中的半导体装置利用了能够通过其保持晶体管160的栅极电极的电位的特性。通过使用该特性，如下地写入、存储和读取数据。
首先，将描述数据的写入和存储。首先，使第四布线的电位成为使晶体管162导通的电位，从而晶体管162导通。因此，第三布线的电位被提供给晶体管160的栅极电极和电容器164。换言之，预定量的电荷被提供给晶体管160的栅极电极（布线）。这里，提供了给出两个不同的电位电平的电荷之一（以下称为低电平电荷和高电平电荷）。其后，使第四布线的电位成为使晶体管162截止的电位，从而晶体管162截止。因此，提供给晶体管160的栅极电极的电荷被保持（存储）。
由于晶体管162的截止态电流极低，因此晶体管160的栅极电极的电荷被长时间保持。
其次，将描述数据的读取。通过向第五布线提供适当的电位（读取电位），同时将预定的电位（恒定电位）提供给第一布线，第二布线的电位根据晶体管160的栅极电极中保持的电荷量而变化。通常，当晶体管160是n沟道晶体管时，当向晶体管160的栅极电极提供高电平电荷时的表观阈值电压（apparent threshold voltage）Vth_H低于当向晶体管160的栅极电极提供低电平电荷时的表观阈值电压Vth_L。这里，表观阈值电压指的是第五布线的需要使晶体管160导通的电位。因此，使第五布线的电位成为Vth_H和Vth_L之间中间的电位V0，由此可以确定提供给晶体管160的栅极电极的电荷。例如，在其中在写入数据时提供高电平电荷的情况下，当使第五布线的电位是V0（>Vth_H）时，晶体管160导通。在其中在写入时提供低电平电荷的情况下，即使当使第五布线的电位为V0（<Vth_L）时，晶体管160也保持在截止态。因此，通过测量第二布线的电位可以读取存储的数据。
注意，在将存储器单元排成阵列以进行使用的情况下，仅需要读取所需的存储器单元的数据。因此，为了可以读取预定的存储器单元的数据并且可以不读取其他存储器单元的数据，在其中存储器单元的晶体管160并联连接的情况下，可以将不管栅极电极状态如何都使晶体管160截止的电位，即低于Vth_H的电位，施加到未读取数据的存储器单元的第五布线。此外，在其中存储器单元的晶体管160串联连接的情况下，可以将不管栅极电极的状态如何都使晶体管160导通的电位，即高于Vth_L的电位，施加到未读取数据的存储器单元的第五布线。
第三，将描述数据的重写。以与执行数据的写入和存储的方式相似的方式执行数据的重写。换言之，使第四布线的电位成为使晶体管162导通的电位，由此使晶体管162导通。因此，第三布线的电位（与新数据相关的电位）被提供给晶体管160的栅极电极和电容器164。其后，使第四布线的电位为使晶体管162截止的电位，由此使晶体管162截止。因此，与新数据相关的电荷被提供给晶体管160的栅极电极。
在所公开的本发明的半导体装置中，通过如上文所述地写入数据的另一写入操作，可以直接重写数据。因此，不需要通过使用闪存存储器等中所需的高电压来从浮栅提取电荷，并且因此可以抑制归因于擦除操作的操作速度的降低。换言之，可以实现半导体装置的高速操作。
注意，晶体管162的源极或漏极电极电连接到晶体管160的栅极电极，从而具有与用于非易失性存储器元件的浮栅晶体管的浮栅相似的效果。因此，附图中的其中晶体管162的源极或漏极电极电连接到晶体管160的栅极电极的部分在一些情况下被称为浮栅部分FG。当晶体管162截止时，浮栅部分FG可被视为嵌入在绝缘体中，并且因此电荷被保持在浮栅部分FG中。包括氧化物半导体的晶体管162的截止态电流量低于或等于包括硅等的晶体管的截止态电流的量的十万分之一；因此，由晶体管162的泄漏电流引起的浮栅部分FG中积累的电荷的丢失是可忽略的。换言之，利用包括氧化物半导体的晶体管162，可以实现能够在无供电的情况下存储数据的非易失性存储器装置。
例如，当晶体管162的截止态电流在室温下是10zA/μm（1zA（zepto-ampere）是1×10-21A）或更低并且电容器164的电容值约10fF时，数据可被存储104秒或更长。不用说，存储时间根据晶体管特性和电容值而变化。
此外，在该情况下，不存在传统的浮栅晶体管中指出的栅极绝缘膜（隧穿绝缘膜）的劣化的问题。就是说，可以消除传统上被视为问题的、由于电子注入到浮栅引起的栅极绝缘膜的劣化。这意味着原则上对写入操作的次数没有限制。此外，传统的浮栅晶体管中所需的用于写入或擦除数据的高电压不是必需的。
图1A中的形成半导体装置的诸如晶体管的部件可以被视为包括电阻器和电容器，如图1B中所示的。换言之，在图1B中，晶体管160和电容器164均被视为包括晶体管和电容器。R1和C1分别表示电容器164的电阻值和电容值。电阻值R1对应于电容器164中包括的绝缘层具有的电阻值。此外，R2和C2分别表示晶体管160的电阻值和电容值。电阻值R2对应于当晶体管160导通时栅极绝缘层具有的电阻值。电容值C2对应于所谓的栅极电容（在栅极电极与源极电极或漏极电极之间形成的电容，以及在栅极电极和沟道形成区域之间形成的电容）的值。
电子保持期（也被称为数据存储期）主要由如下条件下的晶体管162的截止态电流确定：晶体管162的栅极泄漏充分小，以及当在晶体管162截止的情况下源极电极和漏极电极之间的电阻值（也被称为有效电阻）是ROS时，满足R1≥ROS并且R2≥ROS。
另一方面，当不满足这些条件时，即使晶体管162的截止态电流足够低，也难以充分确保保持期。这是因为除晶体管162的截止态电流之外的泄漏电流（例如，在源极电极和栅极电极之间生成的泄漏电流）高。因此，可以认为该实施例中公开的半导体装置期望地满足以上关系。
期望满足C1≥C2。如果C1大，则当浮栅部分FG的电位由第五布线控制时（例如，在读取时），可以抑制第五布线的电位变化。
当满足以上关系时，可以实现更优选的半导体装置。注意，R1和R2由晶体管160和晶体管162的栅极绝缘层控制。对于C1和C2亦是如此。因此，适当地期望地设置栅极绝缘层的材料、厚度等以满足以上关系。
在本实施例中描述的半导体装置中，浮栅部分FG具有与闪存存储器等的浮栅晶体管的浮栅相似的效用，但是本实施例的浮栅部分FG具有在本质上不同于闪存存储器等的浮栅的特征。在闪存存储器的情况下，由于施加到控制栅极的电压高，因此需保持单元之间的适当距离以防止电位影响相邻单元的浮栅。这是阻碍半导体装置的更高集成度的因素之一。该因素归因于闪存存储器的基本原理，其中在施加高电场时隧穿电流流动。
此外，由于闪存存储器的上述原理，绝缘膜的劣化增加，并且因此出现对重写次数的限制（约104至105次）的问题。
所公开的本发明的半导体装置通过开关包括氧化物半导体的晶体管进行操作，并且不使用上述的通过隧穿电流进行电荷注入的原理。换言之，不同于闪存存储器，不需要用于电荷注入的高电场。因此，不必开率来自控制栅极的高电场对相邻单元的影响，这便于较高的集成。
此外，未利用通过隧穿电流进行电荷注入，这意味着不存在使存储器单元劣化的诱因。换言之，所公开的本发明的半导体装置具有比闪存存储器高的耐久性和可靠性。
此外，还有利的是，较之闪存存储器，不需要高电场并且不需要大的辅助电路（诸如升压直流-直流转换器）。
在其中C1中包括的绝缘层的相对介电常数εr1与C2中包括的绝缘层的相对介电常数εr2不同的情况下，容易满足C1≥C2，同时满足2·S2≥S1（期望地，S2≥S1），其中S1是C1的面积而S2是C2的面积。具体地，例如，将由高k材料（诸如，氧化铪）形成的膜或者由高k材料（诸如氧化铪）形成的膜和由氧化物半导体形成的膜的叠层用于C1，使得εr1可以是10或更大，优选的是15或更大，并且将氧化硅用于C2，使得εr2可以是3至4。
这些结构的组合实现了所公开的本发明的半导体装置的较高集成。
注意，尽管在以上描述中使用了其中电子作为多数载流子的n沟道晶体管，但是不用说，可以使用其中空穴作为多数载流子的p沟道晶体管代替n沟道晶体管。
如上文所述，所公开的本发明的实施例的半导体装置具有非易失性存储器单元，所述非易失性存储器单元包括：写入晶体管，其在截止态下源极和漏极之间的泄漏电流（截止态电流）低；读取晶体管，其由与写入晶体管不同的半导体材料形成；以及电容器。
在写入晶体管处于使用中的温度（例如，25℃）下，写入晶体管的截止态电流优选地是100zA（1×10-19A）或更低，更优选地是10zA（1×10-20A）或更低，进一步优选地是1zA（1×10-21A）或更低。在包括一般硅的晶体管的情况下，难以实现如上文所述的低的截止态电流。然而，在通过使用在适当的条件下处理的氧化物半导体而获得的晶体管中，可以实现低的截止态电流。因此，包括氧化物半导体的晶体管优选地用作写入晶体管。
此外，包括氧化物半导体的晶体管具有小的亚阈值摆幅（S值），使得即使迁移率相对低开关速率也可以是充分高的。因此，通过将该晶体管用作写入晶体管，提供给浮栅部分FG的写入脉冲的上升可以极其陡峭的。此外，截止态电流低，并且因此，可以减少保持在浮栅部分FG中的电荷的量。换言之，通过使用包括氧化物半导体的晶体管，可以高速地执行数据的重写。
对于读取晶体管，尽管对截止态电流没有限制，但是期望使用高速操作的晶体管以便增加读取速度。例如，优选使用具有1纳秒或更低的开关速率的晶体管作为读取晶体管。
通过使写入晶体管导通，使得电位被提供给其中写入晶体管的源极和漏极电极中的一个、电容器的电极之一、以及读取晶体管的栅极电极电连接的节点，并且随后使写入晶体管截止，使得预定量的电荷被保持在该节点处，来将数据写入存储器单元。这里，写入晶体管的截止态电流极低；因此，长时间地保持提供到该节点的电荷。当截止态电流例如基本上为0时，传统DRAM所需的刷新操作可以是不需要的，或者刷新操作的频率可以相当低（例如，约一个月或一年一次）。因此，可以充分降低半导体装置的功耗。
此外，通过将新数据覆写到存储器单元，可以直接重写数据。出于该原因，不需要闪存存储器等所需的擦除操作，从而能够防止因擦除操作引起的操作速度的降低。换言之，可以实现半导体装置的高速操作。此外，不需要传统的浮栅晶体管所需的用于写入和擦除的高电压；因此，可以进一步降低半导体装置的功耗。在其中写入两段（1位）的数据的情况下，在每个存储器单元中，根据本实施例施加到存储器单元的最高电压（同时施加到存储器单元的各个端子的最高电位和最低电位之间的差）可以是5V或更低，优选地是3V或更低。
被提供用于所公开的本发明的半导体装置的存储器单元，只要其中包括写入晶体管、读取晶体管和电容器，其就是可接受的。此外，即使电容器的面积是小的，存储器单元也仍可以操作。因此，较之对于每个存储器单元需要六个晶体管的SRAM和这样的存储单元，一个存储器单元的面积可以充分小，并且存储器单元可以高密度地布置在半导体装置中。
在传统的浮栅晶体管中，在写入操作期间电荷在栅极绝缘膜（隧穿绝缘膜）中行进，使得栅极绝缘膜（隧穿绝缘膜）的劣化不可避免。相反，在根据本发明的实施例的存储器单元中，通过写入晶体管的开关操作来写入数据；因此，可以消除传统上被当做问题的栅极绝缘膜的劣化。这意味着原则上对写入操作的次数没有限制，并且写入耐久性极高。例如，在根据本发明一个实施例的存储器单元中，即使在数据被写入1×109或更多次（十亿或更多次）之后，电流-电压特性仍未劣化。
此外，在使用包括氧化物半导体的晶体管作为存储器单元的写入晶体管的情况下，即使例如在150°C的高温，存储器单元的电流-电压特性也未劣化，这是因为氧化物半导体通常具有3.0至3.5eV的宽的能隙以及极少的热激发载流子。
作为潜心研究的结果，本发明人最先发现包括氧化物半导体的晶体管具有出色的电流-电压特性。即使在150°C的高温下，电流-电压特性也不会劣化，并且截止态电流极低，可以为100zA或更低。在所公开的本发明的一个实施例中，通过将这种具有出色的电流-电压特性的晶体管用作存储器单元的写入晶体管，可以提供具有新颖特征的半导体装置。
注意，本实施例中描述的结构、方法等可以适当地与其他实施例中的任何结构、方法等组合。
[实施例2]
在实施例2中，将说明实施例1中描述的半导体装置的一个应用示例。具体地，将说明其中实施例1中描述的半导体装置以矩阵排列成的半导体装置的一个示例。
图2图示了具有m×n个位的存储容量的半导体装置的电路图的一个示例。
本发明的一个实施例的半导体装置包括：m个字线WL；m个第二信号线S2；（n+1）个源极位线SL-BL；n个第一信号线S1；存储器单元阵列，其中多个存储器单元1100以m（行）（在竖直方向上）×n（列）（在水平方向上）（m和n是自然数）的矩阵排列；以及外围电路，诸如第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113、和第四驱动器电路1114。这里，前述实施例中描述的结构（例如图1A中的结构）被应用于存储器单元1100。注意，尽管在实施例2中，如图2中所示，源极位线SL-BL和第一信号线S1被设置成在列方向上延伸，而字线WL和第二信号线S2被设置在行方向上延伸，但是本发明的实施例不限于该结构。
每个存储器单元1100包括第一晶体管、第二晶体管和电容器。第一晶体管的栅极电极、第二晶体管的源极电极和漏极电极中的一个、以及电容器的一个电极彼此连接。源极位线SL-BL与第一晶体管的源极电极彼此连接。第一晶体管的漏极电极同与上述源极位线SL-BL相邻的源极位线SL-BL彼此连接。第一信号线S1同第二晶体管的源极电极和漏极电极中的另一个彼此连接。第二信号线S2同第二晶体管的栅极电极彼此连接。字线WL同电容器的另一个电极彼此连接。
换言之，存储器单元1100并联连接在彼此相邻的源极位线SL-BL之间。例如，第i行和第j列的存储器单元1100(i，j)（i是大于等于1且小于等于m的整数，并且j是大于等于1且小于等于n的整数）连接到源极位线SL-BL(j)、源极位线SL-BL(j+1)、第一信号线S1(j)、字线WL(i)和第二信号线S2(i)。
这里，源极位线SL-BL(j)由存储器单元1100(i，j)和存储器单元1100(i，j-1)共用，并且源极位线SL-BL(j+1)由存储器单元1100(i，j+1)和存储器单元1100(i，j)共用。换言之，源极位线SL-BL用作同一行中彼此相邻的存储器单元1100中的一个的源极线，以及其中另一个的位线。注意，这些功能并不必然在每个源极位线SL-BL中是确定的，并且功能可以切换。此外，设置在存储器单元阵列的末端处的源极位线SL-BL(1)和源极位线SL-BL(n+1)仅被分别连接到存储器单元1100(i，1)和存储器单元1100(i，n)。
源极位线SL-BL连接到第一驱动器电路1111。第一信号线S1连接到第二驱动器电路1112。第二信号线S2连接到第三驱动器电路1113。字线WL连接到第四驱动器电路1114。注意，在这里第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113和第四驱动器电路1114被分离地设置；然而，所公开的本发明不限于此。替代地，可以使用具有这些功能中的任何一个或一些功能的驱动器电路。
接下来，将描述写入操作和读取操作。图3是写入操作和读取操作的时序图的一个示例。注意，在实施例2中的半导体装置中，写入操作和读取操作可以对存储器单元阵列的每个行执行。因此，实施例2中的半导体装置可以平滑地写入和读取数据。
注意，尽管这里为了方便起见描述了包括存储器单元阵列的半导体装置的操作，该存储器单元阵列包括排列成两行和四列的存储单元，但是所公开的本发明不限于该结构。
将描述其中向/从第一行的存储器单元1100(1，1)、存储器单元1100(1,2)、存储器单元1100(1,3)和存储器单元1100(1,4)写入/读取数据的情况。注意，下文将描述向存储器单元1100(1，1)写入的数据是“1”，向存储器单元1100(1，2)写入的数据是“0”，向存储器单元1100(1,3)写入的数据是“1”，向存储器单元1100(1，4)写入的数据是“0”的情况。
首先，将描述写入操作。向第一行的第二信号线S2(1)提供电位VH，使得第一行的第二晶体管导通。此外，向第二行的第二信号线S2(2)提供电位0V，使得第二行的第二晶体管截止。
此外，向第一列的第一信号线S1(1)提供电位V2，向第二列的第一信号线S1(2)提供电位0V，向第三列的第一信号线S1(3)提供电位V2，并且向第四列的第一信号线S1(1)提供电位0V。
结果，向存储器单元(1,1)的浮栅部分FG提供电位V2，向存储器单元(1,2)的浮栅部分FG提供电位0V，向存储器单元(1,3)的浮栅部分FG提供电位V2，并且向存储器单元(1，4)的浮栅部分FG提供电位0V。这里，电位V2高于第一晶体管的阈值电压。这样，使第一行的第二信号线S2(1)的电位是0V，使得第一行的存储器单元中的第二晶体管截止。从而完成写入。
注意，字线WL(1)和WL(2)在写入操作期间处于电位0V。此外，当写入完成时，在第一行的第一信号线S1(1)的电位改变之前，使第一行的第二信号线S2(1)的电位为电位0V。假设在存储器元件中，连接到字线WL的端子是控制栅极电极，第一晶体管的源极电极是源极电极，并且第一晶体管的漏极电极是漏极电极，则在数据写入之后，存储器单元的阈值电压在数据是“0”时是Vw0并且在数据是“1”时是Vw1。这里，存储器单元的阈值电压意指连接到字线WL的端子的电压，其改变第一晶体管的源极电极和漏极电极之间的电阻。注意，这里满足Vw0>0>Vw1。
接下来，将描述读取操作。在第一行的存储器单元中，读取存储器单元(1,2)和存储器单元(1,3)中的数据，并且随后读取存储器单元(1,1)和存储器单元(1,4)中的数据。
注意，图4中所示的读取电路电连接到源极位线SL-BL(2)和源极位线SL-BL(4)中的每一个。在图4中的读取电路中，通过由读取使能信号（RE信号）控制的开关，源极位线SL-BL连接到钟控反相器和晶体管，该晶体管以二极管形式连接到被提供以电位V1的布线。
首先，将描述存储器单元(1,2)和存储器单元(1,3)的读取操作。
分别向第一行的字线WL(1)和第二行的字线WL(2)提供电位0V和电位VL。电位VL低于阈值电压Vw1。当字线WL(1)处于电位0V时，在第一行中，其中存储数据“0”的存储器单元的第一晶体管截止，并且其中存储数据“1”的存储器单元的第一晶体管导通。当字线WL(2)处于电位VL时，在第二行中，其中存储数据“0”或数据“1”的存储器单元的第一晶体管截止。
作为结果，由于存储器单元(1，1)的第一晶体管导通，因此源极位线SL-BL(1)和源极位线SL-BL(2)之间的电阻是低的，由于存储器单元(1,2)的第一晶体管截止，因此源极位线SL-BL(2)和源极位线SL-BL(3)之间的电阻是高的，由于存储器单元(1,3)的第一晶体管导通，因此源极位线SL-BL(3)和源极位线SL-BL(4)之间的电阻是低的，并且由于存储器单元(1，4)的第一晶体管截止，因此源极位线SL-BL(4)和源极位线SL-BL(5)之间的电阻是高的。
随后，为了读取存储器单元(1，2)和存储器单元(1，3)中的数据，向源极位线SL-BL(1)提供电位V3，向源极位线SL-BL(3)提供电位0V，并且向源极位线SL-BL(5)提供电位V3。此外，断言（激活）读取使能信号（RE信号）。
这里，由于源极位线SL-BL(2)和SL-BL(3)之间的电阻是高的，因此源极位线SL-BL(2)保持在高电位并且存储器单元(1,2)中存储的数据“0”被读取。此外，由于源极位线SL-BL(3)和SL-BL(4)之间的电阻是低的，因此向源极位线SL-BL(4)提供低电位并且存储器单元(1,3)中存储的数据“1”被读取。
然而，连接到源极位线SL-BL(2)的读取电路的输出取决于源极位线SL-BL(1)和SL-BL(2)之间的电阻以及源极位线SL-BL(2)和SL-BL(3)之间的电阻。如果源极位线SL-BL(1)和SL-BL(2)之间的电阻是高的，则可以读取源极位线SL-BL(2)和SL-BL(3)之间的电阻的差而不管源极位线SL-BL(1)的电位如何，这是因为源极位线SL-BL(1)的电位对读取电路的影响很小。然而，如果源极位线SL-BL(1)和SL-BL(2)之间的电阻是低的，则源极位线SL-BL(1)的电位影响读取电路。此外，类似地，连接到源极位线SL-BL(4)的读取电路的输出取决于源极位线SL-BL(4)和SL-BL(5)之间的电阻以及源极位线SL-BL(3)和SL-BL(4)之间的电阻。
例如，当在源极位线SL-BL(1)和SL-BL(2)之间的电阻低的情况下，向源极位线SL-BL(1)提供接近电位0V或更低的低电位时，源极位线SL-BL(2)的电位是低的而不管源极位线SL-BL(2)和SL-BL(3)之间的电阻。因此，对于连接到源极位线SL-BL(2)的读取电路有强烈的趋势将数据读取为数据“1”，尽管存储器单元(1，2)存储数据“0”。
此外，当在源极位线SL-BL(4)和SL-BL(5)之间的电阻低的情况下，向源极位线SL-BL(5)提供接近电位V1或更高的高电位时，源极位线SL-BL(4)的电位是高的而不管源极位线SL-BL(3)和SL-BL(4)之间的电阻如何。因此，对于连接到源极位线SL-BL(4)的读取电路有强烈的趋势将数据读取为数据“0”，尽管存储器单元(1，3)存储数据“1”。
换言之，源极位线SL-BL(1)和SL-BL(5)的电位越高，则将越可能数据“0”被读取。源极位线SL-BL(1)和SL-BL(5)的电位越低，则将越可能数据“1”被读取。因此，当提供给源极位线SL-BL(1)和SL-BL(5)的电位V3是电位0V和电位V1之间的适当电位时，读取电路的输出可以与其中读取电路未连接到源极位线SL-BL(1)和SL-BL(5)的情况下的输出相同；因此，可以正确地读取存储器单元(1,2)和存储器单元(1,3)之间的电阻差。尤其是，电位V3优选地在电位0V和电位V1之间并且可以例如大致是电位V1的一半。
通过这些步骤，可以通过连接到源极位线SL-BL(2)的读取电路，读取存储器单元(1，2)中存储的数据。相似地，可以通过连接到源极位线SL-BL(4)的读取电路，读取存储器单元(1,3)中存储的数据。
将描述在其中图4中的电路被用作读取电路的情况下的输出电位。在实施例2中，由于源极位线SL-BL(1)和SL-BL(2)之间的电阻是低的并且源极位线SL-BL(2)和SL-BL(3)之间的电阻是高的，因此当电位V3是电位V1的一半时，比电位V1的一半高的电位被输入到钟控反相器，使得输出D(1)变低。由于源极位线SL-BL(3)和SL-BL(4)之间的电阻是低的并且源极位线SL-BL(4)和SL-BL(5)之间的电阻是高的，因此当电位V3是电位V1的一半时，低电位被输入到钟控反相器，使得输出D(2)变高。
注意，在读取操作期间，电位0V和电位VL被分别提供给第二信号线S2(1)和第二信号线S2(2)，使得所有第二晶体管截止。第一行中的浮栅部分FG的电位是0V或V2；因此，使第二信号线S2(1)的电位是0V，由此第一行中的所有第二晶体管可以截止。另一方面，如果电位VL被提供给字线WL(2)，则第二行中的浮栅部分FG的电位低于紧接数据写入之后的时间处的电位。因此，为了防止该第二晶体管导通，与字线WL(2)的电位相似地，使第二信号线S2(2)的电位是低电位（电位VL）。因此，所有第二晶体管可以截止。
接下来，将描述存储器单元(1，1)和存储器单元(1,4)的读取操作。
如存储器单元(1,2)和存储器单元(1,3)的读取操作中那样，分别向第一行的字线WL(1)和第二行的字线WL(2)提供电位0V和电位VL。电位VL低于阈值电压Vw1。当字线WL(1)处于电位0V时，在第一行中，其中存储数据“0”的存储器单元的第一晶体管截止，并且其中存储数据“1”的存储器单元的第一晶体管导通。当字线WL(2)处于电位VL时，在第二行中，其中存储数据“0”或数据“1”的存储器单元的第一晶体管截止。
作为结果，由于存储器单元(1,1)的第一晶体管导通，因此源极位线SL-BL(1)和源极位线SL-BL(2)之间的电阻是低的，由于存储器单元(1,2)的第一晶体管截止，因此源极位线SL-BL(2)和源极位线SL-BL(3)之间的电阻是高的，由于存储器单元(1,3)的第一晶体管导通，因此源极位线SL-BL(3)和源极位线SL-BL(4)之间的电阻是低的，并且由于存储器单元(1,4)的第一晶体管截止，因此源极位线SL-BL(4)和源极位线SL-BL(5)之间的电阻是高的。
随后，为了读取存储器单元(1,1)和存储器单元(1,4)中的数据，向源极位线SL-BL(1)提供电位0V，向源极位线SL-BL(3)提供电位V3，并且向源极位线SL-BL(5)提供电位0V。此外，读取使能信号（RE信号）被断言（激活）。
如存储器单元(1,2)和存储器单元(1,3)的读取操作中那样，连接到源极位线SL-BL(2)的读取电路的输出取决于源极位线SL-BL(2)和SL-BL(3)之间的电阻以及源极位线SL-BL(1)和SL-BL(2)之间的电阻。此外，相似地，连接到源极位线SL-BL(4)的读取电路的输出取决于源极位线SL-BL(3)和SL-BL(4)之间的电阻以及源极位线SL-BL(4)和SL-BL(5)之间的电阻。
因此，如存储器单元(1,2)和存储器单元(1,3)的读取操作中那样，源极位线SL-BL(3)的电位越高，则将读取数据“0”的趋势变得越强。源极位线SL-BL(3)的电位越低，则将读取数据“1”的趋势变得越强。因此，当提供给源极位线SL-BL(3)的电位V3是电位0V和电位V1之间的适当电位时，读取电路的输出可以是相同的，即使在读取电路未连接到源极位线SL-BL(3)时也是如此；因此，可以正确地读取存储器单元(1，1)和存储器单元(1,4)之间的差。具体地，电位V3优选地在电位0V和电位V1之间并且可以例如大致是电位V1的一半。
通过这些步骤，可以通过连接到源极位线SL-BL(2)的读取电路，读取存储器单元(1,1)中存储的数据。相似地，可以通过连接到源极位线SL-BL(4)的读取电路，读取存储器单元(1,4)中存储的数据。
将描述在其中图4中的电路被用作读取电路的情况下的输出电位。电位V3例如可以大致是电位V1的一半。在实施例2中，由于源极位线SL-BL(1)和SL-BL(2)之间的电阻是低的并且源极位线SL-BL(2)和SL-BL(3)之间的电阻是高的，因此当电位V3是电位V1的一半时，低电位被输入到钟控反相器，使得输出D(1)变为高。由于源极位线SL-BL(3)和SL-BL(4)之间的电阻是低的并且源极位线SL-BL(4)和SL-BL(5)之间的电阻是高的，因此当电位V3是电位V1的一半时，比电位V1的一半高的电位被输入到钟控反相器，使得输出D(2)变为高。
操作电位可以如下：例如，满足V1=2V，V2=1.5V，V3=1V，VH=2V以及VL=-2V。
在具有该结构的半导体装置中，一个源极位线SL-BL可以用作源极线SL和位线BL并且可以减少存储器单元的布线数目。因此，存储器单元占用的面积可以减少，并且半导体装置的单位面积的存储容量可以增加。
将截止态电流极低的氧化物半导体装置用作图2中的半导体装置，使得能够极长时间地保持所存储的数据。换言之，由于刷新操作变得不必要或者刷新操作的频率可以极低，因此可以充分减少功耗。而且，即使在未供电时仍可以长时间地存储所存储的数据。
此外，在图2中的半导体装置中，不需要高电压来写入数据，并且元件的劣化不再称为问题。因此，图2中的半导体装置对写入操作的次数没有限制（这在传统的非易失性存储器中成为问题），并且其可靠性显著提高。此外，通过切换晶体管的导通态和截止态来写入数据，由此可以容易地实现高速操作。此外，不需要用于擦除数据的操作。
此外，由于包括与氧化物半导体不同的材料的晶体管可以充分地高速操作，因此通过使包括与氧化物半导体不同的材料的晶体管与包括氧化物半导体的晶体管组合，半导体装置的操作（例如，数据读取操作）可以是充分高速的。此外，包括与氧化物半导体不同的材料的晶体管使得可以实现优选需以高速操作的电路（例如，逻辑电路和驱动器电路）。
通过这种方式，通过具有包括与氧化物半导体不同的材料的晶体管和包括氧化物半导体的晶体管两者，可以实现具有新颖特征的半导体装置。
该实施例中描述的结构、方法等可以适当地与其他实施例中描述的任何结构、方法等组合。
[实施例3]
在实施例3中，将描述其中实施例1中描述的半导体装置以矩阵形式排列的半导体装置的另一示例。在下文中，将描述与前述实施例不同的部分并且省略了与前述实施例相似的部分的详细描述。
图5图示了具有m×n位的存储容量的半导体装置的电路图的一个示例。在实施例3中，不同于实施例2，将描述其中第二信号线S2被设置成在列方向上延伸而第一信号线S1被设置成在行方向上延伸的示例。
本发明的一个实施例的半导体装置包括：m个字线WL；m个第一信号线S1；（n+1）个源极位线SL-BL；n个第二信号线S2；存储器单元阵列，其中多个存储器单元1200排列成m（行）（在竖直方向上）×n（列）（在水平方向上）（m和n是自然数）的矩阵；以及外围电路，诸如第一驱动器电路1211、第二驱动器电路1212、第三驱动器电路1213、和第四驱动器电路1214。这里，将前述实施例中描述的结构（例如图1A中的结构）应用于存储器单元1200。注意，在实施例3中，不同于实施例2，源极位线SL-BL和第二信号线S2被设置成在列方向上延伸而字线WL和第一信号线S1被设置在行方向上延伸。
每个存储器单元1200包括第一晶体管、第二晶体管和电容器。第一晶体管的栅极电极、第二晶体管的源极电极和漏极电极中的一个、以及电容器的一个电极彼此连接。源极位线SL-BL同第一晶体管的源极电极彼此连接。第一晶体管的漏极电极同与上述源极位线SL-BL相邻的源极位线SL-BL彼此连接。第一信号线S1同第二晶体管的源极和漏极电极中的另一个彼此连接。第二信号线S2同第二晶体管的栅极电极彼此连接。字线WL同电容器的另一个电极彼此连接。
换言之，存储器单元1200并联连接在彼此相邻的源极位线SL-BL之间。例如，第i行和第j列的存储器单元1200(i，j)（i是大于等于1且小于等于m的整数，并且j是大于等于1且小于等于n的整数）连接到源极位线SL-BL(j)、源极位线SL-BL(j+1)、第二信号线S2(j)、字线WL(i)和第一信号线S1(i)。
这里，源极位线SL-BL(j)由存储器单元1200(i，j)和存储器单元1200(i，j-1)共用，并且源极位线SL-BL(j+1)由存储器单元1100(i，j+1)和存储器单元1100(i，j)共用。换言之，源极位线SL-BL用作同一行中彼此相邻的存储器单元1200中的一个的源极线，以及其中另一个的位线。注意，这些功能并不必然在每个源极位线SL-BL中都是确定的并且功能可以切换。此外，设置在存储器单元阵列的末端处的源极位线SL-BL(1)和源极位线SL-BL(n+1)仅被分别连接到存储器单元1200(i，1)和存储器单元1200(i，n)。
源极位线SL-BL连接到第一驱动器电路1211。第一信号线S1连接到第二驱动器电路1212。第二信号线S2连接到第三驱动器电路1213。字线WL连接到第四驱动器电路1214。注意，在这里第一驱动器电路1211、第二驱动器电路1212、第三驱动器电路1213和第四驱动器电路1214被分离地设置；然而，所公开的本发明不限于此。替代地，可以使用具有这些功能中的任何一个或一些功能的驱动器电路。
实施例3中的半导体装置的写入操作和读取操作与实施例2中的半导体装置的写入操作和读取操作相似；因此，将参照实施例2中的描述。
注意，由于在实施例3中的半导体装置中第二信号线S2被设置在列方向上，因此在存储器单元阵列的每一行中执行写入操作。在写入操作中，向第一信号线S1和字线WL提供电位，使得存储器单元的第二晶体管的栅极电极和源极电极之间的电压以及存储器单元的第二晶体管的栅极电极和漏极电极之间的电压大致相同，由此可以将数据有选择地写入到其中执行数据写入的列中的存储器单元中。因此，在实施例3中的半导体装置中，写入按位（bitwise）数据。
在具有该结构的半导体装置中，一个源极位线SL-BL可以用作源极线SL和位线BL，并且可以减少存储器单元的布线数目。因此，存储器单元占用的面积可以减少，并且半导体装置的单位面积的存储容量可以增加。
如实施例2中那样，截止态电流极低的氧化物半导体装置被用作图5中的半导体装置，使得能够极长时间地保持所存储的数据。换言之，由于刷新操作变得不必要或者刷新操作的频率可以极低，因此可以充分减少功耗。而且，即使在未供电时仍可以长时间地存储所存储的数据。
此外，如实施例2中那样，在图2中的半导体装置中，不需要高电压来写入数据，并且元件的劣化不再成为问题。因此，图2中的半导体装置没有对写入操作的次数限制（而这在传统的非易失性存储器中成为问题），并且其可靠性显著提高。此外，通过切换晶体管的导通态和截止态来写入数据，由此可以容易地实现高速操作。此外，不需要用于擦除数据的操作。
此外，由于包括与氧化物半导体不同的材料的晶体管可以充分地高速操作，因此通过使包括与氧化物半导体不同的材料的晶体管与包括氧化物半导体的晶体管组合，半导体装置的操作（例如，数据读取操作）可以是充分高速的。此外，包括与氧化物半导体不同的材料的晶体管使得可以实现优选需以高速操作的电路（例如，逻辑电路和驱动器电路）。
通过这种方式，通过具有包括与氧化物半导体不同的材料的晶体管和包括氧化物半导体的晶体管两者，可以实现具有新颖特征的半导体装置。
该实施例中描述的结构、方法等可以适当地与其他实施例中描述的任何结构、方法等组合。
[实施例4]
在该实施例中，将参照图6A和6B、图7A至7H以及图8A至8E描述所公开的本发明的一个实施例的半导体装置的结构和制造方法。
<半导体装置的横截面结构和平面结构>
图6A和6B图示了半导体装置的结构的一个示例。图6A图示了半导体装置的横截面，而图6B图示了半导体装置的平面视图。这里，图6A对应于沿图6B的线A1-A2和线B1-B2截取的横截面。图6A和6B中所示的半导体装置包括在下部中的使用与氧化物半导体不同的材料的晶体管160，以及在上部中的使用氧化物半导体的晶体管162。使用与氧化物半导体不同的材料形成的晶体管容易高速操作。另一方面，包括氧化物半导体的晶体管因其特性可以长时间地保持电荷。
注意，尽管这里所有的晶体管都是n沟道晶体管，但是不用说，也可以使用p沟道晶体管。此外，由于所公开的本发明的技术特征是在晶体管162中使用氧化物半导体，使得能够存储数据，因此半导体装置的具体结构并不限于这里描述的结构。
图6A和6B中的每个中的晶体管160包括：包含半导体材料（例如，硅）的衬底100中的沟道形成区域116；杂质区域114和高浓度区域120，杂质区域114和高浓度区域120的组合可以简称为杂质区域，沟道形成区域116设置在在杂质区域之间；沟道形成区域116上的栅极绝缘层108；栅极绝缘层108上的栅极电极110；电连接到杂质区域的源极或漏极电极130a；以及电连接到第二杂质区域114的源极电极或漏极电极130b。
侧壁绝缘层118设置在栅极电极110的侧表面上。此外，当从与衬底100的表面垂直的方向观看时，高浓度杂质区域120在衬底100的不与侧壁绝缘层118重叠的区域中形成，并且金属化合物区域124与高浓度杂质区域120接触。此外，元件隔离绝缘层106设置在衬底100上以便围绕晶体管160。层间绝缘层126和层间绝缘层128被设置成覆盖晶体管160。源极或漏极电极130a和源极或漏极电极130b通过在层间绝缘层126和128中形成的开口电连接到金属化合物区域124。就是说，源极或漏极电极130a和源极或漏极电极130b通过金属化合物区域124电连接到高浓度杂质区域120和杂质区域114。此外，电极130c通过在层间绝缘层126和128中形成的开口电连接到栅极电极110。注意，为了晶体管160的集成，在一些情况下未形成侧壁绝缘层118。
图6A和6B中的每个中的晶体管162包括：设置在层间绝缘层128上的源极或漏极电极142a和源极或漏极电极142b，电连接到源极或漏极电极142a和源极或漏极电极142b的氧化物半导体层144，覆盖源极或漏极电极142a、源极或漏极电极142b和氧化物半导体层144的栅极绝缘层146，以及设置在栅极绝缘层146上以便与氧化物半导体层144重叠的栅极电极148a。
这里，氧化物半导体层144优选是通过从中充分去除诸如氢的杂质或者通过向其提供充分量的氧而高度纯化的氧化物半导体层。具体地，氧化物半导体层144的氢浓度是5×1019原子/cm3或更低，优选为5×1018原子/cm3或更低，更优选为5×1017原子/cm3或更低。注意，氧化物半导体层144的氢浓度通过二次离子质谱法（SIMS）来测量。在通过充分减少其中的氢浓度而高度纯化以及其中通过提供充分量的氧来减少由于氧缺乏引起的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度低于1×1012/cm3，优选低于1×1011/cm3，更优选低于1.45×1010/cm3。例如，室温下晶体管162的截止态电流（这里按每单位沟道宽度（1μm）计）是100zA/μm（1zA（zepto-ampere）是1×10-21A）或更低，优选地是10zA/μm或更低。通过使用这种使其成为i型（本征）氧化物半导体或者基本上i型的氧化物半导体的氧化物半导体，可以获得具有相当优异的截止态电流特性的晶体管162。
注意，由于在图6A中的晶体管162中氧化物半导体层144未被构图成具有岛形形状，因此防止了氧化物半导体层144因用于构图的刻蚀而被污染。
电容器164包括源极或漏极电极142a、氧化物半导体层144、栅极绝缘层146和电极148b。就是说，源极或漏极电极142a用作电容器164的一个电极，并且电极148b用作电容器164的另一电极。
注意，在图6A中所示的电容器164中，通过堆叠氧化物半导体层144和栅极绝缘层146可以充分确保源极或漏极电极142a和电极148b之间的绝缘性质。
注意，在晶体管162和电容器164中，源极或漏极电极142a和源极或漏极电极142b的边缘部分优选地是渐缩的。这里，锥角是例如30°至60°（含端值）。注意，“锥角”意指当在与横截面（与衬底表面垂直的平面）垂直的方向上观察时，由具有渐缩形状的层（例如，源极或漏极电极142a）的侧表面和底表面形成的倾角。当源极或漏极电极142a和源极或漏极电极142b的边缘部分是渐缩时，可以改善氧化物半导体层144的覆盖并且可以防止连接断开。
此外，层间绝缘层150设置在晶体管162和电容器164上，并且层间绝缘层152设置在层间绝缘层150上。
<用于制造半导体装置的方法>
接下来，下文将描述用于制造半导体装置的方法的示例。首先，下文将参照图7A至7H描述用于制造下部中的晶体管160的方法，并且随后将参照图8A至8E描述用于制造上部中的晶体管162的方法。
<用于制造下部中的晶体管的方法>
首先，制备包括半导体材料的衬底100（参见图7A）。作为包括半导体材料的衬底100，可以使用：包括硅、碳化硅等的单晶半导体衬底或多晶半导体衬底；包括锗硅等的化合物半导体衬底；或SOI衬底；等等。这里，将描述使用单晶硅衬底作为包括半导体材料的衬底100的示例。注意，通常术语“SOI衬底”意指其中硅层设置在绝缘表面上的衬底。在本说明书等中，术语“SOI衬底”在其范畴中还包括其中使用不同于硅的材料形成的半导体层设置在绝缘表面上的衬底。就是说，“SOI衬底”中包括的半导体层不限于硅层。此外，SOI衬底可以是具有如下结构的衬底：其中半导体层设置在诸如玻璃衬底的绝缘衬底上，在它们之间设置有绝缘层。
特别地，例如包括硅的单晶半导体衬底被用作包括半导体材料的衬底100，使得实施例2或3中的半导体装置可以较高速地读取数据。
在衬底100上形成用作用于形成元件隔离绝缘层的掩模的保护层102（参见图7A）。作为保护层102，可以使用例如使用氧化硅、氮化硅、氮氧化硅、或氧氮化硅等形成的绝缘层。注意，在该步骤之前或之后，可以将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加到衬底100以便控制晶体管的阈值电压。当使用硅形成半导体时，可以使用磷、或砷等作为赋予n型导电性的杂质。可以使用硼、铝、或镓等作为赋予p型导电性的杂质。
接下来，通过使用保护层102作为掩模进行刻蚀来去除衬底100的未被保护层102覆盖的区域（即，暴露区域）中的部分。因此，形成与另一半导体区域分离的半导体区域104（参见图7B）。作为该刻蚀，优选地使用干法刻蚀，但是也可以进行湿法刻蚀。可以根据待刻蚀的层的材料来适当地选择刻蚀气体和刻蚀剂。
随后，形成绝缘层以便覆盖半导体区域104，并且有选择地去除与半导体区域104重叠的区域中的绝缘层，使得形成元件隔离绝缘层106（参见图7B）。使用氧化硅、氮化硅、或氧氮化硅等形成绝缘层。作为去除绝缘层的方法，可以使用任何刻蚀处理和抛光处理（诸如，CMP）。注意，在形成半导体区域104之后或者在形成元件隔离绝缘层106之后去除保护层102。
接下来，在半导体区域104上形成绝缘层，并且在该绝缘层上形成包含导电材料的层。
该绝缘层将作为后来的栅极绝缘层并且优选地具有使用通过CVD方法、溅射等利用含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪（HfSixOy，（x>0，y>0））、被添加氮的硅酸铪（HfSixOyNz，（x>0，y>0，z>0））、或被添加氮的铝酸铪（HfAlxOyNz，（x>0，y>0，z>0））等获得的膜的单层结构或叠层结构。替代地，绝缘层可以以如下方式形成：通过高密度等离子体处理或热氧化处理对半导体区域104的表面进行氧化或氮化。可以使用例如诸如He、Ar、Kr或Xe的稀有气体，氧、氧化氮、氨、氮、或氢的混合气体来执行高密度等离子体处理。绝缘层的厚度可以是例如1nm至100nm，优选地是10nm至50nm。
可以使用诸如铝、铜、钛、钽、或钨的金属材料形成包含导电材料的层。可以使用诸如多晶硅的半导体材料形成包含导电材料的层。对用于形成包含导电材料的层的方法没有特别限制，并且可以使用多种膜形成方法，诸如蒸发方法、CVD方法、溅射、和旋涂方法。注意，该实施例描述了其中使用金属材料形成包含导电材料的层的情况的示例。
此后，有选择地刻蚀绝缘层和包含导电材料的层，从而形成栅极绝缘层108和栅极电极110（参见图7C）。
接下来，形成覆盖栅极电极110的绝缘层112（参见图7C）。随后通过向半导体区域104添加磷（P）、或砷（As）等形成具有浅的结深的杂质区域114（参见图7C）。注意，这里添加磷或砷以便形成n沟道晶体管；在形成p沟道晶体管的情况下可以添加诸如硼（B）或铝（Al）的杂质元素。通过形成杂质区域114，在栅极绝缘层108下方在半导体区域104中形成沟道形成区域116（参见图7C）。这里，可以适当地设置所添加的杂质的浓度；当半导体元件高度微型化时优选地增加浓度。这里使用其中在形成绝缘层112之后形成杂质区域114的步骤；替代地，可以在形成杂质区域114之后形成绝缘层112。
接下来，形成侧壁绝缘层118（参见图7D）。绝缘层被形成来覆盖绝缘层112并且随后经历高度各向异性刻蚀，由此可以以自对准的方式形成侧壁绝缘层118。此时，优选的是，部分地刻蚀绝缘层112，使得栅极电极110的顶表面和杂质区域114的顶表面暴露。注意，在一些情况下未设置侧壁绝缘层118，以使得实现较高的集成等。
随后，形成绝缘层以便覆盖栅极电极110、杂质区域114、侧壁绝缘层118等。接下来，将磷（P）、或砷（As）等添加到与杂质区域114接触的区域，使得形成高浓度杂质区域120（参见图7E）。此后，去除绝缘层，并且形成金属层122以便覆盖栅极电极110、侧壁绝缘层118、高浓度杂质区域120等（参见图7E）。可以使用诸如真空蒸发方法、溅射、和旋涂方法的多种膜形成方法用于形成金属层122。优选地，使用与半导体区域104中所包含的半导体材料反应以成为低电阻金属化合物的金属材料来形成金属层122。这样的金属材料的示例是钛、钽、钨、镍、钴和铂。
接下来，执行热处理，使得金属层122与半导体材料反应。从而，形成与高浓度杂质区域120接触的金属化合物区域124（参见图7F）。注意，当使用多晶硅等形成栅极电极110时，在栅极电极110的与金属层122接触的部分中也形成金属化合物区域。
作为热处理，可以使用例如利用闪光灯的照射。尽管不用说，可以使用另一热处理方法，但是优选使用能够实现极短时间的热处理的方法以便改善金属化合物的形成中的化学反应的可控性。注意，金属化合物区域是通过金属材料和半导体材料的反应而形成的并且具有充分高的导电率。金属化合物区域的形成可以充分降低电阻并改善元件特性。注意，在形成金属化合物区域124之后去除金属层122。
随后，形成层间绝缘层126和层间绝缘层128以便覆盖在以上步骤中形成的部件（参见图7G）。可以使用包含诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽的无机绝缘材料的材料来形成层间绝缘层126和128。此外，可以使用诸如聚酰亚胺或丙烯酸树脂的有机绝缘材料来形成层间绝缘层126和128。注意，尽管这里使用了层间绝缘层126和层间绝缘层128的叠层结构，但是所公开的本发明的实施例不限于此。还可以使用单层结构或者包括两个或更多个层的叠层结构。在形成层间绝缘层128之后，优选地通过CMP或刻蚀等对层间绝缘层128的表面进行平坦化。
随后，在层间绝缘层中形成达到金属化合物区域124的开口，并且在开口中形成源极或漏极电极130a和源极或漏极电极130b（参见图7H）。源极或漏极电极130a和源极或漏极电极130b可以以如下方式形成，例如，通过PVD方法或CVD方法等在包括所述开口的区域中形成导电层，并且随后通过刻蚀或CMP等去除部分导电层。
尤其是，可以使用如下方法，例如，其中通过PVD方法在包括开口的区域中形成薄的钛膜，并且通过CVD方法形成薄的氮化钛膜，并且随后，形成钨膜以便嵌入在开口中。这里，通过PVD方法形成的钛膜具有减少在其上形成钛膜的表面上形成的氧化物膜（例如，天然氧化物）的作用，以降低与下面的电极（这里是金属化合物区域124）等的接触电阻。在形成钛膜之后形成的氮化钛膜具有防止导电材料的扩散的阻挡作用。在形成钛或氮化钛等的阻挡膜之后可以通过镀覆方法形成铜膜。
注意，在其中通过去除部分导电层形成源极或漏极电极130a和源极或漏极电极130b的情况下，优选地执行该步骤使得对表面进行平坦化。例如，当在包括所述开口的区域中形成薄的钛膜和薄的氮化钛膜并且随后形成钨膜以便嵌入在开口中时，去除多余的钨膜、多余的钛膜、多余的氮化钛膜等，并且可以通过后继的CMP来改善表面的平坦性。以这样的方式对包括源极或漏极电极130a和源极或漏极电极130b的表面进行平坦化，使得可以在后面的步骤中有利地形成电极、布线、绝缘层、半导体层等。
注意，这里仅示出了与金属化合物区域124接触的源极或漏极电极130a和源极或漏极电极130b；然而，在该步骤中还可以形成与栅极电极110等接触的电极。对用于源极或漏极电极130a和源极或漏极电极130b的材料没有特别限制，并且可以使用多种导电材料。例如，可以使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪的导电材料。考虑到后面执行的热处理，优选的是，使用具有高到足以承受该热处理的耐热性的材料来形成源极或漏极电极130a和源极或漏极电极130b。
通过以上步骤，形成了使用包含半导体材料的衬底100的晶体管160（参见图7H）。包括与氧化物半导体不同的材料的晶体管160可以高速操作。
注意，在以上步骤之后可以进一步形成电极、布线、或绝缘层等。当布线具有包括层间绝缘层和导电层的叠层结构的多层结构时，可以提供高度集成的半导体装置。
<用于制造上部中的晶体管的方法>
接下来，将参照图8A至8E描述用于在层间绝缘层128上制造晶体管162的步骤。注意，在图8A至8E中省略了晶体管162下方的晶体管160等，图8A至8E图示了晶体管162、层间绝缘层128上的多种电极等的制造工艺。
首先，在层间绝缘层128上形成导电层并且对其进行选择性刻蚀，使得形成源极或漏极电极142a和源极或漏极电极142b（见图8A）。
可以通过诸如溅射的PVD方法或者诸如等离子体CVD方法的CVD方法形成该导电层。作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼或钨的元素；或包含任何这些元素作为组分的合金；等等。此外，可以使用选自锰、镁、锆和铍的一种或多种材料。替代地，可以使用与选自钛、钽、钨、钼、铬、钕和钪的一种或多种元素组合的铝。
导电层可以具有单层结构或者包括两个或更多个层的分层结构。例如，导电层可以具有钛膜或氮化钛膜的单层结构，包含硅的铝膜的单层结构，其中钛膜堆叠在铝膜上的双层结构，其中钛膜堆叠在氮化钛膜上的双层结构，或者其中钛膜、铝膜和钛膜以该顺序堆叠的三层结构。注意，在其中导电层具有钛膜或氮化钛膜的单层结构的情况下，存在如下优点：导电层被容易被处理成具有渐缩形状的源极或漏极电极142a和源极或漏极电极142b。
替代地，可以使用导电的金属氧化物形成导电层。作为导电的金属氧化物，可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟-氧化锡合金（In2O3-SnO2，在一些情况中其被缩写成ITO）、氧化铟-氧化锌合金（In2O3-ZnO）、或者其中包括硅或氧化硅的任何这些金属氧化物材料。
优选地，对导电层进行刻蚀以使得源极或漏极电极142a和源极或漏极电极142b的边缘部分是渐缩的。这里，锥角优选是例如30°至60°（含端值）。当刻蚀源极或漏极电极142a和源极或漏极电极142b的边缘部分以便使其渐缩时，改善了后来要形成的栅极绝缘层146的覆盖并且可以防止连接断开。
晶体管的沟道长度（L）由源极或漏极电极142a的下边缘部分和源极或漏极电极142b的下边缘部分之间的距离确定。注意，在其中晶体管的沟道长度（L）是25nm或更低的情况下，优选利用波长短至几纳米至几十纳米的极紫外线（extreme ultraviolet ray）来执行用于形成掩模的曝光。利用极紫外线的曝光的分辨率高并且焦深大。出于这些原因，后面将形成的晶体管的沟道长度（L）可以在10nm至1000nm（1μm）的范围内，并且电路可以以较高速操作。此外，微型化可以导致半导体装置的低功耗。
注意，可以在层间绝缘层128上形成用作基底的绝缘层。该绝缘层可以通过PVD方法或CVD方法等形成。
此外，可以在刻蚀源极或漏极电极142a和源极或漏极电极142b上形成绝缘层。通过提供该绝缘层，可以减少在后面要形成的栅极电极和源极或漏极电极142a之间以及在栅极电极和源极或漏极电极142b之间形成的寄生电容。
接下来，形成氧化物半导体层144以便覆盖源极或漏极电极142a和源极或漏极电极142b（参见图8B）。
可以使用任何下述氧化物半导体来形成氧化物半导体层144：四组分金属氧化物，诸如基于In-Sn-Ga-Zn-O的氧化物半导体；三组分金属氧化物，诸如基于In-Ga-Zn-O的氧化物半导体、基于In-Sn-Zn-O的氧化物半导体、基于In-Al-Zn-O的氧化物半导体、基于Sn-Ga-Zn-O的氧化物半导体、基于基于Al-Ga-Zn-O的氧化物半导体、或者基于Sn-Al-Zn-O的氧化物半导体；二组分金属氧化物，诸如基于In-Zn-O的氧化物半导体、基于Sn-Zn-O的氧化物半导体、基于Al-Zn-O的氧化物半导体、基于Zn-Mg-O的氧化物半导体、基于Sn-Mg-O的氧化物半导体、或者基于In-Mg-O的氧化物半导体；或者一组分金属氧化物，诸如基于In-O的氧化物半导体、基于Sn-O的氧化物半导体、或者基于Zn-O的氧化物半导体的。
特别地，当不存在电场时基于In-Ga-Zn-O的氧化物半导体材料具有充分高的电阻，并且因此可以充分地降低截止态电流。此外，通过高的场效应迁移率，基于In-Ga-Zn-O的氧化物半导体材料适于作为用在半导体装置中的半导体材料。
作为基于In-Ga-Zn-O的氧化物半导体材料的典型示例，给出了由InGaO3(ZnO)m（m>0并且m不是自然数）表示的一种材料，并且使用利用ICP-MS或RBS的分析可以确认，m不是自然数。使用M替代Ga，存在由InMO3(ZnO)m（m>0并且m不是自然数）表示的氧化物半导体材料。这里，M表示选自镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）、钴（Co）等中的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、或Ga和Co等。注意，上述组合物得自氧化物半导体材料可以具有的晶体结构并且仅作为示例。
作为用于通过溅射形成氧化物半导体层144的靶，优选地使用具有In∶Ga∶Zn=1∶x∶y（x是0或更大并且y是0.5至5）的组成比的靶。例如，可以使用具有In2O3∶Ga2O3∶ZnO=1∶1∶2[摩尔比]（x=1，y=1）等的组成比的靶。替代地，可以使用具有In2O3∶Ga2O3∶ZnO=1∶1∶1[摩尔比]（x=1，y=0.5）的组成比的靶、具有In2O3∶Ga2O3∶ZnO=1∶1∶4[摩尔比]（x=1，y=2）的组成比的靶、或具有In2O3∶Ga2O3∶ZnO=1∶0∶2[摩尔比]（x=0，y=1）的组成比的靶。
在该实施例中，利用用于形成基于In-Ga-Zn-O的氧化物半导体膜的靶通过溅射，形成具有非晶结构的氧化物半导体层144。
优选的是，用于形成氧化物半导体膜的靶中包含的金属氧化物具有80%或更高、优选地95%或更高、更优选地99.9%或更高的相对密度。通过使用用于形成氧化物半导体膜的具有高相对密度的靶，可以形成具有致密结构的氧化物半导体层144。
其中形成氧化物半导体层144的气氛优选地是稀有气体（典型地，氩）气氛、氧气氛、或者稀有气体（典型地，氩）和氧的混合气氛。尤其是，优选的是使用高纯度气体气氛，例如，从该气氛去除了诸如氢、水、氢氧基或氢化物的杂质，使得浓度是1ppm或更低（优选地，10ppb或更低）。
在形成氧化物半导体层144时，将待处理的材料保持在被维持于降低的压力下的处理腔室中，并且被加热，以使得待处理的材料的温度高于或等于100°C并且低于550°C，优选为200°C至400°C（含端值）。替代地，形成氧化物半导体层144时的待处理的材料的温度可以是室温。随后，引入从其去除了氢、水等的溅射气体，同时去除处理腔室中的湿气，由此使用上述靶形成氧化物半导体层144。在对待处理的材料加热的同时形成氧化物半导体层144，使得可以减少氧化物半导体层144中包含的杂质。此外，可以减少由于溅射引起的损害。优选使用俘获型真空泵以便去除处理腔室中的湿气。例如，可以使用低温泵、离子泵、或者钛升华泵。可以使用设置有冷阱的涡轮泵。通过利用低温泵等的排出，可以从处理腔室去除氢、水等，由此可以降低氧化物半导体层144的杂质浓度。
氧化物半导体层144可以在如下条件下形成，例如：待处理的材料和靶之间的距离是170mm；压力是0.4Pa；直流（DC）功率是0.5kW；并且气氛是氧（氧流量的比例是100%）气氛、氩（氩流量的比例是100%）气氛、或者氧和氩的混合气氛。注意，优选的是，使用脉冲直流（DC）电源，因为可以减少在膜淀积中生成的粉状物质（也被称为颗粒或灰尘）并且可以使厚度分布均匀。氧化物半导体层144的厚度是1nm至50nm（含端值），优选地是1nm至30nm（含端值），更优选地是1nm至10nm（含端值）。使用具有这样的厚度的氧化物半导体层144可以抑制由于微型化引起的短沟道效应。注意，适当的厚度根据所使用的氧化物半导体材料或半导体装置的用途等而不同；因此，也可以根据要使用的材料或用途等适当地设置厚度。
注意，在通过溅射形成氧化物半导体层144之前，优选地通过其中引入氩气并且生成等离子体的反溅射去除附着到其上形成氧化物半导体层144的表面的材料。这里，与其中离子撞击溅射靶的通常的溅射相反，反溅射是其中离子撞击待处理的表面使得表面被修改的方法。用于使离子撞击待处理的表面的方法的示例是如下方法：其中在氩气氛中将高频电压施加到所述表面，使得在待处理的材料附近生成等离子体。注意，可以使用氮气氛、氦气氛、或氧气氛等替代氩气氛。
此后，优选地对氧化物半导体层144执行热处理（第一热处理）。通过第一热处理可以去除氧化物半导体层144中包含的过多的氢（包括水和氢氧基）；因此，可以改善氧化物半导体层的结构并且可以减少能隙中的缺陷能级。第一热处理的温度是例如高于或等于300°C且低于550°C，或者是400°C至500°C（含端值）。
热处理可以以如下方式执行，例如，将物体引入到其中使用电阻加热元件等的电炉中，并且在氮气氛中在450°C加热一小时。在热处理期间氧化物半导体层144不暴露于空气，使得可以防止水和氢的进入。
热处理装置不限于电炉，并且可以是用于通过来自诸如加热气体的介质的热传导或者热辐射来加热物体的装置。例如，可以使用快速热退火（RTA）装置，诸如灯快速热退火（LRTA）装置或气体快速热退火（GRTA）装置。LRTA装置是用于通过从灯发射的光辐射（电磁波）来加热物体的装置，所述灯诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯。GRTA装置是用于使用高温气体执行热处理的装置。作为该气体，使用不会因热处理而与物体反应的惰性气体，例如，氮或者诸如氩的稀有气体。
例如，作为第一热处理，可以如下执行GRTA处理。将物体放入已被加热的惰性气体气氛中，加热数分钟，并且从惰性气体气氛中取出。GRTA工艺使得高温热处理的时间能够是短的。此外，即使当温度超过物体的温度上限时，仍可以使用GRTA工艺。注意，可以在工艺处理期间将惰性气体改变为含氧的气体。这是因为通过在含氧气氛中执行第一热处理，可以减少由氧空位引起的能隙中的缺陷能级。
注意，作为惰性气体气氛，优选地使用包含氮或稀有气体（例如，氦、氖或氩）作为其主要组分并且不包含水或氢等的气氛。例如，引入到热处理装置中的氮或者诸如氦、氖或氩的稀有气体的纯度是6N（99.9999%）或更高，优选地是7N（99.99999%）或更高（即，杂质浓度是1ppm或更低，优选地是0.1ppm或更低）。
在任何情况下，形成了其中通过第一热处理减少了杂质的i型（本征）或基本上i型的氧化物半导体层144，其使得能够实现具有极为优异的特性的晶体管。
上述热处理（第一热处理）因为其去除氢、水等的作用而可以被称为脱水处理或脱氢处理等。例如，可以在形成氧化物半导体层之后，在形成栅极绝缘层之后，或者在形成栅极电极之后，执行所述脱水处理或脱氢处理。该脱水处理或脱氢处理可以被执行一次或多次。
接下来，形成与氧化物半导体层144接触的栅极绝缘层146（参见图8C）。可以通过CVD方法或溅射等形成栅极绝缘层146。栅极绝缘层146优选地被形成为包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪（HfSixOy，（x>0，y>0））、被添加了氮的硅酸铪（HfSixOy，（x>0，y>0）、或被添加了氮的铝酸铪（HfAlxOy，（x>0，y>0））等。栅极绝缘层146可以具有单层结构或分层结构。对厚度没有特别限制；然而，在其中使半导体装置微型化的情况下，厚度优选地是小的，以确保晶体管的操作。例如，在其中使用氧化硅的情况下，厚度可以被设置成1nm至100nm（含端值），优选地设置为10nm至50nm（含端值）。
如上文所述，当栅极绝缘层146薄时，存在由于隧穿效应等引起的栅极泄露的问题。为了解决栅极泄露的问题，对于栅极绝缘层146，优选地使用高介电常数（高k）材料，诸如氧化铪、氧化钽、氧化钇、硅酸铪（HfSixOy，（x>0，y>0））、被添加了氮的硅酸铪（HfSixOy，（x>0，y>0））、被添加了氮的铝酸铪（HfAlxOy，（x>0，y>0））等。通过将高k材料用于栅极绝缘层146，可以确保电特性并且厚度可以是大的以防止栅极泄露。注意，可以使用包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等中的任何一种的膜的分层结构。
在形成栅极绝缘层146之后，期望地在惰性气体气氛或氧气氛中执行第二热处理。该热处理的温度被设置为200°C至450°C（含端值），优选地250°C至350°C（含端值）。例如，可以在氮气氛中在250°C下执行热处理一小时。第二热处理可以降低晶体管电特性的变化。此外，在其中栅极绝缘层146包含氧的情况下，氧被提供到氧化物半导体层144以覆盖氧化物半导体层144中的氧空位，使得可以形成i型（本征半导体）或者基本上i型的氧化物半导体。
注意，在该实施例中在形成栅极绝缘层146之后执行第二热处理；第二热处理的时机不限于此。例如，可以在形成栅极电极之后执行第二热处理。替代地，可以在第一热处理之后执行第二热处理，第一热处理可以兼作第二热处理，或者第二热处理可以兼作第一热处理。
接下来，在与氧化物半导体层144重叠的区域中在栅极绝缘层146上形成栅极电极148a并且在源极或漏极电极142a上形成电极148b（参见图8D）。栅极电极148a和电极148b可以以如下方式形成：在栅极绝缘层146上形成导电层并且对其进行选择性刻蚀。将成为栅极电极148a和电极148b的导电层可以通过以溅射为代表的PVD方法或者诸如等离子体CVD方法的CVD方法来形成。细节与源极或漏极电极142a等的相似；因此，可以参照其描述。
接下来，在栅极绝缘层146、栅极电极148a和电极148b上形成层间绝缘层150和层间绝缘层152（图8E）。可以通过PVD方法或CVD方法等形成层间绝缘层150和152。可以使用包含诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽的无机绝缘材料的材料来形成层间绝缘层150和152。注意，实施例4中使用了层间绝缘层150和152的分层结构，但是所公开的本发明的一个实施例不限于此。还可以使用单层结构或者包括两个或更多个层的分层结构。替代地，并不必然提供层间绝缘层。
注意，层间绝缘层152期望地被形成为具有平坦化的表面。这是因为，即使在例如半导体装置微型化的情况下仍可以有利地在层间绝缘层152上形成电极或布线等。可以使用诸如CMP（化学机械抛光）的方法对层间绝缘层152进行平坦化。
通过以上步骤，完成了使用高度纯化的氧化物半导体层144的晶体管162。此外，完成了电容器164。
图8E中所示的晶体管162包括：氧化物半导体层144，电连接到氧化物半导体层144的源极或漏极电极142a和源极或漏极电极142b，覆盖氧化物半导体层144、源极或漏极电极142a和源极或漏极电极142b的栅极绝缘层146，以及栅极绝缘层146上的栅极电极148a。此外，电容器164包括：源极或漏极电极142a，氧化物半导体层144，覆盖源极或漏极电极142a的栅极绝缘层146，和栅极绝缘层146上的电极148b。
由于在该实施例中所示的晶体管162中氧化物半导体层144是高度纯化的，因此氢浓度是5×1019原子/cm3或更低，优选地为5×1018原子/cm3或更低，更优选地为5×1017原子/cm3或更低。此外，较之通常的硅晶片（被略微添加诸如磷或硼的杂质元素的硅晶片）（约1×1014/cm3），氧化物半导体层144的载流子浓度值充分低（例如，低于1×1012/cm3，优选地低于1.45×1010/cm3）。因此，截止态电流充分低。例如，室温下晶体管162的截止态电流（这里按每单位沟道宽度（1μm）的值计）是100zA/μm（1zA（zepto-ampere）是1×10-21A）或更低，优选地是10zA/μm或更低。
通过使用高度纯化的或者变为本征的氧化物半导体层144，可以充分降低晶体管的截止电流。这样，通过使用该晶体管，可以获得其中可以将所存储的数据存储极长时间的半导体装置。
该实施例中描述的结构、方法等可以适当地与其他实施例中描述的任何结构、方法等组合。
[实施例5]
在该实施例中，将参照图9A和9B以及图10A至10D描述所公开的本发明的与实施例4不同的一个实施例的半导体装置的结构和制造方法。
<半导体装置的横截面结构和平面结构>
图9A和9B图示了半导体装置的结构的一个示例。图9A图示了半导体装置的横截面，而图9B图示了半导体装置的平面视图。这里，图9A对应于沿图9B的线A1-A2和线B1-B2截取的横截面。图9A和9B中所示的半导体装置包括：在下部中的使用与氧化物半导体不同的材料的晶体管160，以及在上部中的使用氧化物半导体的晶体管162。使用与氧化物半导体不同的材料形成的晶体管易于高速操作。另一方面，包括氧化物半导体的晶体管因其特性可以长时间地保持电荷。
注意，尽管这里所有的晶体管都是n沟道晶体管，但是不用说，也可以使用p沟道晶体管。此外，由于所公开的本发明的技术特征是在晶体管162中使用氧化物半导体，使得能够存储数据，因此半导体装置的具体结构并不限于这里描述的结构。
图9A和9B中的每一个中的晶体管160包括：包含半导体材料（例如，硅）的衬底100中的沟道形成区域116；杂质区域114和高浓度区域120，杂质区域114和高浓度区域120的组合可以被简称为杂质区域，沟道形成区域116设置在杂质区域之间；沟道形成区域116上的栅极绝缘层108；栅极绝缘层108上的栅极电极110；电连接到杂质区域的源极或漏极电极130a；以及电连接到杂质区域的源极或漏极电极130b。此外，在源极或漏极电极130a和源极或漏极电极130b上分别形成布线142c和布线142d。
侧壁绝缘层118设置在栅极电极110的侧表面上。此外，如横截面视图中所示，在衬底100的不与侧壁绝缘层118重叠的区域中形成高浓度杂质区域120，并且金属化合物区域124与高浓度杂质区域120接触。此外，元件隔离绝缘层106设置在衬底100上以便围绕晶体管160。层间绝缘层126和层间绝缘层128被设置成使栅极电极110的顶表面暴露，并且被设置成覆盖晶体管160。源极或漏极电极130a和源极或漏极电极130b通过在层间绝缘层126和128中形成的开口电连接到金属化合物区域124。就是说，源极或漏极电极130a和源极或漏极电极130b通过金属化合物区域124电连接到高浓度杂质区域120和杂质区域114。注意，为了晶体管160的集成，在一些情况下不形成侧壁绝缘层118。
图9A和9B每一个中的晶体管162包括：设置在层间绝缘层128上的源极或漏极电极142a和源极或漏极电极142b，电连接到源极或漏极电极142a和源极或漏极电极142b的岛形氧化物半导体层144，覆盖源极或漏极电极142a、源极或漏极电极142b和岛形氧化物半导体层144的栅极绝缘层146，以及设置在栅极绝缘层146上以便与岛形氧化物半导体层144重叠的栅极电极148a。
这里，源极或漏极电极142a直接形成在栅极电极110上，由此下部中的晶体管160和上部中的晶体管162彼此电连接。就是说，该实施例中描述的半导体装置具有如下结构：其中上部中的晶体管162形成在下部中的晶体管160上，从该处去除了在实施例4中描述的半导体装置中栅极电极110a的顶表面上的部分。
注意，氧化物半导体层144优选地是通过从其中充分去除诸如氢的杂质或者通过向其提供充分量的氧而高度纯化的氧化物半导体层。尤其是，氧化物半导体层144的氢浓度是5×1019原子/cm3或更低，优选地5×1018原子/cm3或更低，更优选地5×1017原子/cm3或更低。注意，氧化物半导体层144的氢浓度通过二次离子质谱法（SIMS）来测量。在通过充分减少其中的氢浓度而高度纯化以及其中通过提供充分量的氧来减少由于氧缺乏引起的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度低于1×1012/cm3，优选地低于1×1011/cm3，更优选地低于1.45×1010/cm3。例如，室温下晶体管162的截止态电流（这里按每单位沟道宽度（1μm）计）是100zA/μm（1zA（zepto-ampere）是1×10-21A）或更低，优选地是10zA/μm或更低。通过使用这样的氧化物半导体（使其成为i型（本征）的氧化物半导体或者基本上i型的氧化物半导体），可以获得具有显著优异的截止态电流特性的晶体管162。
电容器164包括：源极或漏极电极142a、氧化物半导体层144、栅极绝缘层146、和电极148b。就是说，源极或漏极电极142a作为电容器164的一个电极，而电极148b作为电容器164的另一电极。
注意，在图9A中所示的电容器164中，通过堆叠氧化物半导体层144和栅极绝缘层146可以充分确保源极或漏极电极142a和电极148b之间的绝缘性质。
注意，在晶体管162和电容器164中，优选使源极或漏极电极142a和源极或漏极电极142b的边缘部分渐缩。这里，锥角是例如30°至60°（含端值）。注意，“锥角”意指当在与横截面（与衬底表面垂直的平面）垂直的方向上观察时，由具有渐缩形状的层（例如，源极或漏极电极142a）的侧表面和底表面形成的倾角。当源极或漏极电极142a和源极或漏极电极142b的边缘部分渐缩时，可以改善氧化物半导体层144的覆盖并且可以防止连接断开。
此外，层间绝缘层150设置在晶体管162和电容器164上，并且层间绝缘层152设置在层间绝缘层150上。
<用于制造半导体装置的方法>
接下来，下文将描述用于制造半导体装置的方法的示例。在下文中，将参照图10A至10D描述形成下部中的晶体管160之后执行的步骤以及用于制造在上部中的晶体管162的方法。形成下部中的晶体管160的方法与实施例4中的相似；因此，可以参考实施例4中的描述。
通过实施例4中描述的方法形成下部中的晶体管160，并且随后，去除晶体管160的在栅极电极110的顶表面上的部分（参见图10A）。通过对在下部中的晶体管160执行的抛光处理（CMP）去除晶体管160的所述部分直至栅极电极110的顶表面暴露。如此，去除了层间绝缘层126、层间绝缘层128、源极或漏极电极130a和源极或漏极电极130b的在栅极电极110上的部分。此时，使包括层间绝缘层126、层间绝缘层128、源极或漏极电极130a、和源极或漏极电极130b的表面平坦化；因此，在后面的步骤中可以优选地形成电极、布线、绝缘层、半导体层等。实施例4中说明的电极130c不必形成，因为其通过CMP被完全去除。
如上文所述通过CMP使栅极电极110的顶表面暴露，由此栅极电极110可以直接连接到源极或漏极电极142a。因此，晶体管160和晶体管162可以容易地彼此电连接。
接下来，在层间绝缘层126和层间绝缘层128上形成导电层，并对其进行选择性刻蚀以形成源极或漏极电极142a、源极或漏极电极142b、布线142c、和布线142d（参见图10B）。这里，源极或漏极电极142a、布线142c、和布线142d被形成为分别直接连接到栅极电极110、源极或漏极电极130a、和源极或漏极电极130b。
这里，形成源极或漏极电极142a、源极或漏极电极142b、布线142c、和布线142d的导电层可以通过使用与实施例4中的相似的材料来形成；因此，可以参照实施例4中的描述。此外，可以按与实施例4中执行的刻蚀相似的方式来执行导电层的刻蚀；因此，可以参照实施例4中的描述。
此外，如实施例4中所示的，可以在源极或漏极电极142a和源极或漏极电极142b上形成绝缘层。提供绝缘层可以降低在后面的步骤中要形成的栅极电极与源极和漏极电极142a和142b之间形成的寄生电容。
随后，形成氧化物半导体层以覆盖源极或漏极电极142a、源极或漏极电极142b、布线142c、和布线142d，并对其进行选择性刻蚀以将氧化物半导体层144形成为与源极或漏极电极142a和源极或漏极电极142b接触（参见图10C）。
氧化物半导体层可以通过使用与实施例4中的相似的材料和方法来形成；因此，可以参照实施例4中的描述。
通过使用掩模进行刻蚀等，对以这样的方式形成的氧化物半导体层进行处理以使其具有岛形，从而形成岛形氧化物半导体层144。
作为用于刻蚀氧化物半导体层的方法，可以使用干法刻蚀或湿法刻蚀。不用说，可以组合使用干法刻蚀和湿法刻蚀。根据材料适当地设置刻蚀条件（例如，刻蚀气体或刻蚀剂、刻蚀时间和温度），使得可以将氧化物半导体层刻蚀成所需的形状。
此外，氧化物半导体层144优选经历如实施例4中所述的热处理（第一热处理）。第一热处理可以通过实施例4中描述的方法来执行；因此，可以参照实施例4中的描述。形成了其中通过第一热处理减少了杂质i型（本征）或基本上i型的氧化物半导体层144，其使得能够实现具有极为优异的特性的晶体管。注意，第一热处理可以在刻蚀氧化物半导体之前执行或者在通过刻蚀对氧化物半导体层进行处理以使其具有岛形之后执行。
接下来，形成与氧化物半导体层144接触的栅极绝缘层146（参见图10C）。
栅极绝缘层146可以通过使用与实施例4中的相似的材料和方法来形成；因此，可以参照实施例4中的描述。
此外，在形成栅极绝缘层146之后，如实施例4中描述的，期望地在惰性气体气氛或氧气氛中执行第二热处理。第二热处理可以通过实施例4中描述的方法来执行；因此，可以参照实施例4中的描述。第二热处理可以减少晶体管的电特性的变化。此外，在其中栅极绝缘层146包含氧的情况下，氧被提供给氧化物半导体层144以覆盖氧化物半导体层144中的氧空位，使得可以形成i型（本征半导体）或者基本上i型的氧化物半导体。
注意，在该实施例中在形成栅极绝缘层146之后执行第二热处理；第二热处理的时机不限于此。例如，可以在形成栅极电极之后执行第二热处理。替代地，可以在第一热处理之后执行第二热处理，第一热处理可以兼作第二热处理，或者第二热处理可以兼作第一热处理。
接下来，在与氧化物半导体层144重叠的区域中在栅极绝缘层146上形成栅极电极148a，并在源极或漏极电极142a上形成电极148b（参见图10D）。栅极电极148a和电极148b可以以如下方式形成：在栅极绝缘层146上形成导电层并且随后对其进行选择性刻蚀。将成为栅极电极148a和电极148b的导电层可以通过以溅射为代表的PVD方法或者诸如等离子体CVD方法的CVD方法来形成。细节与源极或漏极电极142a等的细节相似；因此，可以参照其描述。
接下来，如实施例4中描述的，在栅极绝缘层146、栅极电极148a和电极148b上形成层间绝缘层150和层间绝缘层152。层间绝缘层150和层间绝缘层152可以通过使用与实施例4中的相似的材料和方法来形成；因此，可以参照实施例4中的描述。
注意，层间绝缘层152期望地被形成为具有平坦化表面。这是因为，即使在例如半导体装置微型化的情况下仍可以有利地在层间绝缘层152上形成电极或布线等。可以使用诸如CMP（化学机械抛光）的方法对层间绝缘层152进行平坦化。
通过上述步骤，完成了使用高度纯化的氧化物半导体层144的晶体管162（参见图10D）。此外，完成了电容器164。
图10D中所示的晶体管162包括：氧化物半导体层144，电连接到氧化物半导体层144的源极或漏极电极142a和源极或漏极电极142b，覆盖氧化物半导体层144、源极或漏极电极142a和源极或漏极电极142b的栅极绝缘层146，以及栅极绝缘层146上的栅极电极148a。此外，电容器164包括：源极或漏极电极142a，氧化物半导体层144，覆盖源极或漏极电极142a的栅极绝缘层146，和栅极绝缘层146上的电极148b。
由于在该实施例中所示的晶体管162中氧化物半导体层144是高度纯化的，因此氢浓度是5×1019原子/cm3或更低，优选地为5×1018原子/cm3或更低，更优选地为5×1017原子/cm3或更低。此外，较之通常的硅晶片（被略微添加诸如磷或硼的杂质元素的硅晶片）（约1×1014/cm3），氧化物半导体层144的载流子浓度值充分低（例如，低于1×1012/cm3，优选地低于1.45×1010/cm3）。因此，截止态电流充分低。例如，室温下晶体管162的截止态电流（这里按每单位沟道宽度（1μm）的值计）是100zA/μm（1zA（zepto-ampere）是1×10-21A）或更低，优选地是10zA/μm或更低。
通过使用高度纯化的或者变为本征的氧化物半导体层144，可以充分降低晶体管的截止电流。这样，通过使用该晶体管，可以获得其中所存储的数据可以存储极长时间的半导体装置。
该实施例中描述的结构、方法等可以适当地与其他实施例中描述的任何结构、方法等组合。
[实施例6]
在实施例6中，将参照图11A和11B、图12A至12D以及图13A至13C描述所公开的本发明的与实施例4和5不同的一个实施例的半导体装置的结构和制造方法。
<半导体装置的横截面结构和平面结构>
图11A和11B图示了半导体装置的结构的一个示例。图11A图示了半导体装置的横截面，而图11B图示了半导体装置的平面视图。这里，图11A对应于沿图11B的线C1-C2和线D1-D2截取的横截面。图11A和11B中所示的半导体装置包括：在下部中的使用与氧化物半导体不同的材料的晶体管160，以及在上部中的使用氧化物半导体的晶体管162。使用与氧化物半导体不同的材料形成的晶体管易于高速操作。另一方面，包括氧化物半导体的晶体管因其特性可以长时间地保持电荷。
注意，尽管这里所有的晶体管都是n沟道晶体管，但是不用说，也可以使用p沟道晶体管。此外，由于所公开的本发明的技术特征是在晶体管162中使用氧化物半导体，使得能够存储数据，因此半导体装置的具体结构不限于这里描述的结构。
图11和11B中的半导体装置与以上实施例中描述的半导体装置的不同之处在于半导体装置的平面布局。在实施例6中，晶体管162和电容器164被设置成与晶体管160重叠。通过使用这样的平面布局，可以实现较高的集成度。例如，给定最小工艺处理尺寸是F，则存储器单元占用的面积可以是15F2至25F2。
图11和11B中的半导体装置与以上实施例中描述的半导体装置的不同之处还在于：在晶体管160中未设置侧壁绝缘层118。就是说，图11和11B中的半导体装置不包括侧壁绝缘层。由于不形成侧壁绝缘层，因此不形成杂质区域114。因此，较之其中设置侧壁绝缘层118的情况，在不设置侧壁绝缘层的情况下，容易实现较高的集成度。此外，较之其中设置侧壁绝缘层118的情况，可以简化制造工艺。
图11和11B中的半导体装置与以上实施例中描述的半导体装置的不同之处还在于：在晶体管160中设置了层间绝缘层125。就是说，图11和11B中的半导体装置包括层间绝缘层125。通过将包含氢的绝缘层用作层间绝缘层125，可以向晶体管160供氢并且可以改善晶体管160的特性。作为层间绝缘层125，例如给出了通过等离子体CVD方法形成的包含氢的氮化硅层。此外，通过将其中充分减少氢的绝缘层用作层间绝缘层126，可以防止在晶体管162中包括可能不利地影响晶体管162的特性的氢。作为层间绝缘层126，例如，给出通过溅射形成的氮化硅层。当使用该结构时，可以充分改善晶体管160和晶体管162的特性。
图11和11B中的半导体装置与以上实施例中描述的半导体装置的不同之处还在于：在晶体管162中设置了绝缘层143a和绝缘层143b。就是说，图11和11B中的半导体装置包括绝缘层143a和绝缘层143b。通过这样设置绝缘层143a和绝缘层143b，可以降低由栅极电极148a和源极或漏极电极142a（或者栅极电极148a和源极或漏极电极142b）形成的所谓的栅极电容，并且可以提高晶体管162的操作速度。
注意，如实施例5中那样，源极或漏极电极142a直接形成在栅极电极110上，由此下部中的晶体管160和上部中的晶体管162彼此电连接。通过该结构，较之其中另外设置电极和布线的情况，集成度增加。此外，简化了制造工艺。
尽管该实施例中描述了包括所有这些差别的结构，但是也可以使用包括这些差别中的任何一个的结构。
<用于制造半导体装置的方法>
接下来，将描述用于制造半导体装置的方法的示例。在下文中，将参照图12A至12D和图13A至13C描述形成下部中的晶体管160之后执行的步骤以及用于制造上部中的晶体管162的方法。下部中的晶体管160可以通过与实施例4中描述的方法相似的方法来制造。对于细节可以参照实施例4。注意，在该实施例中形成三个层间绝缘层125、126和128以便覆盖晶体管160（对比图7G）。此外，在实施例6中在晶体管160的制造工艺中未形成源极或漏极电极130a和源极或漏极电极130b（对比图7H）；然而，为了方便起见，即便是其中未形成源极或漏极电极130a和源极或漏极电极130b的结构，也将其称为晶体管160。
首先，通过实施例4中描述的方法形成下部中的晶体管160，并随后去除晶体管160的在栅极电极110的顶表面上的部分。对于该去除步骤，可以使用诸如化学机械抛光（CMP）的抛光处理。因此，去除了层间绝缘层125、层间绝缘层126和层间绝缘层128的在栅极电极110的顶表面上的部分。注意，对经历抛光处理的表面进行充分平坦化，由此在后面的步骤中可以有利地形成电极、布线、绝缘层、半导体层等。
随后，在栅极电极110、层间绝缘层125、层间绝缘层126和层间绝缘层128上形成导电层，并且选择性地刻蚀该导电层，使得形成源极或漏极电极142a和源极或漏极电极142b（参见图12A）。这里，源极或漏极电极142a被形成为直接连接到栅极电极110。
用于形成源极或漏极电极142a和源极或漏极电极142b的导电层可以通过使用与实施例4中描述的材料相似的材料来形成。此外，可以通过与实施例4中描述的方法相似的方法来刻该蚀导电层。对于细节可以参照实施例4。
接下来，形成绝缘层以便覆盖源极或漏极电极142a和源极或漏极电极142b，并且对其进行选择性刻蚀，使得在源极或漏极电极142a和源极或漏极电极142b上分别形成绝缘层143a和绝缘层143b（参见图12B）。
通过提供绝缘层143a和绝缘层143b，可以降低在后来形成的栅极电极与源极和漏极电极142a和142b之间形成的寄生电容。
此后，形成氧化物半导体层144以便覆盖源极或漏极电极142a和源极或漏极电极142b，并在氧化物半导体层144上形成栅极绝缘层146（参见图12C）。
可以使用实施例4中描述的材料和方法来形成氧化物半导体层144。此外，优选使氧化物半导体层144经历热处理（第一热处理）。对于细节可以参照实施例4。
可以使用实施例4中描述的材料和方法来形成栅极绝缘层146。优选在形成栅极绝缘层146之后，在惰性气体气氛或氧气氛中执行热处理（第二热处理）。对于细节可以参照实施例4。
随后，在栅极绝缘层146上，在与晶体管162的作为沟道形成区域的区域重叠的区域中形成栅极电极148a，并在与源极或漏极电极142a重叠的区域中形成电极148b（参见图12D）。
栅极电极148a和电极148b可以以如下方式形成：在栅极绝缘层146上形成导电层，并随后对其进行选择性刻蚀。将成为栅极电极148a和电极148b的导电层可以通过以溅射为代表的PVD方法或者诸如等离子体CVD方法的CVD方法来形成。细节与源极或漏极电极142a等的细节相似；因此，可以参照其描述。
接下来，在栅极绝缘层146、栅极电极148a和电极148b上形成层间绝缘层150和层间绝缘层152（参见图13A）。可以使用实施例4中描述的材料和方法来形成层间绝缘层150和层间绝缘层152。对于细节可以参照实施例4。
注意，层间绝缘层152优选地被形成为具有平坦化的表面。通过形成层间绝缘层152以便具有平坦化的表面，即使在例如半导体装置尺寸减小的情况下仍可以有利地在层间绝缘层152上形成电极或布线等。可以通过诸如化学机械抛光（CMP）的方法对层间绝缘层152进行平坦化。
此后，有选择地刻蚀层间绝缘层125、层间绝缘层126、层间绝缘层128、氧化物半导体层144、栅极绝缘层146、层间绝缘层150和层间绝缘层152，使得形成到达晶体管160的金属化合物区域124的开口（参见图13B）。作为该刻蚀，可以使用干法刻蚀或湿法刻蚀；就微制造而言，优选地使用干法刻蚀。
源极或漏极电极154被形成为嵌入在所述开口中，并且在层间绝缘层152上形成布线156以便与电极154接触（参见图13C）。源极或漏极电极154可以以如下方式形成：例如，通过PVD方法或CVD方法等在包括所述开口的区域中形成导电层，并且随后通过刻蚀或CMP等去除导电层的一部分。
尤其是，可以使用如下方法，例如，其中通过PVD方法在包括开口的区域中形成薄的钛膜，通过CVD方法形成薄的氮化钛膜，并且随后，形成钨膜以便嵌入在开口中。这里，通过PVD方法形成的钛膜具有减少在其上形成钛膜的表面上形成的氧化物膜（例如，天然氧化物）的作用，由此降低与下面的电极（这里是金属化合物区域124）等的接触电阻。在形成钛膜之后形成的氮化钛膜具有防止导电材料的扩散的阻挡作用。可以在形成钛或氮化钛等的阻挡膜之后通过镀覆方法形成铜膜。
可以通过诸如溅射方法的PVD方法或者诸如等离子体CVD方法的CVD方法形成导电层，并通过对导电层构图，形成布线156。作为所述导电层的材料，可以使用：选自铝、铬、铜、钽、钛、钼和钨的元素；或者包含任何这些元素作为组分的合金；等等。此外，可以使用选自锰、镁、锆、铍、钕和钪的一种或多种材料。细节与源极或漏极电极142a相同。
通过以上步骤，完成了包括晶体管160、晶体管162和电容器164的半导体装置。
在实施例6中描述的半导体装置中，例如，晶体管162和电容器164与晶体管160重叠，晶体管160不包括侧壁绝缘层，源极或漏极电极142a直接形成在栅极电极110上；因此，可以实现较高的集成。此外，简化了制造工艺。
此外，在实施例6中描述的半导体装置中，包含氢的绝缘层和具有降低的氢浓度的绝缘层被分别用作层间绝缘层125和层间绝缘层126；因此，改善了晶体管160和晶体管162的特性。由于绝缘层143a和143b，降低了所谓的栅极电容，并且因此，提高了晶体管162的操作速度。
该实施例中描述的以上特征使得能够提供具有显著优异的特性的半导体装置。
实施例6中描述的结构、方法等可以适当地与其他实施例中描述的任何结构、方法等组合。
[实施例7]
在实施例7中，将参照图14A至14F描述其中将任何以上实施例中描述的半导体装置应用于电子装置的情况。在实施例7中，将描述其中将上述半导体装置应用于诸如计算机、手机（也被称为移动电话或移动电话装置）、便携式信息终端（包括便携式游戏机、音频再现装置等）、数字相机、数字摄像机、电子纸、或电视装置（也被称为电视或电视接收器）的电子装置的情况。
图14A是包括壳体701、壳体702、显示部分703、键盘704等的膝上型计算机。任何以上实施例中描述的半导体装置设置在壳体701和壳体702中。因此，该膝上型计算机可以高速地执行数据的写入和读取，长时间地存储数据，以及以充分低的功耗进行操作。
图14B是一种便携式信息终端（个人数字助理（PDA））。主体711设置有显示部分713、外部接口715、操作按钮714等。此外，还设置了用于操作便携式信息终端的触笔712等。任何以上实施例中描述的半导体装置设置在主体711中，因此，该便携式信息终端可以高速地执行数据的写入和读取，长时间地存储数据，以及以充分低的功耗进行操作。
图14C是安装电子纸的电子书阅读器720。电子书阅读器720具有两个壳体，即壳体721和壳体723。壳体721和壳体723分别设置有显示部分725和显示部分727。壳体721和壳体723通过铰接件737连接，并且能够以铰接件737为轴打开和关闭。此外，壳体721设置有电源开关731、操作键733、扬声器735等。壳体721和壳体723中的至少一个设置有任何以上实施例中描述的半导体装置。因此，该电子书阅读器可以高速地执行数据的写入和读取，长时间地存储数据，以及以充分低的功耗进行操作。
图14D是移动电话，其包括两个壳体，即壳体740和壳体741。此外，处于如图14D中所示被展开的状态下的壳体740和壳体741可以通过滑动移位，使得其中一个叠置在另一个上；因此，可以减小移动电话的尺寸，这使得移动电话适于携带。壳体741设置有显示面板742、扬声器743、麦克风744、指向装置746、相机镜头747、外部连接端子748等。显示面板742具有触摸面板功能。在图14D中通过虚线图示了被显示成图像的多个操作键745。壳体740设置有对移动电话充电的太阳能电池749、外部存储器槽750等。此外，天线被并入在壳体741中。壳体740和壳体741中的至少一个设置有任何以上实施例中描述的半导体装置。因此，该移动电话可以高速地执行数据的写入和读取，长时间地存储数据，以及以充分低的功耗进行操作。
图14E是数字相机，其包括主体761、显示部分767、目镜763、操作开关764、显示部分765、电池766等。任何以上实施例中描述的半导体装置设置在主体761中。因此，该数字相机可以高速地执行数据的写入和读取，长时间地存储数据，以及以充分低的功耗进行操作。
图14F是电视装置770，其包括壳体771、显示部分773、支架775等。可以通过壳体771的操作开关或者分离的遥控器780操作电视装置770。任何以上实施例中描述的半导体装置被设置用于壳体771和遥控器780。因此，电视装置可以高速地执行数据的写入和读取，长时间地存储数据，以及以充分低的功耗进行操作。
因此，对于实施例7中描述的电子装置，设置任何以上实施例中描述的半导体装置。因此，可以实现具有低功耗的电子装置。
[示例1]
检查所公开的本发明的一个实施例的半导体装置中的重写数据的次数。在示例1中，将参照图15描述检查结果。
被用于检查的半导体装置是具有图1A中的电路结构的半导体装置。这里，对于与晶体管162对应的晶体管使用氧化物半导体，并且具有0.33pF的电容值的电容器被用作与电容器164对应的电容器。
通过对初始存储器窗口宽度和数据的存储和写入被重复预定次数之后的存储器窗口宽度进行比较来执行检查。通过向与图1A中的第三布线对应的布线施加0V或5V并且向与图1A中的第四布线对应的布线施加0V或5V来存储和写入数据。当与第四布线对应的布线的电位是0V时，与晶体管162对应的晶体管（写入晶体管）截止；因此，提供给浮栅部分FG的电位被保持。当与第四布线对应的布线的电位是5V时，与晶体管162对应的晶体管导通；因此，与第三布线对应的布线的电位被提供给浮栅部分FG。
存储器窗口宽度是存储器装置的特性的指示之一。这里，存储器窗口宽度表示不同的存储器状态之间的曲线（Vcg-Id曲线）中的偏移量ΔVcg，这表示与第五布线对应的布线的电位Vcg和与晶体管160对应的晶体管（读取晶体管）的漏极电流Id之间的关系。不同的存储器状态意指其中将0V施加到浮栅部分FG的状态（以下称为低状态）以及其中将5V施加到浮栅部分FG的状态（以下称为高状态）。就是说，通过在低状态下和在高状态下扫描电位Vcg，可以检查存储器窗口宽度。在这两种情况下，作为相对于作为参考电位的源极电位的、漏极电位和源极电位之间的电位差的电压Vds是1V。
图19示出了初始存储器窗口宽度和在执行1×109次写入之后的存储器窗口宽度的检查结果。实线表示第一布线中的特性曲线，而虚线表示执行1×109次写入之后的特性曲线。在实线和虚线两者中，左边的曲线是高状态下的特性曲线，而右边的曲线是低状态下的特性曲线。此外，水平轴表示Vcg（V）并且竖直轴表示Id（A）。根据图15，在高状态和低状态之间的比较时，在1×109次写入之前和之后，扫描电位Vcg的存储器窗口宽度不变，这意味着至少在该期间中，半导体装置的特性不变。
如上文所述，在所公开的本发明的一个实施例的半导体装置中，即使在进行1×109次数据存储和写入之后，特性不变，并且针对重写的耐受性极高。就是说，可以认为，根据所公开的本发明的一个实施例，可以实现相当可靠的半导体装置。
[示例2]
在示例2中，将描述通过测量包括纯化的氧化物半导体的晶体管的截止态电流而获得的结果。
在示例2中，根据实施例4形成包括高度纯化的氧化物半导体的晶体管。首先，考虑包括高度纯化的氧化物半导体的晶体管的极低的截止态电流，制备具有充分宽的沟道宽度（W）1m的晶体管，并且测量截止态电流。图16示出了通过测量具有1m的沟道宽度（W）的晶体管的截止态电流而获得的结果。在图16中，水平轴表示栅极电压VG并且竖直轴表示漏极电流ID。在漏极电压VD是+1V或+10V并且栅极电压VG在-5V至-20V的范围内的情况下，发现该薄膜晶体管的截止态电流是1×10-13A或更低，这是检测极限。此外，发现该晶体管的截止电流密度是1aA/μm（1×10-18A/μm）或更低。
接下来，将描述通过更精确地测量包括纯化的氧化物半导体的薄膜晶体管的截止态电流而获得的结果。如上文所述，发现包括纯化的氧化物半导体的晶体管的截止态电流是1×10-13A或更低，这是测量设备的测量极限。这里，将描述通过利用用于特性评估的元件，测量更精确的截止态电流获得的结果（小于或等于上述测量中的测量设备的检测极限的值）。
首先，将参照图17描述在用于测量电流的方法中使用的用于特性评估的元件。
在图17中的用于特性评估的元件中，三个测量系统800并行连接。测量系统800包括电容器802、晶体管804、晶体管805、晶体管806和晶体管808。根据实施例4制造的晶体管被用作晶体管804和808中的每一个。
在测量系统800中，晶体管804的源极端子和漏极端子中的一个、电容器802的一个端子、和晶体管805的源极端子和漏极端子中的一个连接到电源（用于提供V2）。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子中的一个、电容器802的另一个端子、和晶体管805的栅极端子彼此连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子中的一个、和晶体管806的栅极端子连接到电源（用于提供V1）。晶体管805的源极端子和漏极端子中的另一个和晶体管806的源极端子和漏极端子中的另一个彼此连接以输出电位Vout。
向晶体管804的栅极端子提供用于控制晶体管804的导通态和截止态的电位Vext_b2。向晶体管808的栅极端子提供用于控制晶体管808的导通态和截止态的电位Vext_b1。从输出端子输出电位Vout。
接下来，将描述利用该测量系统测量电流的方法。
首先，将简要地描述其中施加电位差以测量截止态电流的初始化期。在初始化期中，用于使晶体管808导通的电位Vext_b1被输入到晶体管808的栅极端子，并且电位V1被提供给节点A，节点A是连接到晶体管804的源极端子和漏极端子中的另一个的节点（就是说，连接到晶体管808的源极端子和漏极端子中的一个、电容器802的另一个端子、和晶体管805的栅极端子的节点）。这里，电位V1是例如高电位。晶体管804截止。
此后，将用于使晶体管808截止的电位Vext_b1输入到晶体管808的栅极端子，使得晶体管808截止。在晶体管808截止之后，将电位V1设置为低。晶体管804仍截止。电位V2是与电位V1相同的电位。如此，完成初始化期。在初始化期完成的状态下，在节点A与晶体管804的源极端子和漏极端子中的一个之间生成了电位差，并且在节点A与晶体管808的源极端子和漏极端子中的另一个之间也生成了电位差。因此，电荷略微流过晶体管804和晶体管808。换言之，生成了截止态电流。
接下来，将简要地描述截止态电流的测量期。在该测量期中，晶体管804的源极端子和漏极端子中的一个的电位（就是说，电位V2）和晶体管808的源极端子和漏极端子中的另一个的电位（就是说，电位V1）被设置为低并且固定。另一方面，在测量期中节点A的电位不固定（节点A处于浮置状态）。因此，电荷流过晶体管804并且保持在节点A处的电荷的量随时间的消逝而改变。此外，随着保持在节点A处的电荷的量的改变，节点A的电位变化。就是说，输出端子的输出电位Vout也变化。
图18示出了其中生成电位差的初始化期中的电位和接着的测量期中的电位之间的关系的细节（时序图）。
在初始化期中，首先电位Vext_b2被设置成晶体管804导通的电位（高电位）。因此，节点A的电位达到V2，也即，低电位（VSS）。此后，电位Vext_b2被设置成晶体管804截止的电位，由此晶体管804截止。随后，电位Vext_b1被设置成晶体管808导通的电位（高电位）。因此，节点A的电位达到V1，也即，高电位（VDD）。此后，电位Vext_b1被设置成晶体管808截止的电位。因此，使节点A进入浮置状态并且初始化期完成。
在如下测量期中，电位V1和电位V2被单独地设置成电荷流向或流出节点A的电位。这里，电位V1和电位V2是低电位（VSS）。注意，在测量输出电位Vout的定时，需操作输出电路；因此，在一些情况下V1被临时设置成高电位（VDD）。其中V1是高电位（VDD）的期间被设置成短的，使得测量不受影响。
当如上文所述生成电位差以开始测量期时，保持在节点A处的电荷的量随时间的消逝而改变，并且因此，节点A的电位变化。这意味着晶体管805的栅极端子的电位变化，并且因此，输出端子的输出电位Vout随时间的消逝而变化。
下文将描述用于基于获得的输出电位Vout计算截止态电流的方法。
在计算截止态电流之前预先获得节点A的电位VA和输出电位Vout之间的关系。因此，可以基于输出电位Vout获得节点A的电位VA。根据上述关系，节点A的电位VA可以通过下式表示成输出电位Vout的函数。
[式1]
VA＝F(Vout)
节点A的电荷QA由下式表示，该式使用节点A的电位VA、连接到节点A的电容器的电容CA和常数（const）。这里，连接到节点A的电容器的电容CA是电容器802的电容和其他电容的和。
[式2]
QA=CAVA+const
由于节点A的电流IA是流到节点A的电荷（或者从节点A流出的电荷）的时间导数，因此节点A的电流IA由下式表示。
[式3]
I A &equiv; &Delta; Q A &Delta;t = C A &CenterDot; &Delta;F ( Vout ) &Delta;t
因此，基于连接到节点A的电容器的电容CA和输出端子的输出电位Vout可以获得节点A的电流IA。
通过上述方法，可以计算在截止的晶体管的源极和漏极之间流动的泄露电流（截止态电流）。
在示例2中，使用纯化的氧化物半导体制造晶体管804和晶体管808。晶体管的沟道长度（L）与沟道宽度（W）的比是L/W=1/5。在并行布置的处理系统800中，电容器802的电容值分别是100fF、1pF和3pF。
注意，根据示例2的测量，VDD是5V并且VSS是0V。在测量期中，电位V1基本上被设置成VSS并且仅在每10至300秒的100msec的期间中被设置成VDD，并且测量Vout。此外，在计算流过元件的电流IA时使用的Δt是约30,000秒。
图19示出了电流测量中的输出电位Vout和消逝时间“时间”之间的关系。根据图19，电位随时间的消逝而变化。
图20示出了基于以上电流测量计算的截止态电流。注意，图20示出了源极-漏极电压V和截止态电流I之间的关系。根据图20，当源极-漏极电压是4V时，截止态电流是约40zA/μm。当源极-漏极电压是3.1V时，截止态电流是10zA/μm或更低。注意，1zA等于10-21A。
根据示例2，确认了在包括纯化的氧化物半导体的晶体管中，截止态电流可以是充分低的。
本申请基于在2010年1月15日提交日本专利局的日本专利申请第2010-007517号，通过引用其整体内容合并于此。

Claims (23)

1.一种半导体装置，包括：
多个源极位线，在第一方向上延伸；
多个第一信号线，在所述第一方向上延伸；
多个第二信号线，在第二方向上延伸；
多个字线，在所述第二方向上延伸；
多个存储器单元，并联连接在所述多个源极位线之间；
第一驱动器电路，电连接到所述多个源极位线；
第二驱动器电路，电连接到所述多个第一信号线；
第三驱动器电路，电连接到所述多个第二信号线；以及
第四驱动器电路，电连接到所述多个字线，
其中所述多个存储器单元中的一个包括：
第一晶体管，包括第一栅极电极、第一源极电极和第一漏极电极；
第二晶体管，包括第二栅极电极、第二源极电极和第二漏极电极；以及
电容器，
其中所述第二晶体管包括氧化物半导体材料，
其中所述第一栅极电极，所述第二源极电极和第二漏极电极中的一个，以及所述电容器的一个电极彼此电连接，
其中所述多个源极位线中的一个与所述第一源极电极彼此电连接，
其中与所述多个源极位线中的所述的一个相邻的所述多个源极位线中的另一个与所述第一漏极电极彼此电连接，
其中所述多个第一信号线中的一个与所述第二源极电极和第二漏极电极中的另一个彼此电连接，
其中所述多个第二信号线中的一个与所述第二栅极电极彼此电连接，
其中所述多个字线中的一个与所述电容器的另一电极彼此电连接，
其中所述第二晶体管包括：
所述第一晶体管之上的所述第二源极电极和所述第二漏极电极；
第二沟道形成区域，包括所述氧化物半导体材料，并且电连接到所述第二源极电极和所述第二漏极电极；
所述第二沟道形成区域上的第二栅极绝缘层；以及
所述第二栅极绝缘层上的所述第二栅极电极；以及
其中所述电容器包括：
所述第二源极电极或所述第二漏极电极；
氧化物半导体层，包括所述氧化物半导体材料；
所述第二栅极绝缘层；以及
所述第二栅极绝缘层上的电容器电极。
2.根据权利要求1所述的半导体装置，其中所述第一晶体管包括单晶硅。
3.根据权利要求1所述的半导体装置，其中所述第一晶体管包括：
第一沟道形成区域，包括与氧化物半导体不同的半导体材料；
杂质区域，与所述第一沟道形成区域相邻；
所述第一沟道形成区域上的第一栅极绝缘层；
所述第一栅极绝缘层上的所述第一栅极电极；以及
电连接到所述杂质区域的所述第一源极电极和所述第一漏极电极。
4.根据权利要求1所述的半导体装置，其中所述半导体装置设置在膝上型计算机、便携式信息终端、电子书阅读器、移动电话、数字相机和电视装置之一中。
5.一种半导体装置，包括：
(n+1)个源极位线，在第一方向上延伸，其中n是自然数；
n个第一信号线，在所述第一方向上延伸；
m个第二信号线，在第二方向上延伸，其中m是自然数；
m个字线，在所述第二方向上延伸；
(m×n)个存储器单元，并联连接在所述源极位线之间；
第一驱动器电路，电连接到所述源极位线；
第二驱动器电路，电连接到所述第一信号线；
第三驱动器电路，电连接到所述第二信号线；以及
第四驱动器电路，电连接到所述字线，
其中所述存储器单元中的一个包括：
第一晶体管，包括第一栅极电极、第一源极电极和第一漏极电极；
第二晶体管，包括第二栅极电极、第二源极电极和第二漏极电极；以及
电容器，
其中所述第二晶体管包括氧化物半导体材料，
其中所述第一栅极电极，所述第二源极电极和第二漏极电极中的一个，以及所述电容器的一个电极彼此电连接，
其中所述源极位线中的一个与所述第一源极电极彼此电连接，
其中与所述源极位线中的所述的一个相邻的所述源极位线中的另一个与所述第一漏极电极彼此电连接，
其中所述第一信号线中的一个与所述第二源极电极和第二漏极电极中的另一个彼此电连接，
其中所述第二信号线中的一个与所述第二栅极电极彼此电连接，
其中所述字线中的一个与所述电容器的另一电极彼此电连接，
其中所述源极位线中的所述的一个电连接到与所述存储器单元中的所述的一个相邻的存储器单元的第一源极电极，
其中所述第二晶体管包括：
所述第一晶体管之上的所述第二源极电极和所述第二漏极电极；
第二沟道形成区域，包括所述氧化物半导体材料，并且电连接到所述第二源极电极和所述第二漏极电极；
所述第二沟道形成区域上的第二栅极绝缘层；以及
所述第二栅极绝缘层上的所述第二栅极电极；以及
其中所述电容器包括：
所述第二源极电极或所述第二漏极电极；
氧化物半导体层，包括所述氧化物半导体材料；
所述第二栅极绝缘层；以及
所述第二栅极绝缘层上的电容器电极。
6.根据权利要求5所述的半导体装置，其中所述第一晶体管包括单晶硅。
7.根据权利要求5所述的半导体装置，其中所述第一晶体管包括：
第一沟道形成区域，包括与氧化物半导体不同的半导体材料；
杂质区域，与所述第一沟道形成区域相邻；
所述第一沟道形成区域上的第一栅极绝缘层；
所述第一栅极绝缘层上的所述第一栅极电极；以及
电连接到所述杂质区域的所述第一源极电极和所述第一漏极电极。
8.根据权利要求5所述的半导体装置，其中所述半导体装置设置在膝上型计算机、便携式信息终端、电子书阅读器、移动电话、数字相机和电视装置之一中。
9.一种半导体装置，包括：
多个源极位线，在第一方向上延伸；
多个第一信号线，在第二方向上延伸；
多个第二信号线，在所述第一方向上延伸；
多个字线，在所述第二方向上延伸；
多个存储器单元，并联连接在所述多个源极位线之间；
第一驱动器电路，电连接到所述多个源极位线；
第二驱动器电路，电连接到所述多个第一信号线；
第三驱动器电路，电连接到所述多个第二信号线；以及
第四驱动器电路，电连接到所述多个字线，
其中所述存储器单元中的一个包括：
第一晶体管，包括第一栅极电极、第一源极电极和第一漏极电极；
第二晶体管，包括第二栅极电极、第二源极电极和第二漏极电极；以及
电容器，
其中所述第二晶体管包括氧化物半导体材料，
其中所述第一栅极电极，所述第二源极电极和第二漏极电极中的一个，以及所述电容器的一个电极彼此电连接，
其中所述多个源极位线中的一个与所述第一源极电极彼此电连接，
其中与所述多个源极位线中的所述的一个相邻的所述多个源极位线中的另一个与所述第一漏极电极彼此电连接，
其中所述多个第一信号线中的一个与所述第二源极电极和第二漏极电极中的另一个彼此电连接；
其中所述多个第二信号线中的一个与所述第二栅极电极彼此电连接，
其中所述多个字线中的一个与所述电容器的另一电极彼此电连接，
其中所述第二晶体管包括：
所述第一晶体管之上的所述第二源极电极和所述第二漏极电极；
第二沟道形成区域，包括所述氧化物半导体材料，并且电连接到所述第二源极电极和所述第二漏极电极；
所述第二沟道形成区域上的第二栅极绝缘层；以及
所述第二栅极绝缘层上的所述第二栅极电极；以及
其中所述电容器包括：
所述第二源极电极或所述第二漏极电极；
氧化物半导体层，包括所述氧化物半导体材料；
所述第二栅极绝缘层；以及
所述第二栅极绝缘层上的电容器电极。
10.根据权利要求9所述的半导体装置，其中所述第一晶体管包括单晶硅。
11.根据权利要求9所述的半导体装置，其中所述第一晶体管包括：
第一沟道形成区域，包括与氧化物半导体不同的半导体材料；
杂质区域，与所述第一沟道形成区域相邻；
所述第一沟道形成区域上的第一栅极绝缘层；
所述第一栅极绝缘层上的所述第一栅极电极；以及
电连接到所述杂质区域的所述第一源极电极和所述第一漏极电极。
12.根据权利要求9所述的半导体装置，其中所述半导体装置设置在膝上型计算机、便携式信息终端、电子书阅读器、移动电话、数字相机和电视装置之一中。
13.一种半导体装置，包括：
(n+1)个源极位线，在第一方向上延伸，其中n是自然数；
m个第一信号线，在第二方向上延伸，其中m是自然数；
n个第二信号线，在所述第一方向上延伸；
m个字线，在所述第二方向上延伸；
(m×n)个存储器单元，并联连接在所述源极位线之间；
第一驱动器电路，电连接到所述源极位线中的一个；
第二驱动器电路，电连接到所述第一信号线中的一个；
第三驱动器电路，电连接到所述第二信号线中的一个；以及
第四驱动器电路，电连接到所述字线中的一个，
其中所述存储器单元中的一个包括：
第一晶体管，包括第一栅极电极、第一源极电极和第一漏极电极；
第二晶体管，包括第二栅极电极、第二源极电极和第二漏极电极；以及
电容器，
其中所述第二晶体管包括氧化物半导体材料，
其中所述第一栅极电极，所述第二源极电极和第二漏极电极中的一个，以及所述电容器的一个电极彼此电连接，
其中所述源极位线中的一个与所述第一源极电极彼此电连接，
其中与所述源极位线中的所述的一个相邻的所述源极位线中的另一个与所述第一漏极电极彼此电连接，
其中所述第一信号线中的一个与所述第二源极电极和第二漏极电极中的另一个彼此电连接，
其中所述第二信号线中的一个与所述第二栅极电极彼此电连接，
其中所述字线中的一个与所述电容器的另一电极彼此电连接，以及
其中所述源极位线中的所述的一个电连接到与所述存储器单元中的所述的一个相邻的存储器单元的第一源极电极，
其中所述第二晶体管包括：
所述第一晶体管之上的所述第二源极电极和所述第二漏极电极；
第二沟道形成区域，包括所述氧化物半导体材料，并且电连接到所述第二源极电极和所述第二漏极电极；
所述第二沟道形成区域上的第二栅极绝缘层；以及
所述第二栅极绝缘层上的所述第二栅极电极；以及
其中所述电容器包括：
所述第二源极电极或所述第二漏极电极；
氧化物半导体层，包括所述氧化物半导体材料；
所述第二栅极绝缘层；以及
所述第二栅极绝缘层上的电容器电极。
14.根据权利要求13所述的半导体装置，其中所述第一晶体管包括单晶硅。
15.根据权利要求13所述的半导体装置，其中所述第一晶体管包括：
第一沟道形成区域，包括与氧化物半导体不同的半导体材料；
杂质区域，与所述第一沟道形成区域相邻；
所述第一沟道形成区域上的第一栅极绝缘层；
所述第一栅极绝缘层上的所述第一栅极电极；以及
电连接到所述杂质区域的所述第一源极电极和所述第一漏极电极。
16.根据权利要求13所述的半导体装置，其中所述半导体装置设置在膝上型计算机、便携式信息终端、电子书阅读器、移动电话、数字相机和电视装置之一中。
17.一种半导体装置，包括：
半导体衬底，所述半导体衬底包括沟道形成区域和一对杂质区域；
在所述沟道形成区域上的第一栅极绝缘层；
在所述第一栅极绝缘层上的第一栅极电极；
在所述第一栅极电极上的第一层间绝缘层；
在所述第一层间绝缘层上的源极电极和漏极电极；
与所述源极电极和漏极电极相邻的氧化物半导体层；
与所述氧化物半导体层相邻的第二栅极绝缘层；
与所述第二栅极绝缘层相邻的第二栅极电极以及一与所述第二栅极绝缘层相邻的电极；以及
在所述第二栅极电极和所述与所述第二栅极绝缘层相邻的电极上的第二层间绝缘层，
其中，所述第一栅极电极电连接到所述源极电极和漏极电极中的一个，并且
其中，在所述与所述第二栅极绝缘层相邻的电极与所述源极电极和所述漏极电极中的所述的一个之间形成有电容器。
18.根据权利要求17所述的半导体装置，其中所述半导体衬底是单晶半导体衬底。
19.根据权利要求17所述的半导体装置，其中所述源极电极和所述漏极电极中的另一个电连接到第一信号线，并且其中所述第二栅极电极电连接到第二信号线。
20.根据权利要求17所述的半导体装置，其中所述与所述第二栅极绝缘层相邻的电极电连接到字线。
21.根据权利要求17所述的半导体装置，其中该对杂质区域中的每一个电连接到源极位线。
22.根据权利要求17所述的半导体装置，其中所述氧化物半导体层与所述第一层间绝缘层直接接触。
23.根据权利要求17所述的半导体装置，其中所述半导体装置被设置在下列之一中：膝上型计算机、便携式信息终端、电子书阅读器、移动电话、数字相机和电视装置。
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