TWI521515B - 半導體裝置 - Google Patents

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Description

半導體裝置
文中所揭露之本發明關於使用半導體元件之半導體裝置，及半導體裝置之製造方法。
使用半導體元件之儲存裝置廣泛分為兩類：當電源停止時失去所儲存資料之揮發性記憶體裝置，及甚至當未供應電力時仍保持所儲存資料之非揮發性記憶體裝置。
揮發性儲存裝置之典型範例為DRAM(動態隨機存取記憶體)。DRAM係以下列方式儲存資料，即選擇儲存元件中所包括之電晶體，及將電荷儲存於電容器中。
當從DRAM讀取資料時，依上述原理電容器中電荷流失；因而，當資料讀取之後，再次儲存資料時需另一寫入作業。甚至當電晶體未被選擇時，因為電荷藉由關閉狀態之源極與汲極之間洩漏電流(關閉狀態電流)等而流出/流入形成記憶體元件之電晶體，資料儲存期間短。為此原因，於預定間隔需另一寫入作業(刷新作業)，且其難以充分地減少電力消耗。此外，由於當電源停止時，所儲存資料流失，需要包括磁性材料或光學材料之其餘儲存裝置，以便長時間保持資料。
揮發性儲存裝置之另一範例為SRAM(靜態隨機存取記憶體)。SRAM藉由使用諸如正反器之電路保持所儲存資料，因而不需刷新作業；在這一點上，SRAM具有超越DRAM之優點。然而，因為使用諸如正反器之電路，每儲存容量之成本增加。再者，如同DRAM，SRAM中所儲存資料於電源停止時流失。
非揮發性儲存裝置之典型範例為快閃記憶體。快閃記憶體包括電晶體之閘極電極與通道形成區之間的浮動閘極，並藉由將電荷保持於浮動閘極中而儲存資料。因此，快閃記憶體具有優點，即資料儲存期間極長(幾乎永久)，且不需要揮發性儲存裝置中必需之刷新作業(例如詳專利文獻1)。
然而，記憶體元件中所包括之閘極絕緣層藉由寫入作業中流動之隧道電流而惡化，使得記憶體元件在許多次寫入作業之後停止其功能。為避免此問題，使用一方法例如其中使記憶體元件之寫入作業次數相等。然而，體現此方法需要額外的複雜周邊電路。再者，使用該等方法未解決根本之使用壽命問題。換言之，快閃記憶體不適於資料頻繁重寫之應用。
此外，將電荷注入浮動閘極或移除電荷需高電壓。此外，注入或移除電荷花費極長時間，且其不易以較高速度執行寫入及抹除資料。
[參考文獻]
[專利文獻1]日本公開專利申請案No. S57-105889
鑒於上述問題，所揭露之本發明之一實施例的目標為提供具新穎結構之半導體裝置，其中甚至當未供應電力時，可保持所儲存資料，且寫入作業之次數無限制。
在所揭露之本發明中，使用高度純化氧化物半導體形成半導體裝置。包括高度純化氧化物半導體之電晶體的洩漏電流極低，藉此資料可長時間儲存。
所揭露之本發明之一實施例為半導體裝置，包括以行方向延長之複數源極-位元線，以行方向延長之複數第一信號線，以列方向延長之複數第二信號線，以列方向延長之複數字線，源極-位元線之間並聯之複數記憶格，電性連接源極-位元線之第一驅動電路，電性連接第一信號線之第二驅動電路，電性連接第二信號線之第三驅動電路，及電性連接字線之第四驅動電路。在半導體裝置中，源極-位元線之一為相同列中彼此鄰近之兩記憶格共用。記憶格之一包括包括第一閘極電極、第一源極電極及第一汲極電極之第一電晶體，包括第二閘極電極、第二源極電極及第二汲極電極之第二電晶體，及電容器。第二電晶體經形成而包括氧化物半導體材料。第一閘極電極、第二源極與汲極電極之一、及電容器之電極之一彼此電性連接。源極-位元線之一及第一源極電極彼此電性連接。鄰近源極-位元線之一的另一源極-位元線及第一汲極電極彼此電性連接。第一信號線之一及另一第二源極與汲極電極彼此電性連接。第二信號線之一及第二閘極電極彼此電性連接。字線之一及電容器之另一電極彼此電性連接。
請注意，較佳的是存在(n+1)條(n為自然數)源極-位元線、n條第一信號線、m條(m為自然數)第二信號線、m條字線、及(m×n)個記憶格。
所揭露之本發明之一實施例為半導體裝置，包括以行方向延長之複數源極-位元線，以列方向延長之複數第一信號線，以行方向延長之複數第二信號線，以列方向延長之複數字線，源極-位元線之間並聯之複數記憶格，電性連接源極-位元線之第一驅動電路，電性連接第一信號線之第二驅動電路，電性連接第二信號線之第三驅動電路，電性連接字線之第四驅動電路。在半導體裝置中，源極-位元線之一為相同列中彼此鄰近之兩記憶格共用。記憶格之一包括包括第一閘極電極、第一源極電極及第一汲極電極之第一電晶體，包含第二閘極電極、第二源極電極及第二汲極電極之第二電晶體，及電容器。第二電晶體經形成而包括氧化物半導體材料。第一閘極電極、第二源極與汲極電極之一、及電容器之電極之一彼此電性連接。源極-位元線之一及第一源極電極彼此電性連接。鄰近源極-位元線之一之另一源極-位元線及第一汲極電極彼此電性連接。第一信號線之一及另一第二源極與汲極電極彼此電性連接。第二信號線之一及第二閘極電極彼此電性連接。字線之一及電容器之另一電極彼此電性連接。
請注意，較佳的是存在(n+1)條(n為自然數)源極-位元線、m條(m為自然數)第一信號線、n條第二信號線、m條字線、及(m×n)個記憶格。
此外，第一電晶體較佳地經形成而包括單晶矽。
較佳的是第一電晶體包括包括非氧化物半導體之半導體材料的第一通道形成區、其間提供通道形成區之雜質區、通道形成區上之第一閘極絕緣層、第一閘極絕緣層上之第一閘極電極、及電性連接雜質區之第一源極電極及第一汲極電極。
請注意，儘管上述說明中電晶體經形成而包括氧化物半導體材料，所揭露之本發明不侷限於此。可使用類似於氧化物半導體材料之可體現關閉狀態電流特性的材料；例如，可使用以碳化矽為代表之寬帶隙材料(具體地，例如能隙Eg大於3 eV之半導體材料)。
第二電晶體較佳地包括第一電晶體上之第二源極電極及第二汲極電極、包括氧化物半導體材料並電性連接第二源極電極及第二汲極電極之第二通道形成區、第二通道形成區上之第二閘極絕緣層、及第二閘極絕緣層上之第二閘極電極。
電容器較佳地包括第二源極電極或第二汲極電極、包括氧化物半導體材料之氧化物半導體層、第二閘極絕緣層、及第二閘極絕緣層上之電容器電極。
請注意，在本說明書中，諸如「之上」或「以下」之用詞不一定表示元件係置於另一元件的「直接之上」或「直接之下」。例如，「閘極絕緣層上之閘極電極」之表達可表示閘極絕緣層與閘極電極之間存在其餘元件之狀況。再者，諸如「之上」或「以下」之用詞僅為說明方便而使用，除非特別指明，可包括元件關係相反之狀況。
此外，在本說明書中，諸如「電極」或「佈線」之用詞並不侷限元件之功能。例如，「電極」有時用做「佈線」之一部分，反之亦然。此外，用詞「電極」或「佈線」亦可表示例如複數「電極」及「佈線」之組合。
例如當使用相反極性之電晶體時，或當電路作業中電流流動之方向改變時，「源極」及「汲極」之功能有時彼此互換。因此，在本說明書中用詞「源極」及「汲極」可用於分別標示汲極及源極。
請注意，在本說明書中，用詞「電性連接」包括元件經由具有任何電氣功能之目標而連接之狀況。對於具有任何電氣功能之目標並無特別限制，只要電氣信號可於經由目標而連接之元件之間傳輸及接收即可。
「具有任何電氣功能之目標」之範例為開關元件，諸如電晶體、電阻器、電感器、電容器、具各種功能之元件，以及電極及佈線。
由於包括氧化物半導體之電晶體的關閉狀態電流極低，使用電晶體可以極長時間儲存所儲存資料。換言之，因為刷新作業變成不必要或刷新作業之頻率可極低，可適當地減少電力消耗。再者，甚至當未供應電力時，所儲存資料可長時間儲存。
此外，在所揭露之本發明的半導體裝置中，寫入資料不需要高電壓，且元件之惡化不成為問題。例如，不需執行電子注入浮動閘極及從浮動閘極汲取電子，此為習知非揮發性記憶體中必要；因此，不會發生閘極絕緣層惡化。換言之，所揭露之本發明的半導體裝置不具有寫入作業之次數限制，此係習知非揮發性記憶體中問題，且其可靠性大幅改進。此外，藉由切換電晶體之開啟狀態與關閉狀態而寫入資料，藉此可輕易體現高速作業。此外，不需要用於抹除資料之作業。
此外，因為包括非氧化物半導體之材料的電晶體可充分地以高速操作，藉由組合包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體，半導體裝置之作業速度(例如資料讀取作業)可充分地高。此外，包括非氧化物半導體之材料的電晶體較佳地可體現需以高速操作之電路(例如邏輯電路及驅動電路)。
如上述，藉由包括包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體，可體現具新穎特徵之半導體裝置。
以下，將參照圖式說明本發明之實施例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士將易於理解在不偏離本發明之精神及範圍下可以各種方式修改模式及細節。因此，本發明不應解譯為侷限於下列實施例之說明。
請注意，為易於理解，圖式中所描繪每一結構之位置、尺寸、範圍等有時不能正確地代表。因此，所揭露之本發明不一定侷限於圖式等中所揭露之位置、尺寸、範圍等。
請注意，在本說明書中諸如「第一」、「第二」及「第三」之序數係用以避免元件之間混淆，且用詞不表示元件之數量限制。
[實施例1]
在實施例1中，將參照圖1A及1B說明所揭露之本發明之一實施例的半導體裝置之電路結構及作業。請注意，在一些電路結構中，在電晶體之外寫入「OS」以表示包括氧化物半導體之電晶體。
在圖1A之半導體裝置中，第一佈線(標示為「第一線」亦稱為源極線SL)及電晶體160之源極電極彼此電性連接，及第二佈線(標示為「第二線」亦稱為位元線BL)及電晶體160之汲極電極彼此電性連接。電晶體160之閘極電極及電晶體162之源極及汲極電極之一電性連接電容器164之電極之一。第三佈線(標示為「第三線」亦稱為第一信號線S1)及電晶體162之源極及汲極電極之另一彼此電性連接，及第四佈線(標示為「第四線」亦稱為第二信號線S2)及電晶體162之閘極電極彼此電性連接。第五佈線(標示為「第五線」亦稱為字線WL)及電容器164之另一電極彼此電性連接。
此處，包括氧化物半導體之電晶體用做電晶體162。包括氧化物半導體之電晶體具有極低關閉狀態電流之特性。為此原因，只要電晶體162處於關閉狀態，電晶體160之閘極電極電位可保持極長時間。提供電容器164有利於保持提供予電晶體160之閘極電極的電荷及讀取所儲存資料。請注意，因為10 nm至1000 nm(含)之通道長度(L)，包括氧化物半導體之電晶體162具有低電力消耗及極高作業速度之特性。
圖1A中半導體裝置使用一特性，基此可保持電晶體160之閘極電極電位。使用此特性，資料可寫入、儲存及讀取如下。
第一，將說明資料之寫入及儲存。首先，使第四佈線之電位為電晶體162開啟之電位，使得電晶體162開啟。因此，第三佈線之電位供應予電晶體160之閘極電極及電容器164。換言之，預定量之電荷提供予電晶體160之閘極電極(寫入)。此處，提供電荷之一，其提供兩不同電位位準(以下稱為低位準電荷及高位準電荷)。之後，使第四佈線之電位為電晶體162關閉之電位，使得電晶體162關閉。因而，提供予電晶體160之閘極電極的電荷保持(儲存)。
由於電晶體162之關閉狀態電流極低，電晶體160之閘極電極的電荷保持長時間。
第二，將說明資料之讀取。藉由供應適當電位(讀取電位)予第五佈線，同時預定電位(固定電位)供應予第一佈線，第二佈線之電位隨保持於電晶體160之閘極電極中電荷量而改變。通常，當電晶體160為n通道電晶體時，高位準電荷提供予電晶體160之閘極電極時之明顯的閾值電壓Vth_H低於低位準電荷提供予電晶體160之閘極電極時之明顯的閾值電壓Vth_L。此處，明顯的閾值電壓係指第五佈線之電位，其需開啟電晶體160。因而，使第五佈線之電位成為電位V0，其為Vth_H與Vth_L中間，藉此可判斷提供予電晶體160之閘極電極的電荷。例如，若於寫入資料中被提供高位準電荷，當第五佈線之電位成為V0(>Vth_H)時，電晶體160開啟。若於寫入中被提供低位準電荷，當第五佈線之電位成為V0(<Vth_L)時，電晶體160保持關閉狀態。因此，藉由測量第二佈線之電位，可讀取所儲存資料。
請注意，若記憶格經排列而將使用，僅需讀取所要記憶格之資料。因而，為使預定記憶格之資料可讀取，及其他記憶格之資料不被讀取，若記憶格之電晶體160並聯，使電晶體160關閉之電位與閘極電極狀態無關，即低於Vth_H之電位可施加於資料不被讀取之記憶格的第五佈線。此外，若記憶格之電晶體160串聯，使電晶體160開啟之電位與閘極電極狀態無關，即高於Vth_L之電位可施加於資料不被讀取之記憶格的第五佈線。
第三，將說明資料之重寫。資料之重寫係以類似於資料之寫入及儲存的方式執行。換言之，使第四佈線之電位為電晶體162開啟之電位，藉此電晶體162開啟。因此，第三佈線之電位(有關新資料之電位)供應予電晶體160之閘極電極及電容器164。之後，使第四佈線之電位為電晶體162關閉之電位，藉此電晶體162關閉。因此，有關新資料之電荷提供予電晶體160之閘極電極。
在所揭露之本發明的半導體裝置中，藉由資料如上述被寫入之另一寫入作業，資料可直接重寫。因此，不需快閃記憶體等中必要之使用高電壓從浮動閘極汲取電荷，及因而可抑制肇因於抹除作業之作業速度降低。換言之，可體現半導體裝置之高速作業。
請注意，電晶體162之源極或汲極電極電性連接電晶體160之閘極電極，藉此具有類似於用於非揮發性記憶體元件之浮動閘極電晶體的浮動閘極效果。因此，圖式中電晶體162之源極或汲極電極電性連接電晶體160之閘極電極的部分有時稱為浮動閘極部FG。當電晶體162關閉時，浮動閘極部FG可視為嵌入絕緣體，因而電荷保持於浮動閘極部FG中。包括氧化物半導體之電晶體162的關閉狀態電流量低於或等於包括矽等之電晶體的關閉狀態電流量之十萬分之一；因而，因電晶體162之洩漏電流而浮動閘極部FG中所累積之電荷的流失可忽略。換言之，基於包括氧化物半導體之電晶體162，可體現無電力供應而可儲存資料之非揮發性記憶體裝置。
例如，當電晶體162之關閉狀態電流於室溫下為10 zA/μm(1zA(介安)為1×10-21 A)或更低，且電容器164之電容值為約10 fF時，資料可儲存達104秒或更長。不用說，儲存時間隨電晶體特性及電容值而異。
此外，在此狀況下，習知浮動閘極電晶體中指出閘極絕緣膜(隧道絕緣膜)惡化的問題不存在。意即，傳統上被視為問題之因電子注入浮動閘極之閘極絕緣膜的惡化可予排除。此表示原則上寫入作業之次數無限制。此外，不需習知浮動閘極電晶體中用於寫入或抹除資料所需之高電壓。
諸如形成圖1A中半導體裝置之電晶體的元件可視為包括如圖1B中所描繪之電阻器及電容器。換言之，在圖1B中，電晶體160及電容器164各視為包括電阻器及電容器。R1及C1分別標示電容器164之電阻值及電容值。電阻值R1相應於電容器164中所包括之絕緣層具有之電阻值。此外，R2及C2分別標示電晶體160之電阻值及電容值。電阻值R2相應於當電晶體160開啟時閘極絕緣層具有之電阻值。電容值C2相應於所謂閘極電容(形成於閘極電極與源極電極或汲極電極之間的電容，及形成於閘極電極與通道形成區之間的電容)之值。
電子保持期間(亦稱為資料儲存期間)主要係在下列狀況下藉由電晶體162之關閉狀態電流來判斷，即電晶體162之閘極洩漏充分地小，及若電晶體162關閉，當源極電極與汲極電極之間電阻值(亦稱為有效電阻)為ROS，滿足R1≧ROS及R2≧ROS。
另一方面，當狀況不滿足時，即使電晶體162之關閉狀態電流夠低，仍難以充分確保保持期間。這是因為電晶體162之關閉狀態電流以外之洩漏電流(例如源極電極與閘極電極之間所產生之洩漏電流)高。因而，可以說本實施例中所揭露之半導體裝置想望滿足上述關係。
想要滿足C1≧C2。若C1大，當浮動閘極部FG之電位藉由第五佈線控制時(例如讀取時)，可抑制第五佈線之電位變化。
當上述關係滿足時，可體現更佳的半導體裝置。請注意，R1及R2係藉由電晶體160及電晶體162之閘極絕緣層控制。相同狀況可應用於C1及C2。因此，想要適當地設定閘極絕緣層之材料、厚度等，以滿足上述關係。
在本實施例中所說明之半導體裝置中，浮動閘極部FG具有類似於快閃記憶體等之浮動閘極電晶體之浮動閘極的效果，但本實施例之浮動閘極部FG具有與快閃記憶體等之浮動閘極實質上不同之特徵。若為快閃記憶體，由於施加於控制閘極之電壓高，格之間需保持適當距離以避免電位影響鄰近格之浮動閘極。此為展現半導體裝置的更高整合之一因子。此因子歸因於快閃記憶體之基本原理，其中隧道電流於施加高電場中流動。
此外，因為快閃記憶體之上述原理，絕緣膜之惡化增加，因而發生了重寫次數限制(約104至105次)的另一問題。
所揭露之本發明之半導體裝置係藉由切換包括氧化物半導體之電晶體而操作，未使用上述藉由隧道電流而電荷注入之原理。換言之，不同於快閃記憶體，不需用於電荷注入之高電場。因此，不需考量來自鄰近格之控制閘極的高電場影響，此有利於更高整合。
此外，未使用藉由隧道電流之電荷注入，此表示不存在記憶格惡化之原因。換言之，所揭露之本發明的半導體裝置較快閃記憶體具有更高耐用性及可靠性。
此外，亦有利的是相較於快閃記憶體，不需高電場及不需大型補充電路(諸如升壓直流-直流轉換器)。
若C1中所包括之絕緣層的相對介電常數εr1不同於C2中所包括之絕緣層的相對介電常數εr2，易於滿足C1≧C2同時滿足2‧S2≧S1(想望S2≧S1)，其中S1為C1之面積及S2為C2之面積。具體地，例如以諸如氧化鉿之高-k材料形成之膜或以諸如氧化鉿之高-k材料形成之膜的堆疊，及氧化物半導體形成之膜用於C1，使得εr1可為10或更多，較佳地為15或更多，及氧化矽用於C2，使得εr2可為3至4。
該等結構之組合使所揭露之本發明之半導體裝置得以更高整合。
請注意，儘管上述說明使用電子為多數載子之n通道電晶體，但不用說可使用電洞為多數載子之p通道電晶體取代n通道電晶體。
如上述，所揭露之本發明之實施例的半導體裝置具有非揮發性記憶格，其包括關閉狀態時源極與汲極之間洩漏電流(關閉狀態電流)低之寫入電晶體、以不同於寫入電晶體之半導體材料形成之讀取電晶體、及電容器。
寫入電晶體之關閉狀態電流於寫入電晶體使用時之溫度(例如25℃)下較佳地為100 zA(1×10-19 A)或更低，更佳地為10 zA(1×10-20 A)或更低，再更佳地為1 zA(1×10-21 A)或更低。若為包括一般矽之電晶體，難以達成上述低關閉狀態電流。然而，在使用適當狀況下處理之氧化物半導體所獲得之電晶體中，可達成低關閉狀態電流。因此，包括氧化物半導體之電晶體較佳地用做寫入電晶體。
此外，包括氧化物半導體之電晶體具有小的亞閾擺動(S值)，使得即使移動性相對較低，切換率可充分地高。因此，藉由使用電晶體做為寫入電晶體，提供予浮動閘極部FG之寫入脈衝的上升可極急速。此外，關閉狀態電流低，因而浮動閘極部FG中保持之電荷量可減少。換言之，藉由使用包括氧化物半導體之電晶體，可以高速執行資料之重寫。
有關讀取電晶體，儘管對於關閉狀態電流並無限制，但想望使用以高速操作之電晶體，以便增加讀取速度。例如，具1奈米秒或更低之切換率的電晶體較佳地用做讀取電晶體。
藉由開啟寫入電晶體使得電位供應予寫入電晶體之源極及汲極電極之一、電容器之電極之一、及讀取電晶體之閘極電極電性連接處之節點，接著關閉寫入電晶體使得節點保持預定電荷量，資料寫入記憶格。此處，寫入電晶體之關閉狀態電流極低；因而，供應予節點之電荷長時間保持。當關閉狀態電流為例如實質上0時，可不需習知DRAM必須之刷新作業，或刷新作業之頻率可顯著地低(例如每月或每年一次)。因此，可充分地減少半導體裝置之電力消耗。
此外，藉由覆寫新資料至記憶格可直接重寫資料。為此原因，不需快閃記憶體等必要之抹除作業，使得可避免因為抹除作業而降低作業速度。換言之，可體現半導體裝置之高速作業。再者，不需習知浮動閘極電晶體寫入及抹除資料必要之高電壓；因而，可進一步減少半導體裝置之電力消耗。若將兩級(一位元)之資料寫入每一記憶格，依據本實施例施加於記憶格之最高電壓(同時施加於記憶格之各端子的最高電位與最低電位之間差異)可為5V或更低，較佳地為3V或更低。
只要其中包括寫入電晶體、讀取電晶體及電容器，提供用於所揭露之本發明之半導體裝置的記憶格是可接受的。此外，即使電容器之面積小，記憶格仍可操作。因此，相較於需六個電晶體用於每一記憶格及複數記憶格的SRAM，一記憶格之面積可充分地小，且記憶格可以高密度配置於半導體裝置中。
在習知浮動閘極電晶體中，電荷於寫入作業期間在閘極絕緣膜(隧道絕緣膜)中行進，使得無法避免閘極絕緣膜(隧道絕緣膜)之惡化。與此相反，在依據本發明之實施例的記憶體格中，藉由寫入電晶體之切換作業而寫入資料；因此，可排除傳統上被識別為問題之閘極絕緣膜的惡化。此表示原則上寫入作業之次數無限制，且寫入耐用性極高。例如，在依據本發明之一實施例的記憶格中，甚至在資料寫入1×109或更多次(十億或更多次)之後，電流-電壓特性不退化。
此外，若使用包括氧化物半導體之電晶體做為記憶格之寫入電晶體，甚至在例如150℃的高溫下，記憶格的電流-電壓特性不退化，因為氧化物半導體通常具有3.0至3.5 eV之寬能隙及極少的熱激發載子。
密集研究的結果，本發明者首先發現包括氧化物半導體之電晶體具有卓越電流-電壓特性。甚至在150℃高溫下，電流-電壓特性不退化，且關閉狀態電流極低，為100 zA或更低。在所揭露之本發明之一實施例中，藉由使用該等具有卓越電流-電壓特性之電晶體做為記憶格之寫入電晶體，可提供具有新穎特徵之半導體裝置。
請注意，本實施例中所說明之結構、方法等，可適當與其他實施例中結構、方法等之任一者組合。
[實施例2]
在實施例2中，將說明實施例1中所說明之半導體裝置之一應用範例。具體地，將說明半導體裝置之一範例，其中實施例1中所說明之半導體裝置係以矩陣排列。圖2描繪具有m×n位元之儲存容量的半導體裝置之電路圖之一範例。
本發明之一實施例的半導體裝置包括m條字線WL、m條第二信號線S2、(n+1)條源極-位元線SL-BL、n條第一信號線S1、記憶格陣列其中複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列、及周邊電路諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114。此處，上述實施例中所說明之結構(例如圖1A中結構)應用於記憶格1100。請注意，儘管在實施例2中，提供源極-位元線SL-BL及第一信號線S1以便沿行方向延長，及提供字線WL及第二信號線S2以便沿列方向延長，如圖2中所描繪，但本發明之實施例不侷限於此結構。
每一記憶格1100包括第一電晶體、第二電晶體及電容器。第一電晶體之閘極電極、第二電晶體之源極及汲極電極之一、及電容器之電極之一彼此連接。源極-位元線SL-BL及第一電晶體之源極電極彼此連接。第一電晶體之汲極電極及鄰近上述源極-位元線SL-BL之源極-位元線SL-BL彼此連接。第一信號線S1及第二電晶體之源極及汲極電極之另一彼此連接。第二信號線S2及第二電晶體之閘極電極彼此連接。字線WL及電容器之另一電極彼此連接。
換言之，記憶格1100並聯於彼此鄰近之源極-位元線SL-BL之間。例如第i列及第j行(i,j)(i為整數，其為1或更大及m或更小，及j為整數，其為1或更大及n或更小)之記憶體格1100連接源極-位元線SL-BL(j)、源極-位元線SL-BL(j+1)、第一信號線S1(j)、字線WL(i)及第二信號線S2(i)。
此處，源極-位元線SL-BL(j)係由記憶格1100(i,j)及記憶格1100(i,j-1)共用，及源極-位元線SL-BL(j+1)藉由記憶格1100(i,j+1)及記憶格1100(i,j)共用。換言之，源極-位元線SL-BL做為相同列中彼此鄰近之記憶體格1100之一的源極線，及另一之位元線。請注意，該些功能不一定判斷於每一源極-位元線SL-BL中，且功能可予以切換。此外，提供於記憶格陣列末端之源極-位元線SL-BL(1)及源極-位元線SL-BL(n+1)僅分別連接記憶格1100(i,1)及記憶格1100(i,n)。
源極-位元線SL-BL連接第一驅動電路1111。第一信號線S1連接第二驅動電路1112。第二信號線S2連接第三驅動電路1113。字線WL連接第四驅動電路1114。請注意，此處，第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114係分別提供；然而，所揭露之本發明不侷限於此。具有該些功能之任一者或部分之驅動電路可交替使用。
其次，將說明寫入作業及讀取作業。圖3為寫入作業及讀取作業之時序圖之一範例。請注意，在實施例2之半導體裝置中，記憶格陣列之每一列可執行寫入作業及讀取作業。因此，實施例2中半導體裝置可平順地寫入及讀取資料。
請注意，儘管此處為方便之故說明包括包括以兩列及四行排列之記憶格的記憶格陣列之半導體裝置的作業，但所揭露之本發明不侷限於此結構。
將說明將資料寫入第一列之記憶格1100(1,1)、記憶格1100(1,2)、記憶格1100(1,3)及記憶格1100(1,4)及從該些記憶格讀取資料之狀況。請注意，以下將說明將資料寫入記憶格(1,1)為「1」，將資料寫入記憶格(1,2)為「0」，將資料寫入記憶格(1,3)為「1」，及將資料寫入記憶格(1,4)為「0」之狀況。
首先，將說明寫入作業。電位VH供應予第一列之第二信號線S2(1)，使得第一列之第二電晶體開啟。此外，電位0V供應予第二列之第二信號線S2(2)，使得第二列之第二電晶體關閉。
此外，第一行之第一信號線S1(1)被供應電位V2，第二行之第一信號線S1(2)被供應電位0V，第三行之第一信號線S1(3)被供應電位V2，及第四行之第一信號線S1(1)被供應電位0V。
結果，記憶格(1,1)之浮動閘極部FG被供應電位V2，記憶格(1,2)之浮動閘極部FG被供應電位0V，記憶格(1,3)之浮動閘極部FG被供應電位V2，及記憶格(1,4)之浮動閘極部FG被供應電位0V。此處，電位V2高於第一電晶體之閾值電壓。接著，使第一列之第二信號線S2(1)的電位為0V，使得第一列之記憶格中第二電晶體關閉。因而，寫入完成。
請注意，字線WL(1)及WL(2)在寫入作業期間電位為0V。此外，當寫入完成時，在第一列之第一信號線S1(1)的電位改變之前，使第一列之第二信號線S2(1)的電位為電位0V。資料寫入之後，當資料為「0」時，記憶格之閾值電壓為Vw0，及當資料為「1」時，該閾值電壓則為Vw1。假設記憶體元件中連接字線WL之端子為控制閘極電極，第一電晶體之源極電極為源極電極，及第一電晶體之汲極電極為汲極電極。此處，記憶格之閾值電壓表示連接字線WL之端子的電壓，其改變第一電晶體之源極電極與汲極電極之間電阻。請注意，此處滿足Vw0>0>Vw1。
其次，將說明讀取作業。在第一列之記憶格中，記憶格(1,2)及記憶格(1,3)中資料被讀取，及接著記憶格(1,1)及記憶格(1,4)中資料被讀取。
請注意，圖4中所描繪之讀取電路電性連接源極-位元線SL-BL(2)及源極-位元線SL-BL(4)之每一者。在圖4之讀取電路中，經由讀取致能信號(RE信號)控制之開關，源極-位元線SL-BL連接時脈反相器及電晶體，後者為二極體連接被供應電位V1之佈線。
首先，將說明記憶格(1,2)及記憶格(1,3)之讀取作業。
第一列之字線WL(1)及第二列之字線WL(2)分別被供應電位0V及電位VL。電位VL低於閾值電壓Vw1。當字線WL(1)為電位0V時，在第一列中，其中儲存資料「0」之記憶格的第一電晶體關閉，及其中儲存資料「1」之記憶格的第一電晶體開啟。當字線WL(2)為電位VL時，在第二列中，其中儲存資料「0」或資料「1」之記憶格的第一電晶體關閉。
結果，因為記憶格(1,1)之第一電晶體開啟，源極-位元線SL-BL(1)與SL-BL(2)之間電阻低，因為記憶格(1,2)之第一電晶體關閉，源極-位元線SL-BL(2)與SL-BL(3)之間電阻高，因為記憶格(1,3)之第一電晶體開啟，源極-位元線SL-BL(3)與SL-BL(4)之間電阻低，及因為記憶格(1,4)之第一電晶體關閉，源極-位元線SL-BL(4)與SL-BL(5)之間電阻高。
接著，為讀取記憶格(1,2)及記憶格(1,3)中資料，源極-位元線SL-BL(1)被供應電位V3，源極-位元線SL-BL(3)被供應電位0V，及源極-位元線SL-BL(5)被供應電位V3。此外，讀取致能信號(RE信號)生效(啟動)。
此處，因為源極-位元線SL-BL(2)與SL-BL(3)之間電阻為高，源極-位元線SL-BL(2)保持高電位，且儲存於記憶格(1,2)中資料「0」被讀取。此外，因為源極-位元線SL-BL(3)與SL-BL(4)之間電阻為低，源極-位元線SL-BL(4)被供應低電位，且儲存於記憶格(1,3)中資料「1」被讀取。
然而，連接源極-位元線SL-BL(2)之讀取電路的輸出取決於源極-位元線SL-BL(1)與SL-BL(2)之間電阻以及源極-位元線SL-BL(2)與SL-BL(3)之間電阻。若源極-位元線SL-BL(1)與SL-BL(2)之間電阻為高，可讀取源極-位元線SL-BL(2)與SL-BL(3)之間電阻差異，無關乎源極-位元線SL-BL(1)之電位，因為源極-位元線SL-BL(1)之電位影響讀取電路不大。然而，若源極-位元線SL-BL(1)與SL-BL(2)之間電阻為低，源極-位元線SL-BL(1)之電位便影響讀取電路。此外，類似地，連接源極-位元線SL-BL(4)之讀取電路的輸出取決於源極-位元線SL-BL(4)與SL-BL(5)之間電阻以及源極-位元線SL-BL(3)與SL-BL(4)之間電阻。
例如，當源極-位元線SL-BL(1)與SL-BL(2)之間電阻為低時，源極-位元線SL-BL(1)被供應予約為電位0V或更低之低電位，源極-位元線SL-BL(2)之電位為低，無關乎源極-位元線SL-BL(2)與SL-BL(3)之間電阻。因此，儘管記憶格(1,2)儲存資料「0」，連接源極-位元線SL-BL(2)之讀取有強烈傾向讀取資料做為資料「1」。
再者，當源極-位元線SL-BL(4)與SL-BL(5)之間電阻為低時，源極-位元線SL-BL(5)被供應予約為電位V1或更高之高電位，源極-位元線SL-BL(4)之電位為高，無關乎源極-位元線SL-BL(3)與SL-BL(4)之間電阻。因此，儘管記憶格(1,3)儲存資料「1」，連接源極-位元線SL-BL(4)之讀取有強烈傾向讀取資料做為資料「0」。
換言之，源極-位元線SL-BL(1)與SL-BL(5)之電位越高，便可能有更多資料「0」被讀取。源極-位元線SL-BL(1)與SL-BL(5)之電位越低，便可能有更多資料「1」被讀取。因此，當供應予源極-位元線SL-BL(1)及SL-BL(5)之電位V3為電位0V與電位V1之間適當電位時，讀取電路之輸出可與未連接源極-位元線SL-BL(1)及SL-BL(5)之讀取電路的相同；因此，可正確地讀取記憶格(1,2)與記憶格(1,3)之間的電阻差異。具體地，電位V3較佳地介於電位0V與電位V1之間，並可約為例如電位V1之一半。
經由該些步驟，可以連接源極-位元線SL-BL(2)之讀取電路讀取儲存於記憶格(1,2)中資料。類似地，可以連接源極-位元線SL-BL(4)之讀取電路讀取儲存於記憶格(1,3)中資料。
將說明若圖4中電路用做讀取電路之輸出電位。在實施例2中，因為源極-位元線SL-BL(1)與SL-BL(2)之間電阻為低，及源極-位元線SL-BL(2)與SL-BL(3)之間電阻為高，當電位V3為電位V1之一半時，高於電位V1之一半的電位被輸入時脈反相器，使得輸出D(1)變成低。因為源極-位元線SL-BL(3)與SL-BL(4)之間電阻為低，及源極-位元線SL-BL(4)與SL-BL(5)之間電阻為高，當電位V3為電位V1之一半時，低電位被輸入時脈反相器，使得輸出D(2)變成高。
請注意，在讀取作業期間，電位0V極電位VL分別供應予第二信號線S2(1)及第二信號線S2(2)，使得所有第二電晶體關閉。第一列中浮動閘極部FG之電位為0V或V2；因而，使第二信號線S2(1)之電位為0V，藉此第一列中所有第二電晶體可關閉。另一方面，若電位VL供應予字線WL(2)，第二列中浮動閘極部FG之電位低於資料剛寫入之後之電位。因此，為避免第二電晶體開啟，使第二信號線S2(2)之電位為低電位(電位VL)，類似於字線WL(2)之電位。因而，所有第二電晶體可關閉。
其次，將說明記憶格(1,1)及記憶格(,，4)之讀取作業。
如同記憶格(1,2)及記憶格(1,3)之讀取作業，第一列之字線WL(1)及第二列之字線WL(2)分別被供應電位0V及電位VL。電位VL低於閾值電壓Vw1。當字線WL(1)為電位0V時，在第一列中，其中儲存資料「0」之記憶格的第一電晶體關閉，及其中儲存資料「1」之記憶格的第一電晶體開啟。當字線WL(2)為電位VL時，在第二列中，儲存資料「0」或資料「1」之記憶格的第一電晶體關閉。
結果，因為記憶格(1,1)之第一電晶體開啟，源極-位元線SL-BL(1)與SL-BL(2)之間電阻為低，因為記憶格(1,2)之第一電晶體關閉，源極-位元線SL-BL(2)與SL-BL(3)之間電阻為高，因為記憶格(1,3)之第一電晶體開啟，源極-位元線SL-BL(3)與SL-BL(4)之間電阻為低，及因為記憶格(1,4)之第一電晶體關閉，源極-位元線SL-BL(4)與SL-BL(5)之間電阻為高。
接著，為讀取記憶格(1,1)及記憶格(1,4)中資料，源極-位元線SL-BL(1)被供應電位0V，源極-位元線SL-BL(3)被供應電位V3，及源極-位元線SL-BL(5)被供應電位0V。此外，讀取致能信號(RE信號)生效(啟動)。
如同記憶格(1,2)及記憶格(1,3)之讀取作業，連接源極-位元線SL-BL(2)之讀取電路的輸出取決於源極-位元線SL-BL(2)與SL-BL(3)之間電阻以及源極-位元線SL-BL(1)與SL-BL(2)之間電阻。此外，類似地，連接源極-位元線SL-BL(4)之讀取電路的輸出取決於源極-位元線SL-BL(3)與SL-BL(4)之間電阻以及源極-位元線SL-BL(4)與SL-BL(5)之間電阻。
因此，如記憶格(1,2)及記憶格(1,3)之讀取作業，源極-位元線SL-BL(3)之電位越高，讀取資料「0」之傾向變得更強。源極-位元線SL-BL(3)之電位越低，讀取資料「1」之傾向變得更強。因此，當供應予源極-位元線SL-BL(3)之電位V3為電位0V與電位V1之間適當電位時，讀取電路之輸出可與未連接源極-位元線SL-BL(3)之讀取電路的相同；因此，可正確地讀取記憶格(1,1)與記憶格(1,4)之間的電阻差異。具體地，電位V3較佳地介於電位0V與電位V1之間，並可約為例如電位V1之一半。
經由該些步驟，可以連接源極-位元線SL-BL(2)之讀取電路讀取儲存於記憶格(1,1)中資料。類似地，可以連接源極-位元線SL-BL(4)之讀取電路讀取儲存於記憶格(1,4)中資料。
將說明若圖4中電路用做讀取電路之輸出電位。電位V3可約為例如電位V1之一半。在實施例2中，因為源極-位元線SL-BL(1)與SL-BL(2)之間電阻為低，及源極-位元線SL-BL(2)與SL-BL(3)之間電阻為高，當電位V3為電位V1之一半時，低電位被輸入時脈反相器，使得輸出D(1)變成高。因為源極-位元線SL-BL(3)與SL-BL(4)之間電阻為低，及源極-位元線SL-BL(4)與SL-BL(5)之間電阻為高，當電位V3為電位V1之一半時，高於電位V1之一半的電位被輸入時脈反相器，使得輸出D(2)變成高。
操作電位可為如下，例如：滿足V1=2V，V2=1.5V，V3=1V，VH=2V，及VL=-2V。
在具該等結構之半導體裝置中，一源極-位元線SL-BL可做為源極線SL及位元線BL，且記憶格之佈線數量可減少。因而，記憶格所佔據面積可減少，且半導體裝置之每單位面積儲存容量可增加。
關閉狀態電流極低之氧化物半導體裝置可用做圖2中半導體裝置，使得所儲存資料可極長時間保持。換言之，因為刷新作業變得不必要，或刷新作業之頻率可極低，可適當地減少電力消耗。再者，甚至當未供應電力時，所儲存資料可長時間儲存。
此外，在圖2之半導體裝置中，不需高電壓以寫入資料，且元件之惡化不成為問題。因此，圖2中半導體裝置不具有寫入作業之次數限制，其為習知非揮發性記憶體中問題，且其可靠性大幅改進。此外，藉由電晶體之開啟狀態與關閉狀態切換而寫入資料，藉此可輕易體現高速作業。此外，不需用於抹除資料之作業。
此外，因為包括非氧化物半導體之材料的電晶體可充分地以高速操作，藉由組合包括非氧化物半導體之材料的電晶體及包括氧化物半導體的電晶體，半導體裝置(例如資料讀取作業)之作業速度可充分地高。此外，包括非氧化物半導體之材料的電晶體使其可較佳地體現需高速操作之電路(例如邏輯電路及驅動電路)。
以此方式，藉由包括非氧化物半導體之材料的電晶體及包括氧化物半導體的電晶體，可體現具新穎特徵之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中結構、方法等之任一者組合。
[實施例3]
在實施例3中，將說明半導體裝置之另一範例，其中實施例1中所說明之半導體裝置係以矩陣排列。以下，將說明與上述實施例之不同部分，並省略類似於上述實施例之部分的詳細說明。
圖5描繪具有m×n位元儲存容量之半導體裝置的電路圖之一範例。在實施例3中，不同於實施例2，將說明一範例其中提供第二信號線S2以便沿行方向延長，及提供第一信號線S1以便沿列方向延長。
本發明之一實施例的半導體裝置包括m條字線WL、m條第一信號線S1、(n+1)條源極-位元線SL-BL、n條第二信號線S2、以m(列)(垂直方向)×n(行)(水平方向)(m及n均為自然數)之矩陣排列之複數記憶格1200的記憶格陣列、及周邊電路諸如第一驅動電路1211、第二驅動電路1212、第三驅動電路1213及第四驅動電路1214。此處，上述實施例中所說明之結構(例如圖1A中結構)應用於記憶格1200。請注意，在實施例3中，提供源極-位元線SL-BL及第二信號線S2以便沿行方向延長，及提供字線WL及第一信號線S1以便沿列方向延長，與實施例2不同。
每一記憶格1200包括第一電晶體、第二電晶體及電容器。第一電晶體之閘極電極、第二電晶體之源極及汲極電極之一、及電容器之電極之一彼此連接。源極-位元線SL-BL及第一電晶體之源極電極彼此連接。第一電晶體之汲極電極及鄰近上述源極-位元線SL-BL之源極-位元線SL-BL彼此連接。第一信號線S1及第二電晶體之源極及汲極電極之另一彼此連接。第二信號線S2及第二電晶體之閘極電極彼此連接。字線WL及電容器之另一電極彼此連接。
換言之，記憶格1200並聯於彼此鄰近之源極-位元線SL-BL之間。例如，第i列及第j行(i,j)(i為整數，其為1或更大及m或更小，及j為整數，其為1或更大及n或更小)之記憶格1200連接源極-位元線SL-BL(j)、源極-位元線SL-BL(j+1)、第二信號線S2(j)、字線WL(i)、及第一信號線S1(i)。
此處，源極-位元線SL-BL(j)為記憶格1100(i,j)及記憶格1200(i,j-1)共用，及源極-位元線SL-BL(j+1)為記憶格1200(i,j+1)及記憶格1200(i,j)共用。換言之，源極-位元線SL-BL做為相同列中彼此鄰近之記憶體格1200之一的源極線，及另一的位元線。請注意，該些功能不一定於每一源極-位元線SL-BL中判斷，且該些功能可予以切換。此外，提供於記憶格陣列末端之源極-位元線SL-BL(1)及源極-位元線SL-BL(n+1)僅連接記憶格1200(i,1)及記憶格1200(i,n)。
源極-位元線SL-BL連接第一驅動電路1211。第一信號線S1連接第二驅動電路1212。第二信號線S2連接第三驅動電路1213。字線WL連接第四驅動電路1214。請注意，此處，第一驅動電路1211、第二驅動電路1212、第三驅動電路1213及第四驅動電路1214係分別提供；然而，所揭露之本發明不侷限於此。具有該些功能之一或一些的驅動電路可交替使用。
實施例3中半導體裝置之寫入作業及讀取作業類似於實施例2中半導體裝置的；因此，請參照實施例2中說明。請注意，因為實施例3中第二信號線S2係以行方向提供於半導體裝置中，寫入作業係於記憶格陣列之每列中執行。在寫入作業中，電位供應予第一信號線S1及字線WL，使得記憶格之第二電晶體的閘極電極與源極電極之間電壓約與記憶格之第二電晶體的閘極電極與源極電極之間電壓相等，藉此資料可選擇地寫入其中執行資料寫入之行中記憶格。因此，在實施例3之半導體裝置中，可寫入按位元資料。
在具該等結構之半導體裝置中，一源極-位元線SL-BL可做為源極線SL及位元線BL，且記憶格之佈線數量可減少。因而，記憶格所佔據面積可減少，及半導體裝置之每單位面積儲存容量可增加。
如實施例2，關閉狀態電流極低之氧化物半導體裝置用做圖5中半導體裝置，使得所儲存資料可極長時間保持。換言之，因為刷新作業變得不必要或刷新作業之頻率可極低，可適當地減少電力消耗。再者，甚至當電力未供應時，所儲存資料可長時間儲存。
此外，如實施例2，在圖2之半導體裝置中，寫入資料不需要高電壓，且元件之惡化不成為問題。因此，圖2中半導體裝置不具有寫入作業之次數限制，此係習知非揮發性記憶體中問題，且其可靠性大幅改進。此外，藉由切換電晶體之開啟狀態與關閉狀態而寫入資料，藉此可輕易體現高速作業。此外，不需要用於抹除資料之作業。
此外，因為包括非氧化物半導體之材料的電晶體可充分地以高速操作，藉由組合包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體，半導體裝置之作業速度(例如資料讀取作業)可充分地高。此外，包括非氧化物半導體之材料的電晶體較佳地可體現需以高速操作之電路(例如邏輯電路及驅動電路)。
以此方式，藉由包括包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體，可體現具新穎特徵之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中結構、方法等之任一者組合。
[實施例4]
在本實施例中，將參照圖6A及6B、圖7A至7H及圖8A至8E說明所揭露之本發明之一實施例的半導體裝置之結構及製造方法。
<半導體裝置之截面結構及平面結構>
圖6A及6B描繪半導體裝置之結構之一範例。圖6A描繪半導體裝置之截面，及圖6B描繪半導體裝置之平面圖。此處，圖6A相應於沿圖6B之線A1-A2及線B1-B2之截面。圖6A及6B中所描繪之半導體裝置包括下部之使用非氧化物半導體之材料的電晶體160，及上部之使用氧化物半導體的電晶體162。使用非氧化物半導體之半導體材料形成之電晶體易於以高速操作。另一方面，包括氧化物半導體之電晶體因其特性可長時間保持電荷。
請注意，儘管此處所有電晶體為n通道電晶體，不用說可使用p通道電晶體。此外，因為所揭露之本發明的技術特性為使用電晶體162中氧化物半導體使得可儲存資料，不需將半導體裝置之具體結構限制為此處所說明之結構。
圖6A及6B之每一者中電晶體160包括包含半導體材料(例如矽)之基板100中通道形成區116；雜質區114及高濃度區120，雜質區114及高濃度區120之組合可簡單稱為雜質區，雜質區之間提供通道形成區116；通道形成區116上之閘極絕緣層108；閘極絕緣層108上之閘極電極110；電性連接雜質區之源極或汲極電極130a；及電性連接第二雜質區114之源極或汲極電極130b。
側壁絕緣層118係提供於閘極電極110之側面。再者，當從垂直於基板100之表面的方向觀看，高濃度雜質區120係形成於未與側壁絕緣層118重疊之基板100的區域中，且金屬化合物區124經提供而接觸高濃度雜質區120。此外，元件隔離絕緣層106係提供於基板100之上，以便環繞電晶體160。層際絕緣層126及層際絕緣層128經提供以便覆蓋電晶體160。源極或汲極電極130a及源極或汲極電極130b經由形成於層際絕緣層126及128中之開口而電性連接金屬化合物區124。即，源極或汲極電極130a及源極或汲極電極130b經由金屬化合物區124而電性連接高濃度雜質區120及雜質區114。此外，電極130c經由形成於層際絕緣層126及128中之開口而電性連接閘極電極110。請注意，有時為電晶體160之整合而未形成側壁絕緣層118。
圖6A及圖6B之每一者中電晶體162包括提供於層際絕緣層128上之源極或汲極電極142a及源極或汲極電極142b，電性連接源極或汲極電極142a及源極或汲極電極142b之氧化物半導體層144，覆蓋源極或汲極電極142a之閘極絕緣層146，源極或汲極電極142b，及氧化物半導體層144，並於閘極絕緣層146之上提供閘極電極148a以便與氧化物半導體層144重疊。
此處，氧化物半導體層144較佳地為藉由充分地移除諸如氫之雜質或藉由供應充分氧量而高度純化之氧化物半導體層。具體地，氧化物半導體層144之氫濃度為5×1019原子/cm3或更低，較佳地為5×1018原子/cm3或更低，更佳地為5×1017原子/cm3或更低。請注意，氧化物半導體層144之氫濃度係藉由二次離子質譜(SIMS)予以測量。在藉由充分地減少其中氫濃度而高度純化且藉由供應充分氧量而減少因缺氧之能隙的缺點程度之氧化物半導體層144中，載子濃度低於1×1012/cm3，較佳地為低於1×1011/cm3，更佳地為低於1.45×1010/cm3。例如，室溫下電晶體162之關閉狀態電流(此處為每單位通道寬度(1 μm))為100 zA/μm(1 zA(介安)為1×10-21 A)或更低，較佳地為10 zA/μm或更低。使用該等被製成i型(固有)氧化物半導體或實質上i型氧化物半導體之氧化物半導體，可獲得具顯著卓越關閉狀態電流特性之電晶體162。
請注意，由於氧化物半導體層144未定型為具有圖6A中電晶體162中島形，氧化物半導體層144避免藉由用於定型之蝕刻污染。
電容器164包括源極或汲極電極142a、氧化物半導體層144、閘極絕緣層146及電極148b。即，源極或汲極電極142a做為電容器164之一電極，及電極148b做為電容器164之另一電極。
請注意，在圖6A中所描繪之電容器164中，藉由堆疊氧化物半導體層144與閘極絕緣層146，可適當地確保源極或汲極電極142a與電極148b之間絕緣屬性。
請注意，在電晶體162及電容器164中，源極或汲極電極142a及源極或汲極電極142b之邊緣部較佳地為錐形。此處，錐角為例如30°至60°(含)。請注意，「錐角」表示當以垂直於截面(垂直於基板表面之平面)的方向觀看時，藉由具有錐形之層(例如源極或汲極電極142a)的側面及底面形成之傾斜角。當源極或汲極電極142a及源極或汲極電極142b之邊緣部為錐形時，可改進氧化物半導體層144之覆蓋，並可避免脫離。
此外，層際絕緣層150係提供於電晶體162及電容器164之上，及層際絕緣層152係提供於層際絕緣層150之上。
<半導體裝置之製造方法>
其次，以下將說明半導體裝置之製造方法範例。首先，以下將參照圖7A至7H說明下部中電晶體160之製造方法，及接著將參照圖8A至8E說明上部中電晶體162之製造方法。
<下部中電晶體之製造方法>
首先，準備包括半導體材料之基板100(詳圖7A)。有關包括半導體材料之基板100，可使用包括矽、碳化矽等之單晶半導體基板或多晶半導體基板；包括矽鍺等之化合物半導體基板；SOI基板等。此處，將說明使用單晶矽基板做為包括半導體材料之基板100的範例。請注意，通常用詞「SOI基板」表示矽層提供於絕緣表面上之基板。在本說明書等中，用詞「SOI基板」以其分類亦包括使用非矽材料形成之半導體層提供於絕緣表面上之基板。即，「SOI基板」中所包括之半導體層不侷限於矽層。再者，SOI基板可為具有下列結構之基板，其中半導體層係提供於諸如具絕緣層提供於其間之玻璃基板的絕緣基板之上。
尤其，例如包括矽之單晶半導體基板用做包括半導體材料之基板100，使得實施例2或3中半導體裝置可以更高速度讀取資料。
做為用於形成元件隔離絕緣層之遮罩的保護層102係形成於基板100之上(詳圖7A)。有關保護層102，可使用例如使用氧化矽、氮化矽、氮氧化矽、氧氮化矽等形成之絕緣層。請注意，此步驟之前或之後，傳遞n型傳導性之雜質元素或傳遞p型傳導性之雜質元素可添加至基板100，以控制電晶體之閾值電壓。當半導體形成時，矽、磷、砷等可用做傳遞n型傳導性之雜質。硼、鋁、鎵等可用做傳遞p型傳導性之雜質。
其次，藉由使用保護層102做為遮罩之蝕刻，移除未被保護層102覆蓋之區域(即暴露區)中基板100之一部分。因而，形成與另一半導體區分離之半導體區104(詳圖7B)。有關蝕刻，較佳地使用乾式蝕刻，但可執行濕式蝕刻。可依據將蝕刻之層的材料而適當選擇蝕刻氣體及蝕刻劑。
接著，形成絕緣層以便覆蓋半導體區104，並選擇性移除與半導體區104重疊之區域中絕緣層，使得以形成元件隔離絕緣層106(詳圖7B)。絕緣層係使用氧化矽、氮化矽、氧氮化矽等形成。有關移除絕緣層之方法，可使用蝕刻處理及諸如CMP之拋光處理的任一者。請注意，保護層102係在半導體區104形成之後或元件隔離絕緣層106形成之後移除。
其次，於半導體區104之上形成絕緣層，及於絕緣層之上形成包含導電材料之層。
之後將成為閘極絕緣層之絕緣層較佳地具有使用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy,(x>0,y>0))、添加氮之矽酸鉿(HfSixOyNz(x>0,y>0,z>0))、添加氮之鋁鉿(HfAlxOyNz(x>0,y>0,z>0))等及藉由CVD法、濺鍍等獲得之膜的單層結構或層級結構。另一方面，絕緣層可以下列方式形成，即半導體區104之表面藉由高密度電漿處理或熱氧化處理而氧化或氮化。可使用例如諸如He、Ar、Kr、或Xe之稀有氣體、氧、氮、氧化物、氨、氮或氫之混合氣體執行高密度電漿處理。絕緣層之厚度可為例如1 nm至100 nm，較佳地為10 nm至50 nm。
包含導電材料之層可使用諸如鋁、銅、鈦、鉭或鎢之金屬材料予以形成。包含導電材料之層可使用諸如多晶矽之半導體材料予以形成。對於形成包含導電材料之層的方法無特別限制，可使用諸如蒸發法、CVD法、濺鍍及旋塗法的各種膜形成方法。請注意，本實施例說明若包含導電材料之層係使用金屬材料形成之範例。
之後，選擇性蝕刻絕緣層及包含導電材料之層，使得以形成閘極絕緣層108及閘極電極110(詳圖7C)。
其次，形成覆蓋閘極電極110之絕緣層112(詳圖7C)。接著，藉由添加磷(P)、砷(As)等至半導體區104而形成具淺接面深度之雜質區114(詳圖7C)。請注意，此處添加磷或砷以便形成n通道電晶體；若形成p通道電晶體可添加諸如硼(B)或鋁(Al)之雜質元素。基於雜質區114之形成，通道形成區116係形成於閘極絕緣層108以下之半導體區104中(詳圖7C)。此處，可適當設定所添加雜質之濃度；當半導體元件高度小型化時濃度較佳地增加。此處於絕緣層112形成之後使用形成雜質區114之步驟；另一方面，絕緣層112可於雜質區114形成之後而予形成。
其次，形成側壁絕緣層118(詳圖7D)。形成絕緣層以便覆蓋絕緣層112，接著歷經高度各向異性蝕刻，藉此可以自我對齊方式形成側壁絕緣層118。此時，較佳的是局部蝕刻絕緣層112使得閘極電極110之頂面及雜質區114之頂面暴露。請注意，有時使得以體現更高整合等而未提供側壁絕緣層118。
接著，形成絕緣層以便覆蓋閘極電極110、雜質區114、側壁絕緣層118等。其次，磷(P)、砷(As)等添加至與雜質區114接觸之區域，使得以形成高濃度雜質區120(詳圖7E)。之後，移除絕緣層，及形成金屬層122以便覆蓋閘極電極110、側壁絕緣層118、高濃度雜質區120等(詳圖7E)。諸如真空蒸發法、濺鍍及旋塗法之各種膜形成方法可用於形成金屬層122。金屬層122較佳地使用與半導體區104中所包含之半導體材料反應成為低電阻金屬化合物之金屬材料而予形成。該等金屬材料之範例為鈦、鉭、鎢、鎳、鈷及鉑。
其次，執行熱處理使得金屬層122與半導體材料反應。因而，形成與高濃度雜質區120接觸之金屬化合物區124(詳圖7F)。請注意，當使用多晶矽等形成閘極電極110時，於與金屬層122接觸之閘極電極110的部分中亦形成金屬化合物區。
有關熱處理，例如可使用閃光燈輻照。儘管不用說可使用另一熱處理方法，但較佳地使用一種方法藉此可於極短時間達成熱處理，以便改進金屬化合物形成中化學反應之控制性。請注意，金屬化合物區係藉由金屬材料與半導體材料之反應而形成，具有充分高傳導性。金屬化合物區之形成可充分地減少電阻及改進元件特性。請注意，金屬化合物區124形成之後移除金屬層122。
接著形成層際絕緣層126及層際絕緣層128以便覆蓋上述步驟形成之元件(詳圖7G)。層際絕緣層126及128可使用包含無機絕緣材料之材料予以形成，諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁或氧化鉭。再者，層際絕緣層126及128可使用有機絕緣材料予以形成，諸如聚醯亞胺或丙烯酸樹脂。請注意，儘管此處使用層際絕緣層126及層際絕緣層128之層級結構，所揭露之本發明之一實施例不侷限於此。亦可使用單層結構或包括兩或更多層之層級結構。層際絕緣層128形成之後，層際絕緣層128之表面較佳地藉由CMP、蝕刻等平坦化。
接著，於層際絕緣層中形成達到金屬化合物區124之開口，並於開口中形成源極或汲極電極130a及源極或汲極電極130b(詳圖7H)。源極或汲極電極130a及源極或汲極電極130b可以下列方式形成，例如藉由PVD法、CVD法等於包括開口之區域中形成導電層，接著藉由蝕刻、CMP等移除導電層。
具體地，可使用一種方法，例如其中藉由PVD法於包括開口之區域中形成薄鈦膜，藉由CVD法形成薄氮化鈦膜，接著形成鎢膜以便嵌入開口。此處，藉由PVD法形成鈦膜具有減少於形成鈦膜之表面上形成之氧化物膜(例如天然氧化物膜)之功能，以降低與較低電極(此處為金屬化合物區124)之接觸電阻等。鈦膜形成之後所形成之氮化鈦膜具有避免導電材料擴散之障壁功能。鈦、氮化鈦等之障壁膜形成之後，可藉由電鍍法形成銅膜。
請注意，若源極或汲極電極130a及源極或汲極電極130b係藉由移除導電層之一部分而予形成，較佳地執行該步驟使得表面平坦化。例如，當薄鈦膜及薄氮化鈦膜形成於包括開口之區域中，接著形成鎢膜以便嵌入開口，移除過度鎢膜、過度鈦膜、過度氮化鈦膜等，並可藉由後續CMP改進表面之平坦性。包括源極或汲極電極130a及源極或汲極電極130b之表面以此方式平坦化，使得電極、佈線、絕緣層、半導體層等可有利地於之後步驟形成。
請注意，此處僅顯示與金屬化合物區124接觸之源極或汲極電極130a及源極或汲極電極130b；然而，亦可於此步驟形成接觸閘極電極110等之電極。對於用於源極或汲極電極130a及源極或汲極電極130b之材料並無特別限制，並可使用各種導電材料。例如可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧之導電材料。鑒於之後執行之熱處理，較佳的是使用具有夠高耐熱性之材料形成源極或汲極電極130a及源極或汲極電極130b以支撐熱處理。
經由上述步驟，使用包含半導體材料之基板100形成電晶體160(詳圖7H)。包括非氧化物半導體材料之電晶體160可以高速操作。
請注意，上述步驟之後可進一步形成電極、佈線、絕緣層等。當佈線具有包括層際絕緣層及導電層之層級結構的多層結構時，可提供高度整合半導體裝置。
<上部中電晶體之製造方法>
其次，將參照圖8A至8E說明層際絕緣層128上之電晶體162的製造步驟。請注意，圖8A至8E中省略電晶體162以下電晶體160等，其描繪電晶體162之製造程序、層際絕緣層128上各種電極等。
首先，於層際絕緣層128之上形成導電層並選擇性蝕刻，使得以形成源極或汲極電極142a及源極或汲極電極142b(詳圖8A)。
導電層可藉由諸如濺鍍之PVD法，或諸如電漿CVD法之CVD法，予以形成。有關導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、或鎢之元素；包含該些元素之任一者做為成分之合金等。再者，可使用選自錳、鎂、鋯及鈹之一或多項材料。另一方面，可使用鋁組合選自鈦、鉭、鎢、鉬、鉻、釹及鈧之一或更多項元素。
導電層可具有單層結構或包括兩或更多層之層級結構。例如，導電層可具有鈦膜或氮化鈦膜的單層結構、包含矽之鋁膜的單層結構、鈦膜堆疊於鋁膜之上的雙層結構、鈦膜堆疊於氮化鈦膜之上的雙層結構、或鈦膜、鋁膜及鈦膜依序堆疊的三層結構。請注意，若導電層具有鈦膜或氮化鈦膜之單層結構，便具有導電層可輕易處理為具有錐形之源極或汲極電極142a及源極或汲極電極142b的優點。
另一方面，導電層可使用導電金屬氧化物予以形成。有關導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，有時縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或其中包括矽或氧化矽之該些金屬氧化物材料之任一項。
導電層較佳地蝕刻使得源極或汲極電極142a及源極或汲極電極142b之邊緣部為錐形。此處，錐角較佳地為例如30°至60°(含)。當源極或汲極電極142a及源極或汲極電極142b之邊緣部經蝕刻以便成為錐形時，改進之後形成之閘極絕緣層146的覆蓋，並可避免脫離。
電晶體之通道長度(L)係藉由源極或汲極電極142a之下緣部與源極或汲極電極142b之下緣部之間距離決定。請注意，若電晶體之通道長度(L)為25 nm或更低，較佳地以短至數奈米至數十奈米波長之遠紫外線執行用於形成遮罩之曝光。以遠紫外線曝光之解析度高且焦點深度大。為該些原因，之後形成之電晶體的通道長度(L)可介於10 nm至1000 nm(1 μm)之範圍，且電路可以更高速度操作。再者，小型化可導致半導體裝置之低電力消耗。
請注意，做為基底之絕緣層可形成於層際絕緣層128之上。絕緣層可藉由PVD法、CVD法等予以形成。
此外，絕緣層可形成於源極或汲極電極142a及源極或汲極電極142b之上。藉由提供絕緣層，可減少形成於之後形成之閘極電極與源極或汲極電極142a之間，及閘極電極與源極或汲極電極142b之間的寄生電容。
其次，形成氧化物半導體層144以便覆蓋源極或汲極電極142a及源極或汲極電極142b(詳圖8B)。
氧化物半導體層144可使用下列氧化物半導體之任一者予以形成：諸如In-Sn-Ga-Zn-O基氧化物半導體之四成分金屬氧化物；諸如In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體之三成分金屬氧化物；諸如In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體之雙成分金屬氧化物；或諸如In-O基氧化物半導體、Sn-O基氧化物半導體、或Zn-O基氧化物半導體之一成分金屬氧化物。
尤其，當無電場時In-Ga-Zn-O基氧化物半導體材料具有充分高電阻，因而可充分地減少關閉狀態電流。此外，基於高場效移動性，In-Ga-Zn-O基氧化物半導體材料適於用於半導體裝置之半導體材料。
有關In-Ga-Zn-O基氧化物半導體材料之典型範例，提供以InGaO3(ZnO)m(m>0，且m非自然數)為代表，其可使用以ICP-MS或RBS分析確認m非自然數。使用M取代Ga，存在以InMO3(ZnO)m(m>0，且m非自然數)表示之氧化物半導體材料。此處，M標示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等之一或多項金屬元素。例如，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。請注意，上述所說明之組成源自於氧化物半導體材料可具有之晶體結構，且僅為範例。
有關藉由濺鍍而用於形成氧化物半導體層144之靶材，較佳地使用具有In：Ga：Zn=1：x：y(x為0或更多，y為0.5至5)之組成比的靶材。例如，可使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比](x=1，y=1)之組成比的靶材等。另一方面，可使用具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比](x=1，y=0.5)之組成比的靶材、具有In2O3：Ga2O3：ZnO=1：1：4[摩爾比](x=1，y=2)之組成比的靶材、或具有In2O3：Ga2O3：ZnO=1：0：2[摩爾比](x=0，y=1)之組成比的靶材。
在本實施例中，使用用於形成In-Ga-Zn-O基氧化物半導體膜之靶材及藉由濺鍍而形成具有非結晶結構之氧化物半導體層144。
較佳的是用於形成氧化物半導體膜之靶材中所包含之金屬氧化物具有80%或更高之相對密度，較佳地為95%或更高，更佳地為99.9%或更高。使用用於形成氧化物半導體膜之具有高相對密度之靶材，可形成具有密集結構之氧化物半導體層144。
其中形成氧化物半導體層144之氣體較佳地為稀有氣體(典型為氬)、氧氣、或稀有氣體(典型為氬)及氧之混合氣體。具體地，較佳的是使用例如高純度氣體，諸如氫、水、烴基或氫化物之雜質移除使得濃度為1 ppm或更低(較佳地為10 ppb或更低)。
在形成氧化物半導體層144中，將處理之材料保持於維持減壓之處理室中，並加熱使得將處理之材料的溫度高於或等於100℃及低於550℃，較佳地為200℃至400℃(含)。另一方面，在形成氧化物半導體層144中，將處理之材料的溫度可為室溫。接著，導入氫、水等移除之濺鍍氣體，同時移除處理室中濕氣，藉此使用上述說明之靶材形成氧化物半導體層144。形成氧化物半導體層144，同時加熱將處理之材料，使得氧化物半導體層144中所包含之雜質可減少。再者，可減少因濺鍍之損害。較佳地使用截留真空泵以便移除處理室中濕氣。例如，可使用低溫泵、離子泵或鈦昇華泵。可使用具冷阱之渦輪泵。藉由以低溫泵等排空，可從處理室移除氫、水等。藉此可減少氧化物半導體層144之雜質濃度。
氧化物半導體層144可在例如下列狀況下形成：將處理之材料與靶材之間距離為170 mm；壓力為0.4 Pa；直流(DC)電力為0.5 kW；及氣體為氧(氧流比例為100%)、氬(氬流比例為100%)、或氧及氬之混合氣體。請注意，較佳的是使用脈衝直流(DC)電源，因為膜沉積中所產生之粉狀物質(亦稱為粒子或灰塵)可減少，且厚度分佈可均勻。氧化物半導體層144之厚度為1 nm至50 nm(含)，較佳地為1 nm至30 nm(含)，更佳地為1 nm至10 nm(含)。使用具該等厚度之氧化物半導體層144可抑制因小型化之短通道效果。請注意，適當厚度隨所使用之氧化物半導體材料、半導體裝置之用法等而異；因此，亦可依據將使用之材料、用法等而適當設定厚度。
請注意，藉由濺鍍形成氧化物半導體層144之前，較佳地藉由導入氬氣並產生電漿之反向濺鍍移除形成氧化物半導體層144之表面所附著之材料(例如層際絕緣層128之表面)。此處，反向濺鍍為一種方法，相對於正常濺鍍藉此離子與濺鍍靶材碰撞，其中離子係與將處理之表面碰撞，使得以修改表面。用於使離子與將處理之表面碰撞之方法範例為一種方法，其中高頻電壓於氬氣中施加於表面，使得電漿產生於將處理之材料附近。請注意，除了氬氣外，可使用氮氣、氦氣、氧氣等。
之後，較佳地在氧化物半導體層144上執行熱處理(第一熱處理)。藉由第一熱處理可移除氧化物半導體層144中所包含之過度氫(包括水及烴基)；因而，氧化物半導體層之結構可改進，並可減少能隙中缺點程度。第一熱處理之溫度為例如高於或等於300℃及低於550℃，或400℃至500℃(含)。
熱處理可以下列方式執行，例如目標導入電熔爐，其中使用電阻加熱元件等，並於氮氣中以450℃加熱達一小時。氧化物半導體層144於熱處理期間未暴露於空氣，使得可避免水及氫進入。
熱處理設備不侷限於電熔爐，可為一種設備，藉由來自諸如加熱氣體之媒介之熱傳導或熱輻射而加熱目標。例如，可使用快速熱降火(RTA)設備，諸如燈快速熱降火(LRTA)設備或氣體快速熱降火(GRTA)設備。LRTA設備為一種設備，用於藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱目標。GRTA設備為用於使用高溫氣體而執行熱處理之設備。有關該氣體，係使用未藉由熱處理而與目標反應之惰性氣體，例如氮，或諸如氬之稀有氣體。
例如，有關第一熱處理，可執行GRTA程序如下。目標被置入已加熱之惰性氣體中，加熱達數分鐘，並取出惰性氣體。GRTA程序使高溫熱處理時間短。再者，甚至當溫度超過目標之溫度上限時，亦可使用GRTA程序。請注意，惰性氣體於處理期間可改變為包括氧之氣體。這是因為藉由於包含氧之氣體中執行第一熱處理，可降低因缺氧造成之能隙中缺點程度。
請注意，有關惰性氣體，較佳地使用包含氮或稀有氣體(例如氦、氖或氬)做為其主要成分且不包含水、氫等之氣體。例如，導入熱處理設備之氮或稀有氣體(例如氦、氖或氬)的純度為6N(99.9999%)或更高，較佳地為7N(99.99999%)或更高(即雜質之濃度為1 ppm或更低，較佳地為0.1 ppm或更低)。
在任一情況下，形成藉由第一熱處理而雜質減少之i型(固有)或實質上i型氧化物半導體層144，此使得可體現具有極卓越特性之電晶體。
因為移除氫、水等效果，上述熱處理(第一熱處理)可稱為脫水處理、脫氫處理等。脫水處理或脫氫處理可於例如氧化物半導體層形成之後，閘極絕緣層形成之後，或閘極電極形成之後執行。該等脫水處理或脫氫處理可執行一次或覆數次。
其次，形成接觸氧化物半導體層144之閘極絕緣層146(詳圖8C)。閘極絕緣層146可藉由CVD法、濺鍍等予以形成。閘極絕緣層146較佳地形成以便包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy,(x>0,y>0))、添加氮之矽酸鉿(HfSixOy(x>0,y>0))、添加氮之鋁鉿(HfAlxOy(x>0,y>0))等。閘極絕緣層146可具有單層結構或層級結構。對於厚度並無特別限制；然而，若半導體裝置小型化，厚度較佳地小以確保電晶體之作業。例如，若使用氧化矽，厚度可設定為1 nm至100 nm(含)，較佳地為10 nm至50 nm(含)。
如上述，當閘極絕緣層146薄時，存在因隧道效果等之閘極洩漏的問題。為解決閘極洩漏的問題，諸如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy,(x>0,y>0))、添加氮之矽酸鉿(HfSixOy(x>0,y>0))、添加氮之鋁鉿(HfAlxOy(x>0,y>0))之高介電常數(高-k)材料較佳地用於閘極絕緣層146。藉由使用用於閘極絕緣層146之高-k材料，可確保電氣特性，且厚度可大以避免閘極洩漏。請注意，可使用包含高-k材料之膜及包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等任一項之膜的層級結構。
閘極絕緣層146形成之後，想望地於惰性氣體或氧氣中執行第二熱處理。熱處理之溫度設定為200℃至450℃(含)，較佳地為250℃至350℃(含)。例如，可於氮氣中以250℃執行熱處理達1小時。第二熱處理可減少電晶體之電氣特性變化。此外，若閘極絕緣層146包含氧，氧便供應予氧化物半導體層144以覆蓋氧化物半導體層144中缺氧，使得可形成i型(固有半導體)或實質上i型氧化物半導體層。
請注意，本實施例中第二熱處理係在閘極絕緣層146形成之後執行；第二熱處理之時序不限於此。例如，第二熱處理可於閘極電極形成之後執行。另一方面，第二熱處理可於第一熱處理之後執行，第一熱處理可兼做第二熱處理，或第二熱處理可兼做第一熱處理。
其次，閘極電極148a係於與氧化物半導體層144重疊之區域中形成於閘極絕緣層146之上，且電極148b係形成於源極或汲極電極142a之上(詳圖8D)。閘極電極148a及電極148b可以下列方式形成，即導電層係形成於閘極絕緣層146之上並接著選擇性蝕刻。可藉由以濺鍍為代表之PVD法或諸如電漿CVD法之CVD法形成將成為閘極電極148a及電極148b之導電層。細節類似於源極或汲極電極142a等；因而，可參照其說明。
其次，可於閘極絕緣層146、閘極電極148a及電極148b之上形成層際絕緣層150及層際絕緣層152(詳圖8E)。層際絕緣層150及152可藉由PVD法、CVD法等予以形成。層際絕緣層150及152可使用包含諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭之無機絕緣材料的材料予以形成。請注意，實施例4中係使用層際絕緣層150及152之層級結構，但所揭露之本發明之一實施例不侷限於此範例。亦可使用單層結構或包括兩或更多層之層級結構。另一方面，不一定提供層際絕緣層。
請注意，想望地形成層際絕緣層152以便具有平坦化表面。這是因為即使半導體裝置小型化，例如電極、佈線等可有利地形成於層際絕緣層152之上。層際絕緣層152可使用諸如CMP(化學機械拋光)之方法予以平坦化。
經由上述步驟，使用高度純化氧化物半導體層144之電晶體162完成(詳圖8E)。此外，電容器164完成。
圖8E中所描繪之電晶體162包括氧化物半導體層144、電性連接氧化物半導體層144之源極或汲極電極142a及源極或汲極電極142b、覆蓋氧化物半導體層144、源極或汲極電極142a及源極或汲極電極142b之閘極絕緣層146、及閘極絕緣層146上之閘極電極148a。此外，電容器164包括源極或汲極電極142a、氧化物半導體層144、覆蓋源極或汲極電極142a之閘極絕緣層146、及閘極絕緣層146上之電極148b。
由於本實施例中所描繪之電晶體162中氧化物半導體層144被高度純化，氫濃度為5×1019原子/cm3或更低，較佳地為5×1018原子/cm3或更低，更佳地為5×1017原子/cm3或更低。此外，相較於一般矽晶圓(略為添加諸如磷或硼之雜質元素的矽晶圓)(約1×1014/cm3)，氧化物半導體層144之載子濃度值充分地低(例如低於1×1012/cm3，較佳地為低於1.45×1010/cm3)。因而，關閉狀態電流充分地低。例如，室溫下電晶體162之關閉狀態電流(每單位通道寬度(1 μm)之值)為100 zA/μm(1 zA(介安)為1×10-21 A)或更低，較佳地為10 zA/μm或更低。
使用高度純化並成為固有之氧化物半導體層144，可充分地減少電晶體之關閉電流。接著，藉由使用該等電晶體，可獲得所儲存資料可極長時間儲存之半導體裝置。
請注意，本實施例中所說明之結構、方法等，可適當與其他實施例中結構、方法等之任一者組合。
[實施例5]
在本實施例中，將參照圖9A、9B及圖10A至10D說明不同於實施例4之所揭露之本發明之一實施例的半導體裝置之結構及製造方法。
<半導體裝置之截面結構及平面結構>
圖9A及9B描繪半導體裝置之結構之一範例。圖9A描繪半導體裝置之截面，圖9B描繪半導體裝置之平面圖。此處，圖9A相應於沿圖9B之線A1-A2及線B1-B2之截面。圖9A及9B中所描繪之半導體裝置包括下部中使用非氧化物半導體之半導體材料的電晶體160，及上部中使用氧化物半導體之電晶體162。使用非氧化物半導體之半導體材料形成之電晶體易於以高速操作。另一方面，包括氧化物半導體之電晶體因其特性可長時間保持電荷。
請注意，儘管此處所有電晶體為n通道電晶體，不用說可使用p通道電晶體。此外，因為所揭露之本發明的技術特性為使用電晶體162中氧化物半導體使得可儲存資料，不需將半導體裝置之具體結構限制為此處所說明之結構。
圖9A及9B之每一者中電晶體160包括包含半導體材料(例如矽)之基板100中通道形成區116；雜質區114及高濃度區120，雜質區114及高濃度區120之組合可簡單稱為雜質區，雜質區之間提供通道形成區116；通道形成區116上之閘極絕緣層108；閘極絕緣層108上之閘極電極110；電性連接雜質區之源極或汲極電極130a；及電性連接另一雜質區之源極或汲極電極130b。此外，佈線142c及佈線142d分別形成於源極或汲極電極130a及源極或汲極電極130a之上。
側壁絕緣層118係提供於閘極電極110之側面。再者，如截面圖中所描繪，高濃度雜質區120係形成於未與側壁絕緣層118重疊之基板100的區域中，且金屬化合物區124經提供而接觸高濃度雜質區120。此外，元件隔離絕緣層106係提供於基板100之上，以便環繞電晶體160。層際絕緣層126及層際絕緣層128經提供以便暴露覆蓋電晶體160之閘極電極110的頂面。源極或汲極電極130a及源極或汲極電極130b經由形成於層際絕緣層126及128中之開口而電性連接金屬化合物區124。即，源極或汲極電極130a及源極或汲極電極130b經由金屬化合物區124而電性連接高濃度雜質區120及雜質區114。請注意，有時為電晶體160之整合而未形成側壁絕緣層118。
圖9A及圖9B之每一者中電晶體162包括提供於層際絕緣層128上之源極或汲極電極142a及源極或汲極電極142b，電性連接源極或汲極電極142a及源極或汲極電極142b之島形氧化物半導體層144，覆蓋源極或汲極電極142a之閘極絕緣層146，源極或汲極電極142b，及島形氧化物半導體層144，並於閘極絕緣層146之上提供閘極電極148a以便與島形氧化物半導體層144重疊。
此處，源極或汲極電極142a係直接形成於閘極電極110之上，藉此下部中電晶體160及上部中電晶體162彼此電性連接。即，本實施例中所說明之半導體裝置具有一種結構，其中上部中電晶體162係形成於下部中電晶體160以上，而在實施例4中所說明之半導體裝置中，由此閘極電極110a之頂面以上部分被移除。
請注意，氧化物半導體層144較佳地為藉由充分地移除諸如氫之雜質或藉由供應充分氧量而高度純化之氧化物半導體層。具體地，氧化物半導體層144之氫濃度為5×1019原子/cm3或更低，較佳地為5×1013原子/cm3或更低，更佳地為5×1017原子/cm3或更低。請注意，氧化物半導體層144之氫濃度係藉由二次離子質譜(SIMS)予以測量。在藉由充分地減少其中氫濃度而高度純化且藉由供應充分氧量而減少因缺氧之能隙的缺點程度之氧化物半導體層144中，載子濃度低於1×1012/cm3，較佳地為低於1×1011/cm3，更佳地為低於1.45×1010/cm3。例如，室溫下電晶體162之關閉狀態電流(此處為每單位通道寬度(1 μm))為100 zA/μm(1 zA(介安)為1×10-21 A)或更低，較佳地為10 zA/μm或更低。使用該等被製成i型(固有)氧化物半導體或實質上i型氧化物半導體之氧化物半導體，可獲得具顯著卓越關閉狀態電流特性之電晶體162。
電容器164包括源極或汲極電極142a、氧化物半導體層144、閘極絕緣層146及電極148b。即，源極或汲極電極142a做為電容器164之一電極，及電極148b做為電容器164之另一電極。
請注意，在圖9A中所描繪之電容器164中，藉由堆疊氧化物半導體層144與閘極絕緣層146，可適當地確保源極或汲極電極142a與電極148b之間絕緣屬性。
請注意，在電晶體162及電容器164中，源極或汲極電極142a及源極或汲極電極142b之邊緣部較佳地為錐形。此處，錐角為例如30°至60°(含)。請注意，「錐角」表示當以垂直於截面(垂直於基板表面之平面)的方向觀看時，藉由具有錐形之層(例如源極或汲極電極142a)的側面及底面形成之傾斜角。當源極或汲極電極142a及源極或汲極電極142b之邊緣部為錐形時，可改進氧化物半導體層144之覆蓋，並可避免脫離。
此外，層際絕緣層150係提供於電晶體162及電容器164之上，及層際絕緣層152係提供於層際絕緣層150之上。
<半導體裝置之製造方法>
其次，以下將說明半導體裝置之製造方法範例。以下，將參照圖10A至10D說明下部中電晶體160形成之後執行之步驟及電晶體162之製造方法。下部中形成電晶體160之方法類似於實施例4；因而，可參照實施例4中說明。
下部中藉由實施例4中所說明之方法形成電晶體160，接著移除閘極電極110之頂面上電晶體160之部分(詳圖10A)。於下部中電晶體160上執行藉由拋光處理(CMP)而移除電晶體160之部分，直至閘極電極110之頂面暴露為止。因而，移除閘極電極110上之層際絕緣層126、層際絕緣層128、源極或汲極電極130a及源極或汲極電極130b之部分。此時，平坦化包括層際絕緣層126、層際絕緣層128、源極或汲極電極130a、及源極或汲極電極130b之表面；因而，較佳地於之後步驟中可形成電極、佈線、絕緣層、半導體層等。實施例4中所描繪之電極130c不一定形成，因為其將藉由CMP而完全被移除。
如上述說明，閘極電極110之頂面藉由CMP而暴露，藉此閘極電極110可直接連接源極或汲極電極142a。因此，電晶體160及電晶體162彼此可輕易地電性連接。
其次，導電層形成於層際絕緣層126及層際絕緣層128之上，並選擇性蝕刻以形成源極或汲極電極142a、源極或汲極電極142b、佈線142c及佈線142d(詳圖10B)。此處，源極或汲極電極142a、佈線142c及佈線142d經形成而分別直接連接閘極電極110、源極或汲極電極130a及源極或汲極電極130b。
此處，使用類似於實施例4中之材料，可形成用於形成源極或汲極電極142a、源極或汲極電極142b、佈線142c及佈線142d之導電層；因而，可參照實施例4中說明。此外，可以類似於實施例4中執行蝕刻之方式而執行導電層之蝕刻；因而，可參照實施例4中說明。
此外，如實施例4中所描繪，絕緣層可形成於源極或汲極電極142a及源極或汲極電極142b之上。提供絕緣層可減少之後步驟形成之閘極電極與源極及汲極電極142a及142b之間所形成之寄生電容。
接著，形成氧化物半導體層以覆蓋源極或汲極電極142a、源極或汲極電極142b、佈線142c及佈線142d，並選擇性蝕刻以形成氧化物半導體層144，以便接觸源極或汲極電極142a及源極或汲極電極142b(詳圖10C)。
可使用類似於實施例4中之材料及方法而形成氧化物半導體層；因而，可參照實施例4中說明。
以該等方式形成之氧化物半導體層使用遮罩等及藉由蝕刻而被處理以具有島形，使得以形成島形氧化物半導體層144。
有關用於蝕刻氧化物半導體層之方法，可使用乾式蝕刻或濕式蝕刻。不用說，乾式蝕刻及濕式蝕刻可組合使用。依據材料而適當設定蝕刻狀況(例如蝕刻氣體或蝕刻劑、蝕刻時間及溫度)，使得氧化物半導體層可蝕刻為所要形狀。
此外，如實施例4中所說明，氧化物半導體層144較佳地歷經熱處理(第一熱處理)。第一熱處理可藉由實施例4中所說明之方法予以執行；因而，可參照其中說明。形成藉由第一熱處理而減少雜質之i型(固有)或實質上i型氧化物半導體層144，此得以體現具有極卓越特性之電晶體。請注意，可在氧化物半導體蝕刻之前，或氧化物半導體層藉由蝕刻而被處理為具有島形之後，執行第一熱處理。
其次，閘極絕緣層146經形成而接觸氧化物半導體層144(詳圖10C)。
可使用類似於實施例4中之材料及方法形成閘極絕緣層146；因而，可參照實施例4中說明。
此外，閘極絕緣層146形成之後，如實施例4所說明，第二熱處理想望地於惰性氣體或氧氣中執行。第二熱處理可藉由實施例4中所說明之方法予以執行；因而，可參照實施例4中說明。第二熱處理可減少電晶體之電氣特性變化。此外，若閘極絕緣層146包含氧，氧便供應予氧化物半導體層144以覆蓋氧化物半導體層144中缺氧，使得可形成i型(固有半導體)或實質上i型氧化物半導體層。
請注意，本實施例中係於閘極絕緣層146形成之後執行第二熱處理；第二熱處理之時序不限於此。例如，第二熱處理可於閘極電極形成之後執行。另一方面，第二熱處理可於第一熱處理之後執行，第一熱處理可兼做第二熱處理，或第二熱處理可兼做第一熱處理。
其次，閘極電極148a係於與氧化物半導體層144重疊之區域中形成於閘極絕緣層146之上，及電極148b係形成於源極或汲極電極142a之上(詳圖10D)。閘極電極148a及電極148b可以下列方式形成，即導電層係形成於閘極絕緣層146之上，並接著選擇性蝕刻。可藉由以濺鍍代表之PVD法或諸如電漿CVD法之CVD法，而形成將成為閘極電極148a及電極148b之導電層。細節類似於源極或汲極電極142a等；因而，可參照其說明。
其次，如實施例4中所說明，層際絕緣層150及層際絕緣層152係形成於閘極絕緣層146、閘極電極148a及電極148b之上。可使用類似於實施例4中之材料及方法而形成層際絕緣層150及層際絕緣層152；因而，可參照實施例4中說明。
請注意，層際絕緣層152想望地形成以便具有平坦化表面。這是因為即使半導體裝置小型化，例如電極、佈線等可有利地形成於層際絕緣層152之上。層際絕緣層152可使用諸如CMP(化學機械拋光)之方法予以平坦化。
經由上述步驟，使用高度純化氧化物半導體層144之電晶體162完成(詳圖10D)。此外，電容器164完成。
圖10D中所描繪之電晶體162包括氧化物半導體層144、電性連接氧化物半導體層144之源極或汲極電極142a及源極或汲極電極142b、覆蓋氧化物半導體層144、源極或汲極電極142a及源極或汲極電極142b之閘極絕緣層146、及閘極絕緣層146上之閘極電極148a。此外，電容器164包括源極或汲極電極142a、氧化物半導體層144、覆蓋源極或汲極電極142a之閘極絕緣層146、及閘極絕緣層146上之電極148b。
由於氧化物半導體層144在本實施例中所描繪之電晶體162中被高度純化，氫濃度為5×1019原子/cm3或更低，較佳地為5×1018原子/cm3或更低，更佳地為5×1017原子/cm3或更低。此外，相較於一般矽晶圓(略為添加諸如磷或硼之雜質元素的矽晶圓)(約1×1014/cm3)，氧化物半導體層144之載子濃度值充分地低(例如低於1×1012/cm3，較佳地為低於1.45×1010/cm3)。因而，關閉狀態電流充分地低。例如，室溫下電晶體162之關閉狀態電流(每單位通道寬度(1 μm)之值)為100 zA/μm(1 zA(介安)為1×10-21 A)或更低，較佳地為10 zA/μm或更低。
使用高度純化並成為固有之氧化物半導體層144，可充分地減少電晶體之關閉電流。接著，藉由使用該等電晶體，可獲得所儲存資料可極長時間儲存之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中結構、方法等之任一者組合。
[實施例6]
在本實施例中，將參照圖11A及11B、圖12A至12D及圖13A至13C說明不同於實施例4及5之所揭露之本發明之一實施例的半導體裝置之結構及製造方法。
<半導體裝置之截面結構及平面結構>
圖11A及11B描繪半導體裝置之結構之一範例。圖11A描繪半導體裝置之截面，圖11B描繪半導體裝置之平面圖。此處，圖11A相應於沿圖11B之線C1-C2及線D1-D2之截面。圖11A及11B中所描繪之半導體裝置包括下部中使用非氧化物半導體之半導體材料的電晶體160，及上部中使用氧化物半導體之電晶體162。使用非氧化物半導體之半導體材料形成之電晶體易於以高速操作。另一方面，包括氧化物半導體之電晶體因其特性可長時間保持電荷。
請注意，儘管此處所有電晶體為n通道電晶體，不用說可使用p通道電晶體。此外，因為所揭露之本發明的技術特性為使用電晶體162中氧化物半導體使得可儲存資料，不需將半導體裝置之具體結構限制為此處所說明之結構。
圖11A及11B中半導體裝置為平面配線之半導體裝置，不同於上述實施例中所說明之半導體裝置。在實施例6中，提供電晶體162及電容器164以便與電晶體160重疊。藉由使用該等平面配線，可更高度整合。例如，假設最小處理尺寸為F，藉由記憶格所佔據面積可為15 F2至25 F2。
圖11A及11B中半導體裝置不同於上述實施例中所說明之半導體裝置，其中電晶體160中未提供側壁絕緣層118。即，圖11A及11B中半導體裝置不包括側壁絕緣層。由於未形成側壁絕緣層，未形成雜質區114。因而，若未提供側壁絕緣層，相較於提供側壁絕緣層118之狀況，易於更高整合。此外，相較於提供側壁絕緣層118之狀況，可簡化製造程序。
圖11A及11B中半導體裝置不同於上述實施例中所說明之半導體裝置，其中電晶體160中提供層際絕緣層125。即，圖11A及11B中半導體裝置包括層際絕緣層125。藉由使用包括氫之絕緣層做為層際絕緣層125，氫可供應予電晶體160，並可改進電晶體160之特性。有關層際絕緣層125，提供例如包括氫之氮化矽層，其係藉由電漿CVD法。此外，藉由使用氫充分減少之絕緣層做為層際絕緣層126，可避免電晶體162中包括可能不利影響電晶體162之特性的氫。有關層際絕緣層126，提供例如藉由濺鍍形成之氮化矽層。當使用該等結構時，可充分地改進電晶體160及電晶體162之特性。
圖11A及11B中半導體裝置不同於上述實施例中所說明之半導體裝置，其中電晶體162中提供絕緣層143a及絕緣層143b。即，圖11A及11B中半導體裝置包括絕緣層143a及絕緣層143b。藉由因而提供絕緣層143a及絕緣層143b，可減少藉由閘極電極148a及源極或汲極電極142a(或閘極電極148a及源極或汲極電極142b)所形成之所謂閘極電容，及可增加電晶體162之作業速度。
請注意，如實施例5中，源極或汲極電極142a係直接形成在閘極電極110上，藉此下部中電晶體160及上部中電晶體162彼此電性連接。基於該等結構，相較於額外提供電極及佈線之狀況，整合程度增加。此外，製造程序簡化。
儘管該結構包括本實施例中所說明之所有差異，但可使用包括差異之任一項的結構。
<半導體裝置之製造方法>
其次，將說明半導體裝置之製造方法範例。以下，將參照圖12A至12D及圖13A至13C說明下部中電晶體160形成之後執行之步驟，及上部中電晶體162之製造方法。下部中電晶體160可藉由類似於實施例4中所說明之方法製造。細節可參照實施例4。請注意，形成三層際絕緣層125、126及128以便覆蓋本實施例中電晶體160(詳圖7G)。此外，實施例6中電晶體160之製造程序中未形成源極或汲極電極130a及源極或汲極電極130b(詳圖7H)；然而，為求方便，其中未形成源極或汲極電極130a及源極或汲極電極130b之結構稱為電晶體160。
首先藉由實施例4中所說明之方法形成下部中電晶體160，接著移除閘極電極110之頂面上之電晶體160的部分。對移除步驟而言，可使用諸如化學機械拋光(CMP)之拋光處理。因而，移除閘極電極110之頂面上之層際絕緣層125、層際絕緣層126及層際絕緣層128的部分。請注意，歷經拋光處理之表面被充分地平坦化，藉此可於之後步驟中有利地形成電極、佈線、絕緣層、半導體層等。
接著，導電層係形成於閘極電極110、層際絕緣層125、層際絕緣層126及層際絕緣層128之上，並選擇性蝕刻導電層，使得以形成源極或汲極電極142a及源極或汲極電極142b(詳圖12A)。此處，形成源極或汲極電極142a以便直接連接閘極電極110。
可使用類似於實施例4中所說明之材料，而形成用於形成源極或汲極電極142a及源極或汲極電極142b之導電層。此外，可藉由類似於實施例4中所說明之方法而蝕刻導電層。細節可參照實施例4。
其次，形成絕緣層以便覆蓋源極或汲極電極142a及源極或汲極電極142b，並選擇性蝕刻，使得絕緣層143a及絕緣層143b分別形成於源極或汲極電極142a及源極或汲極電極142b之上(詳圖12B)。
藉由提供絕緣層143a及絕緣層143b，可減少之後形成之閘極電極與源極及汲極電極142a及142b之間形成之寄生電容。
之後，形成氧化物半導體層144以便覆蓋源極或汲極電極142a及源極或汲極電極142b，及閘極絕緣層146係形成於氧化物半導體層144之上(詳圖12C)。
可使用實施例4中所說明之材料及方法而形成氧化物半導體層144。此外，氧化物半導體層144較佳地歷經熱處理(第一熱處理)。細節可參照實施例4。
可使用實施例4中所說明之材料及方法而形成閘極絕緣層146。閘極絕緣層146形成之後，較佳地於惰性氣體或氧氣中執行熱處理(第二熱處理)。細節可參照實施例4。
接著，於閘極絕緣層146之上，在與電晶體162之區域重疊之區域中形成閘極電極148a，做為通道形成區，並於與源極或汲極電極142a重疊之區域中形成電極148b(詳圖12D)。
閘極電極148a及電極148b可以下列方式形成，即於閘極絕緣層146之上形成導電層，並接著選擇性蝕刻。可藉由以濺鍍代表之PVD法或諸如電漿CVD法之CVD法形成將成為閘極電極148a及電極148b的導電層。細節類似於源極或汲極電極142a等；因而，可參照其說明。
其次，層際絕緣層150及層際絕緣層152係形成於閘極絕緣層146、閘極電極148a及電極148b之上(詳圖13A)。可使用實施例4中所說明之材料及方法而形成層際絕緣層150及層際絕緣層152。細節可參照實施例4。
請注意，較佳地形成層際絕緣層152以便具有平坦化表面。若半導體裝置減少尺寸，藉由形成層際絕緣層152以便具有平坦化表面，而例如電極、佈線等可有利地形成於層際絕緣層152之上。層際絕緣層152可藉由諸如化學機械拋光(CMP)之方法予以平坦化。
之後，選擇性蝕刻層際絕緣層125、層際絕緣層126、層際絕緣層128、氧化物半導體層144、閘極絕緣層146、層際絕緣層150及層際絕緣層152，使得以形成達到電晶體160之金屬化合物區124的開口(詳圖13B)。有關蝕刻，可使用乾式蝕刻或濕式蝕刻，在微細加工方面，較佳地使用乾式蝕刻。
形成源極或汲極電極154以便嵌入開口，及於層際絕緣層152之上形成佈線156以便接觸電極154(詳圖13C)。可以下列方式形成源極或汲極電極154，即例如藉由PVD法、CVD法等於包括開口之區域中形成導電層，接著藉由蝕刻、CMP等移除導電層之一部分。
具體地，可使用一種方法，例如其中藉由PVD法於包括開口之區域中形成薄鈦膜，藉由CVD法形成薄氮化鈦膜，及接著形成鎢膜以便嵌入開口。此處，藉由PVD法形成之鈦膜具有減少於形成鈦膜之表面上形成之氧化物膜(例如天然氧化物膜)之功能，藉此降低與較低電極(此處為金屬化合物區124)等之接觸電阻。鈦膜形成之後所形成之氮化鈦膜具有避免導電材料擴散之障壁功能。鈦、氮化鈦等之障壁膜形成之後，可藉由電鍍法形成銅膜。
藉由以諸如濺鍍法之PVD法或諸如電漿CVD法之CVD法形成導電層，及藉由定型導電層，可形成佈線156。有關用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢之元素；包括該些元素之任一者做為成分之合金等。此外，可使用選自錳、鎂、鋯、鈹、釹及鈧之一或多項材料。細節與源極電極或汲極電極142a相同。
經由上述步驟，完成包括電晶體160、電晶體162及電容器164之半導體裝置。
在實施例6中所說明之半導體裝置中，例如電晶體162及電容器164與電晶體160重疊，電晶體160不包括側壁絕緣層，源極或汲極電極142a直接形成於閘極電極110上；因此，可更高整合。此外，簡化製造程序。
此外，在實施例6中所說明之半導體裝置中，包含氫之絕緣層及氫濃度減少之絕緣層分別用做層際絕緣層125及層際絕緣層126；因而，可改進電晶體160及162之特性。由於絕緣層143a及143b，所謂的閘極電容減少，因而，電晶體162之操作速度增加。
本實施例中所說明之上述特徵使其可提供具有顯著卓越特性之半導體裝置。
在實施例6中所說明之結構、方法等，可適當與其他實施例中結構、方法等之任一者組合。
[實施例7]
在實施例7中，將參照圖14A至14F說明上述實施例之任一項中所說明之半導體裝置應用於電子設備之狀況。在實施例7中，上述說明之半導體裝置應用於電子設備，諸如電腦、行動電話(亦稱為行動電話裝置)、可攜式資訊終端機(包括可攜式遊戲機、音頻再生裝置等)、數位相機、數位視訊攝影機、電子紙或電視機裝置(亦稱為電視機或電視機接收器)。
圖14A為膝上型電腦，包括外殼701、外殼702、顯示部703、鍵盤704等。上述實施例之任一者中所說明之半導體裝置係提供於外殼701及外殼702中。因此，膝上型電腦可以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗操作。
圖14B為可攜式資訊終端機(個人數位助理(PDA))。主體711具顯示部713、外部介面715、操作按鈕714等。此外，亦提供用於操作可攜式資訊終端機等之觸控筆712。上述實施例之任一者中所說明之半導體裝置提供於主體711中。因此，可攜式資訊終端機可以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗操作。
圖14C為安裝電子紙之電子書閱讀器720。電子書閱讀器720具有外殼721及外殼723之兩外殼。外殼721及外殼723分別具顯示部725及顯示部727。外殼721及外殼723藉由鉸鏈737連接，可以鉸鏈737做為軸而開啟及關閉。此外，外殼721具電力開關731、操作鍵733、揚聲器735等。外殼721及外殼723之至少之一具上述實施例之任一者中所說明之半導體裝置。因此，電子書閱讀器可以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗操作。
圖14D為行動電話，包括外殼740及外殼741之兩外殼。此外，外殼740及外殼741處於如圖14D中所描繪之所發展狀態，並可藉由滑動使得一覆蓋於另一之上；因此，可減少行動電話之尺寸，此使行動電話適於攜帶。外殼741具顯示面板742、揚聲器743、麥克風744、指向裝置746、相機鏡頭747、外部連接端子748等。顯示面板742具有觸控面板功能。以影像顯示之複數操作鍵745係藉由圖14D中虛線描繪。外殼740具充電行動電話之太陽能電池749、外部記憶體槽750等。此外，天線併入外殼741。外殼740及外殼741之至少之一具上述實施例之任一者中所說明之半導體裝置。因此，行動電話可以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗操作。
圖14E為數位相機，包括主體761、顯示部767、目鏡763、操作開關764、顯示部765、電池766等。上述實施例之任一者中所說明之半導體裝置提供於主體761中。因此，數位相機可以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗操作。
圖14F為電視機裝置770，包括外殼771、顯示部773、支架775等。電視機裝置770可藉由外殼771之操作開關或個別遙控器780予以操作。上述實施例之任一者中所說明之半導體裝置提供用於外殼771及遙控器780。因此，電視機裝置可以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗操作。
因而，上述實施例之任一者之半導體裝置提供用於實施例7中所說明之電子設備。因此，可體現具低電力消耗之電子設備。
[範例1]
檢查所揭露之本發明之一實施例之半導體裝置中重寫資料之次數。在範例1中，將參照圖15說明檢查結果。
用於檢查之半導體裝置為具有圖1A中電路結構之半導體裝置。此處，氧化物半導體為用於相應於電晶體162之電晶體，及具0.33 pF電容值之電容器為用做相應於電容器164之電容器。
藉由比較初始記憶體視窗寬度與重覆預定次儲存及寫入資料之後時記憶體視窗寬度而執行檢查。藉由施加0V或5V予相應於圖1A中第三佈線之佈線，及施加0V或5V予相應於圖1A中第四佈線之佈線，而儲存及寫入資料。當相應於第四佈線之佈線的電位為0V時，相應於電晶體162之電晶體(寫入電晶體)關閉；因而，供應予浮動閘極部FG之電位保持。當相應於第四佈線之佈線的電位為5V時，相應於電晶體162之電晶體開啟；因而，相應於第三佈線之佈線的電位供應予浮動閘極部FG。
記憶體視窗寬度為記憶體裝置之特性的指標之一。此處，記憶體視窗寬度代表不同記憶體狀態之間偏移量ΔVcg曲線(Vcg-Id曲線)，顯示相應於第五佈線之佈線的電位Vcg與相應於電晶體160之電晶體(讀取電晶體)的汲極電流Id之間的關係。不同記憶體狀態表示0V施加於浮動閘極部FG之狀態(以下稱為低狀態)，及5V施加於浮動閘極部FG之狀態(以下稱為高狀態)。即，可藉由掃描低狀態及高狀態中電位Vcg而檢查記憶體視窗寬度。在兩種況下，電壓Vds為1V，其係汲極電位與相對於做為參考電位之源極電位之源極電位之間的電位差異。
圖19顯示初始記憶體視窗寬度及執行寫入1×109次之後時記憶體視窗寬度之檢查結果。實線代表第一次寫入之特性曲線，及虛線代表執行寫入1×109次之後之特性曲線。在實線及虛線中，左曲線為高狀態之特性曲線及右曲線為低狀態之特性曲線。此外，水平軸顯示Vcg(V)及垂直軸顯示Id(A)。依據圖15，掃描電位Vcg之記憶體視窗寬度於高狀態與低狀態之間的比較中未改變，即資料寫入1×109次之前及之後，此表示至少在此期間，半導體裝置之特性未改變。
如上述，在所揭露之本發明之一實施例的半導體裝置中，甚至在資料儲存及寫入1×109次之後，特性仍未改變，及相對於重寫之電阻極高。即，可以說依據所揭露之本發明之一實施例，可體現顯著可靠之半導體裝置。
[範例2]
在範例2中，將說明藉由測量包括純化氧化物半導體之電晶體的關閉狀態電流所獲得之結果。
在範例2中，依據實施例4形成包括高度純化氧化物半導體之電晶體。首先，考量包括高度純化氧化物半導體之電晶體的極低關閉狀態電流，準備具充分地寬之1 m通道寬度(W)之電晶體，並測量關閉狀態電流。圖16顯示藉由測量具1 m通道寬度(W)之電晶體之關閉狀態電流所獲得之結果。在圖16中，水平軸顯示閘極電壓VG及垂直軸顯示汲極電流ID。若汲極電壓VD為+1V或+10V及閘極電壓VG介於-5V至-20V之範圍，薄膜電晶體之關閉狀態電流經發現為1×10-13 A或更低，此係檢測限制。再者，發現電晶體之關閉電流密度為1 aA/μm(1×10-18 A/μm)或更低。
其次，將說明藉由更準確測量包括純化氧化物半導體之薄膜電晶體的關閉狀態電流所獲得之結果。如上述，包括純化氧化物半導體之電晶體的關閉狀態電流經發現為1×10-13 A或更低，其係測量裝備之測量限制。此處，將說明藉由使用用於特性評估之元件更準確測量關閉狀態電流(該值小於或等於上述測量之測量裝備之測量限制)所獲得之結果。
首先，將參照圖17說明用於測量電流之方法中用於特性評估之元件。
在圖17之用於特性評估之元件中，三測量系統800並聯。測量系統800包括電容器802、電晶體804、電晶體805、電晶體806及電晶體808。依據實施例4製造之電晶體用做電晶體804及808之每一者。
在測量系統800中，電晶體804之源極端子及汲極端子之一、電容器802之端子之一、及電晶體805之源極端子及汲極端子之一連接電源(供應V2)。電晶體804之源極端子及汲極端子之另一、電晶體808之源極端子及汲極端子之一、電容器802之另一端子、及電晶體805之閘極端子彼此連接。電晶體808之源極端子及汲極端子之另一、電晶體806之源極端子及汲極端子之一、及電晶體806之閘極端子連接電源(供應V1)。電晶體805之源極端子及汲極端子之另一、及電晶體806之源極端子及汲極端子之另一彼此連接以輸出電位Vout。
用於控制電晶體804之開啟狀態及關閉狀態的電位Vext_b2供應予電晶體804之閘極端子。用於控制電晶體808之開啟狀態及關閉狀態的電位Vext_b1供應予電晶體808之閘極端子。從輸出端子輸出電位Vout。
其次，將說明使用測量系統用於測量電流之方法。
首先，將簡要說明初始化期間施加電位差以測量關閉狀態電流。在初始化期間，用於開啟電晶體808之電位Vext_b1輸入電晶體808之閘極端子，電位V1供應予連接電晶體804之源極端子及汲極端子之另一之節點的節點A(即連接電晶體808之源極端子及汲極端子之一、電容器802之另一端子、及電晶體805之閘極端子之節點)。此處，電位V1為例如高電位。電晶體804關閉。
之後，用於關閉電晶體808之電位Vext_b1輸入電晶體808之閘極端子，使得電晶體808關閉。電晶體808關閉之後，電位V1設定為低。電晶體804仍關閉。電位V2與電位V1為相同電位。因而，初始化期間結束。在初始化期間結束之狀態下，節點A與電晶體804之源極端子及汲極端子之一之間產生電位差，節點A與電晶體808之源極端子及汲極端子之另一之間亦產生電位差。因此，電荷略流經電晶體804及電晶體808。換言之，關閉狀態電流產生。
其次，將簡要說明關閉狀態電流之測量期間。在測量期間，電晶體804之源極端子及汲極端子之一的電位(即電位V2)及電晶體808之源極端子及汲極端子之另一的電位(即電位V1)設定為低並固定。另一方面，節點A之電位於測量期間並未固定(節點A處於浮動狀態)。因此，電荷流經電晶體804，且保持在節點A之電荷量隨時間而改變。此外，由於保持在節點A之電荷量改變，節點A之電位改變。意即，輸出端子之輸出電位Vout亦改變。
圖18顯示其中產生電位差之初始化期間與下列測量期間之間電位關係的細節(時序圖)。
在初始化期間，首先，電位Vext_b2設定為電晶體804開啟之電位(高電位)。因而，節點A之電位成為V2，即低電位(VSS)。之後，電位Vext_b2設定為電晶體804關閉之電位(低電位)，藉此電晶體804關閉。接著，電位Vext_b1設定為電晶體808開啟之電位(高電位)。因而，節點A之電位成為V1，即高電位(VDD)。之後，電位Vext_b1設定為電晶體808關閉之電位。因此，節點A被帶入浮動狀態及初始化期間結束。
在下列測量期間，電位V1及電位V2係個別設定為電荷流至/流出節點A之電位。此處，電位V1及電位V2為低電位(VSS)。請注意，以測量輸出電位Vout之時序，需操作輸出電路；因而，有時V1暫時設定為高電位(VDD)。將V1為高電位(VDD)期間設定為短，使得測量不受影響。
當如上述產生電位差以展開測量期間時，保持於節點A之電荷量隨時間而改變，因此節點A之電位改變。此表示電晶體805之閘極端子的電位改變，因而，輸出端子之輸出電位Vout隨時間而改變。
以下將說明依據所獲得之輸出電位Vout而計算關閉狀態電流之方法。
在計算關閉狀態電流之前，預先獲得節點A之電位VA與輸出電位Vout之間關係。因而，依據輸出電位Vout可獲得節點A之電位VA。從上述關係，可藉由下列方程式表示節點A之電位VA，做為輸出電位Vout之函數。
[方程式1]
VA=F(Vout)
藉由下列方程式表示節點A之電荷QA，其中使用節點A之電位VA、連接節點A之電容器之電容CA、及常數(const)。此處連接節點A之電容器之電容CA為電容器802之電容及另一電容之和。
[方程式2]
QA=CAVA+const
由於節點A之電流IA為電荷流至節點A(或電荷從節點A流出)衍生之時間，節點A之電流IA藉由下列方程式表示。
[方程式3]
IA=ΔQA/Δt=CA‧ΔF(Vout)/Δt
因而，依據連接節點A之電容器之電容CA及輸出端子之輸出電位Vout，可獲得節點A之電流IA。
藉由上述方法，可計算關閉之電晶體之源極與汲極之間流動之洩漏電流(關閉狀態電流)。
在範例2中，使用純化氧化物半導體製造電晶體804及電晶體808。電晶體之通道長度(L)相對於通道寬度(W)之比例為L/W=1/5。在平行排列之測量系統800中，電容器802之電容值分別為100 fF、1 pF及3 pF。
請注意，依據範例2之測量，VDD為5V及VSS為0V。在測量期間，電位V1基本上設定為VSS，僅在每10至300秒之100毫秒期間設定為VDD，及測量Vout。此外，流經元件之電流IA的計算中使用之Δt為約30,000秒。
圖19顯示電流測量中輸出電位Vout與經過時間Time之間關係。依據圖19，電位隨時間而改變。
圖20顯示依據上述電流測量所計算之關閉狀態電流。請注意，圖20顯示源極-汲極電壓V與關閉狀態電流I之間關係。依據圖20，當源極-汲極電壓為4V時，關閉狀態電流為約40 zA/μm。當源極-汲極電壓為3.1V時，關閉狀態電流為10 zA/μm或更低。請注意，1 zA等於10-21 A。
依據範例2，確認在包括純化氧化物半導體之電晶體中，關閉狀態電流可充分地低。
本申請案係依據2010年1月15日向日本專利處提出申請之序號2010-007517日本專利申請案，其整個內容係以提及方式併入本文。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件隔離絕緣層
108、146．．．閘極絕緣層
110、148a．．．閘極電極
112、143a、143b．．．絕緣層
114．．．雜質區
116．．．通道形成區
118．．．側壁絕緣層
120．．．高濃度雜質區
122．．．金屬層
124．．．金屬化合物區
125、126、128、150、152．．．層際絕緣層
130a、130b、142a、142b、154．．．源極電極或汲極電極
130c、148b．．．電極
142c、142d．．．佈線
144．．．氧化物半導體層
160、162、804、805、806、808．．．電晶體
164、802．．．電容器
701、702、721、723、740、741、771．．．外殼
703、713、725、727、765、767、773．．．顯示部
704．．．鍵盤
711、761．．．主體
712．．．觸控筆
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
731．．．電力開關
733、745．．．操作鍵
735、743．．．揚聲器
737．．．鉸鏈
742．．．顯示面板
744．．．麥克風
746．．．指向裝置
747．．．相機鏡頭
748．．．外部連接端子
749．．．太陽能電池
750．．．外部記憶體槽
763．．．目鏡
764．．．操作開關
766．．．電池
770．．．電視機裝置
775．．．支架
780．．．遙控器
800．．．測量系統
1100、1200．．．記憶格
1111、1211．．．第一驅動電路
1112、1212．．．第二驅動電路
1113、1213．．．第三驅動電路
1114、1214．．．第四驅動電路
圖1A及1B為半導體裝置之電路圖。
圖2為半導體裝置之電路圖。
圖3為時序圖。
圖4為半導體裝置之電路圖。
圖5為半導體裝置之電路圖。
圖6A及6B為半導體裝置之截面圖及平面圖。
圖7A至7H為有關半導體裝置之製造程序的截面圖。
圖8A至8E為有關半導體裝置之製造程序的截面圖。
圖9A及9B為半導體裝置之截面圖及平面圖。
圖10A至10D為有關半導體裝置之製造程序的截面圖。
圖11A及11B為半導體裝置之截面圖及平面圖。
圖12A至12D為有關半導體裝置之製造程序的截面圖。
圖13A至13C為有關半導體裝置之製造程序的截面圖。
圖14A至14F描繪包括半導體裝置之電子設備。
圖15顯示記憶體視窗寬度之評估結果。
圖16顯示包括氧化物半導體之電晶體特性。
圖17為電路圖，用於評估包括氧化物半導體之電晶體特性。
圖18為時序圖，用於評估包括氧化物半導體之電晶體特性。
圖19顯示包括氧化物半導體之電晶體特性。
圖20顯示包括氧化物半導體之電晶體特性。
1111．．．第一驅動電路
1112．．．第二驅動電路
1113．．．第三驅動電路
1114．．．第四驅動電路

Claims (8)

  1. 一種半導體裝置，包含：以第一方向延長之複數源極-位元線；以該第一方向延長之複數第一信號線；以第二方向延長之複數第二信號線；以該第二方向延長之複數字線；並聯於該複數源極-位元線之間的複數記憶格；第一驅動電路，電性連接該複數源極-位元線；第二驅動電路，電性連接該複數第一信號線；第三驅動電路，電性連接該複數第二信號線；及第四驅動電路，電性連接該複數字線，其中該複數記憶格之一包含：第一電晶體，包含第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，包含第二閘極電極、第二源極電極及第二汲極電極；及電容器，其中該第二電晶體包括氧化物半導體材料，其中該第一閘極電極、該第二源極及汲極電極之一、與該電容器之電極之一彼此電性連接，其中該複數源極-位元線之一與該第一源極電極彼此電性連接，其中鄰近該複數源極-位元線之一之另一該複數源極-位元線與該第一汲極電極彼此電性連接， 其中該複數第一信號線之一與該第二源極及汲極電極之另一彼此電性連接，其中該複數第二信號線之一與該第二閘極電極彼此電性連接，及其中該複數字線之一與該電容器之另一該電極彼此電性連接，其中該電容器包含：該第二源極電極或該第二汲極電極；氧化物半導體層，包括該氧化物半導體材料；第二閘極絕緣層；及該第二閘極絕緣層上之電容器電極。
  2. 一種半導體裝置，包含：以第一方向延長之(n+1)(n為自然數)條源極-位元線；以該第一方向延長之n條第一信號線；以第二方向延長之m(m為自然數)條第二信號線；以該第二方向延長之m條字線；並聯於該些源極-位元線之間的(m×n)個記憶格；第一驅動電路，電性連接該些源極-位元線；第二驅動電路，電性連接該些第一信號線；第三驅動電路，電性連接該些第二信號線；及第四驅動電路，電性連接該些字線，其中該些記憶格之一包含：第一電晶體，包含第一閘極電極、第一源極電極 及第一汲極電極；第二電晶體，包含第二閘極電極、第二源極電極及第二汲極電極；及電容器，其中該第二電晶體包括氧化物半導體材料，其中該第一閘極電極、該第二源極及汲極電極之一、與該電容器之電極之一彼此電性連接，其中該些源極-位元線之一與該第一源極電極彼此電性連接，其中鄰近該些源極-位元線之該源極-位元線的該些源極-位元線之另一與該第一汲極電極彼此電性連接，其中該些第一信號線之一與該第二源極及汲極電極之另一彼此電性連接，其中該些第二信號線之一與該第二閘極電極彼此電性連接，其中該些字線之一與該電容器的該些電極之另一彼此電性連接，及其中該些源極-位元線之該源極-位元線電性連接鄰近該些記憶格之該記憶格之記憶格的第一源極電極，其中該電容器包含：該第二源極電極或該第二汲極電極；氧化物半導體層，包括該氧化物半導體材料；第二閘極絕緣層；及該第二閘極絕緣層上之電容器電極。
  3. 一種半導體裝置，包含：以第一方向延長之複數源極-位元線；以第二方向延長之複數第一信號線；以該第一方向延長之複數第二信號線；以該第二方向延長之複數字線；並聯於該複數源極-位元線之間的複數記憶格；第一驅動電路，電性連接該複數源極-位元線；第二驅動電路，電性連接該複數第一信號線；第三驅動電路，電性連接該複數第二信號線；及第四驅動電路，電性連接該複數字線，其中該複數記憶格之一包含：第一電晶體，包含第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，包含第二閘極電極、第二源極電極及第二汲極電極；及電容器，其中該第二電晶體包括氧化物半導體材料，其中該第一閘極電極、該第二源極及汲極電極之一、與該電容器之電極之一彼此電性連接，其中該複數源極-位元線之一與該第一源極電極彼此電性連接，其中鄰近該複數源極-位元線之一的該複數源極-位元線之另一與該第一汲極電極彼此電性連接，其中該複數第一信號線之一與該第二源極及汲極 電極之另一彼此電性連接，其中該複數第二信號線之一與該第二閘極電極彼此電性連接，及其中該複數字線之一與該電容器的該些電極之另一彼此電性連接，其中該電容器包含：該第二源極電極或該第二汲極電極；氧化物半導體層，包括該氧化物半導體材料；第二閘極絕緣層；及該第二閘極絕緣層上之電容器電極。
  4. 一種半導體裝置，包含：以第一方向延長之(n+1)(n為自然數)條源極-位元線；以第二方向延長之m(m為自然數)條第一信號線；以該第一方向延長之n條第二信號線；以該第二方向延長之m條字線；並聯於該些源極-位元線之間的(m×n)個記憶格；第一驅動電路，電性連接該些源極-位元線之一；第二驅動電路，電性連接該些第一信號線之一；第三驅動電路，電性連接該些第二信號線之一；及第四驅動電路，電性連接該些字線之一；其中該些記憶格之一包含：第一電晶體，包含第一閘極電極、第一源極電極及第一汲極電極； 第二電晶體，包含第二閘極電極、第二源極電極及第二汲極電極；及電容器，其中該第二電晶體包括氧化物半導體材料，其中該第一閘極電極、該第二源極及汲極電極之一、與該電容器之電極之一彼此電性連接，其中該源極-位元線之一與該第一源極電極彼此電性連接，其中鄰近該些源極-位元線之一的該些源極-位元線之另一與該第一汲極電極彼此電性連接，其中該些第一信號線之一與該第二源極及汲極電極之另一彼此電性連接，其中該些第二信號線之一與該第二閘極電極彼此電性連接，其中該些字線之一與該電容器的該些電極之另一彼此電性連接，及其中該些源極-位元線之該源極-位元線電性連接鄰近該些記憶格之該記憶格之記憶格的第一源極電極，其中該電容器包含：該第二源極電極或該第二汲極電極；氧化物半導體層，包括該氧化物半導體材料；第二閘極絕緣層；及該第二閘極絕緣層上之電容器電極。
  5. 如申請專利範圍第1至4項中任一項之半導體裝 置，其中該第一電晶體包括單晶矽。
  6. 如申請專利範圍第1至4項中任一項之半導體裝置，其中該第一電晶體包含：第一通道形成區，包括非氧化物半導體之半導體材料；鄰近該第一通道形成區之雜質區；該第一通道形成區上之第一閘極絕緣層；該第一閘極絕緣層上之該第一閘極電極；及該第一源極電極及該第一汲極電極電性連接該雜質區。
  7. 如申請專利範圍第1至4項中任一項之半導體裝置，其中該第二電晶體包含：該第一電晶體上之該第二源極電極及該第二汲極電極，第二通道形成區，包括該氧化物半導體材料，並電性連接該第二源極電極及該第二汲極電極；該第二通道形成區上之該第二閘極絕緣層；及該第二閘極絕緣層上之該第二閘極電極。
  8. 如申請專利範圍第1至4項中任一項之半導體裝置，其中該半導體裝置被併入選自包含膝上型電腦、可攜式資訊終端機、電子書閱讀器、行動電話、數位相機及電視機裝置之群組之一。
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