JP5965957B2 - 半導体装置の作製方法 - Google Patents
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Description
る。
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
ータの読み出しの後、再度情報を記憶するには、再度の書き込み動作が必要となる。また
、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流(
オフ電流)等によって、トランジスタが選択されていない状況でも電荷が流出、または流
入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作(リ
フレッシュ動作)が必要であり、消費電力を十分に低減することは困難である。また、電
力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光
学材料を利用した別の記憶装置が必要となる。
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。
劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題
が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
い電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し
、書き込み、消去の高速化が容易ではないという問題もある。
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。
された複数の第1の信号線と、行方向に伸長された複数の第2の信号線と、行方向に伸長
された複数のワード線と、ソース−ビット線の間に、並列に接続された複数のメモリセル
と、ソース−ビット線と電気的に接続された第1の駆動回路と、第1の信号線と電気的に
接続された第2の駆動回路と、第2の信号線と電気的に接続された第3の駆動回路と、ワ
ード線と電気的に接続された第4の駆動回路と、を有し、ソース−ビット線の一は、同じ
行で隣り合う2つのメモリセルで共有され、メモリセルの一は、第1のゲート電極、第1
のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート
電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容
量素子と、を有し、第2のトランジスタは、酸化物半導体材料を含んで構成され、第1の
ゲート電極と、第2のソース電極または第2のドレイン電極の一方と、容量素子の電極の
一方とは、電気的に接続され、ソース−ビット線の一と、第1のソース電極とは、電気的
に接続され、該ソース−ビット線の一と隣り合うソース−ビット線と、第1のドレイン電
極とは、電気的に接続され、第1の信号線の一と、第2のソース電極または第2のドレイ
ン電極の他方とは、電気的に接続され、第2の信号線の一と、第2のゲート電極とは、電
気的に接続され、ワード線の一と、容量素子の電極の他方とは電気的に接続された半導体
装置である。
号線はm本(mは自然数)、ワード線はm本、メモリセルはm×n個とするのが好ましい
。
伸長された複数の第1の信号線と、列方向に伸長された複数の第2の信号線と、行方向に
伸長された複数のワード線と、ソース−ビット線の間に、並列に接続された複数のメモリ
セルと、ソース−ビット線と電気的に接続された第1の駆動回路と、第1の信号線と電気
的に接続された第2の駆動回路と、第2の信号線と電気的に接続された第3の駆動回路と
、ワード線と電気的に接続された第4の駆動回路と、を有し、ソース−ビット線の一は、
同じ行で隣り合う2つのメモリセルで共有され、メモリセルの一は、第1のゲート電極、
第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲ
ート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと
、容量素子と、を有し、第2のトランジスタは、酸化物半導体材料を含んで構成され、第
1のゲート電極と、第2のソース電極または第2のドレイン電極の一方と、容量素子の電
極の一方とは、電気的に接続され、ソース−ビット線の一と、第1のソース電極とは、電
気的に接続され、該ソース−ビット線の一と隣り合うソース−ビット線と、第1のドレイ
ン電極とは、電気的に接続され、第1の信号線の一と、第2のソース電極または第2のド
レイン電極の他方とは、電気的に接続され、第2の信号線の一と、第2のゲート電極とは
、電気的に接続され、ワード線の一と、容量素子の電極の他方とは電気的に接続された半
導体装置である。
数)、第2の信号線はn本、ワード線はm本、メモリセルはm×n個とするのが好ましい
。
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域
と電気的に接続された第1のソース電極および第1のドレイン電極と、を有するのが好ま
しい。
する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材
料、例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば
、エネルギーギャップEgが3eVより大きい半導体材料)などを適用しても良い。
イン電極と、酸化物半導体材料が用いられ、第2のソース電極および第2のドレイン電極
と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上の第2のゲ
ート絶縁層と、第2のゲート絶縁層上の第2のゲート電極と、を有するのが好ましい。
ゲート絶縁層と、第2のゲート絶縁層上の容量素子用電極と、によって構成されるのが好
ましい。
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎず、特に
言及する場合を除き、その上下を入れ替えたものも含む。
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」
や「配線」が一体となって形成されている場合なども含む。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティング(浮遊
)ゲートへの電子の注入や、フローティング(浮遊)ゲートからの電子の引き抜きを行う
必要がないため、ゲート絶縁層の劣化が生じることがない。すなわち、開示する発明に係
る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限は
なく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り替
えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情
報を消去するための動作が不要であるというメリットもある。
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路、駆動回路など)を好適に実現することが可能である。
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたトラ
ンジスタであることを示すために、OSの符号を併せて付す場合がある。
も呼ぶ)とトランジスタ160のソース電極とは、電気的に接続され、第2の配線(2n
d Line:ビット線BLとも呼ぶ)とトランジスタ160のドレイン電極とは、電気
的に接続されている。また、トランジスタ160のゲート電極と、トランジスタ162の
ソース電極またはドレイン電極の一方は、容量素子164の電極の一方と電気的に接続さ
れ、第3の配線(3rd Line:第1の信号線S1とも呼ぶ)とトランジスタ162
のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線(4th
Line:第2の信号線S2とも呼ぶ)と、トランジスタ162のゲート電極とは、電気
的に接続されている。そして、第5の配線(5th Line:ワード線WLとも呼ぶ)
と、容量素子164の電極の他方は電気的に接続されている。
化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。
このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電
極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164
を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易に
なり、また、保持された情報の読み出しが容易になる。なお、酸化物半導体を用いたトラ
ンジスタ162は、チャネル長(L)を10nm以上1000nm以下としているため、
消費電力が小さく、動作速度もきわめて高いという特徴を有する。
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
ランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子1
64に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与え
られる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベ
ル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4
の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162
をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持
される(保持)。
電荷は長時間にわたって保持される。
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲー
ト電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル
電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲー
ト電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態
」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電
位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160の
ゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル
電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、ト
ランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、
第5の配線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ状態
」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み
出すことができる。
出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外の
メモリセルの情報を読み出さないようにするには、各メモリセルのトランジスタ160が
それぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配
線に対して、ゲート電極の状態にかかわらずトランジスタ160が「オフ状態」となるよ
うな電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。また、各メ
モリセルのトランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対
象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジス
タ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を与えれ
ばよい。
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極および容量素子164に
与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位に
して、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ162のソース電極またはドレイン電極とトランジスタ160のゲ
ート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。ト
ランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設され
ていると見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半
導体を用いたトランジスタ162のオフ電流は、シリコンなどで形成されるトランジスタ
の10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲ
ート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体
を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性
の記憶装置を実現することが可能である。
ペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度である
場合には、104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジス
タ特性や容量値によって変動することはいうまでもない。
ート絶縁膜(トンネル絶縁膜)の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである
。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要
であった高電圧も不要である。
抗および容量を含むものとして、図1(B)のように考えることが可能である。つまり、
図1(B)では、トランジスタ160および容量素子164が、それぞれ、抵抗および容
量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子
164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層に
よる抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗
値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層
による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、ソース電極ま
たはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間
に形成される容量)値に相当する。
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリークが十分に小さい
条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷
の保持期間(情報の保持期間ということもできる)は、主としてトランジスタ162のオ
フ電流によって決定されることになる。
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、ソース電極とゲート電極の間において生じるリーク電流等)が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
とで、第5の配線によってフローティングゲート部FGの電位を制御する際(例えば、読
み出しの際)に、第5の配線の電位の変動を低く抑えることができるためである。
R1およびR2は、トランジスタ160やトランジスタ162のゲート絶縁層によって制
御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
界(104〜105回程度)という別の問題も生じる。
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
シュメモリに対するアドバンテージである。
2とを異ならせる場合には、C1の面積S1と、C2の面積S2とが、2・S2≧S1(
望ましくはS2≧S1)を満たしつつ、C1≧C2を実現することが容易である。具体的
には、例えば、C1においては、酸化ハフニウムなどのhigh−k材料でなる膜、また
は酸化ハフニウムなどのhigh−k材料でなる膜と酸化物半導体でなる膜との積層構造
を採用してεr1を10以上、好ましくは15以上とし、C2においては、酸化シリコン
を採用して、εr2=3〜4とすることができる。
集積化が可能である。
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
ャリアとするp型トランジスタを用いることができるのはいうまでもない。
ン間のリーク電流(オフ電流)が少ない書き込み用トランジスタ、該書き込み用トランジ
スタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の
メモリセルを有している。
00zA(1×10−19A)以下、より好ましくは10zA(1×10−20A)以下
、さらに好ましくは、1zA(1×10−21A)以下であることが望ましい。通常のシ
リコンでは、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切
な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用ト
ランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部FGに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部FGに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
速くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し
用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ま
しい。
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供
給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の
電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さ
いため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質
的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、また
は、リフレッシュ動作の頻度を極めて低く(例えば、一ヶ月乃至一年に一度程度)するこ
とが可能となり、半導体装置の消費電力を十分に低減することができる。
能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、
消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速
動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去
の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減す
ることができる。本実施の形態に係るメモリセルに印加される電圧(メモリセルの各端子
に同時に印加される電位の最大のものと最小のものの差)の最大値は、2段階(1ビット
)の情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下で
ある。
読み出し用トランジスタと、容量素子とを含んでいればよく、また、容量素子の面積は小
さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、1メモリセ
ルあたり6つのトランジスタを必要とするSRAMと比較して、十分に小さくすることが
可能であり、半導体装置においてメモリセルを高密度で配置することができる。
ンネル絶縁膜)中を電荷が移動するために、該ゲート絶縁膜(トンネル絶縁膜)の劣化が
不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み
用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とさ
れていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の
制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明
の一態様に係るメモリセルは、1×109回(10億回)以上の書き込み後であっても、
電流−電圧特性に劣化が見られない。
を用いる場合、酸化物半導体は、エネルギーギャップが3.0〜3.5eVと大きく熱励
起キャリアが極めて少ないこともあり、例えば、150℃もの高温環境下でもメモリセル
の電流−電圧特性に劣化が見られない。
下であっても電流−電圧特性の劣化を起こさず、且つオフ電流が100zA以下と極めて
小さいという優れた電流−電圧特性を有することを初めて見出した。開示する発明の一態
様は、このような優れた電流−電圧特性を有するトランジスタをメモリセルの書き込み用
トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。
宜組み合わせて用いることができる。
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について説明する。
と、(n+1)本のソース−ビット線SL−BL、n本の第1の信号線S1と、複数のメ
モリセル1100が縦m個(行)×横n個(列)(m、nは自然数)のマトリクス状に配
置されたメモリセルアレイと、第1の駆動回路1111、第2の駆動回路1112、第3
の駆動回路1113、第4の駆動回路1114といった周辺回路によって構成されている
。ここで、メモリセル1100としては、先の実施の形態において説明した構成(図1(
A)に示される構成)が適用される。なお、図2に示すように、本実施の形態においては
、ソース−ビット線SL−BL及び第1の信号線S1を列方向に伸長するように設け、ワ
ード線、及び第2の信号線S2を行方向に伸長するように設けるが、これに限られるもの
ではない。
れ有している。第1のトランジスタのゲート電極と、第2のトランジスタのソース電極ま
たはドレイン電極の一方と、容量素子の電極の一方とは、接続され、ソース−ビット線S
L−BLと、第1のトランジスタのソース電極とは、接続され、該ソース−ビット線SL
−BLと隣り合うソース線−ビット線と、第1のトランジスタのドレイン電極とは、接続
され、第1の信号線S1と、第2のトランジスタのソース電極またはドレイン電極の他方
とは、接続され、第2の信号線S2と、第2のトランジスタのゲート電極とは、接続され
、ワード線と、容量素子の電極の他方とは、接続されている。
されている。例えば、i行j列のメモリセル1100(i,j)(iは1以上m以下の整
数、jは1以上n以下の整数)は、ソース−ビット線SL−BL(j)、ソース−ビット
線SL−BL(j+1)、第1の信号線S1(j)ワード線WL(i)、第2の信号線S
2(i)、にそれぞれ接続されている。
セル1100(i,j−1)とで共有され、ソース−ビット線SL−BL(j+1)は、
メモリセル1100(i,j+1)とメモリセル1100(i,j)とで共有される。つ
まり、ソース−ビット線SL−BLは、同じ行で隣り合うメモリセル1100の一方にお
いてはソース線として機能し、他方においてはビット線として機能する。なお、これらの
機能は、各ソース−ビット線SL−BLに固定されるものではなく、互いにこれらの機能
を入れ替えてもよい。また、端に位置するソース−ビット線SL−BL(1)、SL−B
L(n+1)は、それぞれ、メモリセル1100(i,1)及びメモリセル1100(i
,n)だけに接続される。
S1は第2の駆動回路1112と接続されており、第2の信号線S2は第3の駆動回路1
113と接続されており、ワード線WLは、第4の駆動回路1114と接続されている。
なお、ここでは、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1
113、第4の駆動回路1114は、それぞれ独立に設けているが、開示する発明はこれ
に限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
読出し動作のタイミングチャートの一例である。なお、本実施の形態に示す半導体装置は
、書き込み動作と読み出し動作をメモリセルアレイの行ごとに行うことができる。よって
、本実施の形態に示す半導体装置は、データの書き込みと読み出しをスムーズに行うこと
ができる。
導体装置の動作について説明するが、開示する発明はこれに限定されない。
1100(1,3)、およびメモリセル1100(1,4)への書き込みと、第1行目の
メモリセル1100(1,1)、メモリセル1100(1,2)、メモリセル1100(
1,3)、およびメモリセル1100(1,4)からの読み出しとを行う場合について説
明する。なお、以下では、メモリセル(1,1)へ書き込むデータを”1”、メモリセル
(1,2)へ書き込むデータを”0”、メモリセル(1,3)へ書き込むデータを”1”
、メモリセル(1,4)へ書き込むデータを”0”とする場合について説明する。
電位VHを与え、第1行目の第2のトランジスタをオン状態とする。また、第2行目の第
2の信号線S2(2)に電位0Vを与え、他の行の第2のトランジスタをオフ状態とする
。
1(2)に電位0Vを与え、第3列目の第1の信号線S1(3)に電位V2を与え、第4
列目の第1の信号線S1(1)に電位0Vを与える。
セル(1,2)のフローティングゲート部FGには電位0Vが、メモリセル(1,3)の
フローティングゲート部FGには電位V2が、メモリセル(1,4)のフローティングゲ
ート部FGには電位0Vが、それぞれ与えられる。ここでは、電位V2は第1のトランジ
スタのしきい値より高い電位とする。そして、第1行目の第2の信号線S2(1)の電位
を0Vとして、第1行目の各メモリセルの第2のトランジスタをオフ状態とすることで、
書き込みを終了する。
た、書き込み終了時には、第1の信号線S1の電位を変化させる前に第1行目の第2の信
号線S2(1)を電位0Vとする。書き込み後において、ワード線WLに接続される端子
を制御ゲート電極、第1のトランジスタのソース電極をソース電極、第1のトランジスタ
のドレイン電極をドレイン電極、とそれぞれ見なしたメモリセルのしきい値は、データ”
0”の場合にはVw0、データ”1”の場合にはVw1となる。ここで、メモリセルのし
きい値とは、第1のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する
、ワード線WLに接続される端子の電圧をいうものとする。なお、ここでは、Vw0>0
>Vw1とする。
ル(1,2)、メモリセル(1,3)の読み出しを行い、次にメモリセル(1,1)、メ
モリセル(1,4)の読み出しを行う。
図4に示す読み出し回路が電気的に接続されているとする。図4に示す読み出し回路では
、ソース−ビット線SL−BLが、リードイネーブル信号(RE信号)によって制御され
るスイッチを介して、クロックドインバータと、電位V1を与えられた配線にダイオード
接続されたトランジスタと、に接続されている。
位VLを与える。電位VLはしきい値Vw1より低い電位とする。ワード線WL(1)を
電位0Vとすると、第1行目において、データ”0”が保持されているメモリセルの第1
のトランジスタはオフ状態、データ”1”が保持されているメモリセルの第1のトランジ
スタはオン状態となる。ワード線WL(2)を電位VLとすると、第2行目において、デ
ータ”0”、”1”のいずれが保持されているメモリセルであっても、第1のトランジス
タはオフ状態となる。
,1)の第1のトランジスタがオン状態であるため低抵抗状態となり、ソース−ビット線
SL−BL(2)、SL−BL(3)間は、メモリセル(1,2)の第1のトランジスタ
がオフ状態であるため高抵抗状態となり、ソース−ビット線SL−BL(3)、SL−B
L(4)間は、メモリセル(1,3)の第1のトランジスタがオン状態であるため低抵抗
状態となり、ソース−ビット線SL−BL(4)、SL−BL(5)間は、メモリセル(
1,4)の第1のトランジスタがオフ状態であるため高抵抗状態となる。
ビット線SL−BL(1)に電位V3、ソース−ビット線SL−BL(3)に電位0V、
ソース−ビット線SL−BL(5)に電位V3を与える。また、リードイネーブル信号(
RE信号)をアサート(活性状態)とする。
ソース−ビット線SL−BL(2)は高電位に保たれ、メモリセル(1,2)が保持する
データ”0”が読み出される。また、ソース−ビット線SL−BL(3)、SL−BL(
4)間は低抵抗状態なので、ソース−ビット線SL−BL(4)に低電位が与えられ、メ
モリセル(1,3)が保持するデータ”1”が読み出される。
−ビット線SL−BL(2)、SL−BL(3)間の抵抗状態だけでなく、ソース−ビッ
ト線SL−BL(1)、SL−BL(2)間の抵抗状態にも依存する。ソース−ビット線
SL−BL(1)、SL−BL(2)間が高抵抗状態であれば、ソース−ビット線SL−
BL(1)の電位が読み出し回路に与える影響は小さいため、ソース−ビット線SL−B
L(1)の電位に依らず、ソース−ビット線SL−BL(2)、SL−BL(3)間の抵
抗状態の違いを読み出すことが可能である。だが、ソース−ビット線SL−BL(1)、
SL−BL(2)間が低抵抗状態であれば、ソース−ビット線SL−BL(1)の電位が
読み出し回路に影響を与えてしまう。また、同様に、ソース−ビット線SL−BL(4)
に接続される読み出し回路の出力は、ソース−ビット線SL−BL(3)、SL−BL(
4)間の抵抗状態だけでなく、ソース−ビット線SL−BL(4)、SL−BL(5)間
の抵抗状態にも依存する。
合に、ソース−ビット線SL−BL(1)に電位0V程度以下の低電位を与えると、ソー
ス−ビット線SL−BL(2)、SL−BL(3)間の抵抗状態に関わらず、ソース−ビ
ット線SL−BL(2)の電位は低電位となる。よって、メモリセル(1,2)はデータ
”0”を保持しているにも関わらず、ソース−ビット線SL−BL(2)に接続された読
み出し回路でデータ”1”が読み出される傾向が高くなってしまう。
は、ソース−ビット線SL−BL(5)に電位V1程度以上の高電位を与えると、ソース
−ビット線SL−BL(3)、SL−BL(4)間の抵抗状態に関わらず、ソース−ビッ
ト線SL−BL(4)の電位は高電位となる。よって、メモリセル(1,3)はデータ”
1”を保持しているにも関わらず、ソース−ビット線SL−BL(4)に接続された読み
出し回路でデータ”0”が読み出される傾向が高くなってしまう。
”0”が読み出される傾向が高くなり、ソース−ビット線SL−BL(1)、SL−BL
(5)の電位が低いほどデータ”1”が読み出される傾向が高くなる。従って、ソース−
ビット線SL−BL(1)、SL−BL(5)に与える電位V3を電位0Vと電位V1の
間の適切な電位とすれば、読み出し回路の出力をソース−ビット線SL−BL(1)、S
L−BL(5)が接続されない場合と同じとすることができ、メモリセル(1,2)、及
びメモリセル(1,3)の抵抗状態の違いを正しく読み出すことができる。具体的には、
電位V3は、電位0Vと電位V1の間の電位とすることが好ましく、例えば1/2・V1
程度にすればよい。
L(2)に接続される読み出し回路で読み出すことができる。同様に、メモリセル(1,
3)が保持するデータを、ソース−ビット線SL−BL(4)に接続される読み出し回路
で読み出すことができる。
の形態においては、ソース−ビット線SL−BL(1)、SL−BL(2)間は低抵抗状
態、ソース−ビット線SL−BL(2)、SL−BL(3)間は高抵抗状態であるため、
電位V3を1/2・V1とすると、クロックドインバータには1/2・V1より高い電位
が入力され、出力D(1)はLowとなる。ソース−ビット線SL−BL(3)、ソース
−ビット線SL−BL(4)間は低抵抗状態、ソース−ビット線SL−BL(4)、ソー
ス−ビット線SL−BL(5)間は高抵抗状態であるため、電位V3を1/2・V1とす
ると、クロックドインバータには低電位が入力され、出力D(2)はHighとなる。
2)には電位VLを与え、第2のトランジスタを全てオフ状態としておく。第1行目のフ
ローティングゲート部FGの電位は0VまたはV2であるから、第2の信号線S2(1)
を電位0Vとすることで第1行目の第2のトランジスタを全てオフ状態とすることができ
る。一方、第2行目のフローティングゲート部FGの電位は、ワード線WL(2)に電位
VLが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第
2のトランジスタがオン状態となることを防止するために、第2の信号線S2(2)をワ
ード線WL(2)と同じ低電位(電位VL)とする。以上により、第2のトランジスタを
全てオフ状態とすることができる。
ド線WL(1)に電位0Vを与え、第2行目のワード線WL(2)には電位VLを与える
。電位VLはしきい値Vw1より低い電位とする。ワード線WL(1)を電位0Vとする
と、第1行目において、データ”0”が保持されているメモリセルの第1のトランジスタ
はオフ状態、データ”1”が保持されているメモリセルの第1のトランジスタはオン状態
となる。ワード線WL(2)を電位VLとすると、第2行目において、データ”0”、”
1”のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態と
なる。
,1)の第1のトランジスタがオン状態であるため低抵抗状態となり、ソース−ビット線
SL−BL(2)、SL−BL(3)間は、メモリセル(1,2)の第1のトランジスタ
がオフ状態であるため高抵抗状態となり、ソース−ビット線SL−BL(3)、SL−B
L(4)間は、メモリセル(1,3)の第1のトランジスタがオン状態であるため低抵抗
状態となり、ソース−ビット線SL−BL(4)、SL−BL(5)間は、メモリセル(
1,4)の第1のトランジスタがオフ状態であるため高抵抗状態となる。
ビット線SL−BL(1)に電位0V、ソース−ビット線SL−BL(3)に電位V3、
ソース−ビット線SL−BL(5)に電位0Vを与える。また、リードイネーブル信号(
RE信号)をアサート(活性状態)とする。
線SL−BL(2)に接続される読み出し回路の出力は、ソース−ビット線SL−BL(
1)、SL−BL(2)間の抵抗状態だけでなく、ソース−ビット線SL−BL(2)、
SL−BL(3)間の抵抗状態にも依存する。また、ソース−ビット線SL−BL(4)
に接続される読み出し回路の出力は、ソース−ビット線SL−BL(4)、SL−BL(
5)間の抵抗状態だけでなく、ソース−ビット線SL−BL(3)、SL−BL(4)間
の抵抗状態にも依存する。
−ビット線SL−BL(3)の電位が高いほどデータ”0”が読み出される傾向が高くな
り、ソース−ビット線SL−BL(3)の電位が低いほどデータ”1”が読み出される傾
向が高くなる。従って、ソース−ビット線SL−BL(3)に与える電位V3を電位0V
と電位V1の間の適切な電位とすれば、読み出し回路の出力をソース−ビット線SL−B
L(3)が接続されない場合と同じとすることができ、メモリセル(1,1)、及びメモ
リセル(1,4)の抵抗状態の違いを正しく読み出すことができる。具体的には、電位V
3は、電位0Vと電位V1の間の電位とすることが好ましく、例えば1/2・V1程度に
すればよい。
L(2)に接続される読み出し回路で読み出すことができる。同様に、メモリセル(1,
4)が保持するデータを、ソース−ビット線SL−BL(4)に接続される読み出し回路
で読み出すことができる。
3は例えば1/2・V1とすることができる。本実施の形態においては、ソース−ビット
線SL−BL(1)、SL−BL(2)間は低抵抗状態、ソース−ビット線SL−BL(
2)、SL−BL(3)間は高抵抗状態であるため、電位V3を1/2・V1とすると、
クロックドインバータには低電位が入力され、出力D(1)はHighとなる。ソース−
ビット線SL−BL(3)、SL−BL(4)間は低抵抗状態、ソース−ビット線SL−
BL(4)、SL−BL(5)間は高抵抗状態であるため、電位V3を1/2・V1とす
ると、クロックドインバータには1/2・V1より高い電位が入力され、出力D(2)は
Lowとなる。
2Vとすることができる。
のソース−ビット線SL−BLで兼ねることができるので、メモリセル一個あたりの配線
数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の
単位面積あたりの記憶容量を増大することができる。
、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作
が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるた
め、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、
長期にわたって記憶内容を保持することが可能である。
の問題もない。そのため、図2に示す半導体装置では、従来の不揮発性メモリで問題とな
っている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジ
スタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高速な
動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリット
もある。
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路、駆動回路など)を好適に実現することが可能である。
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
宜組み合わせて用いることができる。
本実施の形態では、先の実施の形態において説明した半導体装置をマトリクス状に配列し
た半導体装置の別の一例について説明する。以下、先の実施の形態とは異なる部分につい
て説明し、先の実施の形態と同様の部分については詳細な説明を省略する。
においては、実施の形態2とは異なり、第2の信号線S2を列方向に伸長するように設け
、第1の信号線S1を行方向に伸長するように設ける例について説明する。
と、(n+1)本のソース−ビット線SL−BL、n本の第2の信号線S2と、複数のメ
モリセル1200が縦m個(行)×横n個(列)(m、nは自然数)のマトリクス状に配
置されたメモリセルアレイと、第1の駆動回路1211、第2の駆動回路1212、第3
の駆動回路1213、第4の駆動回路1214といった周辺回路によって構成されている
。ここで、メモリセル1200としては、先の実施の形態において説明した構成(図1(
A)に示される構成)が適用される。本実施の形態においては、実施の形態2とは異なり
、ソース−ビット線SL−BL及び第2の信号線S2を列方向に伸長するように設け、ワ
ード線WL、及び第1の信号線S1を行方向に伸長するように設ける。
れ有している。第1のトランジスタのゲート電極と、第2のトランジスタのソース電極ま
たはドレイン電極の一方と、容量素子の電極の一方とは、接続され、ソース−ビット線S
L−BLと、第1のトランジスタのソース電極とは、接続され、該ソース−ビット線SL
−BLと隣り合うソース線−ビット線と、第1のトランジスタのドレイン電極とは、接続
され、第1の信号線S1と、第2のトランジスタのソース電極またはドレイン電極の他方
とは、接続され、第2の信号線S2と、第2のトランジスタのゲート電極とは、接続され
、ワード線と、容量素子の電極の他方とは、接続されている。
されている。例えば、i行j列のメモリセル1200(i,j)(iは1以上m以下の整
数、jは1以上n以下の整数)は、ソース−ビット線SL−BL(j)、ソース−ビット
線SL−BL(j+1)、第2の信号線S2(j)ワード線WL(i)、第1の信号線S
1(i)、にそれぞれ接続されている。
セル1200(i,j−1)とで共有され、ソース−ビット線SL−BL(j+1)は、
メモリセル1200(i,j+1)とメモリセル1200(i,j)とで共有される。つ
まり、ソース−ビット線SL−BLは、同じ行で隣り合うメモリセル1200の一方にお
いてはソース線として機能し、他方においてはビット線として機能する。なお、これらの
機能は、各ソース−ビット線SL−BLに固定されるものではなく、互いにこれらの機能
を入れ替えてもよい。また、端に位置するソース−ビット線SL−BL(1)、SL−B
L(n+1)は、それぞれ、メモリセル1200(i,1)及びメモリセル1200(i
,n)だけに接続される。
S1は第2の駆動回路1212と接続されており、第2の信号線S2は第3の駆動回路1
213と接続されており、ワード線WLは、第4の駆動回路1214と接続されている。
なお、ここでは、第1の駆動回路1211、第2の駆動回路1212、第3の駆動回路1
213、第4の駆動回路1214は、それぞれ独立に設けているが、開示する発明はこれ
に限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
半導体装置と同様なので、そちらを参照されたい。
ので、書き込み動作がメモリセルアレイの列ごとに行われる。このとき、第1の信号線S
1とワード線WLに電位を与え、メモリセルの第2のトランジスタのゲート電極−ソース
電極間の電圧と、ゲート電極−ドレイン電極間の電圧を同程度にすることにより、書き込
みを行う列のメモリセルに選択的にデータを書き込むことができる。よって、本実施の形
態に示す半導体装置は、1ビット単位でデータを書き込むことが可能である。
のソース−ビット線SL−BLで兼ねることができるので、メモリセル一個あたりの配線
数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の
単位面積あたりの記憶容量を増大することができる。
装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つ
まり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く
することが可能となるため、消費電力を十分に低減することができる。また、電力の供給
がない場合であっても、長期にわたって記憶内容を保持することが可能である。
必要とせず、素子の劣化の問題もない。そのため、図2に示す半導体装置では、従来の不
揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上
する。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込み
が行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不
要であるというメリットもある。
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路、駆動回路など)を好適に実現することが可能である。
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
宜組み合わせて用いることができる。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図6乃至図8を参照して説明する。
図6は、半導体装置の構成の一例である。図6(A)には、半導体装置の断面を、図6(
B)には、半導体装置の平面を、それぞれ示す。ここで、図6(A)は、図6(B)のA
1−A2およびB1−B2における断面に相当する。図6(A)および図6(B)に示さ
れる半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、
上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外
の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、その特性により長時間の電荷保持を可能とする。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
など)を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域11
6を挟むように設けられた不純物領域114および高濃度不純物領域120(これらをあ
わせて単に不純物領域とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁
層108と、ゲート絶縁層108上に設けられたゲート電極110と、不純物領域と電気
的に接続するソース電極またはドレイン電極130a、およびソース電極またはドレイン
電極130bを有する。
た、基板100の、表面に垂直な方向から見てサイドウォール絶縁層118と重ならない
領域には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合物
領域124が存在する。また、基板100上にはトランジスタ160を囲むように素子分
離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層126
および層間絶縁層128が設けられている。ソース電極またはドレイン電極130a、お
よびソース電極またはドレイン電極130bは、層間絶縁層126および層間絶縁層12
8に形成された開口を通じて、金属化合物領域124と電気的に接続されている。つまり
、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130
bは、金属化合物領域124を介して高濃度不純物領域120および不純物領域114と
電気的に接続されている。また、電極130cは、層間絶縁層126および層間絶縁層1
28に形成された開口を通じて、ゲート電極110と電気的に接続されている。なお、ト
ランジスタ160の集積化などのため、サイドウォール絶縁層118が形成されない場合
もある。
たソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲー
ト絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設け
られたゲート電極148aと、を有する。
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/c
m3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×101
7atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、
二次イオン質量分析法(SIMS:Secondary Ion Mass Spect
roscopy)で測定したものである。このように、水素濃度が十分に低減されて高純
度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望
ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満
となる。例えば、室温でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)
は100zA/μm(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは
10zA/μm以下となる。このように、i型化(真性化)または実質的にi型化された
酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得るこ
とができる。
、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。
ート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはド
レイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容
量素子164の他方の電極として機能することになる。
積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間
の絶縁性を十分に確保することができる。
極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお
、テーパー角とは、テーパー形状を有する層(例えば、ソース電極またはドレイン電極1
42a)を、その断面(基板の表面と直交する面)に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電
極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層
144の被覆性を向上し、段切れを防止することができるためである。
ており、層間絶縁層150上には層間絶縁層152が設けられている。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図7を参照して説明し、その後、上部のトランジス
タ162の作製方法について図8を参照して説明する。
まず、半導体材料を含む基板100を用意する(図7(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン層
が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の
材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「SO
I基板」が有する半導体層は、シリコン層に限定されない。また、SOI基板には、ガラ
ス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるも
のとする。
とにより、実施の形態2又は実施の形態3に示す半導体装置の読み出し動作を高速化する
ことができる。
る(図7(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリ
コンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図7(B)参照)。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図7(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、CMPなどの研磨処理やエッチング処理などがあるが、
そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層
106の形成後には、上記保護層102を除去する。
る。
られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0)、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)等
を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処
理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成し
てもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素
、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、
絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm
以下とすることができる。
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
、ゲート電極110を形成する(図7(C)参照)。
導体領域104にリン(P)やヒ素(As)などを添加して、浅い接合深さの不純物領域
114を形成する(図7(C)参照)。なお、ここではn型トランジスタを形成するため
にリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素(B)やア
ルミニウム(Al)などの不純物元素を添加すればよい。上記不純物領域114の形成に
より、半導体領域104のゲート絶縁層108下部には、チャネル形成領域116が形成
される(図7(C)参照)。ここで、添加する不純物の濃度は適宜設定することができる
が、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。ま
た、ここでは、絶縁層112を形成した後に不純物領域114を形成する工程を採用して
いるが、不純物領域114を形成した後に絶縁層112を形成する工程としても良い。
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、
絶縁層112を部分的にエッチングして、ゲート電極110の上面と、不純物領域114
の上面を露出させると良い。なお、サイドウォール絶縁層118は、高集積化などの目的
のために形成されない場合もある。
に、絶縁層を形成する。そして、不純物領域114と接する領域に、リン(P)やヒ素(
As)などを添加して、高濃度不純物領域120を形成する(図7(E)参照)。その後
、上記絶縁層を除去し、ゲート電極110、サイドウォール絶縁層118、高濃度不純物
領域120等を覆うように金属層122を形成する(図7(E)参照)。当該金属層12
2は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成
することができる。金属層122は、半導体領域104を構成する半導体材料と反応する
ことによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバル
ト、白金等がある。
濃度不純物領域120に接する金属化合物領域124が形成される(図7(F)参照)。
なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110
の金属層122と接触する部分にも、金属化合物領域が形成されることになる。
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。
128を形成する(図7(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、ア
クリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間
絶縁層126と層間絶縁層128の積層構造としているが、開示する発明の一態様はこれ
に限定されない。1層としても良いし、2層以上の積層構造としても良い。層間絶縁層1
28の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくこ
とが望ましい。
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図7(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被
形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここでは金属化合物領域1
24)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ート電極110と接触する電極などをあわせて形成することができる。ソース電極または
ドレイン電極130a、ソース電極またはドレイン電極130bとして用いることができ
る材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデ
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソ
ース電極またはドレイン電極130a、ソース電極またはドレイン電極130bは、熱処
理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。
7(H)参照)。酸化物半導体以外の材料を用いたトランジスタ160は、高速動作が可
能である。
として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、
高度に集積化した半導体装置を提供することができる。
次に、図8を用いて、層間絶縁層128上にトランジスタ162を作製する工程について
説明する。なお、図8は、層間絶縁層128上の各種電極や、トランジスタ162などの
作製工程を示すものであるから、トランジスタ162の下部に存在するトランジスタ16
0等については省略している。
ス電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する
(図8(A)参照)。
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bへの加工が容易であるというメリットがある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3―SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3―ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
ス電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層14
6の被覆性を向上し、段切れを防止することができる。
ース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、チャ
ネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を
行う際には、数nm〜数10nmと波長の短い超紫外線(Extreme Ultrav
iolet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大
きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上100
0nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能であ
る。また、微細化によって、半導体装置の消費電力を低減することも可能である。
は、PVD法やCVD法などを用いて形成することができる。
42bの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成さ
れるゲート電極と、ソース電極またはドレイン電極142a、およびソース電極またはド
レイン電極142bとの間の寄生容量を低減することが可能である。
42bを覆うように、酸化物半導体層144を形成する(図8(B)参照)。
元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系
、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、単元系金属酸化物である
In−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成することができる
。
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
m(m>0、mは非自然数)で表記されるものがあり、mが非自然数であることは、IC
P−MS分析や、RBS分析を用いて確認することができる。また、Gaに代えてMを用
い、InMO3(ZnO)m(m>0、mは非自然数)のように表記される酸化物半導体
材料がある。ここで、Mは、ガリウム(Ga)、アルミニウム(Al)、鉄(Fe)、ニ
ッケル(Ni)、マンガン(Mn)、コバルト(Co)などから選ばれた一の金属元素ま
たは複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびF
e、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。な
お、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないこと
を付記する。
Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成式で表されるものを用い
るのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol比]
(x=1、y=1)、の組成比を有するターゲットなどを用いることができる。また、I
n2O3:Ga2O3:ZnO=1:1:1[mol比](x=1、y=0.5)の組成
比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol比](
x=1、y=2)の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1
:0:2[mol比](x=0、y=1)の組成比を有するターゲットを用いることもで
きる。
化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
%以上、さらに好ましくは99.9%以上である。相対密度の高い酸化物半導体成膜用タ
ーゲットを用いることにより、緻密な構造の酸化物半導体層144を形成することが可能
である。
気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下
(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適
である。
物を保持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上40
0℃以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被
処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水な
どが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を
形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半
導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽
減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いる
ことが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用
いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除
去することができるため、酸化物半導体層144中の不純物濃度を低減できる。
が170mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素
の流量比率が100%)雰囲気、またはアルゴン(アルゴン流量比率が100%)雰囲気
、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パ
ルス直流(DC)電源を用いると、成膜時に発生する粉状物質(パーティクル、ゴミとも
いう)が軽減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは
、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm
以上10nm以下とする。このような厚さの酸化物半導体層144を用いることで、微細
化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材
料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や
用途などに応じて選択することもできる。
てプラズマを発生させる逆スパッタを行い、形成表面(例えば層間絶縁層128の表面)
の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいて
は、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突
させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させ
る方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近
にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリ
ウム雰囲気、酸素雰囲気などによる雰囲気を適用してもよい。
。この第1の熱処理によって酸化物半導体層144中の、過剰な水素(水や水酸基を含む
)を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第1の熱処理の温度は、例えば、300℃以上550℃未満、または40
0℃以上500℃以下とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れないようにし、水や水素の混入が生じないようにする。
によって、被処理物を加熱する装置を用いても良い。例えば、LRTA(Lamp Ra
pid Thermal Anneal)装置、GRTA(Gas Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジス
タを実現することができる。
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また
、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(Hf
SixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSix
Oy(x>0、y>0)、窒素が添加されたハフニウムアルミネート(HfAlxOy(
x>0、y>0)、などを含むように形成するのが好適である。ゲート絶縁層146は、
単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが
、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが
望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好まし
くは10nm以上50nm以下とすることができる。
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲート絶
縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、high−k材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。
第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし
、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼
ねさせても良い。
148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148
bを形成する(図8(D)参照)。ゲート電極148aおよび電極148bは、ゲート絶
縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによっ
て形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパ
ッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成するこ
とができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、
これらの記載を参酌できる。
150および層間絶縁層152を形成する(図8(E)参照)。層間絶縁層150および
層間絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸
化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化
タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形
態では、層間絶縁層150と層間絶縁層152の積層構造としているが、開示する発明の
一態様はこれに限定されない。1層としても良いし、2層以上の積層構造としても良い。
また、層間絶縁層を設けない構成とすることも可能である。
表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層152の平坦化は、CMP(化学的機械的研磨)などの
方法を用いて行うことができる。
る(図8(E)参照)。また、容量素子164が完成する。
4と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイ
ン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソ
ース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146
上のゲート電極148aと、を有する。また、容量素子164は、ソース電極またはドレ
イン電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142a
を覆うゲート絶縁層146と、ゲート絶縁層146上の電極148bと、を有する。
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハ(リン
やボロンなどの不純物元素が微量に添加されたシリコンウェハ)におけるキャリア密度(
1×1014/cm3程度)と比較して、十分に小さい値(例えば、1×1012/cm
3未満、より好ましくは、1.45×1010/cm3未満)をとる。そして、これによ
り、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温でのオフ電流(こ
こでは、単位チャネル幅(1μm)あたりの値)は100zA/μm(1zA(ゼプトア
ンペア)は1×10−21A)以下、望ましくは10zA/μm以下となる。
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
宜組み合わせて用いることができる。
本実施の形態では、実施の形態4とは異なる、開示する発明の一態様に係る半導体装置の
構成およびその作製方法について、図9及び図10を参照して説明する。
図9は、半導体装置の構成の一例である。図9(A)には、半導体装置の断面を、図9(
B)には、半導体装置の平面を、それぞれ示す。ここで、図9(A)は、図9(B)のA
1−A2およびB1−B2における断面に相当する。図9(A)および図9(B)に示さ
れる半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、
上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外
の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、その特性により長時間の電荷保持を可能とする。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
など)を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域11
6を挟むように設けられた不純物領域114および高濃度不純物領域120(これらをあ
わせて単に不純物領域とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁
層108と、ゲート絶縁層108上に設けられたゲート電極110と、不純物領域と電気
的に接続するソース電極またはドレイン電極130a、およびソース電極またはドレイン
電極130bを有する。また、ソース電極またはドレイン電極130a、およびソース電
極またはドレイン電極130b上には、配線142c、および配線142dを有する。
た、基板100の、断面図に示すように、サイドウォール絶縁層118と重ならない領域
には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合物領域
124が存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶
縁層106が設けられている。ゲート電極110の上面を露出させ、且つ、トランジスタ
160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソー
ス電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、
層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域1
24と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、およ
びソース電極またはドレイン電極130bは、金属化合物領域124を介して高濃度不純
物領域120および不純物領域114と電気的に接続されている。なお、トランジスタ1
60の集積化などのため、サイドウォール絶縁層118が形成されない場合もある。
たソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bと電気的に接続されている、島状の酸化物半導体層144と、ソース電極またはド
レイン電極142a、ソース電極またはドレイン電極142b、島状の酸化物半導体層1
44を覆うゲート絶縁層146と、ゲート絶縁層146上に島状の酸化物半導体層144
と重畳するように設けられたゲート電極148aと、を有する。
にソース電極またはドレイン電極142aが直接形成されることで電気的に接続されてい
る。つまり、本実施の形態に示す半導体装置は、実施の形態4で示した半導体装置におい
て、ゲート電極110の上面より上部を除去し、下部のトランジスタ160の上に、上部
トランジスタ162を形成した構成となっている。
、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。
具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm
3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017
atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二
次イオン質量分析法(SIMS:Secondary Ion Mass Spectr
oscopy)で測定したものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ま
しくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満と
なる。例えば、室温でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は
100zA/μm(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは1
0zA/μm以下となる。このように、i型化(真性化)または実質的にi型化された酸
化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ること
ができる。
ート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはド
レイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容
量素子164の他方の電極として機能することになる。
積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間
の絶縁性を十分に確保することができる。
極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお
、テーパー角とは、テーパー形状を有する層(例えば、ソース電極またはドレイン電極1
42a)を、その断面(基板の表面と直交する面)に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電
極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層
144の被覆性を向上し、段切れを防止することができるためである。
ており、層間絶縁層150上には層間絶縁層152が設けられている。
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ160を形成した後の工程、上部のトランジスタ162の作製方法について図10を参
照して説明する。下部のトランジスタ160については、実施の形態4で示した方法と同
様の方法で作製することができ、実施の形態4の記載を参酌することができる。
160のゲート電極110の上面より上部を除去する(図10(A)参照)。トランジス
タ160の当該部分の除去は、ゲート電極110の上面が露出するまで、下部のトランジ
スタ160に研磨処理(CMP処理)を行うことによってなされる。これにより、ゲート
電極110より上の、層間絶縁層126、層間絶縁層128、ソース電極またはドレイン
電極130a、ソース電極またはドレイン電極130bは除去される。このとき、層間絶
縁層126、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極ま
たはドレイン電極130bを含む表面を平坦化することにより、後の工程において、良好
な電極、配線、絶縁層、半導体層などを形成することが可能となる。また、実施の形態4
で示した電極130cは、このCMP処理で完全に除去されてしまうので形成する必要は
ない。
ト電極110とソース電極またはドレイン電極142aとを直接接続することができるの
で、トランジスタ160とトランジスタ162の電気的接続を容易に取ることができる。
ッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極
142b、配線142c、配線142dを形成する(図10(B)参照)。ここで、ソー
ス電極またはドレイン電極142aはゲート電極110と、配線142cはソース電極ま
たはドレイン電極130aと、そして、配線142dはソース電極またはドレイン電極1
30bと、直接接続されるように形成する。
b、配線142c、配線142dを形成する導電層は、実施の形態4で示した材料と同様
の材料を用いることができ、実施の形態4の記載を参酌することができる。また、導電層
のエッチングについても、実施の形態4で示した方法と同様にすることができ、実施の形
態4の記載を参酌することができる。
ース電極またはドレイン電極142bの上には、絶縁層を形成しても良い。当該絶縁層を
設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142
a、およびソース電極またはドレイン電極142bとの間の寄生容量を低減することが可
能である。
、配線142c及び配線142dを覆うように酸化物半導体層を成膜し、該酸化物半導体
層を選択的にエッチングして、ソース電極またはドレイン電極142a、およびソース電
極またはドレイン電極142bと接するように酸化物半導体層144を形成する(図10
(C)参照)。
ることができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態4を参
酌することができる。
島状に加工して、島状の酸化物半導体層144を形成する。
いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を
所望の形状にエッチングできるよう、材料に合わせてエッチング条件(エッチングガスや
エッチング液、エッチング時間、温度等)は適宜設定する。
を行うことが望ましい。第1の熱処理は、実施の形態4で示した方法で行うことができ、
実施の形態4を参酌することができる。第1の熱処理によって不純物を低減し、i型(真
性半導体)またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優
れた特性のトランジスタを実現することができる。なお、第1の熱処理は、酸化物半導体
層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後
に行っても良い。
)。
膜することができる。よって、ゲート絶縁層146の材料と成膜方法について、実施の形
態4を参酌することができる。
、または酸素雰囲気下で第2の熱処理を行うのが望ましい。第2の熱処理は、実施の形態
4で示した方法で行うことができ、実施の形態4を参酌することができる。第2の熱処理
を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲ
ート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半
導体層144の酸素欠損を補填して、i型(真性半導体)またはi型に限りなく近い酸化
物半導体層を形成することもできる。
第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし
、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼
ねさせても良い。
148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148
bを形成する(図10(D)参照)。ゲート電極148aおよび電極148bは、ゲート
絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによ
って形成することができる。ゲート電極148aおよび電極148bとなる導電層は、ス
パッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成する
ことができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり
、これらの記載を参酌できる。
電極148b上に、層間絶縁層150および層間絶縁層152を形成する。層間絶縁層1
50および層間絶縁層152は、実施の形態4で示した材料と同様の材料を用い、同様の
方法で成膜することができる。よって、層間絶縁層150および層間絶縁層152の材料
と成膜方法について、実施の形態4を参酌することができる。
表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層152の平坦化は、CMP(化学的機械的研磨)などの
方法を用いて行うことができる。
る(図10(D)参照)。また、容量素子164が完成する。
44と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層14
6上のゲート電極148aと、を有する。また、容量素子164は、ソース電極またはド
レイン電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142
aを覆うゲート絶縁層146と、ゲート絶縁層146上の電極148bと、を有する。
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハ(リン
やボロンなどの不純物元素が微量に添加されたシリコンウェハ)におけるキャリア密度(
1×1014/cm3程度)と比較して、十分に小さい値(例えば、1×1012/cm
3未満、より好ましくは、1.45×1010/cm3未満)をとる。そして、これによ
り、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温でのオフ電流(こ
こでは、単位チャネル幅(1μm)あたりの値)は100zA/μm(1zA(ゼプトア
ンペア)は1×10−21A)以下、望ましくは10zA/μm以下となる。
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
宜組み合わせて用いることができる。
本実施の形態では、実施の形態4、実施の形態5とは異なる、開示する発明の一態様に係
る半導体装置の構成およびその作製方法について、図11乃至図13を参照して説明する
。
図11は、半導体装置の構成の一例である。図11(A)には、半導体装置の断面を、図
11(B)には、半導体装置の平面を、それぞれ示す。ここで、図11(A)は、図11
(B)のC1−C2およびD1−D2における断面に相当する。図11(A)および図1
1(B)に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトラン
ジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものであ
る。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一
方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能と
する。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
導体装置の平面レイアウトである。本実施の形態では、トランジスタ162および容量素
子164が、トランジスタ160と重畳するように設けられている。このような、平面レ
イアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとし
て、メモリセルの占める面積を15F2〜25F2とすることが可能である。
、トランジスタ160におけるサイドウォール絶縁層118の有無である。つまり、図1
1に示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶
縁層を形成しないことにより、不純物領域114が形成されていない。このように、サイ
ドウォール絶縁層を設けない場合は、サイドウォール絶縁層118を設ける場合と比較し
て集積化が容易である。また、サイドウォール絶縁層118を設ける場合と比較して、作
製工程を簡略化することが可能である。
、トランジスタ160における層間絶縁層125の有無である。つまり、図11に示され
る半導体装置は、層間絶縁層125を有する。層間絶縁層125として、水素を含む絶縁
層を適用することで、トランジスタ160に対して水素を供給しトランジスタ160の特
性を向上させることが可能である。このような層間絶縁層125としては、例えば、プラ
ズマCVD法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁
層126として、水素が十分に低減された絶縁層を適用することで、トランジスタ162
の特性を悪化させるおそれがある水素の、トランジスタ162への混入を防ぐことが可能
である。このような層間絶縁層126としては、例えば、スパッタ法により形成された窒
化シリコン層などがある。このような構成を採用することにより、トランジスタ160と
トランジスタ162の特性を十分に高めることが可能できる。
、トランジスタ162における絶縁層143aおよび絶縁層143bの有無である。つま
り、図11に示される半導体装置は、絶縁層143aおよび絶縁層143bを有する。こ
のように、絶縁層143aおよび絶縁層143bを設けることにより、ゲート電極148
aと、ソース電極またはドレイン電極142a(または、ゲート電極148aと、ソース
電極またはドレイン電極142b)とによる、いわゆるゲート容量を低減し、トランジス
タ162の動作速度を向上させることができる。
ゲート電極110上にソース電極またはドレイン電極142aが直接形成されることで電
気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比
較して、集積度が向上する。また、作製工程が簡略化される。
のいずれか一のみを有する構成を採用しても良い。
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ160を形成した後の工程、上部のトランジスタ162の作製方法について図12およ
び図13を参照して説明する。下部のトランジスタ160については、実施の形態4で示
した方法と同様の方法で作製することができる。詳細については、実施の形態4の記載を
参酌できる。なお、本実施の形態では、トランジスタ160を覆うように層間絶縁層12
5、層間絶縁層126、層間絶縁層128、の三種類の層間絶縁層が形成されるものとす
る(図7(G)参考)。また、本実施の形態では、トランジスタ160の作製工程におい
て、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成しないが(図7(H)参考)、ソース電極またはドレイン電極130aおよびソース
電極またはドレイン電極130bが形成されていない状態であっても、便宜上、トランジ
スタ160と呼ぶことにする。
160のゲート電極110の上面より上部を除去する。当該除去工程には、CMP(化学
的機械的研磨)などの研磨処理を適用すればよい。これにより、ゲート電極110上面よ
り上の、層間絶縁層125、層間絶縁層126、層間絶縁層128は除去される。なお、
研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極、配
線、絶縁層、半導体層などを形成することが可能となる。
導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極1
42a、ソース電極またはドレイン電極142bを形成する(図12(A)参照)。ここ
で、ソース電極またはドレイン電極142aは、ゲート電極110と直接接続されるよう
に形成する。
するための導電層は、実施の形態4で示した材料と同様の材料を用いて形成することがで
きる。また、導電層のエッチングについても、実施の形態4で示した方法と同様の方法を
用いて行うことができる。詳細については、実施の形態4の記載を参酌することができる
。
を覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはド
レイン電極142a上に絶縁層143aを、ソース電極またはドレイン電極142b上に
絶縁層143bを、それぞれ形成する(図12(B)参照)。
、ソース電極またはドレイン電極142a、および、ソース電極またはドレイン電極14
2bとの間の寄生容量を低減することが可能である。
を覆うように酸化物半導体層144を形成し、酸化物半導体層144上にゲート絶縁層1
46を形成する(図12(C)参照)。
。また、酸化物半導体層144に対しては、熱処理(第1の熱処理)を行うことが望まし
い。詳細については、実施の形態4の記載を参酌することができる。
また、ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱
処理(第2の熱処理)を行うのが望ましい。詳細については、実施の形態4の記載を参酌
することができる。
域と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142
aと重畳する領域に電極148bを形成する(図12(D)参照)。
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、
プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。
150および層間絶縁層152を形成する(図13(A)参照)。層間絶縁層150およ
び層間絶縁層152は、実施の形態4で示した材料、方法により形成することができる。
詳細については、実施の形態4の記載を参酌することができる。
表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層152の平坦化は、CMP(化学的機械的研磨)などの
方法を用いて行うことができる。
、ゲート絶縁層146、層間絶縁層150、層間絶縁層152を選択的にエッチングして
、トランジスタ160の金属化合物領域124にまで達する開口を形成する(図13(B
)参照)。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用い
ても良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。
間絶縁層152上にソース電極またはドレイン電極154に接する配線156を形成する
(図13(C)参照)。ソース電極またはドレイン電極154は、例えば、開口を含む領
域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPとい
った方法を用いて、上記導電層の一部を除去することにより形成することができる。
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被
形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここでは金属化合物領域1
24)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極142aなどと同様である。
導体装置が完成する。
ジスタ160と重畳する構成を備えていること、トランジスタ160がサイドウォール絶
縁層を有しないこと、ゲート電極110上にソース電極またはドレイン電極142aが直
接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略化
されている。
適用し、層間絶縁層126として、水素が十分に低減された絶縁層を適用することで、ト
ランジスタ160およびトランジスタ162の特性が高められている。また、絶縁層14
3aおよび絶縁層143bを有することで、いわゆるゲート容量が低減され、トランジス
タ162の動作速度が向上している。
が可能である。
宜組み合わせて用いることができる。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯
電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含
む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレ
ビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
表示部703、キーボード704などによって構成されている。筐体701と筐体702
内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
ノート型のパーソナルコンピュータが実現される。
部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源731、操作キー733、スピーカー735などを備えている。筐体721
、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
いる。さらに、筐体740と筐体741は、スライドし、図14(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポイ
ンティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えてい
る。また、表示パネル742はタッチパネル機能を備えており、図14(D)には映像表
示されている複数の操作キー745を点線で示している。また、筐体740は、携帯電話
機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また
、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一に
は、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよ
び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯
電話機が実現される。
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操
作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
載されている。このため、消費電力を低減した電子機器が実現される。
では、当該調査結果につき、図15を参照して説明する。
ランジスタ162に相当するトランジスタには酸化物半導体を用い、容量素子164に相
当する容量素子としては、0.33pFの容量値のものを用いた。
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図1(A)における第3の配線に相当する配線に0V、または5Vのいずれ
かを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与えることによ
り行った。第4の配線に相当する配線の電位が0Vの場合には、トランジスタ162に相
当するトランジスタ(書き込み用トランジスタ)はオフ状態であるから、フローティング
ゲート部FGに与えられた電位が保持される。第4の配線に相当する配線の電位が5Vの
場合には、トランジスタ162に相当するトランジスタはオン状態であるから、第3の配
線に相当する配線の電位がフローティングゲート部FGに与えられる。
状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当す
るトランジスタ(読み出し用トランジスタ)のドレイン電流Idとの関係を示す曲線(V
cg−Id曲線)の、シフト量ΔVcgをいうものとする。異なる記憶状態とは、フロー
ティングゲート部FGに0Vが与えられた状態(以下、Low状態という)と、フローテ
ィングゲート部FGに5Vが与えられた状態(以下、High状態という)をいう。つま
り、メモリウィンドウ幅は、Low状態とHigh状態において、電位Vcgの掃引を行
うことで確認できる。また、いずれの場合も、ソース電位を基準としたドレイン電位との
電位差Vds=1Vとした。
リウィンドウ幅の調査結果を示す。なお、図15において、実線は1回目の書き込みにお
ける特性曲線を示し、破線は1×109回目の書き込みにおける特性曲線を示す。また、
実線と破線双方において、左側の曲線はHigh状態の書き込みにおける特性曲線を示し
、右側の曲線はLow状態の書き込みにおける特性曲線を示す。また、横軸はVcg(V
)を示し、縦軸はId(A)を示す。図15から、1×109回の書き込み前後のHig
h状態とLow状態において電位Vcgを掃引したメモリウィンドウ幅が変化していない
ことが確認できる。1×109回の書き込み前後においてメモリウィンドウ幅が変化しな
いということは、少なくともこの間は、半導体装置の特性が変化しないことを示すもので
ある。
09回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開
示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
果について説明する。
タを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十
分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意して
オフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果
を図16に示す。図16において、横軸はゲート電圧VG、縦軸はドレイン電流IDであ
る。ドレイン電圧VDが+1Vまたは+10Vの場合、ゲート電圧VGが−5Vから−2
0Vの範囲では、薄膜トランジスタのオフ電流は、検出限界である1×10−13A以下
であることがわかった。また、トランジスタのオフ電流密度は1aA/μm(1×10−
18A/μm以下)となることがわかった。
求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたト
ランジスタのオフ電流は、測定器の検出限界である1×10−13A以下であることがわ
かった。そこで、特性評価用素子を作製し、より正確なオフ電流の値(上記測定における
測定器の検出限界以下の値)を求めた結果について説明する。
0は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806
、トランジスタ808を有する。トランジスタ804、トランジスタ808には、実施の
形態4に従って作製したトランジスタを使用した。
容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の
一方は、電源(V2を与える電源)に接続されている。また、トランジスタ804のソー
ス端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端
子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接
続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、ト
ランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲー
ト端子は、電源(V1を与える電源)に接続されている。また、トランジスタ805のソ
ース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン
端子の他方とは、接続され、出力端子Voutとなっている。
態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、ト
ランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。
また、出力端子からは電位Voutが出力される。
初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン
状態とする電位Vext_b1を入力して、トランジスタ804のソース端子およびドレ
イン端子の他方と接続されるノード(つまり、トランジスタ808のソース端子およびド
レイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端
子に接続されるノード)であるノードAに電位V1を与える。ここで、電位V1は、例え
ば高電位とする。また、トランジスタ804はオフ状態としておく。
Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808
をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ
状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードAとトランジスタ804のソース端
子およびドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ80
8のソース端子およびドレイン端子の他方との間に電位差が生じることになるため、トラ
ンジスタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が
発生する。
804のソース端子およびドレイン端子の一方の端子の電位(つまりV2)、および、ト
ランジスタ808のソース端子およびドレイン端子の他方の端子の電位(つまりV1)は
低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しない(フロ
ーティング状態とする)。これにより、トランジスタ804に電荷が流れ、時間の経過と
共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変
動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動す
る。
細(タイミングチャート)を図18に示す。
るような電位(高電位)とする。これによって、ノードAの電位はV2すなわち低電位(
VSS)となる。その後、電位Vext_b2を、トランジスタ804がオフ状態となる
ような電位(低電位)として、トランジスタ804をオフ状態とする。そして、次に、電
位Vext_b1を、トランジスタ808がオン状態となるような電位(高電位)とする
。これによって、ノードAの電位はV1、すなわち高電位(VDD)となる。その後、V
ext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって
、ノードAがフローティング状態となり、初期化期間が終了する。
またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V
2を低電位(VSS)とする。ただし、出力電位Voutを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にV1を高電位(VDD)とするこ
とがある。なお、V1を高電位(VDD)とする期間は、測定に影響を与えない程度の短
期間とする。
保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジ
スタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Voutの電位も変化することとなる。
おく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上
述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表す
ことができる。
数(const)を用いて、次式のように表される。ここで、ノードAに接続される容量
CAは、容量素子802の容量と他の容量の和である。
時間微分であるから、ノードAの電流IAは次式のように表される。
ドAの電流IAを求めることができる。
ーク電流(オフ電流)を測定することができる。
08を作製した。トランジスタのチャネル長(L)とチャネル幅(W)の比は、L/W=
1/5とした。また、並列された各測定系800において、容量素子802の容量値をそ
れぞれ、100fF、1pF、3pFとした。
おいては、電位V1を原則としてVSSとし、10〜300secごとに、100mse
cの期間だけVDDとしてVoutを測定した。また、素子に流れる電流IAの算出に用
いられるΔtは、約30000secとした。
時間の経過にしたがって、電位が変化している様子が確認できる。
−ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図20から、ソース−ドレ
イン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。ま
た、ソース−ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下で
あることが分かった。なお、1zAは10−21Aを表す。
流が十分に小さくなることが確認された。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
112 絶縁層
114 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120 高濃度不純物領域
122 金属層
124 金属化合物領域
125 層間絶縁層
126 層間絶縁層
128 層間絶縁層
130a ソース電極またはドレイン電極
130b ソース電極またはドレイン電極
130c 電極
142a ソース電極またはドレイン電極
142b ソース電極またはドレイン電極
142c 配線
142d 配線
143a 絶縁層
143b 絶縁層
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 電極
150 層間絶縁層
152 層間絶縁層
154 ソース電極またはドレイン電極
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
800 測定系
802 容量素子
804 トランジスタ
805 トランジスタ
806 トランジスタ
808 トランジスタ
1100 メモリセル
1111 第1の駆動回路
1112 第2の駆動回路
1113 第3の駆動回路
1114 第4の駆動回路
1200 メモリセル
1211 第1の駆動回路
1212 第2の駆動回路
1213 第3の駆動回路
1214 第4の駆動回路
Claims (4)
- 第1のトランジスタと、
前記第1のトランジスタのゲートの上方の第1の絶縁層と、
前記第1の絶縁層の上方の第2のトランジスタと、
前記第1の絶縁層の上方の容量素子と、
前記第2のトランジスタのゲート絶縁層として機能する領域を有する第2の絶縁層と、
前記第2のトランジスタの上方の第3の絶縁層と、
前記第3の絶縁層の上方の配線とを有し、
前記第1のトランジスタのゲートと、前記第2のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記第1の絶縁層と、前記第2の絶縁層と、前記第3の絶縁層とは、コンタクトホールを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記コンタクトホールに配置された電極を介して、前記配線と電気的に接続され、
前記第2のトランジスタは、チャネル形成領域が酸化物半導体を有する半導体装置の作製方法であって、
前記酸化物半導体は、水素、水又は水酸基を低減する工程の後、酸素を供給する工程を経て形成されたものであることを特徴とする半導体装置の作製方法。 - 第1のトランジスタと、
前記第1のトランジスタのゲートの上方の第1の絶縁層と、
前記第1の絶縁層の上方の第4の絶縁層と、
前記第4の絶縁層の上方の第2のトランジスタと、
前記第4の絶縁層の上方の容量素子と、
前記第2のトランジスタのゲート絶縁層として機能する領域を有する第2の絶縁層と、
前記第2のトランジスタの上方の第3の絶縁層と、
前記第3の絶縁層の上方の配線とを有し、
前記第1のトランジスタのゲートと、前記第2のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記第1の絶縁層と、前記第2の絶縁層と、前記第3の絶縁層と、前記第4の絶縁層とは、コンタクトホールを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記コンタクトホールに配置された電極を介して、前記配線と電気的に接続され、
前記第2のトランジスタは、チャネル形成領域が酸化物半導体を有し、
前記第1の絶縁層は水素を有し、且つ該水素濃度は、前記第4の絶縁層の水素濃度よりも高い半導体装置の作製方法であって、
前記酸化物半導体は、水素、水又は水酸基を低減する工程の後、酸素を供給する工程を経て形成されたものであることを特徴とする半導体装置の作製方法。 - 請求項1又は2において、
前記第2の絶縁層は、前記容量素子の誘電体として機能する領域を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至3のいずれか一において、
前記第1のトランジスタは、チャネル形成領域がシリコンを有することを特徴とする半導体装置の作製方法。
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