JP6577629B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データ（情報
）の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）
が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくな
ると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した
別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去の動作には比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
本明細書等で開示する発明では、酸化物半導体を用いた書き込み用トランジスタ、該書き
込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を
含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き
込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用
トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み
出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後
、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持さ
せることで行う。
開示する発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、
を含む不揮発性のメモリセルを有し、第１のトランジスタと、第２のトランジスタとは、
異なる半導体材料を含んで構成され、第２のトランジスタは、酸化物半導体を含んで構成
され、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、第１のトランジスタのゲート電極とが電気的に接続されたノードに第１の電位を
供給することで、ノードに所定量の第１の電荷を保持させる第１の書き込みモードと、第
１の電荷を保持したノードに第２の電位を供給することで、ノードに所定量の第２の電荷
を保持させる第２の書き込みモードと、を有する半導体装置である。
また、開示する発明の別の一態様は、第１のトランジスタと、第２のトランジスタと、容
量素子と、を含む不揮発性のメモリセルを有し、第１のトランジスタと、第２のトランジ
スタとは、異なる半導体材料を含んで構成され、第２のトランジスタは、酸化物半導体を
含んで構成され、第２のトランジスタをオン状態とすることにより、第２のトランジスタ
のソース電極またはドレイン電極の一方と、容量素子の電極の一方と、第１のトランジス
タのゲート電極とが電気的に接続されたノードに第１の電位を供給した後、第２のトラン
ジスタをオフ状態とすることにより、ノードに所定量の第１の電荷を保持させる第１の書
き込みモードと、第２のトランジスタをオン状態とすることにより、第１の電荷を保持し
たノードに第２の電位を供給した後、第２のトランジスタをオフ状態とすることにより、
ノードに所定量の第２の電荷を保持させる第２の書き込みモードと、を有する半導体装置
である。
また、上記の半導体装置において、第２のトランジスタのオフ電流は、第１のトランジス
タのオフ電流よりも低いことが好ましい。
また、上記の半導体装置において、第１のトランジスタのスイッチング速度は、第２のト
ランジスタのスイッチング速度よりも大きいことが好ましい。
また、上記の半導体装置において、第２のトランジスタは、エネルギーギャップが３ｅＶ
より大きい材料を含んで構成されるのが好ましい。
なお、上記においては、酸化物半導体を用いてオフ電流が少ない書き込み用トランジスタ
を実現しているが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流
特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（Ｅｇ
＞３ｅＶ）などを適用しても良い。
なお、本明細書等において、不揮発性のメモリセルとは、電力が供給されない状態でも、
一定期間以上（少なくとも１×１０４秒以上、好ましくは１×１０６秒以上）情報を保持
可能なメモリセルをいう。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、このトランジスタを
メモリセルに適用することにより極めて長期にわたり記憶した情報を保持することが可能
となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を
極めて低くすることが可能となるため、メモリセルを含んで構成された半導体装置の消費
電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわ
たって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置に用いられるメモリセルは、情報の書き込みに高い
電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、
浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係るメモリ
セルは、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼
性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書
き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動
作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用
いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実
現することができる。
半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置を用いた電子機器を説明するための図 メモリウィンドウ幅の調査結果を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性評価用回路図 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトラ
ンジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１（Ａ−１）に示す半導体装置は、トランジスタ１６０と、トランジスタ１６２と、容
量素子１６４とを含む不揮発性のメモリセルを有する。図１（Ａ−１）において、トラン
ジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と
、トランジスタ１６０のゲート電極と、は電気的に接続されている。また、第１の配線（
１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的
に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０
のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：
第１の信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方と
は、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、ト
ランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５
ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続さ
れている。
ここで、トランジスタ１６２には、酸化物半導体を用いたトランジスタが適用される。酸
化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流（オ
フ電流）が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ
状態とすることで、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量
素子１６４の電極の一方と、トランジスタ１６０のゲート電極とが電気的に接続されたノ
ード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。
そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易
になり、また、保持された情報の読み出しが容易になる。
また、トランジスタ１６０にはオフ電流の制限はなく、メモリセルの動作速度を高速化す
るために、トランジスタ１６２よりもスイッチング速度が速い（例えば、電界効果移動度
の値が大きい）トランジスタを用いる。すなわち、トランジスタ１６０には、酸化物半導
体以外の半導体材料を用いたトランジスタが適用される。なお、選択する半導体材料によ
っては、トランジスタ１６０のオフ電流はトランジスタ１６２のオフ電流よりも高くなる
ことがある。トランジスタ１６０に用いる半導体材料としては、例えば、シリコン、ゲル
マニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることが
でき、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタ
１６０は、記憶した情報の読み出しなどを高速に行うことが可能である。
図１（Ａ−１）に示す半導体装置では、ノードＦＧの電位が保持可能という特徴を生かす
ことで、書き込みモードと、読み出しモードとを設定することが可能である。
メモリセルに情報を記憶させる書き込みモードにおいては、まず、第４の配線の電位を、
トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする
。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷
が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）
レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。
その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トラン
ジスタ１６２をオフ状態とする。これより、ノードＦＧが浮遊状態となるため、ノードＦ
Ｇには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の
電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる（書き込
みモード）。
トランジスタ１６２のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時
間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフ
レッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。
メモリセルに記憶された情報を読み出す、読み出しモードにおいては、第１の配線に所定
の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると
、ノードＦＧに保持された電荷量に応じて、トランジスタ１６０は異なる状態をとる。一
般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が
保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧ
にＬｏｗレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔ
ｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を
「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５
の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧ
に保持された電荷を判別できる。例えば、書き込みモードにおいて、Ｈｉｇｈレベル電荷
が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トラン
ジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５
の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」の
ままである。このため、第５の配線の電位を制御して、トランジスタ１６０のオン状態ま
たはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み
出すことができる（読み出しモード）。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。メモリセルの情報を読み出さない場合には、ノードＦＧの状態
にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ノードＦＧの状態にかかわらずト
ランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。
また、メモリセルに記憶させた情報を書き換える場合においては、上記の書き込みモード
によって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦ
Ｇに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジス
タ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これによ
り、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧ
に所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１６２がオフ状
態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧには
、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに書き込みモー
ド（第１の書き込みモード）によって所定量の電荷が保持された状態で、書き込みモード
と同様の動作（第２の書き込みモード）を行うことで、メモリセルに記憶させた情報を上
書きすることが可能である。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジ
スタ１６２がオフ状態の場合、ノードＦＧは絶縁体中に埋設された（所謂、浮遊状態）と
見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ
１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下
であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積される電荷の消失を
無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、
電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することができる。
例えば、トランジスタ１６２の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）
は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合に
は、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トラン
ジスタ特性や容量値によって変動することはいうまでもない。
また、従来のフローティングゲート型トランジスタでは、書き込み（書き換え）時にゲー
ト絶縁膜（トンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁
膜）の劣化が不可避であった。しかしながら、本実施の形態で示す半導体装置においては
トランジスタ１６２のスイッチング動作により単に第３の配線とノードＦＧ間での電荷の
移動が起こるだけであるため、従来問題とされていたゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高い
ことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて
書き込みや消去の際に必要であった高電圧も不要となる。
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。
つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極及び／またはドレイン電極との間に形成される容量、及び、ゲート電極とチャ
ネル形成領域との間に形成される容量）値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい
条件において、Ｒ１およびＲ２が、Ｒ１は、ＲＯＳ以上、Ｒ２は、ＲＯＳ以上を満たす場
合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジス
タ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１は、Ｃ２以上の関係を満たすことが望ましい。Ｃ１を大きく
することで、第５の配線によってノードＦＧの電位を制御する際（例えば、読み出しの際
）に、第５の配線の電位の変動を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制
御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロー
ティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施
の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特
徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、
その電位の影響が、隣接するセルのフローティングゲートに及ぶことを防ぐために、セル
とセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害
する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させる
というフラッシュメモリの根本的な原理に起因するものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１００００回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界の印加が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、セルとセルとの間隔を狭くでき、高集積化が容易になる。
また、トンネル電流による電荷注入の原理を用いないため、メモリセルの劣化の原因が存
在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することに
なる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。
なお、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成
する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層
の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが
、２・Ｓ２は、Ｓ１以上（望ましくはＳ２は、Ｓ１以上）を満たしつつ、Ｃ１は、Ｃ２以
上を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小
さくしつつ、Ｃ１はＣ２以上を実現することが用意である。具体的には、例えば、容量素
子１６４を構成する絶縁層においては、酸化ハフニウムなどの高誘電率（ｈｉｇｈ−ｋ）
材料でなる膜、または酸化ハフニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料でなる膜と酸
化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし
、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４と
することができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタ（ｐチャネル型トランジスタ）を用いることができるのは
いうまでもない。
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジ
スタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の
メモリセルを有している。
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（
１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好まし
くは、１ｚＡ（１×１０−２１Ａ）以下であることが望ましい。通常のシリコン半導体で
は、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で
加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジス
タとして、酸化物半導体を含むトランジスタを用いることが好ましい。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、ノードＦＧに
与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電
流が小さいため、ノードＦＧに保持させる電荷量を少なくすることが可能である。つまり
、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情
報の書き換えを高速に行うことができる。
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いることが好ましい。例えば、読み出
し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いることが
好ましい。
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供
給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の
電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さ
いため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質
的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、また
は、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）するこ
とが可能となり、半導体装置の消費電力を十分に低減することができる。
また、メモリセルへの再度の情報の書き込みによって、直接的に情報を書き換えることが
可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり
、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高
速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消
去の際に必要とされていた高い電圧を必要としないため、半導体装置の消費電力をさらに
低減することができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの
各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１
ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ
以下である。
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子
の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、
１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さく
することが可能であり、半導体装置においてメモリセルを高密度で配置することができる
。
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（ト
ンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が
不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み
用トランジスタのスイッチング動作によりノードに所定量の電荷を保持させることで情報
の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することが
できる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いこ
とを意味するものである。例えば、本発明の一態様に係るメモリセルは、１×１０９回（
１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない。
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶと大きく、熱
励起キャリアが極めて少ないこともあり、例えば、１５０℃もの高温環境下でもメモリセ
ルの電流−電圧特性に劣化が見られない。
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温
下であっても特性の劣化を起こさず、且つオフ電流が室温で１００ｚＡ以下と極めて小さ
いという優れた特性を有することを初めて見出した。開示する発明の一態様は、このよう
な優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し
、従来にない特徴を有する半導体装置を提供するものである。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図２および図３を
用いて説明する。
図２（Ａ）および図２（Ｂ）は、図１（Ａ−１）に示す半導体装置（以下、メモリセル１
９０とも記載する。）を複数用いて形成される半導体装置の回路図である。図２（Ａ）は
、メモリセル１９０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であ
り、図２（Ｂ）は、メモリセル１９０が並列に接続された、いわゆるＮＯＲ型の半導体装
置の回路図である。
図２（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本
の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１９０を有する。図２（Ａ
）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに
限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル１９０において、トランジスタ１６０のゲート電極と、トランジスタ１６２
のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の
他方は電気的に接続されている。
また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセ
ル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が
有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ
１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は
、ソース線と電気的に接続される。
図２（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１
６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態に
する。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行
のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。
それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有す
る電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位
（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続
されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビッ
ト線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、
ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１
６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲー
ト電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値を
とる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
図２（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信
号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１９０を有する
。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイ
ン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソ
ース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬと
トランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ
１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され
、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。
そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
図２（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は、上述の図２（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作
は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１
６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与
え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出し
を行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、ト
ランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を
与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し
回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダ
クタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり
、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し
回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメ
モリセルからデータを読み出すことができる。
次に、図２に示す半導体装置などに用いることができる読み出し回路の一例について図３
を用いて説明する。
図３（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
スアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
メモリセル１９０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル１９０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、
選択したメモリセル１９０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる
。
メモリセル１９０が高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、
センスアンプは端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリ
セル１９０が低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センス
アンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。
このように、読み出し回路を用いることで、メモリセル１９０からデータを読み出すこと
ができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても
良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代
わりに参照用のビット線が接続される構成としても良い。
図３（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）と入力端子Ｖｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖ
ｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕ
ｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ
出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉ
ｎ（−）の一方は端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒ
ｅｆを与える。
図３（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１および入出力端子Ｖ２と、制御用信号Ｓｐの入力端子、制
御用信号Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして
、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その
後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、
比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力は
Ｈｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力
はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉ
ｎの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合
、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の
他方には参照電位Ｖｒｅｆを与える。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図７乃至図９を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図７は、半導体装置の構成の一例である。図７（Ａ）には、半導体装置の断面を、図７（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図７（Ａ）および図７（Ｂ）に示さ
れる半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ１６０を
有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸化物半導
体以外の半導体材料を用いたトランジスタ１６０は、酸化物半導体材料よりも更に電界効
果移動度の値が大きい材料を用いることで高速動作が可能になる。一方で、酸化物半導体
材料を用いたトランジスタ１６２は、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
図７におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領
域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲー
ト絶縁層１０８ａ上に設けられたゲート電極１１０ａと、不純物領域と電気的に接続する
ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂ
を有する。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならな
い領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合
物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子
分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２
６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、
およびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１
２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つま
り、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３
０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４
と電気的に接続されている。また、電極１３０ｃは、層間絶縁層１２６および層間絶縁層
１２８に形成された開口を通じて、ゲート電極１１０ａと電気的に接続されている。なお
、トランジスタ１６０の集積化などのため、サイドウォール絶縁層１１８が形成されない
場合もある。
図７におけるトランジスタ１６２は、層間絶縁層１２８上に設けられたソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極ま
たはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接
続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、
ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１
４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、
二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔ
ｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純
度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望
ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満
となる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）
は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましく
は、１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化さ
れた酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得
ることができる。
なお、図７のトランジスタ１６２では、酸化物半導体層１４４が島状に加工されないため
、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲ
ート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはド
レイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容
量素子１６４の他方の電極として機能することになる。
なお、図７の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁
性を十分に確保することができる。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお
、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１
４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電
極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層
１４４の被覆性を向上し、段切れを防止することができるためである。
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられ
ており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図８を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図９を参照して説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図８（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、
「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基
板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のもの
が含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リン（Ｐ）や砒素（Ａｓ
）などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、
硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図８（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図８（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、
そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層
１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸
化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形
成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、
酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。ま
た、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０
ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
ａ、ゲート電極１１０ａを形成する（図８（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図８（Ｃ）参照）。そして、
半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領
域１１４を形成する（図８（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するた
めにリン（Ｐ）やヒ素（Ａｓ）を添加しているが、ｐ型トランジスタを形成する場合には
、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記不純物領
域１１４の形成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形
成領域１１６が形成される（図８（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設
定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くする
ことが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成
する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工
程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図８（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層及び絶縁層１
１２に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。
また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と
、不純物領域１１４の上面を露出させると良い。なお、サイドウォール絶縁層１１８は、
高集積化などの目的のために形成されない場合もある。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素
（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図８（Ｅ）参照）。その
後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不
純物領域１２０等を覆うように金属層１２２を形成する（図８（Ｅ）参照）。当該金属層
１２２は、真空蒸着法、スパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応
することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。
このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コ
バルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図８（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１
０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域１２４は、金属材料と半導体材料との反応により形
成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成
することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属
化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図８（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、ア
クリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁
層１２６と層間絶縁層１２８の積層構造としているが、開示する発明の一態様はこれに限
定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層１２８
の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが
望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図８（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１
２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０ａと接触する電極などをあわせて形成することができる。ソース電極また
はドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることがで
きる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブ
デン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカン
ジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、熱
処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
８（Ｈ）参照）。酸化物半導体以外の半導体材料を用いたトランジスタ１６０は、高速動
作が可能である。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造
として、層間絶縁層および導電層の積層構造で成る多層配線構造を採用することにより、
高度に集積化した半導体装置を提供することができる。
〈上部のトランジスタの作製方法〉
次に、図９を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程について
説明する。なお、図９は、層間絶縁層１２８上の各種電極や、トランジスタ１６２などの
作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６
０等については省略している。
まず、層間絶縁層１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソー
ス電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する
（図９（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソ
ース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャ
ネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を
行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖ
ｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大
きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１００
０ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能であ
る。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、層間絶縁層１２８上には、下地として機能する絶縁層を設けても良い。当該絶縁層
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成さ
れるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはド
レイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように、酸化物半導体層１４４を形成する（図９（Ｂ）参照）。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物である
Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる
。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、通常のシリコン半導体と比較して電
界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用い
るのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ
＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の
組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：１［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：４［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：
Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：ＺｎＯ
＝１：２［ｍｏｌ数比］）の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被
処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水な
どが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を
形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半
導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽
減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いる
ことが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用
いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除
去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは
１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚
さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制すること
が可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切
な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる
。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば層間絶縁層１２８の表面）
の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいて
は、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突
させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させ
る方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近
にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、
酸素などによる雰囲気を適用してもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい
。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む
）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４０
０℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触
れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると、短時間での高温熱処理が可能となる。また、被処理物の耐熱
温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸
素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで
、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためであ
る。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジス
タを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、当該脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の
形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理
、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図９（Ｃ）参照）
。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また
、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６
は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されな
いが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くする
のが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好
ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。高誘電率（ｈｉｇｈ−ｋ）材
料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制
するために膜厚を大きくすることが可能になる。なお、高誘電率（ｈｉｇｈ−ｋ）材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし
、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼
ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極
１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８
ｂを形成する（図９（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶
縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによっ
て形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパ
ッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成するこ
とができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、
これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層
１５０および層間絶縁層１５２を形成する（図９（Ｅ）参照）。層間絶縁層１５０および
層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸
化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化
タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形
態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、開示する発明の
一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
また、層間絶縁層を設けない構成とすることも可能である。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの
方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図９（Ｅ）参照）。また、容量素子１６４が完成する。
図９（Ｅ）に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４
４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイ
ン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソ
ース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６
上のゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはドレ
イン電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ
及び酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１
４８ｂと、を有する。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温
でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ
（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以
下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる、開示する発明の一態様に係る半導体装置の
構成およびその作製方法について、図１０及び図１１を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１０は、半導体装置の構成の一例である。図１０（Ａ）には、半導体装置の断面を、図
１０（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１０（Ａ）は、図１０
（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１０（Ａ）および図１
０（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトラン
ジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものであ
る。酸化物半導体以外の半導体材料を用いたトランジスタ１６０は、酸化物半導体材料よ
りも更に電界効果移動度の値が大きい材料を用いることで高速動作が可能になる。一方で
、酸化物半導体材料を用いたトランジスタ１６２は、その特性により長時間の電荷保持を
可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
図１０におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板
１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設
けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物
領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲ
ート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、不純物領域と電気的に接続す
るソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０
ｂを有する。また、ソース電極またはドレイン電極１３０ａ、およびソース電極またはド
レイン電極１３０ｂ上には、配線１４２ｃ、および配線１４２ｄを有する。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならな
い領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合
物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子
分離絶縁層１０６が設けられている。ゲート電極１１０ａ上に開口を有し且つ、トランジ
スタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。
ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂ
は、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領
域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、
およびソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度
不純物領域１２０および不純物領域１１４と電気的に接続されている。なお、トランジス
タ１６０の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。
図１０におけるトランジスタ１６２は、層間絶縁層１２８上に設けられたソース電極また
はドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極
またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に
接続されている、島状の酸化物半導体層１４４と、ソース電極またはドレイン電極１４２
ａ、ソース電極またはドレイン電極１４２ｂ、島状の酸化物半導体層１４４を覆うゲート
絶縁層１４６と、ゲート絶縁層１４６上に島状の酸化物半導体層１４４と重畳するように
設けられたゲート電極１４８ａと、を有する。
ここで、下部のトランジスタ１６０と上部のトランジスタ１６２は、ゲート電極１１０ａ
上にソース電極またはドレイン電極１４２ａが直接形成されることで電気的に接続されて
いる。つまり、本実施の形態に示す半導体装置は、実施の形態３で示した半導体装置にお
いて、ゲート電極１１０ａの上面より上部を除去し、下部のトランジスタ１６０の上に、
上部トランジスタ１６２を形成した構成となっている。
なお、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または
、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。
具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ
３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７
ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二
次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒ
ｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は
、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは
、１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化され
た酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得る
ことができる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲ
ート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはド
レイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容
量素子１６４の他方の電極として機能することになる。
なお、図１０の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層
させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶
縁性を十分に確保することができる。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお
、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１
４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電
極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層
１４４の被覆性を向上し、段切れを防止することができるためである。
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられ
ており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ１６０を形成した後の工程、上部のトランジスタ１６２の作製方法について図１１を参
照して説明する。下部のトランジスタ１６０については、実施の形態３で示した方法と同
様の方法で作製することができ、実施の形態３の記載を参酌することができる。
まず、実施の形態３に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ
１６０のゲート電極１１０ａの上面より上部を除去する（図１１（Ａ）参照）。トランジ
スタ１６０の当該部分の除去は、ゲート電極１１０ａの上面が露出するまで、下部のトラ
ンジスタ１６０に研磨処理（ＣＭＰ処理）を行うことによってなされる。これにより、ゲ
ート電極１１０ａより上の、層間絶縁層１２６、１２８、ソース電極またはドレイン電極
１３０ａ、１３０ｂは除去される。このとき、層間絶縁層１２６、１２８、ソース電極ま
たはドレイン電極１３０ａ、１３０ｂを含む表面を平坦化することにより、後の工程にお
いて、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。また、実
施の形態３で示した電極１３０ｃは、このＣＭＰ処理で完全に除去されてしまうので形成
する必要はない。
このように、ＣＭＰ処理を行い、ゲート電極１１０ａの上面を露出させることにより、ゲ
ート電極１１０ａとソース電極またはドレイン電極１４２ａとを直接接続することができ
るので、トランジスタ１６０とトランジスタ１６２の電気的接続を容易に取ることができ
る。
次に、層間絶縁層１２６及び１２８上に導電層を形成し、該導電層を選択的にエッチング
して、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
、配線１４２ｃ、配線１４２ｄを形成する（図１１（Ｂ）参照）。ここで、ソース電極ま
たはドレイン電極１４２ａはゲート電極１１０ａと、配線１４２ｃはソース電極またはド
レイン電極１３０ａと、そして、配線１４２ｄはソース電極またはドレイン電極１３０ｂ
と、直接接続されるように形成する。
ここで、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂ、配線１４２ｃ、配線１４２ｄを形成する導電層は、実施の形態３で示した材料と同様
の材料を用いることができ、実施の形態３の記載を参酌することができる。また、導電層
のエッチングについても、実施の形態３で示した方法と同様にすることができ、実施の形
態３の記載を参酌することができる。
また、実施の形態３で示したように、ソース電極またはドレイン電極１４２ａ、およびソ
ース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を
設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２
ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可
能である。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
、配線１４２ｃ及び配線１４２ｄを覆うように酸化物半導体層を成膜し、該酸化物半導体
層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、およびソース電
極またはドレイン電極１４２ｂと接するように酸化物半導体層１４４を形成する（図１１
（Ｃ）参照）。
酸化物半導体層は、実施の形態３で示した材料と同様の材料を用い、同様の方法で成膜す
ることができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態３を参
酌することができる。
このように成膜した酸化物半導体層は、マスクを用いたエッチングなどの方法によって、
島状に加工して、島状の酸化物半導体層１４４を形成する。
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用
いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を
所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスや
エッチング液、エッチング時間、温度等）は適宜設定する。
また、酸化物半導体層１４４は、実施の形態３で示したように、熱処理（第１の熱処理）
を行うことが望ましい。第１の熱処理は、実施の形態３で示した方法で行うことができ、
実施の形態３を参酌することができる。第１の熱処理によって不純物を低減し、ｉ型（真
性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優
れた特性のトランジスタを実現することができる。なお、第１の熱処理は、酸化物半導体
層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後
に行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図１１（Ｃ）参照
）。
ゲート絶縁層１４６は、実施の形態３で示した材料と同様の材料を用い、同様の方法で成
膜することができる。よって、ゲート絶縁層１４６の材料と成膜方法について、実施の形
態３を参酌することができる。
また、ゲート絶縁層１４６の形成後、実施の形態３で示したように、不活性ガス雰囲気下
、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理は、実施の形態
３で示した方法で行うことができ、実施の形態３を参酌することができる。第２の熱処理
を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲ
ート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半
導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化
物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし
、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼
ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極
１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８
ｂを形成する（図１１（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート
絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによ
って形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、ス
パッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成する
ことができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり
、これらの記載を参酌できる。
次に、実施の形態３で示したように、ゲート絶縁層１４６、ゲート電極１４８ａ、および
電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する。層間絶縁層１
５０および層間絶縁層１５２は、実施の形態３で示した材料と同様の材料を用い、同様の
方法で成膜することができる。よって、層間絶縁層１５０および層間絶縁層１５２の材料
と成膜方法について、実施の形態３を参酌することができる。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの
方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図１０参照）。また、容量素子１６４が完成する。
図１０に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４４と
電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電
極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の
ゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはドレイン
電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａを覆
うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温
でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ
（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以
下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態３、実施の形態４とは異なる、開示する発明の一態様に係
る半導体装置の構成およびその作製方法について、図４乃至図６を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図４は、半導体装置の構成の一例である。図４（Ａ）には、半導体装置の断面を、図４（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図４（Ａ）は、図４（Ｂ）のＣ
１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図４（Ｂ）の平面図においては、煩
雑になることを避けるため、ソース電極またはドレイン電極１５４や、配線１５６など、
構成要素の一部を省略している。図４（Ａ）および図４（Ｂ）に示される半導体装置は、
下部に酸化物半導体以外の半導体材料を用いたトランジスタ１６０を有し、上部に酸化物
半導体を用いたトランジスタ１６２を有するものである。酸化物半導体以外の半導体材料
を用いたトランジスタ１６０は、酸化物半導体材料よりも更に電界効果移動度の値が大き
い材料を用いることで高速動作が可能になる。一方で、酸化物半導体材料を用いたトラン
ジスタ１６２は、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
図４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、半導
体装置の平面レイアウトである。本実施の形態では、トランジスタ１６２および容量素子
１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイ
アウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして
、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
図４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、
トランジスタ１６０におけるサイドウォール絶縁層１１８の有無である。つまり、図４に
示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層
を形成しないことにより、不純物領域１１４が形成されていない。このように、サイドウ
ォール絶縁層を設けない場合は、サイドウォール絶縁層１１８を設ける場合と比較して集
積化が容易である。また、サイドウォール絶縁層１１８を設ける場合と比較して、作製工
程を簡略化することが可能である。
図４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、
トランジスタ１６０における層間絶縁層１２５の有無である。つまり、図４に示される半
導体装置は、層間絶縁層１２５を有する。層間絶縁層１２５として、水素を含む絶縁層を
適用することで、トランジスタ１６０に対して水素を供給しトランジスタ１６０の特性を
向上させることが可能である。このような層間絶縁層１２５としては、例えば、プラズマ
ＣＶＤ法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層１
２６として、水素が十分に低減された絶縁層を適用することで、トランジスタ１６２の特
性を悪化させるおそれがある水素の、トランジスタ１６２への混入を防ぐことが可能であ
る。このような層間絶縁層１２６としては、例えば、スパッタ法により形成された窒化シ
リコン層などがある。このような構成を採用することにより、トランジスタ１６０とトラ
ンジスタ１６２の特性を十分に高めることができる。
図４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、
トランジスタ１６２における絶縁層１４３ａおよび絶縁層１４３ｂの有無である。つまり
、図４に示される半導体装置は、絶縁層１４３ａおよび絶縁層１４３ｂを有する。このよ
うに、絶縁層１４３ａおよび絶縁層１４３ｂを設けることにより、ゲート電極１４８ａと
、ソース電極またはドレイン電極１４２ａ（または、ゲート電極１４８ａと、ソース電極
またはドレイン電極１４２ｂ）とによる、いわゆるゲート容量を低減し、トランジスタ１
６２の動作速度を向上させることができる。
なお、実施の形態４と同様、下部のトランジスタ１６０と上部のトランジスタ１６２は、
ゲート電極１１０ａ上にソース電極またはドレイン電極１４２ａが直接形成されることで
電気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と
比較して、集積度が向上する。また、作製工程が簡略化される。
なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点
のいずれか一のみを有する構成を採用しても良い。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ１６０を形成した後の工程、上部のトランジスタ１６２の作製方法について図５および
図６を参照して説明する。下部のトランジスタ１６０については、実施の形態３で示した
方法と同様の方法で作製することができる。詳細については、実施の形態３の記載を参酌
できる。なお、本実施の形態では、トランジスタ１６０を覆うように層間絶縁層１２５、
層間絶縁層１２６、層間絶縁層１２８、の三種類の層間絶縁層が形成されるものとする（
図８（Ｇ）参考）。また、本実施の形態では、トランジスタ１６０の作製工程において、
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成
しないが（図８（Ｈ）参考）、ソース電極またはドレイン電極１３０ａおよびソース電極
またはドレイン電極１３０ｂが形成されていない状態であっても、便宜上、トランジスタ
１６０と呼ぶことにする。
まず、実施の形態３に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ
１６０のゲート電極１１０ａの上面より上部を除去する。当該除去工程には、ＣＭＰ（化
学的機械的研磨）などの研磨処理を適用すればよい。これにより、ゲート電極１１０ａ上
面より上の、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８は除去される。な
お、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極
、配線、絶縁層、半導体層などを形成することが可能となる。
次に、ゲート電極１１０ａ、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８上
に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極
１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図５（Ａ）参照）。ここ
で、ソース電極またはドレイン電極１４２ａは、ゲート電極１１０ａと直接接続されるよ
うに形成する。
ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成
するための導電層は、実施の形態３で示した材料と同様の材料を用いて形成することがで
きる。また、導電層のエッチングについても、実施の形態３で示した方法と同様の方法を
用いて行うことができる。詳細については、実施の形態３の記載を参酌することができる
。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
を覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはド
レイン電極１４２ａ上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂ上に
絶縁層１４３ｂを、それぞれ形成する（図５（Ｂ）参照）。
当該絶縁層１４３ａ、絶縁層１４３ｂを設けることにより、後に形成されるゲート電極と
、ソース電極またはドレイン電極１４２ａとの間の、および、後に形成されるゲート電極
と、ソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能であ
る。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
を覆うように酸化物半導体層１４４を形成し、酸化物半導体層１４４上にゲート絶縁層１
４６を形成する（図５（Ｃ）参照）。
酸化物半導体層１４４は、実施の形態３で示した材料、方法により形成することができる
。また、酸化物半導体層１４４に対しては、熱処理（第１の熱処理）を行うことが望まし
い。詳細については、実施の形態３の記載を参酌することができる。
ゲート絶縁層１４６は、実施の形態３で示した材料、方法により形成することができる。
また、ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱
処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態３の記載を参酌
することができる。
次に、ゲート絶縁層１４６上において、トランジスタ１６２のチャネル形成領域となる領
域と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２
ａと重畳する領域に電極１４８ｂを形成する（図５（Ｄ）参照）。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層
１５０および層間絶縁層１５２を形成する（図６（Ａ）参照）。層間絶縁層１５０および
層間絶縁層１５２は、実施の形態３で示した材料、方法により形成することができる。詳
細については、実施の形態３の記載を参酌することができる。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの
方法を用いて行うことができる。
次に、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８、酸化物半導体層１４４
、ゲート絶縁層１４６、層間絶縁層１５０、層間絶縁層１５２を選択的にエッチングして
、トランジスタ１６０の金属化合物領域１２４にまで達する開口を形成する（図６（Ｂ）
参照）。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用いて
も良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。
そして、上記開口に埋め込むように、ソース電極またはドレイン電極１５４を形成する。
そして、ソース電極またはドレイン電極１５４と接続する配線１５６を形成する（図６（
Ｃ）参照）。
ソース電極またはドレイン電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法
などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記
導電層の一部を除去することにより形成することができる。より具体的には、例えば、開
口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄
く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することが
できる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜
など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減さ
せる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制
するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に
、メッキ法により銅膜を形成してもよい。
配線１５６は、ソース電極またはドレイン電極１５４に接する導電層を形成した後に、当
該導電層を選択的にエッチングすることによって形成することができる。当該導電層は、
スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成す
ることができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であ
る。
以上により、トランジスタ１６０、トランジスタ１６２および容量素子１６４を有する半
導体装置が完成する。
本実施の形態で示す半導体装置は、トランジスタ１６２および容量素子１６４が、トラン
ジスタ１６０と重畳する構成を備えていること、トランジスタ１６０がサイドウォール絶
縁層を有しないこと、ゲート電極１１０ａ上にソース電極またはドレイン電極１４２ａが
直接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略
化されている。
また、本実施の形態で示す半導体装置は、層間絶縁層１２５として、水素を含む絶縁層を
適用し、層間絶縁層１２６として、水素が十分に低減された絶縁層を適用することで、ト
ランジスタ１６０およびトランジスタ１６２の特性が高められている。また、絶縁層１４
３ａおよび絶縁層１４３ｂを有することで、いわゆるゲート容量が低減され、トランジス
タ１６２の動作速度が向上している。
本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供すること
が可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
ノート型のパーソナルコンピュータが実現される。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポイ
ンティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えてい
る。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロ
ット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７
４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられてい
る。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力が十分に低減された携帯電話機が実現される。
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図１３を参照して説明する。
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４
に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのい
ずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えること
により行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２
に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧ
に与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、ト
ランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する
配線の電位がノードＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖ
ｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノード
ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与えら
れた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ
状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
図１３に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図１３において、横軸はＶｃｇ（Ｖ）を
示し、縦軸はＩｄ（Ａ）を示す。図１３から、１×１０９回の書き込み前後において、メ
モリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後にお
いてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が
劣化しないことを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１０９
回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示す
る発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
本実施例では、実施の形態３に従って、高純度化された酸化物半導体を用いてトランジス
タを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十
分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意して
オフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果
を図１４に示す。図１４において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤであ
る。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２
０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下であ
ることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ
）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定
器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１５を参照して説明する。
図１５に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジス
タ８０６には、実施の形態３に従って作製したトランジスタを使用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の測定系を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレ
イン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびド
レイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端
子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例え
ば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電
極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図１６に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となる
ような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電
位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする
。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、電
位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによ
って、ノードＡがフローティング状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化
物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラ
ンジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２
ａ、８０２ｂ、８０２ｃの容量値をそれぞれ、容量素子８０２ａを１００ｆＦ、容量素子
８０２ｂを１ｐＦ、容量素子８０２ｃを３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、約３００００ｓｅｃとした。
図１７に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図１７より、時間の経過にしたがって、電位が変化している様子が確認できる。
図１８には、上記電流測定によって算出されたオフ電流を示す。なお、図１８は、ソース
−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１８から、ソース−ドレ
イン電圧が４Ｖの条件において、オフ電流は室温で約４０ｚＡ／μｍであることが分かっ
た。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は室温で１０ｚＡ
／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２５ 層間絶縁層
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１５４ ソース電極またはドレイン電極
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８０２ 容量素子
８０２ａ 容量素子
８０２ｂ 容量素子
８０２ｃ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ

Claims (3)

  1. トランジスタと、
    前記トランジスタと電気的に接続される容量素子と、を有し、
    前記トランジスタは、
    ＩｎとＧａとＺｎとを有する酸化物半導体層と、
    前記酸化物半導体層と接するソース電極及びドレイン電極と、
    絶縁層を介して前記酸化物半導体層と重なるゲート電極と、を有し、
    前記容量素子は、前記酸化物半導体層と、前記ソース電極または前記ドレイン電極の一方と、を有し、
    前記酸化物半導体層は、前記トランジスタの一部として機能する領域と前記容量素子の一部として機能する領域とを有し、
    前記ソース電極または前記ドレイン電極の一方は、前記トランジスタの一部として機能する領域と前記容量素子の一部として機能する領域とを有し、
    前記ソース電極または前記ドレイン電極の一方は全て、前記酸化物半導体層と重なることを特徴とする半導体装置。
  2. トランジスタと、
    前記トランジスタと電気的に接続される容量素子と、を有し、
    前記トランジスタは、
    ＩｎとＧａとＺｎとを有する酸化物半導体層と、
    前記酸化物半導体層と接するソース電極及びドレイン電極と、
    絶縁層を介して前記酸化物半導体層と重なるゲート電極と、を有し、
    前記容量素子は、前記酸化物半導体層と、前記ソース電極または前記ドレイン電極の一方と、前記絶縁層とを有し、
    前記酸化物半導体層は、前記トランジスタの一部として機能する領域と前記容量素子の一部として機能する領域とを有し、
    前記ソース電極または前記ドレイン電極の一方は、前記トランジスタの一部として機能する領域と前記容量素子の一部として機能する領域とを有し、
    前記絶縁層は、前記トランジスタの一部として機能する領域と前記容量素子の一部として機能する領域とを有し、
    前記ソース電極または前記ドレイン電極の一方は全て、前記酸化物半導体層と重なることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記トランジスタは、ドレイン電圧が１Ｖ、ゲート電圧が−２０Ｖ以上−５Ｖ以下の範囲にわたって、チャネル幅１μｍあたりのオフ電流が１×１０−１８（Ａ／μｍ）以下であることを特徴とする半導体装置。
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