JP2003101407A

JP2003101407A - 半導体集積回路

Info

Publication number: JP2003101407A
Application number: JP2001289867A
Authority: JP
Inventors: Masashi Yonemaru; 政司米丸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-09-21
Filing date: 2001-09-21
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】待機時、動作時ともにリーク電流を削減する
ことができ、低電圧で動作可能な、低消費電力化を図る
ことができる半導体集積回路を提供する。【解決手段】ＳＯＩ基板上に、完全空乏型ＭＩＳＦＥＴ
と、ボディ電極を有する部分空乏型ＭＩＳＦＥＴとを形
成し、論理演算を実現するネットワーク回路１は、完全
空乏型ＭＩＳＦＥＴによって構成し、ネットワーク出力
が接続されるバッファ回路２は、それぞれのゲート電極
とボディ電極とが接続された部分空乏型ＭＩＳＦＥＴに
よって構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電圧において動
作が可能であり、スタンバイリーク電流を低減すること
が可能となる半導体集積回路に関し、特に、ＳＯＩ基板
上に設けられた半導体集積回路（ＳＯＩデバイス）に関
する。

【０００２】

【従来の技術】近年、半導体集積回路に対する消費電力
削減が要求されるに伴って、半導体集積回路における動
作電源電圧の低下が進んでいる。半導体集積回路の低電
圧動作、低消費電流を実現するための半導体デバイス作
製技術として、ＳＯＩ基板上にＦＥＴを作製するＳＯＩ
技術が注目されている。このＳＯＩ技術によって作製さ
れるデバイスは、そのサブスレッショルド特性によっ
て、より低いしきい値電圧を実現することができるの
で、半導体集積回路を低電圧で動作させることができる
ようになる。しかしながら、低しきい値のＦＥＴは、リ
ーク電流が増加する傾向があり、このリーク電流を削減
することが課題となっている。

【０００３】この課題を解決するために、特開平６−２
９８３４号公報には、しきい値電圧が高いＦＥＴを用い
ることによって、回路のスタンバイ（待機）時のリーク
電流を削減する方法が提案されている。この従来技術に
おいて、回路の動作時には低しきい値ＭＯＳＦＥＴによ
り高速動作が行われ、回路の待機時には高しきい値ＭＯ
ＳＦＥＴによりリーク電流が削減される。この従来技術
による回路は、低しきい値ＭＯＳＦＥＴと高しきい値Ｍ
ＯＳＦＥＴとによって構成されており、ＭＴＣＭＯＳ回
路と称される。以下に、この従来技術について、図１３
を用いて説明する。

【０００４】図１３に示すＭＴＣＭＯＳ回路では、電源
線Ｖｄｄと接地線ＧＮＤとが互いに並行に設けられ、さ
らに、電源線と接地線との間に、擬似電源線１１０と擬
似接地線１１１とが互いに並行に設けられている。電源
線Ｖｄｄと擬似電源線１１０との間には、高しきい値Ｐ
ＭＯＳＦＥＴＭ１０３が接続されており、そのゲート
には制御信号ＳＬが入力される。擬似接地線１１１と接
地線ＧＮＤとの間には、高しきい値ＮＭＯＳＦＥＴＭ
１０４が接続されており、そのゲートには制御信号ＳＬ
Ｂが入力される。

【０００５】擬似電源線１１０と擬似接地線１１１との
間には、機能回路が形成されている。この例では、擬似
電源線１１０にソースが接続された低しきい値ＰＭＯＳ
ＦＥＴＭ１０１と、擬似接地線１１１にソースが接続
された低しきい値ＮＭＯＳＦＥＴＭ１０２とによって
インバータ回路が構成されている。両ＭＯＳＦＥＴＭ
１０１およびＭ１０２のゲートには入力端子が接続さ
れ、両ＭＯＳＦＥＴＭ１０１およびＭ１０２のドレイ
ンには出力端子が接続されている。ここで、機能回路で
あるインバータ回路を構成するＰＭＯＳＦＥＴＭ１０
１およびＮＭＯＳＦＥＴＭ１０２は、しきい値電圧が
低いＭＯＳＦＥＴであるので、低電源電圧であっても、
高速動作を実現することができる。

【０００６】図１３に示すＮＴＣＭＯＳ回路において、
待機動作時には、上記制御信号ＳＬが”Ｈ”、制御信号
ＳＬＢが”Ｌ”となり、ＰＭＯＳＦＥＴＭ１０３およ
びＮＭＯＳＦＥＴＭ１０４はオフ状態となる。ここ
で、ＰＭＯＳＦＥＴＭ１０３およびＮＭＯＳＦＥＴＭ
１０４はしきい値電圧が高いＭＯＳＦＥＴであるので、
低しきい値ＭＯＳＦＥＴにて構成されるインバータ回路
におけるリーク電流を削減することができる。

【０００７】しかしながら、この従来技術によれば、機
能回路の待機時にはリーク電流を削減することができる
ものの、機能回路の動作時に発生するリーク電流は、何
等削減されていない。また、機能回路の待機時には、Ｍ
ＯＳＦＥＴＭ１０３およびＭ１０４によって機能回路
への電源供給がカットされているため、待機時にデータ
保持等を行うためには、別途データ保持回路を設ける必
要がある。

【０００８】一方、高しきい値ＭＯＳＦＥＴを用いるの
ではなく、ＦＥＴのしきい値を制御することによって、
リーク電流を削減する方法も提案されている。図１４
に、動作と共にしきい値電圧を可変とすることができ
る、ダイナミックしきい値ＭＯＳ（ＤＴＭＯＳ）と称さ
れるＭＯＳＦＥＴの構成例を示す。この図１４では、Ｄ
ＴＭＯＳ構造のＳＯＩデバイスの例を示しているが、バ
ルク構造においても実現可能である。また、図１４で
は、ＰＭＯＳＦＥＴの例を示しているが、ＮＭＯＳＦＥ
Ｔについても、導電型が反対となるだけで、同様の構造
とすることができる。

【０００９】図１４に示すＤＴＭＯＳは、基板上に設け
られた埋め込み酸化膜上に、Ｎ型シリコンからなる半導
体層が設けられ、Ｐ型不純物をドーピングすることによ
ってＰ＋型領域からなるソースとドレインとが形成され
ている。ソースとドレインとの間は、Ｎ型領域からなる
ボディ領域となっている。ボディ領域の上には、図示し
ないゲート酸化膜を介してＰ＋型ポリシリコンからなる
ゲート電極が設けられている。従来のＦＥＴでは、ボデ
ィ電位を固定するためにボディ電極（ボディ端子）が設
けられるが、ＤＴＭＯＳでは、ボディ電極が、ＭＯＳＦ
ＥＴの制御端子として、ゲート電極と接続されている。

【００１０】このように、ＦＥＴのボディ電極とゲート
電極とを接続することによって、チャネルが形成される
方向にゲートがバイアスされると共に、ボディ領域はソ
ースに対して順方向にバイアスされるため、しきい値電
圧が低下する。このため、オフ状態のときにリーク電流
が少なくなるように、しきい値電圧が高く設定されたＦ
ＥＴに対して、ＤＴＭＯＳを採用することによって、動
作時にしきい値電圧が低下して飽和電流値が大きくな
り、高速動作を実現することができる。

【００１１】このように、ＤＴＭＯＳによれば、オフ状
態におけるリーク電流を増加することなく、ＯＮ状態の
電流駆動能力を大きくすることができる。さらに、ＳＯ
Ｉデバイスにおいては、ボディ領域が埋め込み酸化膜に
よって基板から完全に分離しているので、各素子の間に
絶縁膜を設けることによって、素子単位でボディ領域を
制御することができ、また、ＳＯＩデバイスでは、ボデ
ィ領域の接合容量が小さいため、ゲート電極と共に駆動
するために必要な電荷量をバルク構造に比べて小さくす
ることができるため、バルク構造に比べてより好適であ
る。

【００１２】しかしながら、ＤＴＭＯＳは、ボディ領域
がフローティング状態である完全空乏型ＭＩＳＦＥＴに
比べると、ボディ領域の容量を駆動する必要がある分だ
け、回路の負荷が大きくなり、また、ボディ電位を制御
するための電極を設ける必要があるため、デバイス面積
が大きくなるという問題点がある。

【００１３】ＤＯＭＯＳを用いた従来例は、例えば特開
平１０−１３５８１４号公報に開示されている。図１５
に、上記公報に開示されている半導体集積回路の一例を
示す。この回路は、論理演算を実現するパストランジス
タネットワークと、その出力が接続されるバッファ回路
とを備えている。

【００１４】バッファ回路は、２つのインバータ回路に
よって構成されている。一方のインバータ回路は、ゲー
ト電極とボディ電極とが接続されたＤＴＭＯＳである、
ＰＭＯＳＦＥＴＭ１２０とＮＭＯＳＦＥＴＭ１２１と
によってインバータ回路が構成されている。ＰＭＯＳＦ
ＥＴＭ１２０のソースは電源線に接続されており、Ｎ
ＭＯＳＦＥＴＭ１２１のドレインは接地線に接続され
ている。また、両ＭＯＳＦＥＴのゲートはパストランジ
スタネットワークの出力に接続され、両ＭＯＳＦＥＴの
ドレインは出力端子Ｏｕｔに接続されている。他方のイ
ンバータ回路は、ゲート電極とボディ電極とが接続され
たＤＴＭＯＳである、ＰＭＯＳＦＥＴＭ１２２とＮＭＯ
ＳＦＥＴＭ１２３とによってインバータ回路が構成さ
れている。ＰＭＯＳＦＥＴＭ１２２のソースは電源線
に接続されており、ＮＭＯＳＦＥＴＭ１２３のドレイ
ンは接地線に接続されている。また、両ＭＯＳＦＥＴの
ゲートはパストランジスタネットワークの出力に接続さ
れ、両ＭＯＳＦＥＴのドレインは出力端子ＯｕｔＢに
接続されている。

【００１５】また、パストランジスタネットワークは、
信号ＡおよびＡの反転信号であるＡＢが入力される入力
端子、信号ＢおよびＢの反転信号であるＢＢが入力され
る入力端子、信号ＣおよびＣの反転信号であるＣＢが入
力される入力端子を有し、それぞれのゲート電極とボデ
ィ電極とが接続されたＤＴＭＯＳである、ＮＭＯＳＦＥ
Ｔによって構成されている。一方のＭＯＳＦＥＴは、ゲ
ートに信号Ｃが入力され、ソースに信号Ａが入力され、
他方のＭＯＳＦＥＴは、ゲートに信号ＣＢが入力され、
ソースに信号Ｂが入力される。両ＭＯＳＦＥＴは、ドレ
インが接続されている。

【００１６】この図１５に示す従来例では、ＭＯＳＦＥ
ＴがＯＮ状態のときにはしきい値電圧が低いために高速
に動作し、ＯＦＦ状態のときにはしきい値電圧が高いた
めにリーク電流を削減することができる。また、回路が
動作中にも、動作していないＦＥＴのしきい値は高くな
り、リーク電流を削減するように働くため、不要な電流
が削減される。この従来技術によれば、回路が動作中で
あるか、または待機中であるかに関らず不要なリーク電
流を削減することができる。

【００１７】しかしながら、図１５に示す従来例では、
ＳＯＩを用いて接合容量の削減を図ったとしても、パス
トランジスタネットワークの入力端子からゲートおよび
ボディ領域の両方の容量に対して電荷を充放電する必要
があり、その分、消費電流が増加して、動作速度も低下
する。また、回路を構成する全てのデバイスがＤＴＭＯ
Ｓからなり、ボディ電極を必要とするため、回路のレイ
アウト面積が増加するという問題がある。

【００１８】図１６（ａ）および図１６（ｂ）に、ＤＴ
ＭＯＳを実現するためのボディ電極を有する、部分空乏
型ＭＩＳＦＥＴのレイアウト例を示し、図１６（ｃ）お
よび図１６（ｄ）に、ボディフローティングである完全
空乏型ＭＩＳＦＥＴのレイアウト例を示す。なお、図１
６（ａ）〜図１６（ｄ）ではＮＭＯＳＦＥＴの例につい
て示しているが、ＰＭＯＳＦＥＴについても、導電型が
反対となるだけで、同様の構造とすることができる。

【００１９】図１６（ａ）はボディ電極を有する部分空
乏型ＭＩＳＦＥＴの一例を示す平面図であり、図１６
（ｂ）は図１６（ａ）のＡ−Ａ’線による断面図であ
る。この部分空乏型ＭＩＳＦＥＴは、基板１３８上に設
けられた埋め込み酸化膜１３７の表層にＮ＋型領域から
なるソースおよびドレインが設けられ、両者の間にＰ型
領域からなるボディ領域１３６が設けられている。ボデ
ィ領域１３６の上には、ゲート酸化膜１３５を介してポ
リシリコンからなるゲート電極１３４が設けられてい
る。ゲート電極１３４は、ボディ領域１３６の上よりも
さらに左側に延在しており、その部分上の絶縁膜（図示
せず）にゲート電極のコンタクトホール１３０が設けら
れている。また、ソースおよびドレインにも、各部分上
の絶縁膜（図示せず）に、それぞれ、ソース電極のコン
タクトホール１３１およびドレイン電極のコンタクトホ
ール１３２が設けられている。ボディ領域１３６は、ソ
ースおよびドレインと隣接して設けられたＰ＋型領域か
らなるボディ電極１４０と接続されており、その部分上
の絶縁膜（図示せず）に、ボディ電極のコンタクトホー
ル１３３が設けられている。なお、部分空乏型とは、ボ
ディ領域へのイオン注入量およびゲート酸化膜の厚さ等
の製造条件によって、ボディ領域が全て空乏層とならな
い構造のものを言う。また、部分空乏型ＭＩＳＦＥＴに
対してボディ電極を設けて、ゲート電極と接続すること
によってＤＴＭＯＳが実現される。完全空乏型ＭＩＳＦ
ＥＴに対してボディ電極を設けてボディ電極を制御しよ
うとしても、完全に空乏化されたボディ領域の抵抗は非
常に高いため、ボディ電位によってしきい値を制御する
ことはできない。

【００２０】また、図１６（ｃ）はボディフローティン
グである完全空乏型ＭＩＳＦＥＴの平面図であり、図１
６（ｄ）は図１６（ｃ）のＢ−Ｂ’線による断面図であ
る。この完全空乏型ＭＩＳＦＥＴは、ＤＴＭＯＳのよう
にボディ電極１４０が設けられていない。

【００２１】上記図１６（ａ）〜図１６（ｄ）から分か
るように、ＤＴＭＯＳでは、ボディ電極１４０を形成し
てゲート電極１３４と接続するために、回路の占有面積
が増加している。

【００２２】図１７に、特開平１０−１３５８１４号公
報に開示されている半導体集積回路の他の例を示す。こ
の回路は、論理演算を実現するパストランジスタネット
ワークと、その出力が接続されるバッファ回路とを備え
ている。

【００２３】バッファ回路は、ボディ電極がパストラン
ジスタネットワークの出力に接続され、ゲートが他方の
出力ＯｕｔＢに相補的に接続された部分空乏型ＰＭＯ
ＳＦＥＴＭ１５０と、ゲート電極とボディ電極とが接
続されたＤＴＭＯＳである、ＮＭＯＳＦＥＴＭ１５１
とからなる回路と、ボディ電極がパストランジスタネッ
トワークの出力に接続され、ゲートが他方の出力Ｏｕｔ
に相補的に接続された部分空乏型ＰＭＯＳＦＥＴＭ１
５２と、ゲート電極とボディ電極とが接続されたＤＴＭ
ＯＳである、ＮＭＯＳＦＥＴＭ１５３とからなる回路
とによって、ラッチ型バッファ回路が構成されている。
各回路は、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴが接続
されており、ＰＭＯＳＦＥＴのソースが電源線に接続さ
れ、ＮＭＯＳＦＥＴのソースが接地線に接続されてい
る。また、各ＮＭＯＳＦＥＴのゲートおよびボディ電極
にもパストランジスタネットワークの出力が接続されて
おり、一方の回路は、各ＭＯＳＦＥＴのドレインが出力
端子ＯｕｔＢに接続されており、他方の回路は、各Ｍ
ＯＳＦＥＴのドレインが出力端子Ｏｕｔに接続されてい
る。

【００２４】また、パストランジスタネットワークは、
信号ＡおよびＡの反転信号であるＡＢが入力される入力
端子、信号ＢおよびＢの反転信号であるＢＢが入力され
る入力端子、信号ＣおよびＣの反転信号であるＣＢが入
力される入力端子を有し、それぞれのゲート電極とボデ
ィ電極とが接続されたＤＴＭＯＳである、ＮＭＯＳＦＥ
Ｔによって構成されている。一方のＭＯＳＦＥＴは、ゲ
ートに信号Ｃが入力され、ソースに信号Ａが入力され、
他方のＭＯＳＦＥＴは、ゲートに信号ＣＢが入力され、
ソースに信号Ｂが入力される。両ＭＯＳＦＥＴは、ドレ
インが接続されている。

【００２５】この図１７に示す従来例では、図１５に示
す従来例と同様に、ＭＯＳＦＥＴがＯＮ状態のときには
しきい値電圧が低いために高速に動作し、ＯＦＦ状態の
ときにはしきい値電圧が高いためにリーク電流を削減す
ることができる。また、回路が動作中にも、動作してい
ないＦＥＴのしきい値は高くなり、リーク電流を削減す
るように働くため、不要な電流が削減される。この従来
技術によれば、回路が動作中であるか、または待機中で
あるかに関らず、不要なリーク電流を削減することがで
きる。

【００２６】しかしながら、図１７に示す従来例では、
ＳＯＩを用いて接合容量の削減を図ったとしても、パス
トランジスタネットワークの入力端子からゲートおよび
ボディ領域の両方の容量に対して電荷を充放電する必要
があり、その分、消費電流が増加して、動作速度も低下
する。また、回路を構成する各デバイスがＤＴＭＯＳか
らなり、ボディ電極を必要とするため、回路のレイアウ
ト面積が増加するという問題がある。

【００２７】さらに、より少ない素子数により、ＤＴＭ
ＯＳを用いた半導体集積回路を実現できる従来例が、例
えば特開平１０−２９４６６３号公報に開示されてい
る。図１８に、この公報に開示されている半導体集積回
路の一例を示す。この回路は、ＮＡＮＤ論理を実現して
おり、パスネットワークトランジスタと、その出力が接
続されるバッファ回路としてのインバータ回路１６２と
を備えている。

【００２８】ＮＡＮＤ回路は、それぞれのゲート電極と
ボディ電極とが接続されたＤＴＭＯＳである、ＮＭＯＳ
ＦＥＴＭ１６０およびＰＭＯＳＦＥＴＭ１６１を有し
ている。ＮＭＯＳＦＥＴＭ１６０は、ゲートに信号Ａ
が入力され、ソースに信号Ｂが入力される。また、ＰＭ
ＯＳＦＥＴＭ１６１は、ゲートに信号Ａが入力され、
ソースが接地線に接続されている。また、ＮＭＯＳＦＥ
ＴＭ１６０およびＰＭＯＳＦＥＴＭ１６１のドレイン
は、それぞれインバータ回路１６２に接続されている。
インバータ回路１６２は、ＤＴＭＯＳ構造のＮＭＯＳＦ
ＥＴおよびＰＭＯＳＦＥＴによって構成されている。

【００２９】このＮＡＮＤ回路は、入力Ａ、Ｂが共に”
Ｈ”のときに、ＮＭＯＳＦＥＴＭ１６０がＯＮ状態に
なり、ＰＭＯＳＦＥＴＭ１６１はＯＦＦ状態になる。
よって、インバータ回路１６２の入力には、入力Ｂの”
Ｈ”が入力され、出力Ｏｕｔからは”Ｌ”が出力され
る。

【００３０】また、入力Ａが”Ｈ”で入力Ｂが”Ｌ”の
ときには、ＮＭＯＳＦＥＴＭ１６０がＯＮ状態にな
り、ＰＭＯＳＦＥＴＭ１６１はＯＦＦ状態になる。よ
って、インバータ回路１６２の入力には、入力Ｂの”
Ｈ”が入力され、出力Ｏｕｔからは”Ｌ”が出力され
る。

【００３１】また、入力Ａが”Ｌ”のときには、ＮＭＯ
ＳＦＥＴＭ１６０がＯＦＦ状態になり、ＰＭＯＳＦＥ
ＴＭ１６１はＯＮ状態になる。よって、入力Ｂの値に
関らず、インバータ回路１６２の入力には”Ｌ”が入力
され、出力Ｏｕｔからは”Ｈ”が出力される。

【００３２】この図１８に示す従来例では、素子数を少
なくすることができるが、ネットワークの入力Ａ、Ｂが
駆動する負荷は、ＮＭＯＳＦＥＴＭ１６０およびＰＭ
ＯＳＦＥＴＭ１６１のゲートおよびボディ領域、イン
バータ回路１６２を構成するＤＴＭＯＳのゲートおよび
ボディ領域であり、ＳＯＩ技術によって削減することが
できるものの、ボディ領域の容量も駆動する必要があ
る。また、他の従来例と同様に、ボディ電極のためのレ
イアウト面積が増加するという問題もある。

【００３３】

【発明が解決しようとする課題】上述したように、リー
ク電流削減のための従来技術には、以下のような問題点
がある。

【００３４】まず、ＭＴＣＭＯＳ回路においては、待機
時のリーク電流は削減することができるものの、動作時
のリーク電流については何等削減されない。また、ＭＴ
ＣＭＯＳ回路においては、待機時に機能回路部への電源
供給が切断されるため、待機時におけるデータ保持等の
動作については、別途回路が必要となる。

【００３５】一方、ＤＴＭＯＳ回路においては、待機
時、動作時ともにリーク電流を削減することは可能であ
るが、信号の負荷がゲート容量とボディ領域の容量とな
り、通常のＣＭＯＳ回路および完全空乏型ＭＩＳＦＥＴ
回路に比べて負荷が大きい。また、ＤＴＭＯＳ回路にお
いては、ボディ電位を制御するためのボディ電極を設け
る必要があり、回路のレイアウト面積が増加する。

【００３６】さらに、ＤＴＭＯＳには、上限電圧が存在
する。このことについて、図１９を用いて説明する。

【００３７】図１９（ａ）は、ＤＴＭＯＳのリーク電流
について説明するための図であり、図１９（ｂ）は、そ
のドレイン電流（Ｉｄ）とゲート端子へ流れ出す電流
（Ｉｌｅａｋ）のドレイン電圧依存性を示す図である。
ここでは、ＰＭＯＳＦＥＴについて説明するが、ＮＭＯ
ＳＦＥＴについても、極性が異なるだけで、同様であ
る。

【００３８】図１９（ａ）に示すＤＴＭＯＳは、ソース
が電源線Ｖｄｄに接続され、ドレインが接地線に接続さ
れ、ゲート電極とボディ電極とが接続されて接地線に接
続された、部分空乏型ＰＭＯＳＦＥＴによって構成され
ている。

【００３９】この構成では、図１９（ｂ）に示すよう
に、ドレイン電流Ｉｄが増加するに従って、ゲート端子
への流出電流ＩｌｅａｋがＶｄｄ＝０．５Ｖ以上で急激
に増加する。これは、図１４に示すＤＴＭＯＳの構造か
らも分かるように、Ｐ＋型領域からなるソースとＮ型領
域からなるボディ領域との間に生じる順方向ダイオード
によって、ソース→ボディ→ゲートの経路によってリー
ク電流が発生するためである。よって、ソース・ボディ
間に生じるダイオードのビルトイン電圧（０．８Ｖ）以
上になると、リーク電流を無視することができなくな
る。このため、ＤＴＭＯＳを適用することができる電源
電圧範囲は、０．８Ｖ以下が妥当であるとされている。
本発明では、０．５Ｖ以下の低電圧において動作する半
導体集積回路を実現することができるので、その範囲内
では問題は生じないが、さらに広い電源電圧範囲でのア
プリケーションを可能とするためには、この経路による
リーク電流を防ぐのが好ましい。

【００４０】本発明は、このような従来技術の課題を解
決するためになされたものであり、待機時、動作時とも
にリーク電流を削減することができ、低電圧で動作可能
な、低消費電力化を図ることができる半導体集積回路を
提供することを目的とする。さらに、本発明は、広い電
源電圧範囲に対しても適用可能な、低消費電力化を図る
ことができる半導体集積回路を提供することを目的とす
る。

【００４１】

【課題を解決するための手段】本発明の半導体集積回路
は、ＳＯＩ基板上に、ゲート酸化膜下のチャネル領域に
誘起されるゲート空乏層が埋め込み酸化膜界面まで到達
し、ソースとドレインとの間のボディ領域が全て空乏化
される完全空乏型ＭＩＳＦＥＴと、ゲート空乏層が埋め
込み酸化膜界面まで到達せず、ボディ領域に電荷中性領
域が存在し、ボディ領域の電位を制御するためのボディ
電極が設けられている部分空乏型ＭＩＳＦＥＴとを有
し、論理演算を実現するネットワーク回路は、完全空乏
型ＭＩＳＦＥＴによって構成され、該ネットワーク回路
の出力が接続されるバッファ回路は、それぞれのゲート
電極とボディ電極とが接続された部分空乏型ＭＩＳＦＥ
Ｔによって構成されており、そのことにより上記目的が
達成される。

【００４２】上記構成によれば、後述する実施形態１に
示すように、論理ネットワーク回路は完全空乏型ＭＩＳ
ＦＥＴにて構成されているため、極低しきい値電圧とし
て、低電圧、高速動作を実現することができる。また、
ＳＯＩ構造によって低寄生容量であり、ボディフローテ
ィングとなっているので、ボディ容量負荷が存在せず、
低容量負荷として、高速、低消費電流動作を実現するこ
とができる。

【００４３】また、バッファ回路は、ゲート電極とボデ
ィ電極とが接続された部分空乏型ＭＩＳＦＥＴによるＤ
ＴＭＯＳによって構成されているので、ＦＥＴがＯＮ状
態のときには低しきい値電圧で、電流駆動能力が高く、
高速動作可能であり、ＦＥＴがＯＦＦ状態のときには高
しきい値電圧で、リーク電流を小さくすることができ
る。また、回路の動作時においても、ＯＦＦ状態のＦＥ
Ｔはしきい値電圧が高くなってリーク電流を削減するよ
うに働くため、不要な電流を削減することができる。従
って、本発明による半導体集積回路は、低電圧で高速動
作し、かつ、リーク電流を削減することができる。

【００４４】また、論理演算を実現し、回路素子数の大
部分を占めるネットワーク回路は、ボディ電極の不要な
低しきい値の完全空乏型ＭＩＳＦＥＴであり、占有面積
を小さくすることができる。また、バッファ回路は、論
理演算結果の出力部のみに必要であるため、回路全体に
占める素子数が少なく、ＤＴＭＯＳの問題点である、ボ
ディ電極形成による素子面積の増加を最小限に抑えるこ
とが可能である。

【００４５】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、前記バッファ回路は、そ
れぞれのゲート電極とボディ電極とが接続された部分空
乏型ＭＩＳＦＥＴによって構成されていてもよい。

【００４６】上記構成によれば、後述する実施形態２に
示すように、ネットワーク回路が完全空乏型ＮＭＯＳＦ
ＥＴによって構成されているため、ボディ領域を駆動す
る必要がない。よって、ＤＴＭＯＳよりも低容量負荷で
あり、低しきい値電圧であるので、高速、低消費電力動
作を実現することができる。また、完全空乏型ＭＩＳＦ
ＥＴは、ボディ電極が無い分だけ、素子面積を小さくす
ることができる。

【００４７】また、バッファ回路は、ゲート電極とボデ
ィ電極とが接続された部分空乏型ＭＩＳＦＥＴによるＤ
ＴＭＯＳによって構成されているので、ＦＥＴがＯＮ状
態のときには低しきい値電圧で、電流駆動能力が高く、
高速動作可能であり、ＦＥＴがＯＦＦ状態のときには高
しきい値電圧で、リーク電流を小さくすることができ
る。また、回路の動作時においても、ＯＦＦ状態のＦＥ
Ｔはしきい値電圧が高くなってリーク電流を削減するよ
うに働くため、不要な電流を削減することができる。従
って、本発明による半導体集積回路は、低電圧で高速動
作し、消費電流、リーク電流を削減し、占有面積も比較
的小さくすることができる。

【００４８】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、前記バッファ回路を構成
する反転増幅回路は、ボディ電位がフローティングとさ
れた高しきい値の部分空乏型ＰＭＯＳＦＥＴと、ゲート
電極とボディ電極とが接続された部分空乏型ＮＭＯＳＦ
ＥＴとによって構成されていてもよい。

【００４９】上記構成によれば、後述する実施形態３に
示すように、ネットワーク回路が完全空乏型ＮＭＯＳＦ
ＥＴによって構成されているため、ボディ領域を駆動す
る必要がない。よって、ＤＴＭＯＳよりも低容量負荷で
あり、低しきい値電圧であるので、高速、低消費電力動
作を実現することができる。また、完全空乏型ＭＩＳＦ
ＥＴは、ボディ電極が無い分だけ、素子面積を小さくす
ることができる。

【００５０】また、バッファ回路は、ゲート電極とボデ
ィ電極とが接続された部分空乏型ＮＭＯＳＦＥＴにより
ＯＦＦ状態のときに高しきい値となるＤＴＭＯＳと、高
しきい値のＰＭＯＳＦＥＴによって構成されているの
で、ＯＦＦ状態のときにリーク電流を少なくすることが
できる。また、回路の動作時においても、ＯＦＦ状態の
ＦＥＴはしきい値電圧が高く、リーク電流を削減するよ
うに働くため、不要な電流を削減することができる。ま
た、バッファ回路のＮＭＯＳＦＥＴのみをボディコンタ
クトが必要なＤＴＭＯＳで構成するため、面積の増加を
抑えることができる。従って、本発明による半導体集積
回路は、低電圧で高速動作し、消費電流、リーク電流を
削減し、占有面積もさらに小さくすることができる。

【００５１】前記ネットワーク回路は、入力信号が”
Ｈ”であるときに有効な論理が完全空乏型ＮＭＯＳＦＥ
Ｔによって構成され、入力信号が”Ｌ”であるときに有
効な論理が完全空乏型ＰＭＯＳＦＥＴによって構成され
ており、前記バッファ回路は、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＭＩＳＦＥＴによ
って構成されていてもよい。

【００５２】上記構成によれば、後述する実施形態４に
示すように、ネットワーク回路が低しきい値の完全空乏
型ＭＯＳＦＥＴによって構成されているため、ボディ領
域を駆動する必要がない。よって、ＤＴＭＯＳよりも低
容量負荷であり、低しきい値電圧であるので、高速、低
消費電力動作を実現することができる。また、完全空乏
型ＭＩＳＦＥＴは、ボディ電極が無い分だけ、素子面積
を小さくすることができる。

【００５３】また、バッファ回路は、ゲート電極とボデ
ィ電極とが接続された部分空乏型ＮＭＯＳＦＥＴにより
構成されているので、ＦＥＴがＯＮ状態のときにはしき
い値電圧が小さくなって高速動作し、ＯＦＦ状態のとき
にはしきい値電圧が大きくなってリーク電流を少なくす
ることができる。また、回路の動作時においても、ＯＦ
Ｆ状態のＦＥＴはしきい値電圧が高く、リーク電流を削
減するように働くため、不要な電流を削減することがで
きる。従って、本発明による半導体集積回路は、低電圧
で高速動作し、消費電流、リーク電流を削減し、占有面
積も比較的小さくすることができる。

【００５４】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれのゲート電極とボディ電極とが接続された部分空
乏型ＭＩＳＦＥＴによって、それぞれが構成されていて
もよい。

【００５５】上記構成によれば、後述する実施形態５に
示すように、ネットワーク回路が低しきい値の完全空乏
型ＮＭＯＳＦＥＴによって構成されているため、高速、
低消費電力動作を実現することができる。また、完全空
乏型ＭＩＳＦＥＴは、ボディ電極が無い分だけ、素子面
積を小さくすることができる。

【００５６】また、バッファ回路は、ゲート電極とボデ
ィ電極とが接続された部分空乏型ＭＩＳＦＥＴにより構
成されているので、ＦＥＴがＯＮ状態のときにはしきい
値電圧が小さくなって高速動作し、ＯＦＦ状態のときに
はしきい値電圧が大きくなってリーク電流を少なくする
ことができる。また、回路の動作時においても、ＯＦＦ
状態のＦＥＴはしきい値電圧が高く、リーク電流を削減
するように働くため、不要な電流を削減することができ
る。従って、本発明による半導体集積回路は、低電圧で
高速動作し、消費電流、リーク電流を削減し、占有面積
も比較的小さくすることができる。

【００５７】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭ
ＯＳＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴ
のゲート電極およびボディ電極と該部分空乏型ＰＭＯＳ
ＦＥＴのボディ電極とがそれぞれ論理演算出力に接続さ
れ、該部分空乏型ＰＭＯＳＦＥＴのゲート電極が互いに
相補的に接続されていてもよい。

【００５８】上記構成によれば、後述する実施形態６に
示すように、ネットワーク回路が低しきい値の完全空乏
型ＮＭＯＳＦＥＴによって構成されているため、高速、
低消費電力動作を実現することができる。また、完全空
乏型ＭＩＳＦＥＴは、ボディ電極が無い分だけ、素子面
積を小さくすることができる。

【００５９】また、バッファ回路は、ＦＥＴがＯＮ状態
のときにはしきい値電圧が小さくなって高速動作し、Ｏ
ＦＦ状態のときにはしきい値電圧が大きくなってリーク
電流を少なくすることができる。また、回路の動作時に
おいても、ＯＦＦ状態のＦＥＴはしきい値電圧が高く、
リーク電流を削減するように働くため、不要な電流を削
減することができる。従って、本発明による半導体集積
回路は、低電圧で高速動作し、消費電流、リーク電流を
削減し、占有面積も比較的小さくすることができる。

【００６０】前記ネットワーク回路は、完全空乏型ＣＭ
ＯＳＦＥＴによって構成され、前記バッファ回路は、そ
れぞれのゲート電極とボディ電極とが接続された部分空
乏型ＭＩＳＦＥＴによって構成されていてもよい。

【００６１】上記構成によれば、後述する実施形態７に
示すように、ネットワーク回路がＣＭＯＳＦＥＴによっ
て構成されているので、しきい値分だけ”Ｈ”レベルの
電位が低下するという問題を防ぐことができ、パスゲー
トの伝達特性を改善することができる。また、ＳＯＩ構
造によって、ＣＭＯＳＦＥＴによる負荷容量の増加は小
さく抑えることができる。また、ボディ電極が不要であ
るため、ＤＴＭＯＳと比べて、容量負荷、面積ともに不
利になることはない。

【００６２】前記ネットワーク回路は、完全空乏型ＣＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれのゲート電極とボディ電極とが接続された部分空
乏型ＭＩＳＦＥＴによって、それぞれが構成されていて
もよい。

【００６３】前記ネットワーク回路は、完全空乏型ＣＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭ
ＯＳＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴ
のゲート電極およびボディ電極と該部分空乏型ＰＭＯＳ
ＦＥＴのボディ電極とがそれぞれ論理演算出力に接続さ
れ、該部分空乏型ＰＭＯＳＦＥＴのゲート電極が互いに
相補的に接続されていてもよい。

【００６４】本発明の半導体集積回路は、ＳＯＩ基板上
に、ゲート酸化膜下のチャネル領域に誘起されるゲート
空乏層が埋め込み酸化膜界面まで到達し、ソースとドレ
インとの間のボディ領域が全て空乏化される完全空乏型
ＭＩＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面ま
で到達せず、ボディ領域に電荷中性領域が存在し、該ボ
ディ領域の電位を制御するためのボディ電極が設けられ
ている部分空乏型ＭＩＳＦＥＴとを有し、論理演算を実
現するネットワーク回路は、ゲート電極とボディ電極と
が接続され、ゲート電極に入力されたプリチャージ信号
によってプリチャージ動作する部分空乏型ＭＩＳＦＥＴ
と、演算結果に従ってプリチャージ電荷をディスチャー
ジする完全空乏型ＭＩＳＦＥＴとによって構成され、該
ネットワーク回路の出力が接続されるバッファ回路は、
それぞれのゲート電極とボディ電極とが接続された部分
空乏型ＭＩＳＦＥＴによって構成されており、そのこと
により上記目的が達成される。

【００６５】上記構成によれば、後述する実施形態８に
示すように、ドミノ型と称される論理演算回路におい
て、プリチャージ用ＦＥＴおよびバッファ回路がボディ
電極とゲート電極とが接続された部分空乏型ＭＩＳＦＥ
Ｔによって構成され、それ以外の論理演算が行われる部
分が低しきい値の完全空乏型ＭＩＳＦＥＴによって構成
されているので、不要なリーク電流を削減し、かつ、高
速に動作する半導体集積回路を実現することができる。
また、負荷となる入力端子は完全空乏型ＭＩＳＦＥＴの
ゲート電極のみであり、ボディ領域等を駆動する必要が
ないため、高速、低消費電力動作が可能であり、また、
素子面積も小さくすることができる。

【００６６】本発明の半導体集積回路は、ＳＯＩ基板上
に、ゲート酸化膜下のチャネル領域に誘起されるゲート
空乏層が埋め込み酸化膜界面まで到達し、ソースとドレ
インとの間のボディ領域が全て空乏化される完全空乏型
ＭＩＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面ま
で到達せず、ボディ領域に電荷中性領域が存在し、該ボ
ディ領域の電位を制御するためのボディ電極が設けられ
ている部分空乏型ＭＩＳＦＥＴとを有し、論理演算を実
現するネットワーク回路は、ボディ電位がフローティン
グとされ、ゲート電極に入力されたプリチャージ信号に
よってプリチャージ動作する高しきい値の部分空乏型Ｍ
ＩＳＦＥＴと、演算結果に従ってプリチャージ電荷をデ
ィスチャージする完全空乏型ＭＩＳＦＥＴとによって構
成され、該ネットワーク回路の出力が接続されるバッフ
ァ回路は、それぞれのゲート電極とボディ電極とが接続
された部分空乏型ＭＩＳＦＥＴによって構成されてお
り、そのことにより上記目的が達成される。

【００６７】上記構成によれば、後述する実施形態９に
示すように、ドミノ型と称される論理演算回路におい
て、バッファ回路がボディ電極とゲート電極とが接続さ
れた部分空乏型ＭＩＳＦＥＴによって構成され、プリチ
ャージ動作用のＦＥＴが高しきい値ＦＥＴによって構成
され、それ以外の論理演算が行われる部分が低しきい値
の完全空乏型ＭＩＳＦＥＴによって構成されているの
で、不要なリーク電流を削減し、かつ、高速に動作する
半導体集積回路を実現することができる。また、ボディ
電極が必要とされるのは、バッファ回路およびプルアッ
プＦＥＴのみであるので、素子面積も小さくすることが
できる。

【００６８】本発明の半導体集積回路は、ＳＯＩ基板上
に、ゲート酸化膜下のチャネル領域に誘起されるゲート
空乏層が埋め込み酸化膜界面まで到達し、ソースとドレ
インとの間のボディ領域が全て空乏化される完全空乏型
ＭＩＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面ま
で到達せず、ボディ領域に電荷中性領域が存在し、ボデ
ィ電位を制御するためのボディ電極が設けられている部
分空乏型ＭＩＳＦＥＴとを有し、論理演算を実現するネ
ットワーク回路は、完全空乏型ＭＩＳＦＥＴによって構
成され、該ネットワーク回路の出力が接続されるバッフ
ァ回路は、それぞれのゲート電極とボディ電極との間に
逆ダイオードが接続された部分空乏型ＭＩＳＦＥＴによ
って構成されており、そのことにより上記目的が達成さ
れる。

【００６９】上記構成によれば、後述する実施形態１０
に示すように、ゲート電極とボディ電極との間に逆ダイ
オードが接続されているので、高電源電圧にてリーク電
流が増加するのを防ぐことができ、広い動作電圧におい
て、低消費電力回路を実現することができる。

【００７０】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、前記バッファ回路は、そ
れぞれのゲート電極とボディ電極との間に逆ダイオード
が接続された部分空乏型ＭＩＳＦＥＴによって構成され
ていてもよい。

【００７１】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、前記バッファ回路を構成
する反転増幅回路は、ボディ電位がフローティングとさ
れた高しきい値の部分空乏型ＰＭＯＳＦＥＴと、ゲート
電極とボディ電極との間に逆ダイオードが接続された部
分空乏型ＮＭＯＳＦＥＴとによって構成されていてもよ
い。

【００７２】前記ネットワーク回路は、入力信号が”
Ｈ”であるときに有効な論理が完全空乏型ＮＭＯＳＦＥ
Ｔによって構成され、入力信号が”Ｌ”であるときに有
効な論理が完全空乏型ＰＭＯＳＦＥＴによって構成され
ており、前記バッファ回路は、それぞれのゲート電極と
ボディ電極との間に逆ダイオードが接続された部分空乏
型ＭＩＳＦＥＴによって構成されていてもよい。

【００７３】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれのゲート電極とボディ電極との間に逆ダイオード
が接続された部分空乏型ＭＩＳＦＥＴによって、それぞ
れが構成されていてもよい。

【００７４】前記ネットワーク回路は、完全空乏型ＮＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭ
ＯＳＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴ
のゲート電極およびボディ電極と該部分空乏型ＰＭＯＳ
ＦＥＴのボディ電極とがそれぞれ論理演算出力に接続さ
れ、該論理演算出力と該部分空乏型ＮＭＯＳＦＥＴのボ
ディ電極との間および該論理演算出力と該部分空乏型Ｐ
ＭＯＳＦＥＴのボディ電極との間に逆ダイオードがそれ
ぞれ接続され、該部分空乏型ＰＭＯＳＦＥＴのゲート電
極が互いに相補的に接続されていてもよい。

【００７５】前記ネットワーク回路は、完全空乏型ＣＭ
ＯＳＦＥＴによって構成され、前記バッファ回路は、そ
れぞれのゲート電極とボディ電極との間に逆ダイオード
が接続された部分空乏型ＭＩＳＦＥＴによって構成され
ていてもよい。

【００７６】前記ネットワーク回路は、完全空乏型ＣＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれのゲート電極とボディ電極との間に逆ダイオード
が接続された部分空乏型ＭＩＳＦＥＴによって、それぞ
れが構成されていてもよい。

【００７７】前記ネットワーク回路は、完全空乏型ＣＭ
ＯＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭ
ＯＳＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴ
のゲート電極およびボディ電極と該部分空乏型ＰＭＯＳ
ＦＥＴのボディ電極とがそれぞれ論理演算出力に接続さ
れ、該論理演算出力と該部分空乏型ＮＭＯＳＦＥＴのボ
ディ電極との間および該論理演算出力と該部分空乏型Ｐ
ＭＯＳＦＥＴのボディ電極との間に逆ダイオードがそれ
ぞれ接続され、該部分空乏型ＰＭＯＳＦＥＴのゲート電
極が互いに相補的に接続されていてもよい。

【００７８】本発明の半導体集積回路は、ＳＯＩ基板上
に、ゲート酸化膜下のチャネル領域に誘起されるゲート
空乏層が埋め込み酸化膜界面まで到達し、ソースとドレ
インとの間のボディ領域が全て空乏化される完全空乏型
ＭＩＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面ま
で到達せず、ボディ領域に電荷中性領域が存在し、該ボ
ディ領域の電位を制御するためのボディ電極が設けられ
ている部分空乏型ＭＩＳＦＥＴとを有し、論理演算を実
現するネットワーク回路は、ゲート電極とボディ電極と
の間に逆ダイオードが接続され、ゲート電極に入力され
たプリチャージ信号によってプリチャージ動作する部分
空乏型ＭＩＳＦＥＴと、演算結果に従ってプリチャージ
電荷をディスチャージする完全空乏型ＭＩＳＦＥＴとに
よって構成され、該ネットワーク回路の出力が接続され
るバッファ回路は、それぞれのゲート電極とボディ電極
との間に逆ダイオードが接続された部分空乏型ＭＩＳＦ
ＥＴによって構成されており、そのことにより上記目的
が達成される。

【００７９】本発明の半導体集積回路は、ＳＯＩ基板上
に、ゲート酸化膜下のチャネル領域に誘起されるゲート
空乏層が埋め込み酸化膜界面まで到達し、ソースとドレ
インとの間のボディ領域が全て空乏化される完全空乏型
ＭＩＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面ま
で到達せず、ボディ領域に電荷中性領域が存在し、該ボ
ディ領域の電位を制御するためのボディ電極が設けられ
ている部分空乏型ＭＩＳＦＥＴとを有し、論理演算を実
現するネットワーク回路は、ボディ電位がフローティン
グとされ、ゲート電極に入力されたプリチャージ信号に
よってプリチャージ動作する高しきい値の部分空乏型Ｍ
ＩＳＦＥＴと、演算結果に従ってプリチャージ電荷をデ
ィスチャージする完全空乏型ＭＩＳＦＥＴとによって構
成され、該ネットワーク回路の出力が接続されるバッフ
ァ回路は、それぞれのゲート電極とボディ電極との間に
逆ダイオードが接続された部分空乏型ＭＩＳＦＥＴによ
って構成されており、そのことにより上記目的が達成さ
れる。

【００８０】本発明の半導体集積回路は、ＳＯＩ基板上
に、ゲート酸化膜下のチャネル領域に誘起されるゲート
空乏層が埋め込み酸化膜界面まで到達し、ソースとドレ
インとの間のボディ領域が全て空乏化される完全空乏型
ＭＩＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面ま
で到達せず、ボディ領域に電荷中性領域が存在し、ボデ
ィ電位を制御するためのボディ電極が設けられている部
分空乏型ＭＩＳＦＥＴとを有し、論理演算を実現するネ
ットワーク回路は、ソースもしくはドレインが、直接、
電源電位もしくは接地電位または入力端子に接続される
ＦＥＴは、それぞれのゲート電極とボディ電極とが接続
された部分空乏型ＭＩＳＦＥＴによって構成され、それ
以外のＦＥＴは完全空乏型ＭＩＳＦＥＴによって構成さ
れており、該ネットワーク回路の出力が接続されるバッ
ファ回路は、それぞれのゲート電極とボディ電極とが接
続された部分空乏型ＭＩＳＦＥＴによって構成されてお
り、そのことにより上記目的が達成される。

【００８１】上記構成によれば、後述する実施形態１１
に示すように、ネットワーク回路を構成するＦＥＴのう
ち、ソースもしくはドレインが、直接、電源電位もしく
は接地電位または入力端子に接続されるＦＥＴは、それ
ぞれのゲート電極とボディ電極とが接続された部分空乏
型ＭＩＳＦＥＴによって構成されているので、ネットワ
ーク回路を全て完全空乏型ＭＩＳＦＥＴによって構成し
た場合に問題となるようなリーク電流経路において、Ｏ
ＦＦ状態で高しきい値となるＤＴＭＯＳによってリーク
電流を削減することができる。

【００８２】前記ネットワーク回路は、ソースもしくは
ドレインが、直接、電源電位もしくは接地電位または入
力端子に接続されるＦＥＴは、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＮＭＯＳＦＥＴに
よって構成され、それ以外のＦＥＴは完全空乏型ＮＭＯ
ＳＦＥＴによって構成されており、該ネットワーク回路
の出力が接続されるバッファ回路は、それぞれのゲート
電極とボディ電極とが接続された部分空乏型ＭＩＳＦＥ
Ｔによって構成されていてもよい。

【００８３】前記ネットワーク回路は、ソースもしくは
ドレインが、直接、電源電位もしくは接地電位または入
力端子に接続されるＦＥＴは、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＮＭＯＳＦＥＴに
よって構成され、それ以外のＦＥＴは完全空乏型ＮＭＯ
ＳＦＥＴによって構成されており、前記バッファ回路を
構成する反転増幅回路は、ボディ電位がフローティング
とされた高しきい値の部分空乏型ＰＭＯＳＦＥＴと、ゲ
ート電極とボディ電極とが接続された部分空乏型ＮＭＯ
ＳＦＥＴとによって構成されていてもよい。

【００８４】前記ネットワーク回路は、ソースもしくは
ドレインが、直接、電源電位もしくは接地電位または入
力端子に接続されるＦＥＴは、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＭＩＳＦＥＴによ
って構成され、それ以外のＦＥＴは完全空乏型ＭＩＳＦ
ＥＴによって構成され、入力信号が”Ｈ”であるときに
有効な論理がＮＭＯＳＦＥＴによって構成され、入力信
号が”Ｌ”であるときに有効な論理がＰＭＯＳＦＥＴに
よって構成されており、前記バッファ回路は、それぞれ
のゲート電極とボディ電極とが接続された部分空乏型Ｍ
ＩＳＦＥＴによって構成されていてもよい。

【００８５】前記ネットワーク回路は、ソースもしくは
ドレインが、直接、電源電位もしくは接地電位または入
力端子に接続されるＦＥＴは、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＮＭＯＳＦＥＴに
よって構成され、それ以外のＦＥＴは完全空乏型ＮＭＯ
ＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれのゲート電極とボディ電極とが接続された部分空
乏型ＭＩＳＦＥＴによって、それぞれが構成されていて
もよい。

【００８６】前記ネットワーク回路は、ソースもしくは
ドレインが、直接、電源電位もしくは接地電位または入
力端子に接続されるＦＥＴは、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＣＭＯＳＦＥＴに
よって構成され、それ以外のＦＥＴは完全空乏型ＣＭＯ
ＳＦＥＴによって構成され、前記バッファ回路は、それ
ぞれのゲート電極とボディ電極とが接続された部分空乏
型ＭＩＳＦＥＴによって構成されていてもよい。

【００８７】前記ネットワーク回路は、ソースもしくは
ドレインが、直接、電源電位もしくは接地電位または入
力端子に接続されるＦＥＴは、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＣＭＯＳＦＥＴに
よって構成され、それ以外のＦＥＴは完全空乏型ＣＭＯ
ＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれのゲート電極とボディ電極とが接続された部分空
乏型ＭＩＳＦＥＴによって、それぞれが構成されていて
もよい。

【００８８】前記ネットワーク回路は、ソースもしくは
ドレインが、直接、電源電位もしくは接地電位または入
力端子に接続されるＦＥＴは、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＣＭＯＳＦＥＴに
よって構成され、それ以外のＦＥＴは完全空乏型ＣＭＯ
ＳＦＥＴによって構成され、該ネットワーク回路から
は、正負各々の論理演算結果が出力されるようになって
おり、各論理演算出力が接続されるバッファ回路は、そ
れぞれ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭ
ＯＳＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴ
のゲート電極およびボディ電極と該部分空乏型ＰＭＯＳ
ＦＥＴのボディ電極とがそれぞれ論理演算出力に接続さ
れ、該部分空乏型ＰＭＯＳＦＥＴのゲート電極が互いに
相補的に接続されていてもよい。

【００８９】本発明の半導体集積回路は、論理演算を実
現するネットワーク回路が、低しきい値ＭＩＳＦＥＴに
よって構成され、該ネットワーク回路の出力に接続され
るバッファ回路は、それぞれのゲート電極と、ソースと
ドレインとの間のボディ領域の電位を制御するためのボ
ディ電極とが接続されたＭＩＳＦＥＴによって構成され
ており、そのことにより上記目的が達成される。

【００９０】上記構成によれば、バルクプロセスによっ
て作製される半導体集積回路において、ネットワーク回
路が低しきい値ＭＩＳＦＥＴによって構成されているの
で、低電圧動作を実現することができ、レイアウト面積
の削減を図ることができる。また、バッファ回路がゲー
ト電極とボディ電極とが接続されたＭＩＳＦＥＴによっ
て構成されているので、リーク電流を削減することがで
きる。但し、ＳＯＩデバイスのように、高速、低消費電
流動作を実現することはできない。

【００９１】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面に基づいて説明する。なお、以下の実施形態
では、ＳＯＩ基板上にＦＥＴを構成したＳＯＩデバイス
について説明しているが、バルク構造に対しても本発明
は適用可能である。

【００９２】（実施形態１）図１は、本発明の実施形態
１における半導体集積回路の構成を示すブロック図であ
る。この半導体集積回路は、入力端子３および４から入
力された信号に対して論理演算を実現するネットワーク
回路ブロック１と、その出力を増幅して出力端子５およ
び６から出力するバッファ回路ブロック２とを有してい
る。

【００９３】ネットワーク回路ブロック１は、ボディフ
ローティングの完全空乏型ＭＩＳＦＥＴによって構成さ
れており、バッファ回路ブロック２は、それぞれのゲー
ト電極とボディ電極とを接続した部分空乏型ＭＩＳＦＥ
Ｔによって構成されている。

【００９４】図２（ａ）にＳＯＩデバイスにおける完全
空乏型ＭＩＳＦＥＴの構造を示し、図２（ｂ）にＳＯＩ
デバイスにおける部分空乏型ＭＩＳＦＥＴの構造を示
す。なお、図２ではＮＭＯＳＦＥＴについて示している
が、ＰＭＯＳＦＥＴについても、導電型が反対となるだ
けで、同様の構造とすることができる。

【００９５】このＳＯＩ構造では、図２（ａ）および図
２（ｂ）に示すように、埋め込み酸化膜上に、Ｐ型半導
体層からなるボディ領域が設けられ、その両側にＮ＋型
領域からなるソース[Ｓ]とドレイン[Ｄ]とが設けられて
いる。ボディ領域上には、ゲート酸化膜を介してゲート
電極[Ｇ]が設けられている。

【００９６】図２（ａ）に示す完全空乏型ＭＩＳＦＥＴ
においては、ゲート電極［Ｇ］に印加される電圧が０で
あっても、ゲート酸化膜下のチャネル領域に誘起される
ゲート空乏層が埋め込み酸化膜界面まで到達しており、
ボディ領域は全て空乏化されている。このため、ボディ
領域全体の電位を制御することは不可能である。この完
全空乏型ＭＩＳＦＥＴは、急峻なサブスレッショルド特
性を有し、低しきい値電圧を実現することができ、ボデ
ィ領域と接続するためのボディコンタクトは不要であ
る。

【００９７】一方、図２（ｂ）に示す部分空乏型ＭＩＳ
ＦＥＴにおいては、ゲート酸化膜下のチャネル領域に誘
起されるゲート空乏層８が埋め込み酸化膜界面まで到達
しておらず、不純物注入などによって、ボディ領域に電
荷中性領域９が設けられている。このため、部分空乏型
ＭＩＳＦＥＴでは、電荷中性領域９にボディ電極を設け
ることによってボディ領域の電位を制御することが可能
となり、ＤＴＭＯＳのようにボディ電極とゲート電極と
を接続することによって、しきい値電圧を制御すること
ができる。この部分空乏型ＭＩＳＦＥＴは、ボディ領域
の電位を制御するために、ゲート電極と接続するための
ボディコンタクト（ボディ電極）が必要である。

【００９８】本実施形態では、このような完全空乏型Ｍ
ＩＳＦＥＴおよび部分空乏型ＭＩＳＦＥＴを、それらの
特徴に適した回路部分にそれぞれ適用することによっ
て、それぞれの特徴を活かして低消費電力の半導体集積
回路を実現する。

【００９９】図１に示す本実施形態の半導体集積回路に
おいて、論理演算を実現するネットワーク回路ブロック
は、完全空乏型ＭＩＳＦＥＴによって構成されているた
め、完全空乏型ＭＩＳＦＥＴの特性を活かして極低しき
い値電圧として、低電圧、高速動作を実現することがで
きる。また、論理演算入力端子の各負荷は、ゲート、ソ
ース、ドレインの寄生容量であるが、ＳＯＩ化によって
削減されており、また、ボディフローティングとなって
いるのでボディ領域の容量は負荷とならないため、動作
に必要な電荷量は小さくなり、高速、低消費電流での動
作を実現することができる。

【０１００】また、ネットワーク回路ブロック１を駆動
するバッファ回路ブロック２は、ゲート電極とボディ電
極とが接続された部分空乏型ＭＩＳＦＥＴによるＤＴＭ
ＯＳによって構成されているため、ＦＥＴがＯＮ状態の
ときにはしきい値電圧が低く、電流駆動能力が高く、高
速動作が可能である。また、ＦＥＴがＯＦＦ状態のとき
にはしきい値電圧が高く、リーク電流を小さくすること
ができる。

【０１０１】ネットワーク回路は、ネットワーク回路を
駆動するバッファ回路と共にリークパスを構成し、リー
ク電流が流れるため、ネットワーク回路の入出力部にお
けるリーク電流を削減することができる。従って、本実
施形態による半導体集積回路は、低電圧で高速動作し、
かつ、リーク電流を削減することができる。

【０１０２】また、論理演算を実現し、回路素子数の大
部分を占めるネットワーク回路ブロック１は、完全空乏
型ＭＩＳＦＥＴによって構成され、ボディ電極が不要で
あるため、占有面積を小さくすることができる。また、
バッファ回路は、単純に１個のＰＭＯＳＦＥＴおよび１
個のＮＭＯＳＦＥＴの２個のＭＯＳＦＥＴにより構成さ
れ、論理演算結果の出力部のみに必要であるため、回路
全体に占める素子数が少ない。従って、ＤＴＭＯＳの問
題点である、ボディ電極形成による素子面積の増加を最
小限に抑えることが可能であり、全てを部分空乏型ＭＩ
ＳＦＥＴのＤＴＭＯＳによって構成した従来の半導体集
積回路に比べて、面積を大幅に縮小することができる。

【０１０３】また、高しきい値のＭＯＳＦＥＴと低しき
い値のＭＯＳＦＥＴとを用いた従来のＭＴＣＭＯＳ回路
に比べて、待機動作のための制御信号は不要であり、待
機時には特にモードを制御することなく、リーク電流を
削減することができる。また、回路の動作時において
も、ＯＦＦ状態のＤＴＭＯＳはしきい値電圧が高くなっ
てリーク電流を削減するように働くため、不要な電流を
削減することができる。従って、動作時および待機時に
関らず、消費電流の低減を図ることができる。

【０１０４】（実施形態２）図３は、本発明の実施形態
２における半導体集積回路の構成を示す回路図である。
この半導体集積回路は、論理演算を実現するネットワー
ク回路ブロック１５と、その出力が接続されるバッファ
回路ブロック１６とを備えている。本実施形態では、Ｎ
ＡＮＤ論理が構成されている。

【０１０５】ネットワーク回路ブロック１５は、低しき
い値の完全空乏型ＮＭＯＳＦＥＴＭ１０およびＭ１１に
よって構成されている。一方のＮＭＯＳＦＥＴＭ１１
は、ゲートに入力信号Ｂが入力される入力端子Ｂが接続
され、ソースに入力信号Ａが入力される入力端子Ａが接
続され、ドレインにネットワーク回路ブロック１５の出
力１７が接続されている。また、他方のＮＭＯＳＦＥＴ
Ｍ１０は、ゲートに入力信号Ｂの反転信号ＢＢが入力
される入力端子ＢＢが接続され、ソースに接地線が接続
され、ドレインにネットワーク回路ブロック１５の出力
１７が接続されている。

【０１０６】バッファ回路ブロック１６は、それぞれの
ゲート電極とボディ電極とが接続されたＤＴＭＯＳであ
る、部分空乏型ＮＭＯＳＦＥＴＭ１２とＰＭＯＳＦＥ
ＴＭ１３とが接続されてインバータ回路が構成されて
いる。ＰＭＯＳＦＥＴＭ１３のソースは電源線Ｖｄｄ
に接続され、ＮＭＯＳＦＥＴＭ１２のソースが接地線
に接続されている。また、両ＭＯＳＦＥＴのゲートには
ネットワーク回路ブロック１５の出力１７が接続され、
両ＭＯＳＦＥＴのドレインには出力端子Ｙが接続されて
いる。出力端子Ｙは、ゲート電極とボディ電極とが接続
されたＤＴＭＯＳである、部分空乏型ＰＭＯＳＦＥＴ
Ｍ１４のゲートに接続されており、ＰＭＯＳＦＥＴＭ
１４のソースは電源線Ｖｄｄに接続され、ドレインはネ
ットワーク回路ブロック１５の出力１７に接続されてい
る。

【０１０７】入力信号Ａ、Ｂがともに”Ｈ”レベルであ
り、入力信号ＢＢが”Ｌ”レベルであるときに、ＮＭＯ
ＳＦＥＴＭ１０はＯＦＦ状態、ＮＭＯＳＦＥＴＭ１１
はＯＮ状態となり、ネットワーク回路ブロック１５の出
力１７からは入力信号Ａのレベルである”Ｈ”レベルの
信号が出力される。このとき、Ｍ１１はＮＭＯＳＦＥＴ
であるので、出力１７の ”Ｈ”レベルはＶｄｄよりも
ＮＭＯＳＦＥＴＭ１１のしきい値電圧だけ下がった値
までしか上昇しない。

【０１０８】この場合には、バッファ回路ブロック１６
では、上記出力１７からの信号が入力され、ＮＭＯＳＦ
ＥＴＭ１２およびＰＭＯＳＦＥＴＭ１３によって構成
されたインバータ回路により、出力端子Ｙに”Ｌ”レベ
ルの信号が出力される。ＰＭＯＳＦＥＴＭ１４は、こ
の信号が入力されてＯＮ状態となり、出力１７の”Ｈ”
レベルがＶｄｄ電位まで引き上げられる。

【０１０９】同様に、入力信号Ａが”Ｌ”レベルであ
り、入力信号Ｂが”Ｈ”レベルであり、入力信号ＢＢ
が”Ｌ”レベルであるときには、ネットワーク回路ブロ
ック１５の出力１７からは入力信号Ａのレベルである”
Ｌ”レベルの信号が出力される。また、入力信号Ｂが”
Ｌ”レベルであり、入力信号ＢＢが”Ｈ”レベルである
ときには、入力信号Ａの値に関わらず、ネットワーク回
路ブロック１５の出力１７からは”Ｌ”レベルの信号が
出力される。

【０１１０】これらの場合には、バッファ回路ブロック
１６では、ＮＭＯＳＦＥＴＭ１２およびＰＭＯＳＦＥ
ＴＭ１３によって構成されたインバータ回路により、
出力端子Ｙに”Ｈ”レベルの信号が出力される。このと
き、ＰＭＯＳＦＥＴＭ１４はＯＦＦ状態となり、出力
１７のレベルは引き上げられず、”Ｌ”レベルが出力さ
れる。

【０１１１】本実施形態においては、ネットワーク回路
ブロック１５が完全空乏型ＮＭＯＳＦＥＴＭ１０およ
びＭ１１によって構成されており、入力信号Ａに対する
負荷はＮＭＯＳＦＥＴＭ１１のソース、入力信号Ｂお
よびＢＢに対する負荷は、それぞれ、ＮＭＯＳＦＥＴ
Ｍ１０およびＭ１１のゲートとなり、いずれもボディ領
域を駆動する必要がない。よって、ＮＭＯＳＦＥＴＭ
１０およびＭ１１は、ＤＴＭＯＳよりも容量負荷が小さ
くなり、また、しきい値電圧が低いので、高速、かつ、
低消費電力で動作を行うことができる。また、完全空乏
型ＭＩＳＦＥＴは、ボディ領域を接続するためのボディ
電極が必要とされないため、素子面積を小さくすること
ができる。

【０１１２】一方、ネットワーク回路ブロック１５の出
力１７を反転増幅して出力端子Ｙから信号を出力する、
バッファ回路ブロック１６は、ゲート電極とボディ電極
とが接続された部分空乏型ＭＩＳＦＥＴによるＤＴＭＯ
Ｓによって構成されている。ＤＴＭＯＳは、ＦＥＴがＯ
Ｎ状態のときにはしきい値電圧が低くなって、高速に動
作することができ、ＦＥＴがＯＦＦ状態のときにはしき
い値電圧が高くなって、リーク電流を小さくすることが
できる。バッファ回路ブロック１６は、ＮＭＯＳＦＥＴ
Ｍ１２およびＰＭＯＳＦＥＴＭ１３によって構成され
たインバータ回路を有しており、ネットワーク回路ブロ
ック１５の出力１７が”Ｌ”、”Ｈ”のいずれの場合で
も、Ｍ１２およびＭ１３のいずれか一方がＯＦＦ状態と
なり、リーク電流を削減することができる。また、バッ
ファ回路ブロック１６のみをボディ電極が必要とされる
ＤＴＭＯＳで構成しているため、リーク電流を削減しつ
つ、面積の増加を抑えることができる。

【０１１３】このように、本実施形態によれば、低電圧
で動作し、ＭＴＣＭＯＳのように特別な制御信号も必要
なく、消費電流およびリーク電流を削減し、占有面積も
比較的小さい半導体集積回路を実現することができる。

【０１１４】（実施形態３）図４は、本発明の実施形態
３における半導体集積回路の構成を示す回路図である。
この半導体集積回路は、論理演算を実現するネットワー
ク回路ブロック２３と、その出力が接続されるバッファ
回路ブロック２４とを備えている。本実施形態では、Ｎ
ＡＮＤ論理が構成されている。

【０１１５】ネットワーク回路ブロック２３は、低しき
い値の完全空乏型ＮＭＯＳＦＥＴＭ１８およびＭ１９に
よって構成されている。一方のＮＭＯＳＦＥＴＭ１９
は、ゲートに入力信号Ｂが入力される入力端子Ｂが接続
され、ソースに入力信号Ａが入力される入力端子Ａが接
続され、ドレインにネットワーク回路ブロック２３の出
力２５が接続されている。また、他方のＮＭＯＳＦＥＴ
Ｍ１８は、ゲートに入力信号Ｂの反転信号ＢＢが入力
される入力端子ＢＢが接続され、ソースに接地線が接続
され、ドレインにネットワーク回路ブロック２３の出力
２５が接続されている。

【０１１６】バッファ回路ブロック２４は、ゲート電極
とボディ電極とが接続されたＤＴＭＯＳである、部分空
乏型ＮＭＯＳＦＥＴＭ２０と、ボディ領域がフローテ
ィングである高しきい値の部分空乏型ＰＭＯＳＦＥＴ
Ｍ２１とが接続されてインバータ回路が構成されてい
る。ＰＭＯＳＦＥＴＭ２１のソースは電源線Ｖｄｄに
接続され、ＮＭＯＳＦＥＴＭ２０のソースは接地線に
接続されている。また、両ＭＯＳＦＥＴのゲートにはネ
ットワーク回路ブロック１５の出力２５が接続され、両
ＭＯＳＦＥＴのドレインには出力端子Ｙが接続されてい
る。

【０１１７】入力信号Ａ、Ｂがともに”Ｈ”レベルであ
り、入力信号ＢＢが”Ｌ”レベルであるときに、ＮＭＯ
ＳＦＥＴＭ１８はＯＦＦ状態、ＮＭＯＳＦＥＴＭ１９
はＯＮ状態となり、ネットワーク回路ブロック２３の出
力２５からは入力信号Ａのレベルである”Ｈ”レベルの
信号が出力される。このとき、Ｍ１９はＮＭＯＳＦＥＴ
であるので、出力２５の ”Ｈ”レベルはＶｄｄよりも
ＮＭＯＳＦＥＴＭ１９のしきい値電圧だけ下がった値
までしか上昇しない。

【０１１８】この場合には、バッファ回路ブロック２４
では、上記出力２５からの信号が入力され、ＮＭＯＳＦ
ＥＴＭ２０およびＰＭＯＳＦＥＴＭ２１によって構成
されたインバータ回路により、出力端子Ｙに”Ｌ”レベ
ルの信号が出力される。ここで、Ｍ２１はボディフロー
ティングで高しきい値のＰＭＯＳＦＥＴであり、（ＰＭ
ＯＳＦＥＴＭ２１のしきい値電圧）＞（ＮＭＯＳＦＥ
ＴＭ１９のしきい値電圧）である。このため、出力２
５からＶｄｄよりもＮＭＯＳＦＥＴＭ１９のしきい値
電圧だけ低下した電圧が入力されても、ＰＭＯＳＦＥＴ
Ｍ２１は充分にＯＦＦ状態となり、不要な貫通電流が
流れることなく、出力端子Ｙから”Ｌ”レベルの信号が
出力される。

【０１１９】同様に、入力信号Ａが”Ｌ”レベルであ
り、入力信号Ｂが”Ｈ”レベルであり、入力信号ＢＢ
が”Ｌ”レベルであるときには、ネットワーク回路ブロ
ック２３の出力２５からは入力信号Ａのレベルである”
Ｌ”レベルの信号が出力される。また、入力信号Ｂが”
Ｌ”レベルであり、入力信号ＢＢが”Ｈ”レベルである
ときには、入力信号Ａの値に関わらず、ネットワーク回
路ブロック２３の出力２５からは”Ｌ”レベルの信号が
出力される。

【０１２０】これらの場合には、バッファ回路ブロック
２４では、ＮＭＯＳＦＥＴＭ２０およびＰＭＯＳＦＥ
ＴＭ２１によって構成されたインバータ回路により、
出力端子Ｙに”Ｈ”レベルの信号が出力される。

【０１２１】本実施形態においても、ネットワーク回路
ブロック２３が完全空乏型ＮＭＯＳＦＥＴＭ１８およ
びＭ１９によって構成されており、入力信号Ａに対する
負荷はＮＭＯＳＦＥＴＭ１９のソース、入力信号Ｂお
よびＢＢに対する負荷は、それぞれ、ＮＭＯＳＦＥＴ
Ｍ１８およびＭ１９のゲートとなり、いずれもボディ領
域を駆動する必要がない。よって、ＮＭＯＳＦＥＴＭ
１８およびＭ１９は、ＤＴＭＯＳよりも容量負荷が小さ
くなり、また、しきい値電圧が低いので、高速、かつ、
低消費電力で動作を行うことができる。また、完全空乏
型ＭＩＳＦＥＴは、ボディ領域を接続するためのボディ
電極が必要とされないため、素子面積を小さくすること
ができる。

【０１２２】一方、ネットワーク回路ブロック２３の出
力２５を反転増幅して出力端子Ｙから信号を出力する、
バッファ回路ブロック２４は、ゲート電極とボディ電極
とが接続された部分空乏型ＮＭＯＳＦＥＴによるＤＴＭ
ＯＳと、高しきい値のＰＭＯＳＦＥＴによって構成され
ている。ＯＦＦ状態のときにしきい値電圧が高くなるＤ
ＴＭＯＳであるＮＭＯＳＦＥＴと、高しきい値のＰＭＯ
ＳＦＥＴとによって構成されているので、バッファ回路
ブロック２４の入力が”Ｌ”のときにＤＴＮＭＯＳＭ
２０はＯＦＦ状態となり、リーク電流を削減することが
できる。また、バッファ回路ブロック２４の入力が”
Ｈ”のときにはＤＴＭＯＳＭ２０はＯＮ状態となる
が、高しきい値ＰＭＯＳＦＥＴＭ２１がＯＦＦ状態と
なり、この高しきい値ＰＭＯＳＦＥＴＭ２１によって
リーク電流を削減することができる。また、バッファ回
路ブロック２３のＮＭＯＳＦＥＴのみをボディ電極が必
要とされるＤＴＭＯＳで構成しているため、リーク電流
を削減しつつ、他の実施形態よりも面積の増加を抑える
ことができる。

【０１２３】このように、本実施形態によれば、低電圧
で動作し、ＭＴＣＭＯＳのように特別な制御信号も必要
なく、消費電流およびリーク電流を削減し、占有面積も
比較的小さい半導体集積回路を実現することができる。

【０１２４】（実施形態４）図５は、本発明の実施形態
４における半導体集積回路の構成を示す回路図である。
この半導体集積回路は、論理演算を実現するネットワー
ク回路ブロック３０と、その出力が接続されるバッファ
回路ブロック３１とを備えている。本実施形態では、Ｎ
ＡＮＤ論理が構成されている。

【０１２５】ネットワーク回路ブロック３０は、低しき
い値の完全空乏型ＮＭＯＳＦＥＴＭ２６およびＰＭＯＳ
ＦＥＴＭ２７によって構成されている。入力信号が”
Ｈ”であるときに有効になる論理を構成するＮＭＯＳＦ
ＥＴＭ２６は、ゲートに入力信号Ａが入力される入力
端子Ａが接続され、ソースに入力信号Ｂが入力される入
力端子Ｂが接続され、ドレインにネットワーク回路ブロ
ック３０の出力３２が接続されている。また、入力信号
が”Ｌ”であるときに有効になる論理を構成するＰＭＯ
ＳＦＥＴＭ２７は、ゲートに入力信号Ａが入力される
入力端子Ａが接続され、ソースに接地線が接続され、ド
レインにネットワーク回路ブロック３０の出力３２が接
続されている。

【０１２６】バッファ回路ブロック３１は、それぞれの
ゲート電極とボディ電極とが接続されたＤＴＭＯＳであ
る、部分空乏型ＮＭＯＳＦＥＴＭ２８とＰＭＯＳＦＥ
ＴＭ２９とが接続されてインバータ回路が構成されて
いる。ＰＭＯＳＦＥＴＭ２９のソースは電源線Ｖｄｄ
に接続され、ＮＭＯＳＦＥＴＭ２８のソースが接地線
に接続されている。また、両ＭＯＳＦＥＴのゲートには
ネットワーク回路ブロック３０の出力３２が接続され、
両ＭＯＳＦＥＴのドレインには出力端子Ｙが接続されて
いる。

【０１２７】入力信号Ａ、Ｂがともに”Ｈ”レベルであ
るときに、ＮＭＯＳＦＥＴＭ２６はＯＮ状態、ＰＭＯ
ＳＦＥＴＭ２７はＯＦＦ状態となり、ネットワーク回
路ブロック３０の出力３２からは入力信号Ｂのレベルで
ある”Ｈ”レベルの信号が出力される。

【０１２８】この場合には、バッファ回路ブロック３１
では、上記出力３２からの信号が入力され、ＮＭＯＳＦ
ＥＴＭ２８およびＰＭＯＳＦＥＴＭ２９によって構成
されたインバータ回路により、出力端子Ｙに”Ｌ”レベ
ルの信号が出力される。

【０１２９】また、入力信号Ａが”Ｈ”レベルであり、
入力信号Ｂが”Ｌ”レベルであるときには、ＮＭＯＳＦ
ＥＴＭ２６はＯＮ状態、ＰＭＯＳＦＥＴＭ２７はＯＦ
Ｆ状態となり、ネットワーク回路ブロック３０の出力３
２からは入力信号Ｂのレベルである”Ｌ”レベルの信号
が出力される。

【０１３０】この場合には、バッファ回路ブロック３１
では、上記出力３２からの信号が入力され、ＮＭＯＳＦ
ＥＴＭ２８およびＰＭＯＳＦＥＴＭ２９によって構成
されたインバータ回路により、出力端子Ｙに”Ｈ”レベ
ルの信号が出力される。

【０１３１】また、入力信号Ａが”Ｌ”レベルであると
きには、ＮＭＯＳＦＥＴＭ２６はＯＦＦ状態、ＰＭＯ
ＳＦＥＴＭ２７はＯＮ状態となり、入力信号Ｂの値に
関わらず、ネットワーク回路ブロック３０の出力３２か
らは入力信号Ｂのレベルである”Ｌ”レベルの信号が出
力される。

【０１３２】この場合には、バッファ回路ブロック３１
では、ＮＭＯＳＦＥＴＭ２８およびＰＭＯＳＦＥＴＭ
２９によって構成されたインバータ回路により、出力端
子Ｙに”Ｈ”レベルの信号が出力される。

【０１３３】本実施形態において、ネットワーク回路ブ
ロック３０は完全空乏型ＮＭＯＳＦＥＴＭ２６および
Ｍ２７によって構成されており、入力信号ＡおよびＢに
対する負荷はＮＭＯＳＦＥＴＭ２６とＰＭＯＳＦＥＴ
Ｍ２７のゲート、およびＮＭＯＳＦＥＴＭ２６のソー
スとなり、いずれもボディ領域を駆動する必要がない。
よって、ＮＭＯＳＦＥＴＭ２６およびＰＭＯＳＦＥＴ
Ｍ２７は、ＤＴＭＯＳよりも容量負荷が小さくなり、ま
た、しきい値電圧が低いので、高速、かつ、低消費電力
で動作を行うことができる。また、完全空乏型ＭＩＳＦ
ＥＴは、ボディ領域を接続するためのボディ電極が必要
とされないため、素子面積を小さくすることができる。
さらに、本実施形態では、素子数を少なくすることがで
きるので、さらに回路面積を小さくすることができ
る。。

【０１３４】一方、ネットワーク回路ブロック３０の出
力３２を反転増幅して出力端子Ｙから信号を出力する、
バッファ回路ブロック３１は、ゲート電極とボディ電極
とが接続された部分空乏型ＭＯＳＦＥＴによるＤＴＭＯ
Ｓによって構成されている。ＤＴＭＯＳは、ＦＥＴがＯ
Ｎ状態のときにはしきい値電圧が低くなって、高速に動
作することができ、ＦＥＴがＯＦＦ状態のときにはしき
い値電圧が高くなって、リーク電流を小さくすることが
できる。バッファ回路ブロック３１は、ＮＭＯＳＦＥＴ
Ｍ２８およびＰＭＯＳＦＥＴＭ２９によってインバー
タ回路が構成されており、ネットワーク回路ブロック３
０の出力３２が”Ｌ”、”Ｈ”のいずれの場合でも、Ｍ
２８およびＭ２９のいずれか一方がＯＦＦ状態となり、
リーク電流を削減することができる。また、バッファ回
路ブロック３１のみをボディ電極が必要とされるＤＴＭ
ＯＳで構成しているため、リーク電流を削減しつつ、面
積の増加を抑えることができる。

【０１３５】このように、本実施形態によれば、低電圧
で動作し、ＭＴＣＭＯＳのように特別な制御信号も必要
なく、消費電流およびリーク電流を削減し、占有面積も
比較的小さい半導体集積回路を実現することができる。

【０１３６】（実施形態５）図６は、本発明の実施形態
５における半導体集積回路の構成を示す回路図である。
この半導体集積回路は、論理演算を実現するパストラン
ジスタネットワーク回路と、その出力が接続されるバッ
ファ回路とを備えている。

【０１３７】バッファ回路は、それぞれのゲート電極と
ボディ電極とが接続された部分空乏型ＭＩＳＦＥＴによ
るＤＴＭＯＳである、ＰＭＯＳＦＥＴＭ３４およびＮ
ＭＯＳＦＥＴＭ３５からなるインバータ回路と、ＰＭ
ＯＳＦＥＴＭ３６およびＮＭＯＳＦＥＴＭ３７からな
るインバータ回路とを有している。各インバータ回路
は、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴが接続されて
おり、ＰＭＯＳＦＥＴのソースが電源線に接続され、Ｎ
ＭＯＳＦＥＴのソースが接地線に接続されている。ま
た、各ＭＯＳＦＥＴのゲートにはパストランジスタネッ
トワークの出力が接続され、一方のインバータ回路は、
各ＭＯＳＦＥＴのドレインが出力端子Ｙに接続されてお
り、他方のインバータ回路は、各ＭＯＳＦＥＴのドレイ
ンが出力端子ＹＢに接続されている。

【０１３８】また、パストランジスタネットワークは、
信号ＡおよびＡの反転信号であるＡＢが入力される入力
端子、信号ＢおよびＢの反転信号であるＢＢが入力され
る入力端子、信号ＣおよびＣの反転信号であるＣＢが入
力される入力端子を有し、低しきい値の完全空乏型ＮＭ
ＯＳＦＥＴによって構成されている。一方のＭＯＳＦＥ
Ｔは、ゲートに信号Ｃが入力され、ソースに信号Ａが入
力され、他方のＭＯＳＦＥＴは、ゲートに信号ＣＢが入
力され、ソースに信号Ｂが入力される。両ＭＯＳＦＥＴ
は、ドレインが接続されており、正負それぞれの論理演
算結果が出力されるようになっている。

【０１３９】本実施形態において、パストランジスタネ
ットワーク部は、完全空乏型ＮＭＯＳＦＥＴによって構
成されており、入力端子に対する負荷はＮＭＯＳＦＥＴ
のゲートおよびソースとなり、いずれもボディ領域を駆
動する必要がない。よって、ＮＭＯＳＦＥＴは、ＤＴＭ
ＯＳよりも容量負荷が小さくなり、また、しきい値電圧
が低いので、高速、かつ、低消費電力で動作を行うこと
ができる。また、主要なブロックであるネットワークブ
ロックが、完全空乏型ＭＩＳＦＥＴによって構成されて
おり、完全空乏型ＭＩＳＦＥＴは、ボディ領域を接続す
るためのボディ電極が必要とされないため、回路面積を
小さくすることができる。

【０１４０】一方、ネットワーク部の出力を反転増幅し
て出力端子ＹおよびＹＢから信号を出力する、バッファ
回路部は、ゲート電極とボディ電極とが接続された部分
空乏型ＭＯＳＦＥＴによるＤＴＭＯＳによって構成され
ている。ＤＴＭＯＳは、ＦＥＴがＯＮ状態のときにはし
きい値電圧が低くなって、高速に動作することができ、
ＦＥＴがＯＦＦ状態のときにはしきい値電圧が高くなっ
て、リーク電流を小さくすることができる。また、回路
の動作時においても、ＯＦＦ状態のＦＥＴはしきい値電
圧が高く、リーク電流を削減するように働くため、動作
時および待機時に関わらず、不必要なリーク電流を削減
することができる。また、バッファ回路部のみをボディ
電極が必要とされるＤＴＭＯＳで構成しているため、リ
ーク電流を削減しつつ、面積の増加を抑えることができ
る。

【０１４１】このように、本実施形態によれば、低電圧
で動作し、ＭＴＣＭＯＳのように特別な制御信号も必要
なく、消費電流およびリーク電流を削減し、占有面積も
比較的小さい半導体集積回路を実現することができる。

【０１４２】（実施形態６）図７は、本発明の実施形態
６における半導体集積回路の構成を示す回路図である。
この半導体集積回路は、論理演算を実現するパストラン
ジスタネットワーク回路と、その出力が接続されるバッ
ファ回路とを備えている。

【０１４３】バッファ回路は、ボディ電極がパストラン
ジスタネットワークの出力に接続され、ゲートが他方の
バッファ回路の出力ＹＢに相補的に接続された部分空乏
型ＰＭＯＳＦＥＴＭ３８と、ゲート電極とボディ電極
とが接続された部分空乏型ＭＩＳＦＥＴによって構成さ
れたＤＴＭＯＳである、ＮＭＯＳＦＥＴＭ３７とから
なる回路と、ボディ電極がパストランジスタネットワー
クの出力に接続され、ゲートが他方のバッファ回路の出
力Ｙに相補的に接続された部分空乏型ＰＭＯＳＦＥＴ
Ｍ１５２と、ゲート電極とボディ電極とが接続されたＤ
ＴＭＯＳである、ＮＭＯＳＦＥＴＭ１５３とからなる
回路とによって、ラッチ型バッファ回路が構成されてい
る。各回路は、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴが
接続されており、ＰＭＯＳＦＥＴのソースが電源線に接
続され、ＮＭＯＳＦＥＴのソースが接地線に接続されて
いる。また、各ＮＭＯＳＦＥＴのゲートおよびボディ電
極にもパストランジスタネットワークの出力が接続され
ており、一方の回路は、各ＭＯＳＦＥＴのドレインが出
力端子ＹＢに接続されており、他方の回路は、各ＭＯＳ
ＦＥＴのドレインが出力端子Ｙに接続されている。

【０１４４】また、パストランジスタネットワークは、
信号ＡおよびＡの反転信号であるＡＢが入力される入力
端子、信号ＢおよびＢの反転信号であるＢＢが入力され
る入力端子、信号ＣおよびＣの反転信号であるＣＢが入
力される入力端子を有し、低しきい値の完全空乏型ＮＭ
ＯＳＦＥＴによって構成されている。一方のＭＯＳＦＥ
Ｔは、ゲートに信号Ｃが入力され、ソースに信号Ａが入
力され、他方のＭＯＳＦＥＴは、ゲートに信号ＣＢが入
力され、ソースに信号Ｂが入力される。両ＭＯＳＦＥＴ
は、ドレインが接続されている。

【０１４５】本実施形態においても、上記実施形態５と
同様に、パストランジスタネットワーク部は、完全空乏
型ＮＭＯＳＦＥＴによって構成されており、入力端子に
対する負荷はＮＭＯＳＦＥＴのゲートおよびソースとな
り、いずれもボディ領域を駆動する必要がない。よっ
て、ＮＭＯＳＦＥＴは、ＤＴＭＯＳよりも容量負荷が小
さくなり、また、しきい値電圧が低いので、高速、か
つ、低消費電力で動作を行うことができる。また、主要
なブロックであるネットワークブロックが、完全空乏型
ＭＩＳＦＥＴによって構成されており、完全空乏型ＭＩ
ＳＦＥＴは、ボディ領域を接続するためのボディ電極が
必要とされないため、回路面積を小さくすることができ
る。

【０１４６】一方、ネットワーク部の出力を反転増幅し
て出力端子ＹおよびＹＢから信号を出力する、バッファ
回路部は、ゲート電極とボディ電極とが接続された部分
空乏型ＭＯＳＦＥＴによるＤＴＭＯＳによって構成され
ている。ＤＴＭＯＳは、ＦＥＴがＯＮ状態のときにはし
きい値電圧が低くなって、高速に動作することができ、
ＦＥＴがＯＦＦ状態のときにはしきい値電圧が高くなっ
て、リーク電流を小さくすることができる。また、回路
の動作時においても、ＯＦＦ状態のＦＥＴはしきい値電
圧が高く、リーク電流を削減するように働くため、動作
時および待機時に関わらず、不必要なリーク電流を削減
することができる。また、バッファ回路部のみをボディ
電極が必要とされるＤＴＭＯＳで構成しているため、リ
ーク電流を削減しつつ、面積の増加を抑えることができ
る。

【０１４７】このように、本実施形態によれば、低電圧
で動作し、ＭＴＣＭＯＳのように特別な制御信号も必要
なく、消費電流およびリーク電流を削減し、占有面積も
比較的小さい半導体集積回路を実現することができる。

【０１４８】（実施形態７）図８（ａ）は、本発明の実
施形態７における半導体集積回路の構成を示すブロック
図である。この半導体集積回路は、入力端子４３および
４４から入力された信号に対して論理演算を実現するネ
ットワーク回路ブロック４１と、その出力を増幅して出
力端子４５および４６から出力するバッファ回路ブロッ
ク４２とを有している。

【０１４９】ネットワーク回路ブロック４１は、ボディ
フローティングの完全空乏型ＭＩＳＦＥＴによるＣＭＯ
Ｓパストランジスタによって構成されており、バッファ
回路ブロック４２は、それぞれのゲート電極とボディ電
極とを接続した部分空乏型ＭＩＳＦＥＴによって構成さ
れている。

【０１５０】本実施形態では、上記実施形態１〜実施形
態６において説明したＮＭＯＳＦＥＴによるパストラン
ジスタに対して、図８（ｂ）に示すように、ＰＭＯＳＦ
ＥＴを接続して、ＣＭＯＳＦＥＴによるパストランジス
タとする。ＰＭＯＳＦＥＴのゲートには、ＮＭＯＳＦＥ
Ｔのゲートに入力される信号Ｉの反転信号であるＩＢが
入力される。これらのＦＥＴは、全て、低しきい値の完
全空乏型ＭＩＳＦＥＴによって構成される。

【０１５１】例えば、図３〜図６および図７において、
ネットワーク回路部を構成するＮＭＯＳＦＥＴを、図８
（ｂ）に示すようにＣＭＯＳＦＥＴとする。

【０１５２】本実施形態では、ネットワーク回路部４１
がＣＭＯＳＦＥＴによって構成されているので、しきい
値分だけ”Ｈ”レベルの電位が低下するという問題を解
決することができ、パスゲートの伝達特性を改善するこ
とができる。また、ＳＯＩ構造によって、ＣＭＯＳＦＥ
Ｔによる負荷容量の増加を小さく抑えることができる。
また、ボディ電極が不要であるため、ＤＴＭＯＳと比べ
て、容量負荷、面積ともに不利になることはない。

【０１５３】従って、本実施形態によれば、ネットワー
ク回路部のパスゲートをＣＭＯＳＦＥＴによって構成す
ることによって、完全空乏型ＭＩＳＦＥＴのメリットを
充分に活かして、伝達特性を改善し、動作の高速化を図
ることができる。

【０１５４】（実施形態８）図９は、本発明の実施形態
８における半導体集積回路の構成を示す回路図である。
この半導体集積回路は、論理演算を実現するネットワー
ク回路ブロック５４と、その出力が接続されるバッファ
回路ブロック５６とを備えている。

【０１５５】ネットワーク回路ブロック５４は、クロッ
ク信号ＣＫが”Ｌ”のときに、ＰＭＯＳＦＥＴＭ４７
によって信号線５５をプリチャージ動作し、クロック信
号ＣＫが”Ｈ”のときに、ＮＭＯＳＦＥＴＭ５１によ
って、ＮＭＯＳＦＥＴＭ４８からＭ４９による演算結
果に従って、プリチャージ電荷をディスチャージするク
ロックド演算回路（ドミノ回路）を有している。

【０１５６】ＰＭＯＳＦＥＴＭ４７は、ゲート電極と
ボディ電極とが接続された部分空乏型ＰＭＯＳＦＥＴに
よるＤＴＭＯＳによって構成され、ソースに電源線が接
続され、ドレインに信号線５５が接続され、ゲートにＣ
Ｋ信号が入力されるＣＫ端子が接続されている。また、
ＮＭＯＳＦＥＴＭ４８〜Ｍ５０は、低しきい値の完全
空乏型ＭＩＳＦＥＴによって構成され、Ｍ４８とＭ４９
とが直列に接続された直列回路に並列にＭ５０が接続さ
れている。Ｍ４８、Ｍ４９およびＭ５０のゲートには、
それぞれ、信号Ａ、ＢおよびＣが入力されて所定の演算
が行われる。Ｍ４８およびＭ５０のドレインは信号線５
５に接続され、Ｍ４９およびＭ５０のソースはＭ５１の
ドレインに接続されている。また、ＮＭＯＳＦＥＴＭ
５１は、低しきい値の完全空乏型ＭＩＳＦＥＴによって
構成され、ソースに接地線が接続され、ゲートにＣＫ信
号が入力されるＣＫ端子が接続されている。

【０１５７】ＰＭＯＳＦＥＴＭ４７は、ゲート電極に
入力されるＣＫ信号が”Ｌ”のときにＯＮ状態となり、
信号線５５がプリチャージされる。ＰＭＯＳＦＥＴＭ
４７はＤＴＭＯＳであるので、しきい値が低くなって駆
動能力が大きくなり、高速に動作することができる。ま
た、ＮＭＯＳＦＥＴＭ５１は、ゲート電極に入力され
るＣＫ信号が”Ｌ”のときにＯＦＦ状態となり、入力信
号Ａ、Ｂ、Ｃの値に関わらず、信号線５５をＧＮＤへプ
ルダウンするパスが切断され、Ｍ４７によって信号線５
５がプリチャージされる。

【０１５８】また、ＰＭＯＳＦＥＴＭ４７は、ゲート
電極に入力されるＣＫ信号が”Ｈ”のときにＯＦＦ状態
となり、高しきい値となってリーク電流が削減される。
また、ＮＭＯＳＦＥＴＭ５１は、ゲート電極に入力さ
れるＣＫ信号が”Ｈ”のときにＯＮ状態となり、入力信
号Ａ、Ｂ、Ｃの値に応じて、ＮＭＯＳＦＥＴＭ４８〜
Ｍ５０により演算が行われ、信号線５５の出力がプルダ
ウンされる。ＮＭＯＳＦＥＴＭ４８〜Ｍ５１は、低し
きい値の完全空乏型ＭＩＳＦＥＴによって構成されてお
り、低電圧で高速に動作することができる。

【０１５９】バッファ回路ブロック５６は、それぞれの
ゲート電極とボディ電極とが接続されたＤＴＭＯＳであ
る、部分空乏型ＮＭＯＳＦＥＴＭ５３とＰＭＯＳＦＥ
ＴＭ５２とが接続されてインバータ回路が構成されて
いる。ＰＭＯＳＦＥＴＭ５２のソースは電源線Ｖｄｄ
に接続され、ＮＭＯＳＦＥＴＭ５３のソースは接地線
に接続されている。また、両ＭＯＳＦＥＴのゲートには
ネットワーク回路ブロック５４の出力５５が接続され、
両ＭＯＳＦＥＴのドレインには出力端子Ｙが接続されて
おり、ネットワーク回路ブロック５４の出力５５を反転
増幅して出力端子Ｙから出力するようになっている。

【０１６０】このように、本実施形態においては、ドミ
ノ型と称される論理演算回路において、プリチャージ用
ＦＥＴおよびバッファ回路がボディ電極とゲート電極と
が接続された部分空乏型ＭＩＳＦＥＴによって構成さ
れ、それ以外の論理演算が行われる部分が低しきい値の
完全空乏型ＭＩＳＦＥＴによって構成されているので、
不要なリーク電流を削減し、かつ、高速に動作する半導
体集積回路を実現することができる。また、負荷となる
入力端子は完全空乏型ＭＩＳＦＥＴのゲート電極のみで
あり、ボディ領域等を駆動する必要がないため、高速、
低消費電力動作が可能であり、また、素子面積も小さく
することができる。

【０１６１】なお、上記実施形態において、プリチャー
ジ用ＦＥＴＭ４７は、ボディフローティングの高しき
い値ＦＥＴにて構成しても、同様の効果を実現すること
ができる。ここで、ボディフローティング型の高しきい
値ＦＥＴは、完全空乏型によって実現される低しきい値
ＦＥＴよりも高いしきい値を有しているものであれば、
いずれも用いることができ、リーク電流を削減すること
ができる。ボディフローティング型では、ボディ電極を
制御しないために部分空乏型となっている必要はなく、
部分空乏型であっても完全空乏型であっても用いること
ができる。

【０１６２】（実施形態９）上記実施形態１〜８では、
ボディ電極とゲート電極とが接続された部分空乏型ＭＩ
ＳＦＥＴによるＤＴＭＯＳ構造について説明したが、こ
の構造には、高電源電圧にて、ソースとボディ領域との
順方向ダイオードが形成されてリーク電流が増加すると
いう問題がある。

【０１６３】本発明では、０．５Ｖ以下という極低電圧
で動作可能な極低消費電力の半導体集積回路を実現する
ことができるので、この範囲では何ら問題となることは
ない。しかしながら、より広い動作範囲においても、低
消費電力回路を実現するために、本実施形態では、ゲー
ト電極とボディ電極との間に逆バイアスのダイオードを
接続する。

【０１６４】図１０（ａ）に、ゲート電極とボディ電極
との間に逆ダイオードが接続された部分空乏型ＭＩＳＦ
ＥＴの例を示す。ここでは、部分空乏型ＰＭＯＳＦＥＴ
Ｍ５７のゲート電極とボディ電極との間にダイオード
Ｄ５８が接続されている。ダイオードＤ５８は、逆バイ
アスに接続されているので、ボディ電極からゲートへの
リーク電流が低減される。

【０１６５】図１０（ｂ）に、電源電圧Ｖｄｄを増加し
ていったときのドレイン電流Ｉｄとリーク電流Ｉｌｅａ
ｋとを示す。この図から分るように、ダイオードＤ５８
によって、高電源電圧でのリーク電流が低減されてお
り、０．８Ｖ以上のより高い電圧においても、リーク電
流を削減して動作することができる。

【０１６６】例えば、図１、図３〜図９に示すように、
ボディ電極とゲート電極とを接続した部分空乏型ＭＩＳ
ＦＥＴによるＤＴＭＯＳ構造において、図１０（ａ）に
示すようにゲート電極とボディ電極との間に逆ダイオー
ドを接続することにより、低電圧にて高速動作し、か
つ、リーク電流が少ない半導体集積回路を、より広い電
源電圧範囲にて実現することができる。

【０１６７】（実施形態１０）上記実施形態１〜９で説
明したように、本発明によれば、極低電圧で動作が可能
で、リーク電流を少なくすることができる半導体集積回
路を実現することができる。しかし、上記実施形態１〜
９の回路構成において、リークパスを完全に阻止できて
いない場合も考えられる。

【０１６８】図１１にその一例を示す。ここでは、３入
力ＮＡＮＤ回路の入力端子Ａが直接Ｖｄｄに接続されて
いる例について説明する。

【０１６９】この半導体集積回路は、論理演算を実現す
るネットワーク回路ブロック６６と、その出力が接続さ
れるバッファ回路ブロック６７とを備えているネットワ
ーク回路ブロック６７は、低しきい値の完全空乏型ＮＭ
ＯＳＦＥＴＭ６０〜Ｍ６３によって構成されている。ゲ
ートに信号Ｂが入力される入力端子Ｂが接続されたＮＭ
ＯＳＦＥＴＭ６１と、ゲートに信号Ｃが入力される入
力端子Ｃが接続されたＮＭＯＳＦＥＴＭ６２とが直列
に接続されており、ＮＭＯＳＦＥＴＭ６２のソース
は、電源線Ｖｄｄに接続されて信号Ａが入力される入力
端子Ａに接続され、ＮＭＯＳＦＥＴＭ６１のドレイン
は、ネットワーク回路ブロック６６の出力６８に接続さ
れている。また、ゲートに信号Ｂの反転信号ＢＢが入力
される入力端子ＢＢが接続されたＮＭＯＳＦＥＴＭ６
０は、ソースが接地線に接続され、ドレインがネットワ
ーク回路ブロック６６の出力６８に接続されている。ま
た、ゲートに信号Ｃの反転信号ＣＢが入力される入力端
子ＣＢが接続されたＮＭＯＳＦＥＴＭ６３は、ソース
が接地線に接続され、ドレインがネットワーク回路ブロ
ック６６の出力６８に接続されている。

【０１７０】バッファ回路ブロック６７は、ゲート電極
とボディ電極とが接続されたＤＴＭＯＳである、部分空
乏型ＮＭＯＳＦＥＴＭ６４と部分空乏型ＰＭＯＳＦＥ
ＴＭ６５とが接続されてインバータ回路が構成されて
いる。ＰＭＯＳＦＥＴＭ６４のソースは電源線Ｖｄｄ
に接続され、ＮＭＯＳＦＥＴＭ６５のソースは接地線
に接続されている。また、両ＭＯＳＦＥＴのゲートには
ネットワーク回路ブロック６６の出力６８が接続され、
両ＭＯＳＦＥＴのドレインには出力端子Ｙが接続されて
いる。

【０１７１】このネットワーク回路ブロック６６におい
て、入力信号Ｂが”Ｌ”レベルであり、入力信号ＢＢ
が”Ｈ”レベルであり、入力信号Ｃが”Ｈ”レベルであ
り、入力信号ＣＢがＬ”レベルである場合を考えると、
ＮＭＯＳＦＥＴＭ６１およびＭ６２はＯＮ状態とな
り、ＮＭＯＳＦＥＴＭ６０およびＭ６３はＯＦＦ状態
となる。しかし、これらのＮＭＯＳＦＥＴは低しきい値
の完全空乏型ＮＭＯＳＦＥＴによって構成されているの
で、図１１に点線Ｉｌｅａｋによって示すように、電
源線Ｖｄｄおよび入力端子ＡからＮＭＯＳＦＥＴＭ６
２、Ｍ６１およびＭ６０を通って接地線まで流れるパス
と、電源線Ｖｄｄおよび入力端子ＡからＮＭＯＳＦＥＴ
Ｍ６２、Ｍ６１およびＭ６３を通って接地線まで流れ
るパスとによって、リーク電流が流れてしまう。

【０１７２】このような問題を解決するために、本実施
形態では、ネットワーク回路を構成するＦＥＴのうち、
ソースまたはドレインが、直接に、入力端子、電源電位
Ｖｄｄまたは接地電位ＧＮＤに接続されるＦＥＴは、そ
れぞれのゲート電極とボディ電極とが接続された部分空
乏型ＭＩＳＦＥＴによるＤＴＭＯＳとする。

【０１７３】図１２に、その一例を示す。ここでは、ネ
ットワーク回路ブロック６６を構成するＦＥＴのうち、
ソースまたはドレインが、直接に、入力端子Ａ、電源電
位Ｖｄｄまたは接地電位ＧＮＤに接続されるＦＥＴＭ
６９〜Ｍ７１が、それぞれのゲート電極とボディ電極と
が接続された部分空乏型ＭＩＳＦＥＴによるＤＴＭＯＳ
によって構成されている。それ以外は、図１１に示す回
路構成と同様である。

【０１７４】この構成によって、リーク電流パスをＤＴ
ＭＯＳによって阻止し、非常に低消費電力な半導体集積
回路を実現することができる。

【０１７５】本実施形態は、図１、図３〜図９に示す回
路構成に対しても、同様に適用することが可能である。

【０１７６】

【発明の効果】以上詳述したように、本発明によれば、
論理演算の主要な部分を占めるネットワーク回路部にお
いて、ＳＯＩ構造による低しきい値の完全空乏型ＭＩＳ
ＦＥＴを用いることによって、より寄生容量が小さく、
レイアウト面積も小さく、低電圧にて高速に動作する半
導体集積回路を実現することができる。

【０１７７】また、ネットワーク回路の出力を担うバッ
ファ回路部においては、ＳＯＩ構造による高しきい値の
部分空乏型ＭＩＳＦＥＴを用い、そのゲート電極とボデ
ィ電極とを接続することによって、ＯＮ状態のときには
しきい値電圧が低くなって、高速に動作し、ＯＦＦ状態
のときにはしきい値電圧が高くなって、リーク電流を削
減することができる。

【０１７８】本発明によれば、ＭＴＣＭＯＳを用いた従
来技術において課題となっている、動作時にリーク電流
が削減されないこと、および待機時に機能回路部への電
源供給が切断されるため、待機時にデータを保持するデ
ータ保持回路が別途必要になること等の問題を解決する
ことができる。また、ＤＴＭＯＳを用いた従来技術にお
いて課題となっている、信号負荷がゲート容量とボディ
領域の容量とになるため、信号負荷が増加して高速化・
低消費電力化への妨げになること、およびボディ電位を
制御するためのボディ電極が必要となるため、レイアウ
ト面積が増加することなどの問題を解決することができ
る。

【０１７９】本発明は、地球温暖化の原因となる温室効
果ガスの削減に向けて、極低消費電力な半導体集積回路
を実現することができるので、非常に有益である。

【図面の簡単な説明】

【図１】実施形態１の半導体集積回路の構成を説明する
ためのブロック図である。

【図２】ＳＯＩ構造のＦＥＴの構造を説明するための図
であり、（ａ）は完全空乏型ＭＩＳＦＥＴの構造を示す
図であり、（ｂ）は部分空乏型ＦＥの構造を示す図であ
る。

【図３】実施形態２の半導体集積回路の構成を説明する
ための回路図である。

【図４】実施形態３の半導体集積回路の構成を説明する
ための回路図である。

【図５】実施形態４の半導体集積回路の構成を説明する
ための回路図である。

【図６】実施形態５の半導体集積回路の構成を説明する
ための回路図である。

【図７】実施形態６の半導体集積回路の構成を説明する
ための回路図である。

【図８】実施形態７の半導体集積回路の構成を説明する
ための図であり、（ａ）はブロック図であり、（ｂ）は
ネットワーク回路を構成するＮＭＯＳをＣＭＯＳ化する
例を示す図である。

【図９】実施形態８の半導体集積回路の構成を説明する
ための回路図である。

【図１０】実施形態９の半導体集積回路の構成を説明す
るための図であり、（ａ）はゲート電極とボディ電極と
の間に逆ダイオードが接続された部分空乏型ＭＩＳＦＥ
Ｔの構成を示す回路図であり、（ｂ）はその電流特性を
示す図である。

【図１１】実施形態１０の半導体集積回路におけるリー
ク電流パスを説明するための回路図である。

【図１２】実施形態１０の半導体集積回路の構成を説明
するための回路図である。

【図１３】ＭＴＣＭＯＳを用いた従来の半導体集積回路
の構成例を説明するための回路図である。

【図１４】ＤＴＭＯＳの構造を説明するための図であ
る。

【図１５】ＤＴＭＯＳを用いた従来の半導体集積回路の
構成例を説明するための回路図である。

【図１６】ＤＴＭＯＳとボディフローティングの完全空
乏型ＭＩＳＦＥＴの構成を説明するための図であり、
（ａ）はＤＴＭＯＳの平面図、（ｂ）はそのＡ−Ａ’線
による断面図、（ｃ）は完全空乏型ＭＩＳＦＥＴの平面
図、（ｄ）はそのＢ−Ｂ’線による断面図である。

【図１７】ＤＴＭＯＳを用いた従来の半導体集積回路の
他の構成例を説明するための回路図である。

【図１８】ＤＴＭＯＳを用いた従来の半導体集積回路の
他の構成例を説明するための回路図である。

【図１９】ＤＴＭＯＳにおけるリーク電流について説明
するための図であり、（ａ）はゲート電極とボディ電極
とが接続された部分空乏型ＭＩＳＦＥＴによるＤＴＭＯ
Ｓの構成を示す回路図であり、（ｂ）はその電流特性を
示す図である。

【符号の説明】

１、１５、２３、３０、４１、５４、６６ネットワー
ク回路ブロック２、１６、２４、３１、４２、５６、６７バッファ回
路ブロック３、４、４３、４４、Ａ、ＡＢ、Ｂ、ＢＢ、Ｃ、ＣＢ、
Ｉ、ＩＢ入力端子５、６、４５、４６、Ｙ、ＹＢ、ＯＵＴＯｕｔＢ出
力端子７、８ゲート空乏層９電荷中性領域Ｍ１０、Ｍ１１、Ｍ１８、Ｍ１９、Ｍ２６、Ｍ４８〜Ｍ
５１、Ｍ６０〜Ｍ６３、Ｍ１０２完全空乏型ＮＭＯＳ
ＦＥＴＭ１２、Ｍ２０、Ｍ２８、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ
３９、Ｍ５３、Ｍ６４、Ｍ６９〜Ｍ７１、Ｍ１２１、Ｍ
１２３、Ｍ１５１、Ｍ１５３、Ｍ１６０ボディ電極と
ゲート電極とが接続された部分空乏型ＮＭＯＳＦＥＴＭ１３、Ｍ１４、Ｍ２９、Ｍ３４、Ｍ３６、Ｍ４７、Ｍ
５２、Ｍ５７、Ｍ６５、Ｍ１２０、Ｍ１２２、Ｍ１６１
ボディ電極とゲート電極とが接続された部分空乏型Ｐ
ＭＯＳＦＥＴ１７、２５、３２、５５、６８ネットワーク回路ブロ
ックの出力Ｍ２１ｂｌディフローティングの高しきい値ＰＭＯＳ
ＦＥＴＭ２７、Ｍ１０１完全空乏型ＰＭＯＳＦＥＴＭ３８、Ｍ４０、Ｍ１５０、Ｍ１５２部分空乏型ＰＭ
ＯＳＦＥＴＤ５８ダイオードＭ１０３高しきい値のＰＭＯＳＦＥＴＭ１０４高しきい値のＮＭＯＳＦＥＴ１１０擬似電源配線１１１擬似接地配線１３０ゲートコンタクト１３１ソースコンタクト１３２ドレインコンタクト１３３ボディコンタクト１３４ゲートポリシリコン電極１３５ゲート酸化膜１３６ボディ領域１３７埋め込み酸化膜１３８基板１４０ボディ電極１６２バッファ回路Ｖｄｄ電源線ＧＮＤ接地線ＣＫクロック入力端子ＳＬ、ＳＬＢ待機信号入力端子Ｇゲート端子

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Claims

【特許請求の範囲】

【請求項１】ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓ
ｕｌａｔｏｒ）基板上に、ゲート酸化膜下のチャネル領域に誘起されるゲート空乏
層が埋め込み酸化膜界面まで到達し、ソースとドレイン
との間のボディ領域が全て空乏化される完全空乏型ＭＩ
ＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＦｉｅｌ
ｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と、ゲート空乏層が埋め込み酸化膜界面まで到達せず、ボデ
ィ領域に電荷中性領域が存在し、ボディ領域の電位を制
御するためのボディ電極が設けられている部分空乏型Ｍ
ＩＳＦＥＴとを有し、論理演算を実現するネットワーク回路は、完全空乏型Ｍ
ＩＳＦＥＴによって構成され、該ネットワーク回路の出力に接続されるバッファ回路
は、それぞれのゲート電極とボディ電極とが接続された
部分空乏型ＭＩＳＦＥＴによって構成されている半導体
集積回路。
【請求項２】前記ネットワーク回路は、完全空乏型Ｎ
ＭＯＳ（Ｎ−ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ＦＥＴによって構成され、前記バッファ回路は、それぞれのゲート電極とボディ電
極とが接続された部分空乏型ＭＩＳＦＥＴによって構成
されている請求項１に記載の半導体集積回路。
【請求項３】前記ネットワーク回路は、完全空乏型Ｎ
ＭＯＳＦＥＴによって構成され、前記バッファ回路を構成する反転増幅回路は、ボディ電
位がフローティングとされた高しきい値の部分空乏型Ｐ
ＭＯＳ（Ｐ−ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ＦＥＴと、ゲート電極とボディ電極とが接続された部分空乏型ＮＭ
ＯＳＦＥＴとによって構成されている請求項１に記載の
半導体集積回路。
【請求項４】前記ネットワーク回路は、入力信号が”
Ｈ”であるときに有効な論理が完全空乏型ＮＭＯＳＦＥ
Ｔによって構成され、入力信号が”Ｌ”であるときに有
効な論理が完全空乏型ＰＭＯＳＦＥＴによって構成され
ており、前記バッファ回路は、それぞれのゲート電極とボディ電
極とが接続された部分空乏型ＭＩＳＦＥＴによって構成
されている請求項１に記載の半導体集積回路。
【請求項５】前記ネットワーク回路は、完全空乏型Ｎ
ＭＯＳＦＥＴによって構成され、該ネットワーク回路か
らは、正負各々の論理演算結果が出力されるようになっ
ており、各論理演算出力が接続されるバッファ回路は、それぞれ
のゲート電極とボディ電極とが接続された部分空乏型Ｍ
ＩＳＦＥＴによって、それぞれが構成されている請求項
１に記載の半導体集積回路。
【請求項６】前記ネットワーク回路は、完全空乏型Ｎ
ＭＯＳＦＥＴによって構成され、該ネットワーク回路か
らは、正負各々の論理演算結果が出力されるようになっ
ており、各論理演算出力が接続されるバッファ回路は、それぞ
れ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭＯＳ
ＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴのゲ
ート電極およびボディ電極と該部分空乏型ＰＭＯＳＦＥ
Ｔのボディ電極とがそれぞれ論理演算出力に接続され、
該部分空乏型ＰＭＯＳＦＥＴのゲート電極が互いに相補
的に接続されている請求項１に記載の半導体集積回路。
【請求項７】前記ネットワーク回路は、完全空乏型Ｃ
ＭＯＳ（Ｃ−ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ＦＥＴによって構成され、前記バッファ回路は、それぞれのゲート電極とボディ電
極とが接続された部分空乏型ＭＩＳＦＥＴによって構成
されている請求項１に記載の半導体集積回路。
【請求項８】前記ネットワーク回路は、完全空乏型Ｃ
ＭＯＳＦＥＴによって構成され、該ネットワーク回路か
らは、正負各々の論理演算出力が出力されるようになっ
ており、各論理演算出力が接続されるバッファ回路は、それぞれ
のゲート電極とボディ電極とが接続された部分空乏型Ｍ
ＩＳＦＥＴによって、それぞれが構成されている請求項
１に記載の半導体集積回路。
【請求項９】前記ネットワーク回路は、完全空乏型Ｃ
ＭＯＳＦＥＴによって構成され、該ネットワーク回路か
らは、正負各々の論理演算結果が出力されるようになっ
ており、各論理演算出力が接続されるバッファ回路は、それぞ
れ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭＯＳ
ＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴのゲ
ート電極およびボディ電極と該部分空乏型ＰＭＯＳＦＥ
Ｔのボディ電極とがそれぞれ論理演算出力に接続され、
該部分空乏型ＰＭＯＳＦＥＴのゲート電極が互いに相補
的に接続されている請求項１に記載の半導体集積回路。
【請求項１０】ＳＯＩ基板上に、ゲート酸化膜下のチャネル領域に誘起されるゲート空乏
層が埋め込み酸化膜界面まで到達し、ソースとドレイン
との間のボディ領域が全て空乏化される完全空乏型ＭＩ
ＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面まで到達せず、ボデ
ィ領域に電荷中性領域が存在し、該ボディ領域の電位を
制御するためのボディ電極が設けられている部分空乏型
ＭＩＳＦＥＴとを有し、論理演算を実現するネットワーク回路は、ゲート電極と
ボディ電極とが接続され、ゲート電極に入力されたプリ
チャージ信号によってプリチャージ動作する部分空乏型
ＭＩＳＦＥＴと、演算結果に従ってプリチャージ電荷をディスチャージす
る完全空乏型ＭＩＳＦＥＴとによって構成され、該ネットワーク回路の出力が接続されるバッファ回路
は、それぞれのゲート電極とボディ電極とが接続された
部分空乏型ＭＩＳＦＥＴによって構成されている半導体
集積回路。
【請求項１１】ＳＯＩ基板上に、ゲート酸化膜下のチャネル領域に誘起されるゲート空乏
層が埋め込み酸化膜界面まで到達し、ソースとドレイン
との間のボディ領域が全て空乏化される完全空乏型ＭＩ
ＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面まで到達せず、ボデ
ィ領域に電荷中性領域が存在し、該ボディ領域の電位を
制御するためのボディ電極が設けられている部分空乏型
ＭＩＳＦＥＴとを有し、論理演算を実現するネットワーク回路は、ボディ電位が
フローティングとされ、、ゲート電極に入力されたプリ
チャージ信号によってプリチャージ動作する高しきい値
の部分空乏型ＭＩＳＦＥＴと、演算結果に従ってプリチャージ電荷をディスチャージす
る完全空乏型ＭＩＳＦＥＴとによって構成され、該ネットワーク回路の出力が接続されるバッファ回路
は、それぞれのゲート電極とボディ電極とが接続された
部分空乏型ＭＩＳＦＥＴによって構成されている半導体
集積回路。
【請求項１２】ＳＯＩ基板上に、ゲート酸化膜下のチャネル領域に誘起されるゲート空乏
層が埋め込み酸化膜界面まで到達し、ソースとドレイン
との間のボディ領域が全て空乏化される完全空乏型ＭＩ
ＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面まで到達せず、ボデ
ィ領域に電荷中性領域が存在し、ボディ電位を制御する
ためのボディ電極が設けられている部分空乏型ＭＩＳＦ
ＥＴとを有し、論理演算を実現するネットワーク回路は、完全空乏型Ｍ
ＩＳＦＥＴによって構成され、該ネットワーク回路の出力が接続されるバッファ回路
は、それぞれのゲート電極とボディ電極との間に逆ダイ
オードが接続された部分空乏型ＭＩＳＦＥＴによって構
成されている半導体集積回路。
【請求項１３】前記ネットワーク回路は、完全空乏型
ＮＭＯＳＦＥＴによって構成され、前記バッファ回路は、それぞれのゲート電極とボディ電
極との間に逆ダイオードが接続された部分空乏型ＭＩＳ
ＦＥＴによって構成されている請求項１２に記載の半導
体集積回路。
【請求項１４】前記ネットワーク回路は、完全空乏型
ＮＭＯＳＦＥＴによって構成され、前記バッファ回路を構成する反転増幅回路は、ボディ電
位がフローティングとされた高しきい値の部分空乏型Ｐ
ＭＯＳＦＥＴと、ゲート電極とボディ電極との間に逆ダイオードが接続さ
れた部分空乏型ＮＭＯＳＦＥＴとによって構成されてい
る請求項１２に記載の半導体集積回路。
【請求項１５】前記ネットワーク回路は、入力信号
が”Ｈ”であるときに有効な論理が完全空乏型ＮＭＯＳ
ＦＥＴによって構成され、入力信号が”Ｌ”であるとき
に有効な論理が完全空乏型ＰＭＯＳＦＥＴによって構成
されており、前記バッファ回路は、それぞれのゲート電極とボディ電
極との間に逆ダイオードが接続された部分空乏型ＭＩＳ
ＦＥＴによって構成されている請求項１２に記載の半導
体集積回路。
【請求項１６】前記ネットワーク回路は、完全空乏型
ＮＭＯＳＦＥＴによって構成され、該ネットワーク回路
からは、正負各々の論理演算結果が出力されるようにな
っており、各論理演算出力が接続されるバッファ回路は、それぞれ
のゲート電極とボディ電極との間に逆ダイオードが接続
された部分空乏型ＭＩＳＦＥＴによって、それぞれが構
成されている請求項１２に記載の半導体集積回路。
【請求項１７】前記ネットワーク回路は、完全空乏型
ＮＭＯＳＦＥＴによって構成され、該ネットワーク回路
からは、正負各々の論理演算結果が出力されるようにな
っており、各論理演算出力が接続されるバッファ回路は、それぞ
れ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭＯＳ
ＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴのゲ
ート電極およびボディ電極と該部分空乏型ＰＭＯＳＦＥ
Ｔのボディ電極とがそれぞれ論理演算出力に接続され、
該論理演算出力と該部分空乏型ＮＭＯＳＦＥＴのボディ
電極との間および該論理演算出力と該部分空乏型ＰＭＯ
ＳＦＥＴのボディ電極との間に逆ダイオードがそれぞれ
接続され、該部分空乏型ＰＭＯＳＦＥＴのゲート電極が
互いに相補的に接続されている請求項１２に記載の半導
体集積回路。
【請求項１８】前記ネットワーク回路は、完全空乏型
ＣＭＯＳＦＥＴによって構成され、前記バッファ回路は、それぞれのゲート電極とボディ電
極との間に逆ダイオードが接続された部分空乏型ＭＩＳ
ＦＥＴによって構成されている請求項１２に記載の半導
体集積回路。
【請求項１９】前記ネットワーク回路は、完全空乏型
ＣＭＯＳＦＥＴによって構成され、該ネットワーク回路
からは、正負各々の論理演算結果が出力されるようにな
っており、各論理演算出力が接続されるバッファ回路は、それぞれ
のゲート電極とボディ電極との間に逆ダイオードが接続
された部分空乏型ＭＩＳＦＥＴによって、それぞれが構
成されている請求項１２に記載の半導体集積回路。
【請求項２０】前記ネットワーク回路は、完全空乏型
ＣＭＯＳＦＥＴによって構成され、該ネットワーク回路
からは、正負各々の論理演算結果が出力されるようにな
っており、各論理演算出力が接続されるバッファ回路は、それぞ
れ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭＯＳ
ＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴのゲ
ート電極およびボディ電極と該部分空乏型ＰＭＯＳＦＥ
Ｔのボディ電極とがそれぞれ論理演算出力に接続され、
該論理演算出力と該部分空乏型ＮＭＯＳＦＥＴのボディ
電極との間および該論理演算出力と該部分空乏型ＰＭＯ
ＳＦＥＴのボディ電極との間に逆ダイオードがそれぞれ
接続され、該部分空乏型ＰＭＯＳＦＥＴのゲート電極が
互いに相補的に接続されている請求項１２に記載の半導
体集積回路。
【請求項２１】ＳＯＩ基板上に、ゲート酸化膜下のチャネル領域に誘起されるゲート空乏
層が埋め込み酸化膜界面まで到達し、ソースとドレイン
との間のボディ領域が全て空乏化される完全空乏型ＭＩ
ＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面まで到達せず、ボデ
ィ領域に電荷中性領域が存在し、該ボディ領域の電位を
制御するためのボディ電極が設けられている部分空乏型
ＭＩＳＦＥＴとを有し、論理演算を実現するネットワーク回路は、ゲート電極と
ボディ電極との間に逆ダイオードが接続され、ゲート電
極に入力されたプリチャージ信号によってプリチャージ
動作する部分空乏型ＭＩＳＦＥＴと、演算結果に従ってプリチャージ電荷をディスチャージす
る完全空乏型ＭＩＳＦＥＴとによって構成され、該ネットワーク回路の出力が接続されるバッファ回路
は、それぞれのゲート電極とボディ電極との間に逆ダイ
オードが接続された部分空乏型ＭＩＳＦＥＴによって構
成されている半導体集積回路。
【請求項２２】ＳＯＩ基板上に、ゲート酸化膜下のチャネル領域に誘起されるゲート空乏
層が埋め込み酸化膜界面まで到達し、ソースとドレイン
との間のボディ領域が全て空乏化される完全空乏型ＭＩ
ＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面まで到達せず、ボデ
ィ領域に電荷中性領域が存在し、該ボディ領域の電位を
制御するためのボディ電極が設けられている部分空乏型
ＭＩＳＦＥＴとを有し、論理演算を実現するネットワーク回路は、ボディ電位が
フローティングとされ、ゲート電極に入力されたプリチ
ャージ信号によってプリチャージ動作する高しきい値の
部分空乏型ＭＩＳＦＥＴと、演算結果に従ってプリチャージ電荷をディスチャージす
る完全空乏型ＭＩＳＦＥＴとによって構成され、該ネットワーク回路の出力が接続されるバッファ回路
は、それぞれのゲート電極とボディ電極との間に逆ダイ
オードが接続された部分空乏型ＭＩＳＦＥＴによって構
成されている半導体集積回路。
【請求項２３】ＳＯＩ基板上に、ゲート酸化膜下のチャネル領域に誘起されるゲート空乏
層が埋め込み酸化膜界面まで到達し、ソースとドレイン
との間のボディ領域が全て空乏化される完全空乏型ＭＩ
ＳＦＥＴと、ゲート空乏層が埋め込み酸化膜界面まで到達せず、ボデ
ィ領域に電荷中性領域が存在し、ボディ電位を制御する
ためのボディ電極が設けられている部分空乏型ＭＩＳＦ
ＥＴとを有し、論理演算を実現するネットワーク回路は、ソースもしく
はドレインが、直接、電源電位もしくは接地電位または
入力端子に接続されるＦＥＴは、それぞれのゲート電極
とボディ電極とが接続された部分空乏型ＭＩＳＦＥＴに
よって構成され、それ以外のＦＥＴは完全空乏型ＭＩＳ
ＦＥＴによって構成されており、該ネットワーク回路の出力が接続されるバッファ回路
は、それぞれのゲート電極とボディ電極とが接続された
部分空乏型ＭＩＳＦＥＴによって構成されている半導体
集積回路。
【請求項２４】前記ネットワーク回路は、ソースもし
くはドレインが、直接、電源電位もしくは接地電位また
は入力端子に接続されるＦＥＴは、それぞれのゲート電
極とボディ電極とが接続された部分空乏型ＮＭＯＳＦＥ
Ｔによって構成され、それ以外のＦＥＴは完全空乏型Ｎ
ＭＯＳＦＥＴによって構成されており、該ネットワーク回路の出力が接続されるバッファ回路
は、それぞれのゲート電極とボディ電極とが接続された
部分空乏型ＭＩＳＦＥＴによって構成されている請求項
２３に記載の半導体集積回路。
【請求項２５】前記ネットワーク回路は、ソースもし
くはドレインが、直接、電源電位もしくは接地電位また
は入力端子に接続されるＦＥＴは、それぞれのゲート電
極とボディ電極とが接続された部分空乏型ＮＭＯＳＦＥ
Ｔによって構成され、それ以外のＦＥＴは完全空乏型Ｎ
ＭＯＳＦＥＴによって構成されており、前記バッファ回路を構成する反転増幅回路は、ボディ電
位がフローティングとされた高しきい値の部分空乏型Ｐ
ＭＯＳＦＥＴと、ゲート電極とボディ電極とが接続された部分空乏型ＮＭ
ＯＳＦＥＴとによって構成されている請求項２３に記載
の半導体集積回路。
【請求項２６】前記ネットワーク回路は、ソースもし
くはドレインが、直接、電源電位もしくは接地電位また
は入力端子に接続されるＦＥＴは、それぞれのゲート電
極とボディ電極とが接続された部分空乏型ＭＩＳＦＥＴ
によって構成され、それ以外のＦＥＴは完全空乏型ＭＩ
ＳＦＥＴによって構成され、入力信号が”Ｈ”であると
きに有効な論理がＮＭＯＳＦＥＴによって構成され、入
力信号が”Ｌ”であるときに有効な論理がＰＭＯＳＦＥ
Ｔによって構成されており、前記バッファ回路は、それぞれのゲート電極とボディ電
極とが接続された部分空乏型ＭＩＳＦＥＴによって構成
されている請求項２３に記載の半導体集積回路。
【請求項２７】前記ネットワーク回路は、ソースもし
くはドレインが、直接、電源電位もしくは接地電位また
は入力端子に接続されるＦＥＴは、それぞれのゲート電
極とボディ電極とが接続された部分空乏型ＮＭＯＳＦＥ
Ｔによって構成され、それ以外のＦＥＴは完全空乏型Ｎ
ＭＯＳＦＥＴによって構成され、該ネットワーク回路か
らは、正負各々の論理演算結果が出力されるようになっ
ており、各論理演算出力が接続されるバッファ回路は、それぞれ
のゲート電極とボディ電極とが接続された部分空乏型Ｍ
ＩＳＦＥＴによって、それぞれが構成されている請求項
２３に記載の半導体集積回路。
【請求項２８】前記ネットワーク回路は、ソースもし
くはドレインが、直接、電源電位もしくは接地電位また
は入力端子に接続されるＦＥＴは、それぞれのゲート電
極とボディ電極とが接続された部分空乏型ＣＭＯＳＦＥ
Ｔによって構成され、それ以外のＦＥＴは完全空乏型Ｃ
ＭＯＳＦＥＴによって構成され、前記バッファ回路は、それぞれのゲート電極とボディ電
極とが接続された部分空乏型ＭＩＳＦＥＴによって構成
されている請求項２３に記載の半導体集積回路。
【請求項２９】前記ネットワーク回路は、ソースもし
くはドレインが、直接、電源電位もしくは接地電位また
は入力端子に接続されるＦＥＴは、それぞれのゲート電
極とボディ電極とが接続された部分空乏型ＣＭＯＳＦＥ
Ｔによって構成され、それ以外のＦＥＴは完全空乏型Ｃ
ＭＯＳＦＥＴによって構成され、該ネットワーク回路か
らは、正負各々の論理演算結果が出力されるようになっ
ており、各論理演算出力が接続されるバッファ回路は、それぞれ
のゲート電極とボディ電極とが接続された部分空乏型Ｍ
ＩＳＦＥＴによって、それぞれが構成されている請求項
２３に記載の半導体集積回路。
【請求項３０】前記ネットワーク回路は、ソースもし
くはドレインが、直接、電源電位もしくは接地電位また
は入力端子に接続されるＦＥＴは、それぞれのゲート電
極とボディ電極とが接続された部分空乏型ＣＭＯＳＦＥ
Ｔによって構成され、それ以外のＦＥＴは完全空乏型Ｃ
ＭＯＳＦＥＴによって構成され、該ネットワーク回路か
らは、正負各々の論理演算結果が出力されるようになっ
ており、各論理演算出力が接続されるバッファ回路は、それぞ
れ、部分空乏型ＰＭＯＳＦＥＴと、部分空乏型ＮＭＯＳ
ＦＥＴとが接続され、該部分空乏型ＮＭＯＳＦＥＴのゲ
ート電極およびボディ電極と該部分空乏型ＰＭＯＳＦＥ
Ｔのボディ電極とがそれぞれ論理演算出力に接続され、
該部分空乏型ＰＭＯＳＦＥＴのゲート電極が互いに相補
的に接続されている請求項２３に記載の半導体集積回
路。
【請求項３１】論理演算を実現するネットワーク回路
が、低しきい値ＭＩＳＦＥＴによって構成され、該ネットワーク回路の出力に接続されるバッファ回路
は、それぞれのゲート電極と、ソースとドレインとの間
のボディ領域の電位を制御するためのボディ電極とが接
続されたＭＩＳＦＥＴによって構成されている半導体集
積回路。