JP2001257355A - 電気光学基板、電気光学装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 完全空乏型モードのＭＯＳ型半導体素子にお
いては、ＳＯＩ膜厚が薄いために、膜厚がバラつき易
く、しきい値電圧Ｖtがバラつくことになる。このた
め、完全空乏型モードのＭＯＳ型半導体素子を有した電
気光学装置では、画像表示の表示ムラを招く。一方、部
分空乏型モードのＭＯＳ型半導体素子においては、動作
時のキンク現象を回避するため、ゲートあるいはソース
ドレインを形成する導電層等により、チャネル領域から
蓄積キャリアを引き抜く必要がある。このチャネル領域
から蓄積キャリアを引き抜くためのレイアウトを強制さ
れて、ＭＯＳ型半導体素子形成に必要な面積が増大す
る。 【解決手段】 このため、電気光学基板において、画像
表示領域には、前記チャネル形成領域の単結晶半導体層
において膜厚方向に空乏化しない領域が存在する部分空
乏化モードを有したＭＯＳ型半導体素子を形成するとと
もに、周辺回路領域には、前記チャネル形成領域の前記
単結晶半導体層が膜厚方向に全て空乏化する完全空乏化
モードを有したＭＯＳ型半導体素子を形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学基板、電
気光学装置及び投射型表示装置に関する。

【０００２】

【従来の技術】透明基板上に単結晶シリコン薄膜を形成
し、そのシリコン薄膜に半導体デバイスを形成する半導
体技術はＳＯＩ（Silicon On Insulator）技術と呼ば
れ、素子の高速化や低消費電力化、高集積化等の利点を
有することから広く研究されている。

【０００３】一般に絶縁体層上に、多結晶シリコンを成
長させることは比較的易しいが、単結晶シリコンを成長
させることは困難である。そこで、ＳＩＭＯＸ（Separa
tionby Implanted Oxygen）法や、貼り合わせ法などと
いったＳＯＩ技術を用いることになる。ここで、ＳＩＭ
ＯＸ法とは、単結晶シリコン基板中に酸素イオンを注入
し、表面に単結晶シリコン層を残して単結晶シリコン基
板内部にシリコン酸化膜からなる絶縁体層を形成する方
法である。また、貼り合わせ法とは、２枚の単結晶基板
の片方または両方に熱酸化膜を形成し、これらを貼り合
わせた後、片方の単結晶基板を薄く削って素子層とする
方法である。この貼り合わせ法を応用したものとして、
単結晶シリコン基板に水素イオンを注入し、これを透明
基板と貼り合わせた後、熱処理によって薄膜シリコン層
を単結晶シリコン基板の水素注入領域から分離する手法
や、表面を多孔質化したシリコン基板上に単結晶シリコ
ン層をエピタキシャル成長させ、これを透明基板と貼り
合わせた後にシリコン基板を除去し、多孔質シリコン層
をエッチングすることにより透明基板上にエピタキシャ
ル単結晶シリコン薄膜を形成する手法などが知られてい
る。

【０００４】このような手法による薄膜ＳＯＩ構造のＭ
ＯＳ型半導体素子では、通常のＳＯＩ構造のＭＯＳ型半
導体素子と比較して寄生容量が小さいことが挙げられ
る。これは、バルク型のＭＯＳ型半導体素子と比較し
て、ソース／ドレイン領域の接合容量を小さくできるだ
けでなく、対基板間の配線容量も低減することができる
ためである。また、薄膜ＳＯＩ構造のＭＯＳ型半導体素
子では、基板側の深い層に電流の経路が形成されなくな
るため、いわゆるパンチスルー現象に対して強くなる。

【０００５】このようなＳＯＩ基板は、通常のバルク半
導体基板と同様に、さまざまなデバイスの作製に用いら
れているが、従来のバルク基板と異なる特徴として、透
明基板に様々な材料を使用することが可能な点を挙げる
ことができる。すなわち、透明基板として通常のシリコ
ン基板はもちろんのこと、透明な石英ガラス、あるいは
ガラス基板などを用いることができる。その結果、例え
ば透明な基板上に単結晶シリコン薄膜を形成することに
よって、光透過性を必要とするデバイス、例えば透過型
の液晶表示デバイスなどにも結晶性に優れた単結晶シリ
コンを用いて高性能なトランジスタ素子を形成すること
が可能となる。

【０００６】

【発明が解決しようとする課題】ところで、薄膜ＳＯＩ
構造のＭＯＳ型半導体素子には、チャネル形成領域の単
結晶半導体層が膜厚方向に全て空乏化する完全空乏型モ
ードと、チャネル形成領域の単結晶半導体層において膜
厚方向に空乏化しない領域が存在する部分空乏型モード
との２種類がある。

【０００７】この点について図１および図２を用いて説
明する。図１および図２は、薄膜ＳＯＩデバイスの断面
構造模式図であり、このうち、図１は、完全空乏型モー
ドのＭＯＳ型半導体素子を、図２は、部分空乏型モード
のＭＯＳ型半導体素子を示し、両者ともＭＯＳ型半導体
素子がオン状態の時を示している。

【０００８】さて、図１および図２において、透明基板
３上にバックゲート電極となる遮光層４が形成され、さ
らに、遮光層４の上方には、絶縁膜としてのＳｉＯ₂膜
５を介して単結晶半導体層６が形成されている。また、
単結晶半導体層６の上にはゲート酸化膜７を介してゲー
ト電極８が形成されるとともに、単結晶半導体層６には
ソース領域６Ａ、ドレイン領域６Ｃのチャネル領域が形
成されて、ＭＯＳ型半導体素子を構成している。また、
ゲート電極８、ソース領域６Ａ、ドレイン領域６Ｃは、
それぞれ配線に接続されている。

【０００９】ここで、図１に示される完全空乏型モード
のＭＯＳ型半導体素子においては、単結晶半導体層６の
膜厚ＴSOIは、ゲート電極８に電圧を印加することによ
って発生する空乏層６Ｄの幅ＸＦと、バックゲート電極
となる遮光層４に電圧を印加することによって発生する
空乏層６Ｅの幅ＸＢとの和よりも小さく、ＳＯＩ層たる
単結晶半導体層６の全領域に空乏層が形成されている。

【００１０】このような完全空乏型モードのＭＯＳ型半
導体素子においては、部分空乏型モードのＭＯＳ型半導
体素子において発生する動作時のキンク現象が発生せ
ず、垂直方向電界の低減効果等により部分空乏型モード
のＭＯＳ型半導体素子と比較して高速動作が可能とな
る。しかしながら、完全空乏型モードのＭＯＳ型半導体
素子のしきい値電圧Ｖtは、単結晶半導体層６の膜厚ＴS
OIに依存するため、ＳＯＩ基板製造工程において、単結
晶半導体層６の膜厚ＴSOIがバラつくと、そのしきい値
Ｖtもバラつくことになる。そして、このように、しき
い値電圧ＶtのバラつくＭＯＳ型半導体素子を電気光学
装置に用いると、画像表示の表示ムラを招くといった問
題が発生することなった。

【００１１】一方、図２に示される部分空乏型モードの
ＭＯＳ型半導体素子では、完全空乏型モードのＭＯＳ型
半導体素子と異なり、単結晶半導体層６の膜厚ＴSOI
は、ゲート電極８に電圧を印加することによって発生す
る空乏層６Ｄの幅ＸＦと、バックゲート電極となる遮光
層４に電圧を印加することによって発生する空乏層６Ｅ
の幅ＸＢとの和よりも大きく、単結晶半導体層６の膜厚
方向に空乏層が存在しない中性領域６Ｆが形成されてい
る。この場合、しきい値電圧Ｖtは、バルクＭＯＳ型半
導体素子と同一となり、単結晶半導体層の膜厚ＴSOIに
は依存しない。しかしながら、部分空乏型モードのＭＯ
Ｓ型半導体素子においては、動作時のキンク現象を回避
するため、例えばゲート電極あるいはソースドレイン電
極を形成する導電層等により、チャネル領域から蓄積キ
ャリアを引き抜く必要がある。このため、チャネル領域
から蓄積キャリアを引き抜くためのレイアウトが強いら
れるるので、ＭＯＳ型半導体素子形成に必要な面積が増
大する、という問題があった。

【００１２】本発明は、このような事情に鑑みてなされ
たものであり、その目的とするところは、画像表示領域
および周辺回路領域に、各々に適したモードのＭＯＳ型
半導体素子を採用して、表示むらのない高精細の表示が
可能なた電気光学基板、電気光学装置及びそれを用いた
電子機器を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる電気光学基板は、透明な透明基板
と、前記透明基板の一方の表面に形成された遮光層と、
前記遮光層の上に設けられた絶縁体層と、前記絶縁体層
の上に形成された単結晶半導体層と、前記単結晶半導体
層上に絶縁体層を介して形成された複数のゲート電極
と、前記ゲート電極上に絶縁体層を介して形成された複
数のソース電極またはドレイン電極と、前記ゲート電極
と、前記ソース電極またはドレイン電極のいずれか一方
との各交点に形成されたＭＯＳ型半導体素子と、前記ソ
ース電極またはドレイン電極のいずれか他方に接続され
た画素電極と、前記画素電極がマトリックス状に配置さ
れた画像表示領域と、前記画像表示領域を駆動するため
に画像表示領域周辺に形成された周辺回路領域とを有し
た電気光学基板であって、前記画像表示領域には、チャ
ネル形成領域の単結晶半導体層において膜厚方向に空乏
化しない領域が存在する部分空乏化モードを有したＭＯ
Ｓ型半導体素子を形成するともに、前記周辺回路領域に
は、チャネル形成領域の単結晶半導体層が膜厚方向に全
て空乏化する完全空乏化モードを有したＭＯＳ型半導体
素子を形成することを特徴としている。

【００１４】本発明によれば、画像表示領域には、部分
空乏型モードのＭＯＳ型半導体素子を形成する。このた
め、しきい値電圧ＶtにバラつきのないＭＯＳ型半導体
素子を形成することができ、表示ムラのない画像表示が
行うことができる。他方、周辺回路領域には、完全空乏
型モードのＭＯＳ型半導体素子を形成する。このため、
動作時のキンク現象を回避するため、チャネル領域から
蓄積キャリアを引き抜く必要がなくなり、周辺回路領域
の面積を従来方法に比べ、大幅に削減することができ、
より高精細の表示が行うことができる。

【００１５】本発明において、前記画像表示領域および
前記周辺回路領域にそれぞれ形成された遮光層の膜厚
は、互いに異なっている構成が望ましい。この構成によ
れば、前記遮光層上に形成された絶縁体層を研磨するこ
とにより、前記画像表示領域および前記周辺回路領域上
に、絶縁体層を各々異なる所望の膜厚に形成することが
できる。

【００１６】本発明の電気光学基板の態様において、前
記透明基板における前記画像表示領域が選択的にエッチ
ングされていても良い。

【００１７】また、本発明の電気光学基板の態様におい
て、前記透明基板は、石英ガラスで形成されていても良
く、また、ガラスで形成されていても良い。

【００１８】くわえて、本発明の電気光学基板の態様に
おいて、前記画素電極は、透明電極で形成されていても
良く、また、反射電極で形成されていても良い。

【００１９】さて、上記目的を達成するため、本発明に
係る電気光学装置は、上記電気光学基板と、対向電極を
有する透明基板とが適当な間隔を置いて配置されるとと
もに、当該電気光学基板と前記透明基板との間隙内に液
晶が封入されていることを特徴としている。本発明によ
れば、上記電気光学基板を備えているので、表示ムラの
ない画像表示を行うことができるとともに、より高精細
の表示が行うことができる。

【００２０】また、上記目的を達成するため、本発明に
係る電子機器は、上記電気光学装置を具備することを特
徴としている。このため、本発明によれば、表示ムラの
ない画像表示を行うことができるとともに、より高精細
の表示が行うことができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２２】（第一の実施例）はじめに、本発明の第一
の実施例について説明する。図３は、この実施例に係る
製造プロセスの一部を示す図である。本実施例において
は、透明基板３として厚さ１．１ｍｍの石英ガラスを用
いた。なお、この透明基板３の材料は、本実施例に限定
されるものではない。例えば、ガラス基板のような透明
基板を用いてもよいし、シリコン基板のような不透明基
板を用いてもよい。

【００２３】さて、画像表示領域の遮光層４Ａおよび周
辺回路領域の遮光層４Ｂは、互いに異なる膜厚になるよ
うに、例えば２枚のマスクを用いたフォトエッチング工
程により得られる。画像表示領域の遮光層４Ａは、タン
グステンシリサイドをスパッタ法により１００〜１００
０ｎｍ程度の厚さに堆積することにより得る。本実施例
においてはタングステンシリサイドを２００ｎｍの厚さ
に堆積した。なお、この遮光層４Ａの材料は、本実施例
に限定されるものではなく、作製するデバイスの熱プロ
セス最高温度に対して安定な材料であれば、どのような
材料を用いても問題はない。例えば、他にもタングステ
ンや、モリブデン、タンタルなどの高融点金属や多結晶
シリコン、さらにはモリブデンシリサイド等のシリサイ
ドが好ましい材料として用いられる。また、形成法もス
パッタ法の他、ＣＶＤ法や、電子ビーム加熱蒸着法など
を用いることができる。

【００２４】次に、周辺回路領域の遮光層４Ｂも画像表
示領域の遮光層４Ａと同様に、タングステンシリサイド
をスパッタ法により１００〜１０００ｎｍ程度の厚さに
堆積することにより得る。本実施例においてはタングス
テンシリサイドを４００ｎｍの厚さに堆積した。なお、
この遮光層４Ｂの材料は、遮光層４Ａと同様に本実施例
に限定されるものではなく、作製するデバイスの熱プロ
セス最高温度に対して安定な材料であれば、どのような
材料を用いても問題はない。例えば他にもタングステン
や、モリブデン、タンタルなどの高融点金属や多結晶シ
リコン、さらにはモリブデンシリサイド等のシリサイド
が好ましい材料として用いられる。また、形成法もスパ
ッタ法の他、ＣＶＤ法や、電子ビーム加熱蒸着法などを
用いることができる。

【００２５】続いて、遮光層４とその上に形成されるべ
き単結晶半導体層６との間の絶縁を確保するために、第
一の絶縁膜５を堆積した。この第一の絶縁膜５は、シリ
コン酸化膜を用いた。このシリコン酸化膜は、例えばス
パッタ法や、ＴＥＯＳ（テトラエチルオルソシリケー
ト）を用いたプラズマＣＶＤ法により形成できる。本実
施例においては、シリコン酸化膜をＴＥＯＳのプラズマ
ＣＶＤにより１０００ｎｍ堆積させた。

【００２６】ただし、こうして得られた遮光層付きの透
明基板は、その表面が遮光層４の有無に応じて凹凸にな
っているため、このまま単結晶シリコン基板と貼り合わ
せを行うと、凹凸の段差部分にボイド（空隙）が形成さ
れる結果、貼り合わせた際に接合強度の不均一が生じ
る。このため、図３（Ａ）に示すように、遮光層４を形
成した透明基板の表面をグローバルに研磨して平坦化す
るが、図１および図２で示すように、画像表示領域に
は、単結晶半導体層において膜厚方向に空乏化しない領
域が存在する部分空乏化モードを有し、周辺回路領域に
は、単結晶半導体層が膜厚方向に全て空乏化する完全空
乏化モードを有したＭＯＳ型半導体素子を形成できるよ
うに、遮光層４上の第一の絶縁膜５を所望の膜厚に研磨
する。研磨による平坦化の手法としては、ＣＭＰ（化学
的機械研磨）法を用いた。ＣＭＰ処理を行うことにより
遮光層パターン端部の段差を３ｎｍ以下まで抑えること
ができるため（図３（Ｂ）参照）、単結晶シリコン基板
貼り合わせの際にも基板全面で均一な貼り合わせ強度が
得られる。

【００２７】次に、図３（Ｃ）に示すように遮光層を形
成した透明基板と単結晶シリコン基板６との貼り合わせ
を行う。貼り合わせに用いる単結晶シリコン基板は、厚
さ３００μｍであり、その表面をあらかじめ０．０５〜
０．８μｍ程度酸化して酸化膜を形成しておく。これは
貼り合わせ後に形成される単結晶半導体層６と酸化膜層
との界面を熱酸化で形成し、電気特性の良い界面を確保
するためである。

【００２８】また、貼り合わせ工程は、例えば３００℃
で２時間の熱処理によって２枚の基板を直接貼り合わせ
る方法が採用できる。貼り合わせ強度をさらに高めるた
めには、さらに熱処理温度を上げて４５０℃程度にする
必要があるが、石英基板と単結晶シリコン基板との熱膨
張係数には大きな違いがあるため、このまま加熱すると
単結晶シリコン層にクラックなどの欠陥が発生し、基板
品質が劣化してしまう。このようなクラックなどの欠陥
の発生を抑制するためには、一度３００℃にて貼り合わ
せのための熱処理を行った単結晶シリコン基板を、ウエ
ットエッチングまたはＣＭＰによって１００〜１５０μ
ｍ程度まで薄くした後に、さらに高温の熱処理を行うこ
とが望ましい。本実施例においては、８０℃のＫＯＨ水
溶液を用い、単結晶シリコン基板の厚さが１５０μｍと
なるようエッチングを行った。この後、貼り合わせた基
板を４５０℃にて再び熱処理し、貼り合わせ強度を高め
ている。更に、この貼り合わせ基板を研磨して、単結晶
半導体層６の厚さを３〜５μｍとした。

【００２９】次に、本実施例に係る電気光学基板につい
て説明する。ここで、図４（Ａ）は、画像表示領域にお
けるＭＯＳ型半導体素子およびその近傍の構造を示す断
面図であり、図４（Ｂ）は、周辺回路示領域におけるＭ
ＯＳ型半導体素子およびその近傍の構造を示す断面図で
ある。図４（Ａ）および図４（Ｂ）に示すように、この
電気光学基板は、ＳＯＩ技術を用いて作製されたＳＯＩ
構造のＭＯＳ型半導体素子を有するものである。

【００３０】これらの図に示すように、透明基板３の上
方に、トランジスタの光リークを防止するための遮光層
４（画像表示領域では４Ａ、周辺回路領域では４Ｂ）を
形成し、さらに、遮光層４の上方には、ＳＯＩ技術を用
いて形成された第一の絶縁膜５を形成した。そして、第
一の絶縁膜５の上方には、ソース領域６Ａ、チャネル領
域６Ｂおよびドレイン領域６Ｃをイオン打ち込み法によ
り形成した。

【００３１】続いて、ソース領域６Ａ、チャネル領域６
Ｂおよびドレイン領域６Ｃの上方には、第二の絶縁膜７
を形成した。この第二の絶縁膜７にはシリコン酸化膜を
用いた。本実施例では、このシリコン酸化膜として、Ｈ
ＴＯ（High Temperature Oxide）により５０ｎｍ堆積し
た。

【００３２】次に、第二の絶縁膜７の上方には、ゲート
電極となるポリシリコン等からなるゲート電極８をスパ
ッタ法により堆積させた。さらに、ゲート電極８の上方
には、ゲート電極とソースドレイン電極との絶縁を確保
するために、第三の絶縁膜１０を形成した。本実施例に
おいては、シリコン酸化膜をＴＥＯＳのプラズマＣＶＤ
により８００ｎｍ堆積させた。

【００３３】引き続き、第三の絶縁膜１０の上方には、
電極となるソース電極１１Ａおよびドレイン電極１１Ｂ
を形成した。本実施例においては、アルミニウムをスパ
ッタ法により３５０ｎｍ堆積させた。ソース電極１１Ａ
およびドレイン電極１１Ｂの上方には、第四の絶縁膜１
２を形成した。本実施例においては、ＢＰＳＧ（ボロン
リンシリケートグラス）からなるシリコン酸化膜を８０
０ｎｍ堆積させた。

【００３４】そして、第四の絶縁膜１２の上方には、符
号１３で示される電極を形成した。なお、この符号１３
で示される電極は、画像表示領域にあっては、画素電極
であり、周辺回路にあっては、隣接するＭＯＳ型半導体
素子との接続を図る電極である。また、本実施例におい
ては、ＩＴＯ（Indium Tin Oxide）のような透明電極を
＊＊＊ｎｍ堆積させた。なお、画素電極１３は、例えば
低温スパッタ法によるアルミニウムを形成した反射電極
としても良い。

【００３５】（第二の実施例）次に、本発明の第二の実
施例について説明する。図５は、この実施例に係る製造
プロセスの一部を示す図である。本実施例では、透明基
板３の画像表示領域を、予めフォトリソグラフィ技術お
よびエッチング技術等によりエッチングし、段差を設け
ることにより、画像表示領域に形成する遮光層４Ａを周
辺回路領域に形成する遮光層４Ｂより、相対的な高さ
（透明基板裏面からの距離）が低くなるよう形成した。

【００３６】次に、遮光層４は、タングステンシリサイ
ドをスパッタ法により１００〜１０００ｎｍ程度の厚さ
に堆積することにより得る。本実施例においてはタング
ステンシリサイドを４００ｎｍの厚さに堆積した。な
お、この遮光層４の材料は、本実施例に限定されるもの
ではなく、作製するデバイスの熱プロセス最高温度に対
して安定な材料であればどのような材料を用いても問題
はない。例えば他にもタングステンや、モリブデン、タ
ンタルなどの高融点金属や多結晶シリコン、さらにはモ
リブデンシリサイド等のシリサイドが好ましい材料とし
て用いられる。また、形成法もスパッタ法の他、ＣＶＤ
法や、電子ビーム加熱蒸着法などを用いることができ
る。つぎに、遮光層４とその上に形成されるソース領域
６Ａ、ドレイン領域６Ｃ、チャネル領域６Ｂとの絶縁を
確保するために、第一の絶縁膜５を堆積した。この第一
の絶縁膜５はシリコン酸化膜を用いた。このシリコン酸
化膜は、例えばスパッタ法、あるいはＴＥＯＳ（テトラ
エチルオルソシリケート）を用いたプラズマＣＶＤ法に
より形成できる。本実施例においては、シリコン酸化膜
をＴＥＯＳのプラズマＣＶＤにより１０００ｎｍ堆積さ
せた。

【００３７】こうして得られた遮光層付きの透明基板
は、基板表面が遮光層４の有無に応じて凹凸になってい
るため、このまま単結晶シリコン基板と貼り合わせを行
うと凹凸の段差部分にボイド（空隙）が形成され、貼り
合わせた際に接合強度の不均一が生じる。このため、図
５（Ａ）に示すように遮光層４Ａ、を形成した透明基板
の表面をグローバルに研磨して平坦化するが、図１およ
び図２で示すように、画像表示領域には、単結晶半導体
層６において膜厚方向に空乏化しない領域が存在する部
分空乏化モードを有し、周辺回路領域には、単結晶半導
体層が膜厚方向に全て空乏化する完全空乏化モードを有
したＭＯＳ型半導体素子を形成できるように、遮光層４
上の第一の絶縁膜５を所望の膜厚に研磨する。研磨によ
る平坦化の手法としては、ＣＭＰ（化学的機械研磨）法
を用いた。ＣＭＰ処理を行うことにより遮光層パターン
端部の段差を３ｎｍ以下まで小さくすることができるた
め、単結晶シリコン基板貼り合わせの際にも基板全面で
均一な貼り合わせ強度が得られる。

【００３８】次に、本実施例に係る電気光学基板につい
て説明するが、ここで、図６（Ａ）は、画像表示領域に
おけるＭＯＳ型半導体素子およびその近傍の構造を示す
断面図であり、図６（Ｂ）は、周辺回路示領域における
ＭＯＳ型半導体素子およびその近傍の構造を示す断面図
である。この構成は、遮光層４Ａ、４Ｂの膜厚自体が同
一である点、および、遮光層４Ａが、透明基板３におい
てエッチングされた部分に形成されている点において、
第一の実施例とは相違がするが、他については、第一の
実施例とは共通であるので、その説明については省略す
ることとする。

【００３９】（実施例を適用した電気光学基板の全体
図）次に、実施例に係る電気光学基板の全体について、
図７を参照して説明する。

【００４０】図７に示されているように、この電気光学
基板３１には、基板の周縁部に設けられている周辺回路
に光が入射するのを防止する遮光層４Ｂが設けられてい
る。この遮光層４Ｂは、上述した第一または第二の実施
例で説明したように形成されたものであり、所定の電源
電圧や、画像信号の中心電位、ＬＣコモン電位等の所定
の電位が印加されるように構成されている。

【００４１】また、周辺回路は、画素電極がマトリック
ス状に配置された画像表示領域２０の周辺に設けられた
ものであり、画像データに応じた画像信号を供給するデ
ータ線駆動回路２１や、ゲート電極８を順番に操作する
ゲート線駆動回路２２、パッド領域２６を介して外部か
ら入力される画像データを取り込む入力回路２３、これ
らの回路を制御するタイミング制御回路２４等からな
る。これらの回路は、図４（Ｂ）または図６（Ｂ）で示
されるＭＯＳ型半導体素子と、抵抗や容量などの負荷素
子とを組み合わせることで構成される。なお、パッド領
域２６には、画像デ信号のほか、電源電圧や、制御信号
を外部から入力するための端子が形成された領域であ
る。

【００４２】一方、画像表示領域２０においては、複数
のゲート線と、複数のソース線とが互いに配設されてい
るとともに、この交差する部分において、ゲート電極６
がゲート線に、ソース電極１１Ａがソース線に、ドレイ
ン電極１１Ｂが画素電極１３に接続されたＭＯＳ型半導
体素子が形成されている。なお、画像表示領域２０にお
けるＭＯＳ型半導体素子の下側には、上述した第一また
は第二の実施例で説明したように遮光層４Ａが形成され
ている。

【００４３】続いて、この電気光学基板３１を適用した
電気光学装置について説明する。図８は、この構成を示
す断面図である。この図に示されるように、電気光学基
板３１の裏面には、ガラスもしくはセラミック等からな
る透明基板３２が接着材により接着されている。これと
ともに、その表面側には、ＬＣコモン電位が印加される
透明導電膜（ＩＴＯ）からなる対向電極（共通電極とも
いう）３３を有する入射側の対向基板３５が適当な間隔
をおいて配置され、周囲をシール材３６で封止された間
隙内に周知のＴＮ（Twisted Nematic）型や、電圧無印
加状態で液晶分子がほぼ垂直配向されたＳＨ（Super Ho
meotropic）型などの液晶３７などが充填されて電気光
学装置３０として構成されている。なお、パッド領域２
６は、シール材３６の外側となる位置に設定されてい
る。

【００４４】周辺回路上の遮光層４Ｂは、液晶３７を介
在して対向電極３３と対向されるように構成されてい
る。そして、遮光層４Ｂには、対向電極３３と同じくＬ
Ｃコモン電位を印加すれば、その間に介在する液晶には
印加される電圧実効値は、ゼロとなる。よって、ＴＮ型
液晶であれば常に液晶分子がほぼ９０°ねじれたままと
なり、ＳＨ型液晶であれば常に垂直配向された状態に液
晶分子が保たれる。

【００４５】この実施例においては、半導体基板からな
る電気光学装置基板３１は、その裏面にガラスもしくは
セラミック等からなる透明基板が接着材により接合され
ているため、その強度が著しく高められる。その結果、
電気光学装置基板３１に透明基板３２を接合させてから
対向基板との貼り合わせを行うようにすると、パネル全
体にわたって液晶層のギャップが均一になるという利点
がある。

【００４６】（電気光学装置を用いた電子機器の説明）
次に、上述した電気光学装置３０を表示装置として用い
た電子機器について説明する。

【００４７】図９は、電気光学装置３０を用いた液晶プ
ロジェクタの光学系の構成を示す平面図である。この図
に示されるように、液晶プロジェクタ１１００は、上述
した電気光学装置３５を３個用意し、各々ＲＧＢ用のラ
イトバルブ１００Ｒ、１００Ｇおよび１００Ｂとして用
いられたプロジェクタとして構成されている。

【００４８】液晶プロジェクタ１１００において、メタ
ルハライドランプ等の白色光源のランプユニット１１０
２から投射光が発せられると、３枚のミラー１１０６お
よび２枚のダイクロイックミラー１１０８によって、Ｒ
ＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、
各色に対応するライトバルブ１００Ｒ、１００Ｇおよび
１００Ｂに各々導かれる。

【００４９】この際、特にＢ光は、長い光路による光損
失を防ぐために、入射レンズ１１２２、リレーレンズ１
１２３および出射レンズ１１２４からなるリレーレンズ
系１１２１を介して導かれる。そして、ライトバルブ１
００Ｒ、１００Ｇおよび１００Ｂにより各々変調された
３原色に対応する光成分は、ダイクロイックプリズム１
１１２により再度合成された後、投射レンズ１１１４を
介してスクリーン１１２０にカラー画像として投射され
る。

【００５０】ここで、ライトバルブ１００Ｒ、１００
Ｇ、１００Ｂにおいては、遮光膜４がＭＯＳ型半導体素
子の下側に設けられているため、投射光に基づく液晶プ
ロジェクタ１１００内の投射光学系による反射光や、投
射光が透過する際の透明基板３の表面からの反射光、他
のライトバルブから出射した後にダイクロイックプリズ
ム１１１２を突き抜けてくる投射光の一部等が戻り光と
して透明基板３の側から入射しても、画素電極１３に接
続されたＭＯＳ型半導体素子のチャネル領域に対する遮
光を十分に行うことができる。このため、小型のプリズ
ムを投射光学系に用いても、ライトバルブ１００Ｒ、１
００Ｇ、１００として電気光学装置３５を用いる場合
に、透明基板３とプリズムとの間において、戻り光防止
用のＡＲフィルムを貼り付けたり、偏光板にＡＲ被膜処
理を施したりすることが不要となるので、構成を小型且
つ簡易化する上で大変有利である。

【００５１】次に、別の電子機器の例について説明す
る。図１０（ａ）は、携帯電話を示す斜視図である。１
２００は、携帯電話本体を示し、そのうちの１２０１
は、上記電気光学装置３５を用いた液晶表示部である。

【００５２】図１０（ｂ）は、腕時計型電子機器を示す
図である。１２０２は、時計本体を示す斜視図である。
１２０３は、上記電気光学装置３５を用いた液晶表示部
である。この電気光学装置３５は、高精細の画素を有す
るので、テレビ画像表示も可能とすることができ、腕時
計型テレビを実現できる。

【００５３】図１０（ｃ）は、ワープロ、パソコン等の
携帯型情報処理装置を示す図である。１２０４は情報処
理装置を示し、１２０５はキーボード等の入力部、１２
０６は上記電気光学装置３５を用いた表示部、１２０７
は情報処理装置本体を示す。

【００５４】これらの電子機器は、電池により駆動され
る電子機器であるので、光源ランプを持たない電気光学
装置を使えば、電池寿命を延ばすことが出来る。また、
本発明のように、周辺回路をパネル基板に内蔵できるの
で、部品点数が大幅に減り、より軽量化・小型化でき
る。

【００５５】

【発明の効果】以上説明したように本発明によれば、画
像表示領域および周辺回路領域に、各々に適したモード
のＭＯＳ型半導体素子を採用したので、表示むらのない
高精細の表示が可能となる。

【図面の簡単な説明】

【図１】 従来の完全空乏型ＭＯＳＦＥＴの構造を示す
断面図である。

【図２】 従来の部分空乏型ＭＯＳＦＥＴの構造を示す
断面図である。

【図３】 本発明の第一の実施例に係る電気光学基板の
製造プロセスの一部を示す図である。

【図４】 同電気光学基板のＭＯＳ型半導体素子の構成
を示す断面図である。

【図５】 本発明の第二の実施例に係る電気光学基板の
製造プロセスの一部を示す図である。

【図６】 同電気光学基板のＭＯＳ型半導体素子の構成
を示す断面図である。

【図７】 実施例に係る電気光学基板の構成を示す平面
図である。

【図８】 同電気光学基板を用いた電気光学装置の構成
を示す断面図である。

【図９】 同電気光学装置を用いた電子機器の一例であ
る液晶プロジェクタの構成を示す平面図である。

【図１０】 （ａ）、（ｂ）および（ｃ）は、それぞれ
同電気光学装置を用いた電子機器の一例の外観を示す図
である。

【符号の説明】

３…透明基板 ４、４Ａ、４Ｂ…遮光層 ５…第一の絶縁膜 ６…単結晶半導体層（単結晶半導体基板） ６Ａ…ソース領域 ６Ｂ…チャネル領域 ６Ｃ…ドレイン領域 ６Ｄ、６Ｅ…空乏層 ８…ゲート電極 １１Ａ…ソース電極 １１Ｂ…ドレイン電極 １３…画素電極または配線 ２０…画像表示領域 ２１…データ線駆動回路 ２２…ゲート線駆動回路 ２３…入力回路 ２４…タイミング制御回路 ３０…電気光学装置 ３１…電気光学基板 ３５…対向基板 ３６…シール材 ３７…液晶 １００Ｒ、１００Ｇ、１００Ｂ…ライトバルブ １１００…液晶プロジェクタ １２００…携帯電話 １２０２…時計 １２０４…情報処理装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ６１７Ｎ ６１９Ｂ Ｆターム(参考） 2H092 GA59 JA25 JA29 JA35 JA38 JA42 JA44 JA46 JA47 JB13 JB23 JB32 JB33 JB38 JB51 KA03 KA07 KA16 KA18 KB14 KB25 MA05 MA07 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA32 MA35 MA37 NA01 NA25 RA05 5C094 AA03 AA05 AA22 BA03 BA43 CA19 DA09 EA05 EA06 EB02 ED20 HA08 HA10 5F048 AA01 AB10 AC01 AC04 BA16 BB01 BD01 BD06 BG07 5F110 AA08 AA15 BB02 CC02 DD02 DD03 DD05 DD13 DD25 EE09 EE30 EE44 FF02 FF29 GG02 GG12 HL03 HL23 NN03 NN04 NN22 NN23 NN35 NN44 NN45 NN46 NN48 NN53 NN54 NN55 NN72 QQ17 QQ19

Claims (9)

【特許請求の範囲】
1. 【請求項１】 透明な透明基板と、 前記透明基板の一方の表面に形成された遮光層と、 前記遮光層の上に設けられた絶縁体層と、 前記絶縁体層の上に形成された単結晶半導体層と、 前記単結晶半導体層上に絶縁体層を介して形成された複
   数のゲート電極と、 前記ゲート電極上に絶縁体層を介して形成された複数の
   ソース電極またはドレイン電極と、 前記ゲート電極と、前記ソース電極またはドレイン電極
   のいずれか一方との各交点に形成されたＭＯＳ型半導体
   素子と、 前記ソース電極またはドレイン電極のいずれか他方に接
   続された画素電極と、 前記画素電極がマトリックス状に配置された画像表示領
   域と、 前記画像表示領域を駆動するために画像表示領域周辺に
   形成された周辺回路領域とを有した電気光学基板であっ
   て、 前記画像表示領域には、チャネル形成領域の単結晶半導
   体層において膜厚方向に空乏化しない領域が存在する部
   分空乏化モードを有したＭＯＳ型半導体素子を形成する
   ともに、 前記周辺回路領域には、チャネル形成領域の単結晶半導
   体層が膜厚方向に全て空乏化する完全空乏化モードを有
   したＭＯＳ型半導体素子を形成することを特徴とする電
   気光学基板。
2. 【請求項２】 前記画像表示領域および前記周辺回路領
   域にそれぞれ形成された遮光層の膜厚は、互いに異なっ
   ていることを特徴とする請求項１に記載の電気光学基
   板。
3. 【請求項３】 前記透明基板における前記画像表示領域
   が選択的にエッチングされていることを特徴とする請求
   項１に記載の電気光学基板。
4. 【請求項４】 前記透明基板は、石英ガラスで形成され
   ていることを特徴とする請求項１に記載の電気光学基
   板。
5. 【請求項５】 前記透明基板は、ガラスで形成されてい
   ることを特徴とする請求項１に記載の電気光学基板。
6. 【請求項６】 前記画素電極は、透明電極で形成されて
   いることを特徴とする請求項１に記載の電気光学基板。
7. 【請求項７】 前記画素電極は、反射電極で形成されて
   いることを特徴とする請求項１に記載の電気光学基板。
8. 【請求項８】 請求項１乃至７のいずれかに記載の電気
   光学基板と、対向電極を有する透明基板とが適当な間隔
   を置いて配置されるとともに、 当該電気光学基板と前記透明基板との間隙内に液晶が封
   入されていることを特徴とする電気光学装置。
9. 【請求項９】 請求項８に記載の電気光学装置を具備す
   ることを特徴とする電子機器。