JP2005251912A - 複合半導体基板の製造方法、複合半導体基板、電気光学装置および電子機器 - Google Patents
複合半導体基板の製造方法、複合半導体基板、電気光学装置および電子機器 Download PDFInfo
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Abstract
【課題】 欠陥などのない均質なシリコン薄膜を歩留り良く形成することができる複合半導体基板の製造方法、およびその製造方法により製造された複合半導体基板、電気光学装置、電子機器を提供する。
【解決手段】 支持基板500の表面に半導体基板を貼り合わせる接合工程と、半導体基板を薄膜化して、支持基板500の表面に半導体層220を形成する薄膜化工程と、を有する複合半導体基板600の製造方法であって、薄膜化工程において、半導体基板と化学反応を起こし得るエッチャントを用いて、半導体基板をプラズマレスドライエッチングにより薄膜化することを特徴とする。
【選択図】 図2
【解決手段】 支持基板500の表面に半導体基板を貼り合わせる接合工程と、半導体基板を薄膜化して、支持基板500の表面に半導体層220を形成する薄膜化工程と、を有する複合半導体基板600の製造方法であって、薄膜化工程において、半導体基板と化学反応を起こし得るエッチャントを用いて、半導体基板をプラズマレスドライエッチングにより薄膜化することを特徴とする。
【選択図】 図2
Description
本発明は、複合半導体基板の製造方法、複合半導体基板、電気光学装置および電子機器に関する。
絶縁体層上に設けられたシリコン層を半導体装置の形成に利用するSOI(Silicon On lnsulator)技術は、α線耐性、ラッチアップ特性、あるいはショートチャネルの抑制効果など、通常の単結晶シリコン基板では達成し得ない、優れた特性を示すため、半導体装置の高集積化等を目的としてその開発が進められている。
このようなSOI構造(絶縁体層上にシリコン層を形成した構造)を形成する方法としては、例えば単結晶シリコン基板の貼り合わせによる方法がある。一般に貼り合わせ法と呼ばれるこの方法は、シリコン層としての単結晶シリコン基板と絶縁体層としての支持基板とを酸化膜を介して重ね合わせ、基板表面のOH基を利用して室温程度で貼り合わせた後、単結晶シリコン基板を研削や研磨、またはエッチングによって薄膜化し、続いて600℃〜1200℃程度の熱処理によってシロキサン結合(Si−O−Si)させ、貼り合わせ強度を上げて単結晶シリコン層を支持基板上に形成するものである。
この手法によれば、単結晶シリコン基板を直接薄膜化するので、シリコン薄膜が結晶性に優れたものとなり、したがって高性能のデバイスを作製することが可能となる。
この手法によれば、単結晶シリコン基板を直接薄膜化するので、シリコン薄膜が結晶性に優れたものとなり、したがって高性能のデバイスを作製することが可能となる。
また、SOI構造基板において、単結晶シリコン層の厚さを調節するために、単結晶シリコン層を犠牲酸化してSiO2酸化膜を形成し、この酸化膜をドライエッチング、ウエットエッチングなどにより剥離し、所定膜厚の単結晶シリコン層を得る方法など、さまざまな薄膜化技術が知られている(例えば、特許文献1または2参照。)。
特開平07−335847号公報
特開2000−173976号公報
上述したように、単結晶シリコン層の厚さを犠牲酸化により薄くする方法では、単結晶シリコン層を酸化して酸化膜を形成すると、酸化膜の体積が単結晶シリコンより大きくなるため、残された単結晶シリコン層に応力がかかっていた。そのため、単結晶シリコン層に格子欠陥などの欠陥が導入されてしまい、SOI構造を有する複合半導体基板の品質が低下するという問題があった。または欠陥のない複合半導体基板の歩留りが低下するという問題があった。
また、特許文献1に公開されているような反応性ガスを用いたプラズマエッチングなどによる単結晶シリコン層の薄膜化方法では、プラズマによるダメージが単結晶シリコン層に導入されるという現象が生じやすく、この単結晶シリコン層を能動層とするスイッチング素子の歩留りを低下させるという問題があり、SOI構造を有する複合半導体基板の歩留りを向上させるのが困難であった。
また、特許文献2に公開されているようなウエットエッチングなどによる単結晶シリコン層の薄膜化方法では、エッチング処理の終了後に流水によるエッチャントの除去、SOI基板の洗浄を行う必要があり、SOI構造を有する複合半導体基板の歩留り向上を図りにくいという問題があった。また、エッチャントの除去、SOI基板の洗浄が不十分だと複合半導体基板の品質が低下するという問題があった。
本発明は、上記の課題を解決するためになされたものであって、欠陥などのない均質なシリコン薄膜を歩留り良く形成することができる複合半導体基板の製造方法、およびその製造方法により製造された複合半導体基板、電気光学装置、電子機器を提供することを目的とする。
上記目的を達成するために、本発明の複合半導体基板の製造方法は、支持基板の表面に半導体基板を貼り合わせる接合工程と、半導体基板を薄膜化して、支持基板の表面に半導体層を形成する薄膜化工程と、を有する複合半導体基板の製造方法であって、薄膜化工程において、半導体基板と化学反応を起こし得るエッチャントを用いて、半導体基板をプラズマレスドライエッチングにより薄膜化することを特徴とする。
すなわち、本発明の複合半導体基板の製造方法は、半導体基板と化学反応を起こし得るエッチャントを用いて半導体基板をプラズマレスドライエッチングするため、格子欠陥などの欠陥が少ない半導体膜を有する複合半導体基板を得ることができる。つまり、半導体基板を犠牲酸化させることなく、薄膜化することができるため、犠牲酸化膜を形成に起因する半導体層の格子欠陥などの欠陥発生を防止することができる。
また、プラズマによるアシストを用いないエッチングであるので、プラズマ処理によるダメージが半導体膜に導入されるという現象は発生せず、この半導体膜を能動層とするスイッチング素子の歩留りを低下させることがない。
また、ドライエッチングによる薄膜化であるので、ウエットエッチングと比較して、エッチング処理の終了後に流水によるエッチャントの除去、SOI基板の洗浄を行う必要がなく、半導体基板の薄膜化効率を向上させることができる。
また、プラズマによるアシストを用いないエッチングであるので、プラズマ処理によるダメージが半導体膜に導入されるという現象は発生せず、この半導体膜を能動層とするスイッチング素子の歩留りを低下させることがない。
また、ドライエッチングによる薄膜化であるので、ウエットエッチングと比較して、エッチング処理の終了後に流水によるエッチャントの除去、SOI基板の洗浄を行う必要がなく、半導体基板の薄膜化効率を向上させることができる。
上記の構成を実現するために、より具体的には、エッチャントが半導体基板に対して等方性エッチング可能なエッチャントであることが望ましい。
この構成によれば、半導体基板を構成する半導体の面方位に影響されることなく、半導体基板をエッチングすることができるため、より膜厚の均一性が良い半導体膜を形成しやすくなる。
この構成によれば、半導体基板を構成する半導体の面方位に影響されることなく、半導体基板をエッチングすることができるため、より膜厚の均一性が良い半導体膜を形成しやすくなる。
上記の構成を実現するために、より具体的には、半導体基板が少なくともシリコンからなる基板であって、エッチャントが2フッ化キセノンであることが望ましい。
この構成によれば、半導体基板がシリコン(Si)から形成されているので、半導体基板と、2フッ化キセノン(XeF2)とが化学反応して、キセノン(Xe)ガスと、4フッ化シリコン(SiF4)ガスとが発生する。そのため、プラズマのアシストを用いることなく半導体基板をドライエッチングすることができる。また、2フッ化キセノンはシリコンに対して等方性エッチング可能であるので、より膜厚の均一性が良い半導体膜を形成しやすくなる。
この構成によれば、半導体基板がシリコン(Si)から形成されているので、半導体基板と、2フッ化キセノン(XeF2)とが化学反応して、キセノン(Xe)ガスと、4フッ化シリコン(SiF4)ガスとが発生する。そのため、プラズマのアシストを用いることなく半導体基板をドライエッチングすることができる。また、2フッ化キセノンはシリコンに対して等方性エッチング可能であるので、より膜厚の均一性が良い半導体膜を形成しやすくなる。
上記の構成を実現するために、より具体的には、半導体層の表面を鏡面加工してもよい。
この構成によれば、薄膜化した半導体層の表面の上記プラズマレスドライエッチングによる微小な凹凸を取り除き、半導体層の表面をより平坦化することができる。
この構成によれば、薄膜化した半導体層の表面の上記プラズマレスドライエッチングによる微小な凹凸を取り除き、半導体層の表面をより平坦化することができる。
上記の構成を実現するために、より具体的には、鏡面加工した半導体層を2フッ化キセノンによりドライエッチングし、鏡面加工してもよい。
この構成によれば、鏡面加工された半導体層をさらに薄膜化して、その後鏡面加工しているため、欠陥などを導入することなく半導体層をさらに均一な膜厚のまま薄膜化することができる。
この構成によれば、鏡面加工された半導体層をさらに薄膜化して、その後鏡面加工しているため、欠陥などを導入することなく半導体層をさらに均一な膜厚のまま薄膜化することができる。
上記の構成を実現するために、より具体的には、薄膜化工程において、半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、異なる膜厚の半導体層を形成してもよい。
この構成によれば、1枚の複合半導体基板に部分的に異なる膜厚の半導体層を、1回の薄膜化工程で形成することができ、複合半導体基板の製造効率を向上させることができる。
この構成によれば、1枚の複合半導体基板に部分的に異なる膜厚の半導体層を、1回の薄膜化工程で形成することができ、複合半導体基板の製造効率を向上させることができる。
上記の構成を実現するために、より具体的には、薄膜化工程において、半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、所定形状の半導体層を形成してもよい。
この構成によれば、1回の薄膜化工程により、所定形状に形成された半導体層を形成することができ、複合半導体基板の製造効率を向上させることができる。
この構成によれば、1回の薄膜化工程により、所定形状に形成された半導体層を形成することができ、複合半導体基板の製造効率を向上させることができる。
本発明の複合半導体基板は、上記本発明の複合半導体基板の製造方法により製造されたことを特徴とする。
すなわち、本発明の複合半導体基板は、上記本発明の製造方法により製造されているため、半導体膜の格子欠陥などの欠陥が少なく、膜厚の均一性が良い。
すなわち、本発明の複合半導体基板は、上記本発明の製造方法により製造されているため、半導体膜の格子欠陥などの欠陥が少なく、膜厚の均一性が良い。
本発明の電気光学装置は、上記本発明の複合半導体基板を備えていることを特徴とする。
すなわち、本発明の電気光学装置は、上記本発明の複合半導体基板を備えているため、格子欠陥などの欠陥が少なく、膜厚の均一性が良い半導体膜を用いることができる。その結果、半導体膜から形成された素子の欠陥も少なくなり、その性能も向上、均一化され、電気光学装置としても欠陥が少なくなり、その性能も向上、均一化される。
すなわち、本発明の電気光学装置は、上記本発明の複合半導体基板を備えているため、格子欠陥などの欠陥が少なく、膜厚の均一性が良い半導体膜を用いることができる。その結果、半導体膜から形成された素子の欠陥も少なくなり、その性能も向上、均一化され、電気光学装置としても欠陥が少なくなり、その性能も向上、均一化される。
本発明の電子機器は、上記本発明の電気光学装置を備えていることを特徴とする。
すなわち、本発明の電子機器は、上記本発明の電気光学装置を備えているため、表示される画像をより高品質化することができる。
すなわち、本発明の電子機器は、上記本発明の電気光学装置を備えているため、表示される画像をより高品質化することができる。
〔第1の実施の形態〕
図1から図2は、それぞれ本発明の第1実施形態に係るSOI構造の複合半導体基板(貼り合わせ基板)の製造方法を示す工程断面図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を適宜異ならせてある。
図1から図2は、それぞれ本発明の第1実施形態に係るSOI構造の複合半導体基板(貼り合わせ基板)の製造方法を示す工程断面図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を適宜異ならせてある。
(接合工程)
本実施形態では、まず図1(A)に示すように、厚さが例えば750μmの単結晶シリコン基板(半導体基板)200を用意し、その第1の面201および第2の面202を鏡面研磨加工する。その後、単結晶シリコン基板200の第1の面201および第2の面202を熱酸化して、シリコン酸化膜210、211を形成する。このシリコン酸化膜210、211の厚さは、後述する接合工程において貼り合わせ面が親水性となる厚さ以上であればよいが、本例では200nm程度に形成する。
本実施形態では、まず図1(A)に示すように、厚さが例えば750μmの単結晶シリコン基板(半導体基板)200を用意し、その第1の面201および第2の面202を鏡面研磨加工する。その後、単結晶シリコン基板200の第1の面201および第2の面202を熱酸化して、シリコン酸化膜210、211を形成する。このシリコン酸化膜210、211の厚さは、後述する接合工程において貼り合わせ面が親水性となる厚さ以上であればよいが、本例では200nm程度に形成する。
次に、図1(B)に示すように、シリコン酸化膜210を介して単結晶シリコン基板200に水素イオンを注入する。その結果、単結晶シリコン基板200の内部には、図1(B)中に破線で示すような進入深さ分布を示す水素イオン注入層205が形成される。このときの水素イオン注入条件としては、例えば加速エネルギを60〜150keV、ドーズ量を5×1016atoms/cm2〜15×1016atoms/cm2とする。なお、水素イオンの加速電圧を変えて水素イオンの注入深さを変えることで、膜厚の異なる単結晶シリコン層を有する複合半導体基板を得ることができる。
次に、図1(C)に示すように、単結晶シリコン基板200を貼り合わせる支持基板500を準備する。支持基板500として、ガラスや石英などの光透過性材料からなる基板を採用した場合には、得られた複合半導体基板を、透過型の電気光学装置、例えば透過型の液晶装置(ライトバルブ)などに応用することができる。
続いて、支持基板500の表面全体に、スパッタリング法やCVD法などにより、シリコン酸化膜やNSG(ノンドープトシリケートガラス)などの酸化膜510を形成する。次いで、この酸化膜510の表面501を、CMP法などによって研磨することにより平坦化する。
ここで、酸化膜510の厚さは、例えば、約400〜1000nm、より好ましくは800nm程度とする。なお、支持基板500として石英などのSi02を主成分とする基板を用いた場合には、この酸化膜510の形成工程を省くこともできる。
続いて、支持基板500の表面全体に、スパッタリング法やCVD法などにより、シリコン酸化膜やNSG(ノンドープトシリケートガラス)などの酸化膜510を形成する。次いで、この酸化膜510の表面501を、CMP法などによって研磨することにより平坦化する。
ここで、酸化膜510の厚さは、例えば、約400〜1000nm、より好ましくは800nm程度とする。なお、支持基板500として石英などのSi02を主成分とする基板を用いた場合には、この酸化膜510の形成工程を省くこともできる。
次に、図1(D)に示すように、単結晶シリコン基板200の酸化膜210側の表面と、支持基板500のシリコン酸化膜210側の表面とを接合させ、酸化膜210、510を介して単結晶シリコン基板200を支持基板500上に室温〜200℃程度で貼り合わせる。
ここで、前記酸化膜210、510は、単結晶シリコン基板200と支持基板500との密着性を確保するために形成されたものである。すなわち、基板表面のOH基の作用により、図1(E)に示すように単結晶シリコン基板200と支持基板500とが絶縁層550(酸化膜210、510)を介して貼り合わされ、これにより複合半導体基板600が形成される。
ここで、前記酸化膜210、510は、単結晶シリコン基板200と支持基板500との密着性を確保するために形成されたものである。すなわち、基板表面のOH基の作用により、図1(E)に示すように単結晶シリコン基板200と支持基板500とが絶縁層550(酸化膜210、510)を介して貼り合わされ、これにより複合半導体基板600が形成される。
なお、支持基板500と絶縁層550との間に、モリブデン、タングステンなどの膜(図示せず)を形成しておいてもよい。このような膜は熱伝導性膜として機能するので、支持基板500の温度分布を改善することができる。したがって、支持基板500と単結晶シリコン基板200とを貼り合わせる工程においては、この熱伝導性膜によって貼り合わせ界面の温度分布を均一化することが可能になり、貼り合わせ界面における密着性が均一化されて、貼り合わせ強度を向上させることができる。さらに、透過型の液晶装置などに用いる場合には、モリブデン、タングステンなどの膜は、遮光層として機能させることができる。なお、このような膜に用いることができる材料として、上記に挙げたもの以外にも、タンタル、コバルト、チタン等の高融点金属またはそれらを含む合金、もしくは多結晶シリコン、タングステンシリサイド、モリブデンシリサイド等に代表されるシリサイド膜などを挙げることができる。
(薄膜化工程)
次に、貼り合わせ後の複合半導体基板600につき、単結晶シリコン基板200を例えば200nm程度に薄膜化して、単結晶シリコン層を形成する。
この薄膜化は、図2(A)に示すように、貼り合わされた単結晶シリコン基板200と支持基板500とを、窒素、アルゴンなどの不活性ガス雰囲気中で350℃〜700℃の熱処理を施すことにより、水素イオン注入層205の位置で単結晶シリコン基板200を剥離する。これにより、支持基板500の上にはシリコン酸化膜210を介して単結晶シリコン層(半導体層)220が形成され、複合半導体基板600が形成される。
次に、貼り合わせ後の複合半導体基板600につき、単結晶シリコン基板200を例えば200nm程度に薄膜化して、単結晶シリコン層を形成する。
この薄膜化は、図2(A)に示すように、貼り合わされた単結晶シリコン基板200と支持基板500とを、窒素、アルゴンなどの不活性ガス雰囲気中で350℃〜700℃の熱処理を施すことにより、水素イオン注入層205の位置で単結晶シリコン基板200を剥離する。これにより、支持基板500の上にはシリコン酸化膜210を介して単結晶シリコン層(半導体層)220が形成され、複合半導体基板600が形成される。
この剥離現象は、水素イオン注入層205に形成された欠陥層領域に注入されたイオンによりマイクロキャビティが生じ、半導体結晶の結合が分断されるために生じるものであり、水素イオン注入層205におけるイオン濃度のピーク位置でより顕著なものとなる。そのため、熱処理によって剥離される位置は、前記イオン濃度のピーク位置、つまり水素イオン注入層205と略一致する。
なお、剥離した後の単結晶シリコン基板200については、そのまま別のSOI基板作製に用いることができる。
複合半導体基板600には、その後700℃から1200℃の熱処理が施され、支持基板500と単結晶シリコン層220との接合強度が高められる。
なお、剥離した後の単結晶シリコン基板200については、そのまま別のSOI基板作製に用いることができる。
複合半導体基板600には、その後700℃から1200℃の熱処理が施され、支持基板500と単結晶シリコン層220との接合強度が高められる。
次に、図2(B)に示すように、複合半導体基板600の単結晶シリコン層220を2フッ化キセノン(XeF2)(エッチャント)にて所定の厚さになるまで、ケミカルドライエッチング(プラズマレスドライエッチング)を行う。
このケミカルドライエッチングは、複合半導体基板600をチャンバ内に入れ、このチャンバにXeF2と窒素ガス(N2)との混合ガスを導入することで行われる。単結晶シリコン層220とXeF2とは、次式のような化学反応を起こしてキセノンガス(Xe)と4フッ化シリコンガス(SiF4)を生成するため、単結晶シリコン層220がエッチングされる。
2XeF2+Si → 2Xe(g)↑+SiF4(g)↑
単結晶シリコン層220が所定の層厚にまでエッチングされたら、チャンバ内の残ったXeF2や生成されたキセノンガスや4フッ化シリコンガスなどを排気してエッチングを終了させる。
このケミカルドライエッチングは、複合半導体基板600をチャンバ内に入れ、このチャンバにXeF2と窒素ガス(N2)との混合ガスを導入することで行われる。単結晶シリコン層220とXeF2とは、次式のような化学反応を起こしてキセノンガス(Xe)と4フッ化シリコンガス(SiF4)を生成するため、単結晶シリコン層220がエッチングされる。
2XeF2+Si → 2Xe(g)↑+SiF4(g)↑
単結晶シリコン層220が所定の層厚にまでエッチングされたら、チャンバ内の残ったXeF2や生成されたキセノンガスや4フッ化シリコンガスなどを排気してエッチングを終了させる。
なお、このケミカルドライエッチングのエッチングレートの調節は、XeF2とN2との混合比率により調節してもよい。
なお、単結晶シリコン層220のエッチング量の調節(層厚の調節)は、エッチング時間により調節してもよいし、混合ガス中のXeF2の分圧により調節してもよいし、チャンバ内にXeF2とN2との混合ガスを導入して排気するエッチングサイクルの数により調節してもよい。
なお、単結晶シリコン層220のエッチング量の調節(層厚の調節)は、エッチング時間により調節してもよいし、混合ガス中のXeF2の分圧により調節してもよいし、チャンバ内にXeF2とN2との混合ガスを導入して排気するエッチングサイクルの数により調節してもよい。
XeF2によるケミカルドライエッチングが終了した単結晶シリコン層220の表面は、エッチングによる微小な凹凸を有するため、鏡面研磨加工(いわゆるタッチポリッシュ)により微小な凹凸を除去し、マイクロラフネスを向上させる平滑化工程が行われる。この鏡面研磨加工を行うことにより、単結晶シリコン層220の平坦性が向上し、単結晶シリコン層220に直接、薄膜トランジスタなどの素子を形成することができる。
なお、この後、複合半導体基板600に直接デバイスを形成しない場合には、上述の鏡面研磨加工を省略することもできる。
なお、この後、複合半導体基板600に直接デバイスを形成しない場合には、上述の鏡面研磨加工を省略することもできる。
上記の構成によれば、単結晶シリコン基板200と化学反応を起こすXeF2を用いて、単結晶シリコン基板200のエッチングを行うため、格子欠陥などの欠陥が少ない単結晶シリコン層220を有する複合半導体基板600を得ることができる。つまり、単結晶シリコン基板200を犠牲酸化させることなく、薄膜化することができるため、高温の熱処理や酸化反応による体積増大による応力などの犠牲酸化膜形成に起因する単結晶シリコン層220の格子欠陥などの不具合居発生を防止することができる。
また、プラズマによるアシストを用いないエッチングであるので、プラズマ処理によるダメージが半導体膜に導入されるという現象を防止することもできる。そのため、本発明による単結晶シリコン層220に形成されたスイッチング素子は、プラズマを用いたエッチングと比較して高い歩留りが得られる。
また、ドライエッチングによる薄膜化であるので、ウエットエッチングと比較して、エッチング処理の終了後に流水によるエッチャントの除去、SOI基板の洗浄を行う必要がなく、単結晶シリコン基板200の薄膜化効率を向上させることができる。
また、2フッ化キセノンはシリコンの面方位に影響されることなく、等方性エッチング可能であるので、より膜厚の均一性が良い単結晶シリコン層220を形成しやすくなる。
また、2フッ化キセノンはシリコンの面方位に影響されることなく、等方性エッチング可能であるので、より膜厚の均一性が良い単結晶シリコン層220を形成しやすくなる。
なお、上述のように、単結晶シリコン層220に対してXeF2によるケミカルドライエッチングおよび鏡面研磨加工を1回ずつ行って薄膜化してもよいし、さらに、XeF2によるケミカルドライエッチングおよび鏡面研磨加工を1回ずつ追加して行ってもよい。ケミカルドライエッチングおよび鏡面研磨加工をさらに追加することにより、単結晶シリコン層220に格子欠陥などを導入することなく、かつ、層厚の不均一を起こすことなく薄膜化することができる。
〔第2の実施の形態〕
次に、本発明の第2の実施形態について図3を参照して説明する。
本実施の形態におけるSOI構造の複合半導体基板の製造方法は、第1の実施の形態と同様であるが、第1の実施の形態とは、薄膜化工程が異なっている。よって、本実施の形態においては、図3を用いて薄膜化工程の周辺のみを説明し、接合工程などの説明を省略する。
図3は、本発明の第2実施形態に係るSOI構造の複合半導体基板の製造方法を示す工程断面図である。
接合工程および薄膜化工程における単結晶シリコン基板の剥離までは第1の実施の形態と同じであるため、その説明を省略する。
次に、本発明の第2の実施形態について図3を参照して説明する。
本実施の形態におけるSOI構造の複合半導体基板の製造方法は、第1の実施の形態と同様であるが、第1の実施の形態とは、薄膜化工程が異なっている。よって、本実施の形態においては、図3を用いて薄膜化工程の周辺のみを説明し、接合工程などの説明を省略する。
図3は、本発明の第2実施形態に係るSOI構造の複合半導体基板の製造方法を示す工程断面図である。
接合工程および薄膜化工程における単結晶シリコン基板の剥離までは第1の実施の形態と同じであるため、その説明を省略する。
複合半導体基板600に700℃から1200℃の熱処理が施され、支持基板500と単結晶シリコン層220との接合強度が高められた後、単結晶シリコン層220の上には、図3に示すように、XeF2に対するレジスト230を所定のパターンに形成する。
レジスト230の形成後には、レジスト230に覆われていない領域の単結晶シリコン層220が所定の厚さになるまで、XeF2にてケミカルドライエッチングを行う。XeF2によるケミカルドライエッチングの詳細は、第1の実施の形態と同様であるのでその説明を省略する。
レジスト230の形成後には、レジスト230に覆われていない領域の単結晶シリコン層220が所定の厚さになるまで、XeF2にてケミカルドライエッチングを行う。XeF2によるケミカルドライエッチングの詳細は、第1の実施の形態と同様であるのでその説明を省略する。
なお、上述のように、レジスト230に覆われていない領域の単結晶シリコン層220が所定の厚さになるまでケミカルドライエッチングを行ってもよいし、レジスト230に覆われていない領域の単結晶シリコン層220がなくなるまでエッチングケミカルドライエッチングを行ってもよい。この方法によれば、1回のケミカルドライエッチングにより、所定形状に形成された単結晶シリコン層220を形成することができ、複合半導体基板600の製造効率を向上させることができる。
上記の方法によれば、1枚の複合半導体基板600に部分的に異なる層厚の単結晶シリコン層220を、1回のケミカルドライエッチングで形成することができ、複合半導体基板600の製造効率を向上させることができる。
また、単結晶シリコン層220に対して選択的犠牲酸化を行う方法と比較すると、工程数が少ないため、複合半導体基板600の製造効率を向上させることができる。さらに、犠牲酸化膜の端にLOCOS酸化におけるバーズビークが形成されることによる応力集中部が形成されることがないため、複合半導体基板600に部分的に異なる層厚の単結晶シリコン層220を形成することができる。
また、単結晶シリコン層220に対して選択的犠牲酸化を行う方法と比較すると、工程数が少ないため、複合半導体基板600の製造効率を向上させることができる。さらに、犠牲酸化膜の端にLOCOS酸化におけるバーズビークが形成されることによる応力集中部が形成されることがないため、複合半導体基板600に部分的に異なる層厚の単結晶シリコン層220を形成することができる。
例えば、単結晶シリコン層220の層厚の厚い領域に液晶パネルトランジスタを形成すると、ドライバに適した能力の高い挙動が安定したトランジスタを形成することができる。また、単結晶シリコン層220の層厚の厚い領域に液晶パネルのトランジスタを形成すると、画素スイッチングトランジスタに適した光リーク電流の少ないトランジスタを形成することができる。
(液晶装置の全体構成)
図4は、液晶装置を対向基板側から見た場合の平面図であり、図5は、対向基板を含めて示す図4のH−H′断面図である。
図4において、液晶装置100のアクティブマトリクス基板10の上には、シール材52がその縁に沿って設けられており、その内側領域には、遮光性材料からなる額縁53が形成されている。シール材52の外側の領域には、データ線駆動回路101および外部入力端子102がアクティブマトリクス基板10の一辺に沿って設けられており、走査線駆動回路104が、この一辺に隣接する2辺に沿って形成されている。
図4は、液晶装置を対向基板側から見た場合の平面図であり、図5は、対向基板を含めて示す図4のH−H′断面図である。
図4において、液晶装置100のアクティブマトリクス基板10の上には、シール材52がその縁に沿って設けられており、その内側領域には、遮光性材料からなる額縁53が形成されている。シール材52の外側の領域には、データ線駆動回路101および外部入力端子102がアクティブマトリクス基板10の一辺に沿って設けられており、走査線駆動回路104が、この一辺に隣接する2辺に沿って形成されている。
走査線に供給される走査信号の遅延が問題にならない場合には、走査線駆動回路104は片側だけでもよいことは言うまでもない。また、データ線駆動回路101を画像表示領域10aの辺に沿って両側に配列してもよい。
例えば、奇数列のデータ線は画像表示領域10aの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域10aの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路101の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。
さらにアクティブマトリクス基板10の残る一辺には、画像表示領域10aの両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられており、さらに、額縁53の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板20のコーナー部の少なくとも1箇所においては、アクティブマトリクス基板10と対向基板20との間で電気的導通をとるための上下導通材106が形成されている。
例えば、奇数列のデータ線は画像表示領域10aの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域10aの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路101の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。
さらにアクティブマトリクス基板10の残る一辺には、画像表示領域10aの両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられており、さらに、額縁53の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板20のコーナー部の少なくとも1箇所においては、アクティブマトリクス基板10と対向基板20との間で電気的導通をとるための上下導通材106が形成されている。
そして、図5に示すように、シール材52とほぼ同じ輪郭をもつ対向基板20が、このシール材52によりアクティブマトリクス基板10に固着されている。なお、シール材52は、アクティブマトリクス基板10と対向基板20とをそれらの周辺で貼り合わせるための光硬化性樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするため、グラスファイバーやガラスビーズ等のギャップ材が配合されている。
詳しくは後述するが、アクティブマトリクス基板10には、画素電極9aがマトリクス状に形成されている。これに対して、対向基板20には、アクティブマトリクス基板10に形成されている画素電極(後述する)の周辺領域と対向する領域に、ブラックマトリクスやブラックストライプなどと呼ばれる遮光膜23が形成され、その上層側には、ITO膜からなる対向電極が形成されている。
このように形成した液晶装置は、例えば、後述する投射型液晶表示装置(液晶プロジェクタ)において使用される。この場合、3枚の液晶装置100がRGB用のライトバルブとして各々使用され、各液晶装置100の各々には、RGB色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。したがって、本実施形態の液晶装置100にはカラーフィルタが形成されていない。
ただし、対向基板20において各画素電極9aに対向する領域にRGBのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー液晶表示装置として用いることができる。
さらに、対向基板20において、各画素に対応してマイクロレンズを形成することにより、入射光の画素電極9aに対する集光効率を高めることができるので、明るい表示を行うことができる。
さらにまた、対向基板20に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、RGB色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
さらにまた、対向基板20に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、RGB色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
(液晶装置の構成および動作)
次に、アクティブマトリクス型の液晶装置(電気光学装置)の電気的構成および動作について、図6ないし図8を参照して説明する。
次に、アクティブマトリクス型の液晶装置(電気光学装置)の電気的構成および動作について、図6ないし図8を参照して説明する。
図6は、液晶装置の画像表示領域を構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図7は、データ線、走査線、画素電極などが形成されたアクティブマトリクス基板において相隣接する画素の平面図である。図8は、図7のA−A'線に相当する位置での断面、およびアクティブマトリクス基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
図6に示すように、液晶装置の画像表示領域において、マトリクス状に形成された複数の画素の各々には、画素電極9a、および画素電極9aを制御するための画素スイッチング用のMIS形トランジスタ30が形成されている。また、画素信号を供給するデータ線6aが、該MIS形トランジスタ30のソースに電気的に接続されている。
データ線6aに書き込む画素信号S1、S2・・・Snは、この順に線順次に供給する。また、MIS形トランジスタ30のゲートには走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2・・・Gmを、この順に線順次で印加するように構成されている。
画素電極9aは、MIS形トランジスタ30のドレインに電気的に接続されており、スイッチング素子であるMIS形トランジスタ30を一定期間だけオン状態とすることにより、データ線6aから供給される画素信号S1、S2・・・Snが各画素に所定のタイミングで書き込まれる。このようにして画素電極9aを介して液晶に書き込まれた所定レベルの画素信号S1、S2、・・・Snは、後述する対向基板に形成された対向電極との間で一定期間保持される。
データ線6aに書き込む画素信号S1、S2・・・Snは、この順に線順次に供給する。また、MIS形トランジスタ30のゲートには走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2・・・Gmを、この順に線順次で印加するように構成されている。
画素電極9aは、MIS形トランジスタ30のドレインに電気的に接続されており、スイッチング素子であるMIS形トランジスタ30を一定期間だけオン状態とすることにより、データ線6aから供給される画素信号S1、S2・・・Snが各画素に所定のタイミングで書き込まれる。このようにして画素電極9aを介して液晶に書き込まれた所定レベルの画素信号S1、S2、・・・Snは、後述する対向基板に形成された対向電極との間で一定期間保持される。
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極9aと対向電極との間に形成される液晶容量と並列に蓄積容量70(キャパシタ)を付加することがある。この蓄積容量70によって、画素電極9aの電圧は、例えば、ソース電圧が印加された時間よりも3桁も長い時間だけ保持される。
これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量70は、容量を形成するための配線である容量線3bとの間に形成してもよく、あるいは前段の走査線3aとの間に形成してもよい。
これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量70は、容量を形成するための配線である容量線3bとの間に形成してもよく、あるいは前段の走査線3aとの間に形成してもよい。
図7において、液晶装置のアクティブマトリクス基板上には、複数の透明な画素電極9a(点線で囲まれた領域)がマトリクス状の画素毎に形成され、画素電極9aの縦横の境界領域に沿ってデータ線6a、走査線3a、容量線3bおよびMIS形トランジスタ30が形成されている。
図8に示すように、液晶装置は、アクティブマトリクス基板10と、これに対向配置される対向基板20とを備えている。
アクティブマトリクス基板10の基体は、石英基板や耐熱性ガラス板などの透明基板10bからなる。その基体の表面側には層間絶縁膜12が形成され、この層間絶縁膜12の表面側には、各画素電極9aをスイッチング制御する画素スイッチング用のMIS形トランジスタ30が形成されている。アクティブマトリクス基板10における以上の構成は、前述した複合半導体基板600を採用することによって実現されている。すなわち、図8の透明基板10bが図2(B)の支持基板500に対応し、図8の層間絶縁膜12が図2(B)の絶縁層550に対応し、図8の半導体層1aが図2(B)の単結晶シリコン層220に対応している。なお図8に示すように、透明基板10bと層間絶縁膜12との間には、クロム膜などからなる遮光膜11aが形成されている。この遮光膜11aは、MIS形トランジスタ30と平面的に重なる領域に形成され、MIS形トランジスタ30に対する戻り光の入射を防止しうるようになっている。
アクティブマトリクス基板10の基体は、石英基板や耐熱性ガラス板などの透明基板10bからなる。その基体の表面側には層間絶縁膜12が形成され、この層間絶縁膜12の表面側には、各画素電極9aをスイッチング制御する画素スイッチング用のMIS形トランジスタ30が形成されている。アクティブマトリクス基板10における以上の構成は、前述した複合半導体基板600を採用することによって実現されている。すなわち、図8の透明基板10bが図2(B)の支持基板500に対応し、図8の層間絶縁膜12が図2(B)の絶縁層550に対応し、図8の半導体層1aが図2(B)の単結晶シリコン層220に対応している。なお図8に示すように、透明基板10bと層間絶縁膜12との間には、クロム膜などからなる遮光膜11aが形成されている。この遮光膜11aは、MIS形トランジスタ30と平面的に重なる領域に形成され、MIS形トランジスタ30に対する戻り光の入射を防止しうるようになっている。
図8に示すように、上述したMIS形トランジスタ30は、LDD(Lightly Doped Drain)構造を有しており、半導体層1aには、走査線3aからの電界によりチャネルが形成されるチャネル領域1a′、低濃度ソース領域1b、低濃度ドレイン領域1c、高濃度ソース領域1d、並びに高濃度ドレイン領域1eが形成されている。また、半導体層1aの上層側には、この半導体層1aと走査線3aとを絶縁するゲート絶縁膜2が形成されている。
このように構成したMIS形トランジスタ30の表面側には、シリコン酸化膜からなる層間絶縁膜4、7が形成されている。層間絶縁膜4の表面には、データ線6aが形成され、このデータ線6aは、層間絶縁膜4に形成されたコンタクトホールを介して高濃度ソース領域1dに電気的に接続されている。
層間絶縁膜7の表面には、ITO(Indium Tin Oxide)膜等の透明な導電性薄膜からなる画素電極9aが形成されている。この画素電極9aは、層間絶縁膜4、7およびゲート絶縁膜2に形成されたコンタクトホールを介して高濃度ドレイン領域1eに電気的に接続されている。この画素電極9aの表面側には、ポリイミド膜に対してラビング処理を施した配向膜16が形成されている。
なお、高濃度ドレイン領域1eからの延設部分1f(下電極)に対して、走査線3aと同層の容量線3b(上電極)が、ゲート絶縁膜2と同時形成された絶縁膜(誘電体膜)を介して対向配置されている。これにより、蓄積容量70が構成されている。
層間絶縁膜7の表面には、ITO(Indium Tin Oxide)膜等の透明な導電性薄膜からなる画素電極9aが形成されている。この画素電極9aは、層間絶縁膜4、7およびゲート絶縁膜2に形成されたコンタクトホールを介して高濃度ドレイン領域1eに電気的に接続されている。この画素電極9aの表面側には、ポリイミド膜に対してラビング処理を施した配向膜16が形成されている。
なお、高濃度ドレイン領域1eからの延設部分1f(下電極)に対して、走査線3aと同層の容量線3b(上電極)が、ゲート絶縁膜2と同時形成された絶縁膜(誘電体膜)を介して対向配置されている。これにより、蓄積容量70が構成されている。
一方、対向基板20の基体は、石英基板や耐熱性ガラス板などの透明基板20bからなる。この透明基板20bの表面側には遮光膜23が形成され、遮光膜23の表面側にはITO等からなる対向電極21が形成されている。この対向電極21の上層側にも、ポリイミド膜に対してラビング処理を施した配向膜22が形成されている。
このように構成したアクティブマトリクス基板10と対向基板20とは、画素電極9aと対向電極21とが対面するように配置されている。そして、これらの各基板と前記のシール材とにより囲まれた空間内には、電気光学物質としての液晶50が封入されている。この液晶50は、例えば一種または数種のネマティック液晶を混合したものなどからなり、画素電極9aからの電界が印加されていない状態で、配向膜16、22により所定の配向状態をとる。
なお、対向基板20およびアクティブマトリクス基板10の外側には、使用する液晶50の種類、すなわち、TN(ツイステッドネマティック)モード、STN(スーパーTN)モード等々の動作モードや、ノーマリホワイトモード/ノーマリブラックモードの別に応じて、偏光フィルムや位相差フィルム、偏光板などが所定の向きに配置される。
上記の構成によれば、液晶装置のアクティブマトリクス基板10が、複合半導体基板600から形成されているため、格子欠陥などの欠陥が少なく、膜厚の均一性が良い半導体層1a(単結晶シリコン層220)を用いることができる。
その結果、半導体層1aを用いて形成された画素スイッチング用のMIS形トランジスタ30の欠陥も少なくなり、その性能も向上、均一化され、液晶装置としても欠陥が少なくなり、その性能も向上、均一化される。
その結果、半導体層1aを用いて形成された画素スイッチング用のMIS形トランジスタ30の欠陥も少なくなり、その性能も向上、均一化され、液晶装置としても欠陥が少なくなり、その性能も向上、均一化される。
[電子機器]
次に、電気光学装置を備えた電子機器の一例である投射型液晶表示装置を、図9、図10を参照して説明する。
まず図9には、第2実施形態に係る電気光学装置と同様に構成された液晶装置100を備えた電子機器の構成をブロック図で示してある。
次に、電気光学装置を備えた電子機器の一例である投射型液晶表示装置を、図9、図10を参照して説明する。
まず図9には、第2実施形態に係る電気光学装置と同様に構成された液晶装置100を備えた電子機器の構成をブロック図で示してある。
図9における電子機器は、表示情報出力源1000、表示情報処理回路1002、駆動回路1004、液晶装置100、クロック発生回路1008、および電源回路1010を含んで構成される。表示情報出力源1000は、ROM(Read Only Memory)やRAM(Random Access Memory)、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路1008からのクロック信号に基づいて、所定フォーマットの画像信号を処理して表示情報処理回路1002に出力する。
この表示情報処理回路1002は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKとともに駆動回路1004に出力する。駆動回路1004は、液晶装置100を駆動する。電源回路1010は、上述の各回路に所定の電源を供給する。なお、液晶装置100を構成するアクティブマトリクス基板の上に、駆動回路1004や表示情報処理回路1002を形成してもよい。
このような構成の電子機器として、図10に示す投射型液晶表示装置(液晶プロジェクタ)を挙げることができる。図10に示す投射型液晶表示装置(電子機器)1100では、上述した液晶装置100を含む液晶モジュールが、RGB用のライトバルブ100R、100G、100Bとして採用されている。
この液晶プロジェクタ1100では、メタルハライドランプなどの白色光源のランプユニット1102から光が出射されると、3枚のミラー1106および2枚のダイクロイックミラー1108によって、R、G、Bの3原色に対応する光成分R、G、Bに分離され(光分離手段)、対応するライトバルブ100R、100G、100B(液晶装置100/液晶ライトバルブ)に各々導かれる。この際に、光成分Bは、光路が長いので、光損失を防ぐために入射レンズ1122、リレーレンズ1123、および出射レンズ1124からなるリレーレンズ系1121を介して導かれる。そして、ライトバルブ100R、100G、100Bによって各々変調された3原色に対応する光成分R、G、Bは、ダイクロイックプリズム1112(光合成手段)に3方向から入射して再度合成された後、投射レンズ1114を介してスクリーン1120などにカラー画像として投射される。
この液晶プロジェクタ1100では、メタルハライドランプなどの白色光源のランプユニット1102から光が出射されると、3枚のミラー1106および2枚のダイクロイックミラー1108によって、R、G、Bの3原色に対応する光成分R、G、Bに分離され(光分離手段)、対応するライトバルブ100R、100G、100B(液晶装置100/液晶ライトバルブ)に各々導かれる。この際に、光成分Bは、光路が長いので、光損失を防ぐために入射レンズ1122、リレーレンズ1123、および出射レンズ1124からなるリレーレンズ系1121を介して導かれる。そして、ライトバルブ100R、100G、100Bによって各々変調された3原色に対応する光成分R、G、Bは、ダイクロイックプリズム1112(光合成手段)に3方向から入射して再度合成された後、投射レンズ1114を介してスクリーン1120などにカラー画像として投射される。
上記の構成によれば、本発明の複合半導体基板600から形成された液晶装置100からなるRGB用のライトバルブ100R、100G、100Bを備えているため、投射型液晶表示装置は表示する画像をより高品質化することができる。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、実施形態として説明した液晶装置の具体的な構成はほんの一例に過ぎず、これ以外の種々の構成を有する液晶装置に本発明を適用することができる。また本発明は、エレクトロルミネッセンス(EL)、デジタルマイクロミラーデバイス(DMD、登録商標)、あるいはプラズマ発光や電子放出による蛍光等を用いた、さまざまな電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。さらに本発明は、光スイッチ等の光学素子に適用することも可能である。
200・・・単結晶シリコン基板(半導体基板)、 220・・・単結晶シリコン層(半導体層)、 230・・・レジスト、 500・・・支持基板、 600・・・複合半導体基板、 1100・・・投射型液晶表示装置(電子機器)
Claims (10)
- 支持基板の表面に半導体基板を貼り合わせる接合工程と、
前記半導体基板を薄膜化して、前記支持基板の表面に半導体層を形成する薄膜化工程と、を有する複合半導体基板の製造方法であって、
前記薄膜化工程において、前記半導体基板と化学反応を起こし得るエッチャントを用いて、前記半導体基板をプラズマレスドライエッチングにより薄膜化することを特徴とする複合半導体基板の製造方法。 - 前記エッチャントが、前記半導体基板に対して等方性エッチング可能なエッチャントであることを特徴とする請求項1記載の複合半導体基板の製造方法。
- 前記半導体基板が、少なくともシリコンからなる基板であって、
前記エッチャントが、2フッ化キセノンであることを特徴とする請求項1または2に記載の複合半導体基板の製造方法。 - 前記半導体層の表面を、鏡面加工することを特徴とする請求項1から3のいずれかに記載の複合半導体基板の製造方法。
- 鏡面加工した前記半導体層を2フッ化キセノンによりドライエッチングし、鏡面加工することを特徴とする請求項4記載の複合半導体基板の製造方法。
- 前記薄膜化工程において、前記半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、
異なる膜厚の前記半導体層を形成することを特徴とする請求項1から5のいずれかに記載の複合半導体基板の製造方法。 - 前記薄膜化工程において、前記半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、
所定形状の前記半導体層を形成することを特徴とする請求項1から5のいずれかに記載の複合半導体基板の製造方法。 - 請求項1から請求項7のいずれかに記載の複合半導体基板の製造方法により製造されたことを特徴とする複合半導体基板。
- 請求項8記載の複合半導体基板を備えていることを特徴とする電気光学装置。
- 請求項9記載の電気光学装置を備えていることを特徴とする電子機器。
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