JP2009117455A - 半導体装置の製造方法、電気光学装置の製造方法、電子機器の製造方法、半導体装置、電気光学装置および電子機器 - Google Patents
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Abstract
【課題】半導体装置の特性を向上させる。特に、遮光膜を用いながら貼り合わせ精度の向上を図ることのできる半導体装置の製造方法を提供する。
【解決手段】半導体装置を、支持基板(10S)上の全面に遮光性膜(13)を堆積する工程と、支持基板上の全面に堆積された遮光性膜上に絶縁膜(15)を堆積する工程と、絶縁膜(15)上に半導体基板を貼り合わせる工程と、半導体基板を薄膜化し、半導体膜(20)を形成する工程と、遮光性膜、絶縁膜および半導体膜を、連続してパターニングする工程と、半導体膜(20P)上に半導体素子を形成する工程と、により形成する。かかる方法によれば、遮光性膜を支持基板上の全面に堆積する(デポ膜とする)ことで、その表面が平坦な状態で半導体基板と貼り合わせることが可能となり、貼り合わせ精度の向上を図ることができる。
【選択図】図2
【解決手段】半導体装置を、支持基板(10S)上の全面に遮光性膜(13)を堆積する工程と、支持基板上の全面に堆積された遮光性膜上に絶縁膜(15)を堆積する工程と、絶縁膜(15)上に半導体基板を貼り合わせる工程と、半導体基板を薄膜化し、半導体膜(20)を形成する工程と、遮光性膜、絶縁膜および半導体膜を、連続してパターニングする工程と、半導体膜(20P)上に半導体素子を形成する工程と、により形成する。かかる方法によれば、遮光性膜を支持基板上の全面に堆積する(デポ膜とする)ことで、その表面が平坦な状態で半導体基板と貼り合わせることが可能となり、貼り合わせ精度の向上を図ることができる。
【選択図】図2
Description
本発明は、半導体装置の製造方法、特に、液晶パネルなどの電気光学装置に用いられる半導体装置の製造方法等に関する。
電気光学装置に用いられる液晶パネルは、例えば液晶パネルの一方の面から光の入射を受け、この光を空間的に変調する。そして空間的に変調された光を、当該液晶パネルの他方の面から出射させることで画像や文字のパターンを形成している。ここで、上記光が液晶パネルを駆動する薄膜トランジスタ(TFT:Thin Film Transistor)のチャネル領域に侵入すると光リーク電流が発生し、画質の低下の要因となる。そこで、薄膜トランジスタと上記光の光源との間に遮光層を設け、光リーク電流を低減する技術が採用されている。
しかし、上記遮光層によっては、戻り光による光リーク電流を低減することはできない。即ち、上記光源からの光が、液晶パネルを透過し、液晶パネルの他方の面に配置されている構成部位において反射すると戻り光が生じる。また、液晶パネルの他方の面から独自に光が入射する場合もある。このような液晶パネルの他方の面から入射する光をここでは「迷光」という。この迷光が、薄膜トランジスタのチャネル領域に侵入しても光リーク電流が発生する。よって、迷光の侵入を防ぐため、薄膜トランジスタと基板との間に別の遮光層を設ける技術が検討されている。
一方、近年では装置の多画素化、1画素あたりの書き込み時間の短縮化や、高コントラスト化などの高性能化の要請に伴い、SOI(Silicon on Insulator)基板上にトランジスタを形成する技術が検討されている。SOI基板を用いることで、従来の多結晶の薄膜トランジスタに代えて、移動度が高い単結晶の薄膜トランジスタを形成することができる。よって、高速スイッチングなどトランジスタ特性の向上が可能となる。
例えば、下記特許文献1には、SOI作製プロセスにおいて単結晶シリコン層を支持基板と貼り合わせる前に支持基板側に予め遮光層(4)を形成しておく技術が開示されている。
特開平10−293320号公報
本発明者は、液晶パネルなどの電気光学装置に係る研究・開発を行っており、上記迷光対策を含む装置特性の向上を検討している。
特に、近年の装置の高性能化に伴い、装置を構成する光学部品やその他の部品点数が多くなっており、乱反射光(迷光)が生じやすくなっている。また、より明るい映像を得るために光源強度が上昇しており、戻り光の強度も増加する傾向にある。よって、迷光対策は益々重要となっている。
加えて、結晶性に優れた単結晶シリコン層を用いた場合、トランジスタ特性は格段に向上するものの、結晶欠陥によるキャリアの再結合は期待できない。即ち、迷光による励起によって発生したキャリア(電子、正孔)は結晶欠陥にトラップされず、光リーク電流となってしまう。よって、単結晶の薄膜トランジスタを用いる場合は、多結晶の薄膜トランジスタを用いる場合と比べ、より高い遮光性を必要とする。例えば、本発明者の調査によると、結晶欠陥の多い多結晶シリコン層を用いた場合に比べて、単結晶シリコン層の場合では同様の条件下で光リーク電流が約10倍まで増加することが判明している。
この迷光対策としては、前述の通り、ガラス基板上に個々に遮光膜を予め形成しておき、その上部に単結晶シリコン基板(単結晶シリコン層)を貼り合わせる技術がある。しかしながら、遮光膜の凹凸によって貼り合わせ強度が悪くなるという問題がある。
さらに、上記特許文献1においては、ガラス基板上の個々の遮光膜上に、さらに絶縁層(5)を堆積し、CMP(Chemical Mechanical Polishing、化学的機械研磨)法により、その表面を平坦化することにより、貼り合わせ強度を向上させている。
しかしながら、本発明者の検討によると、特許文献1に記載の技術を用いても、貼り合わせ精度は十分ではない。即ち、CMP法によっても、その表面には、研磨ばらつきが生じ、特に、面内ばらつきが生じるため、基板表面の均一化には限界がある。
従って、結局のところ、CMP法を行っても、遮光膜の厚さ以上の凹凸が生じる場合もあり、依然として、貼り合わせ不良が問題となる。その結果、安定した基板の製造が困難となり、基板製造コストが大きくなる。
そこで、本発明に係る具体的態様は、半導体装置の特性を向上させることができる半導体装置の製造方法、特に、遮光膜を用いながら貼り合わせ精度の向上を図ることのできる半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、支持基板上の全面に遮光性膜を堆積する工程と、前記支持基板上の全面に堆積された前記遮光性膜上に絶縁膜を堆積する工程と、前記絶縁膜上に半導体基板を貼り合わせる工程と、前記半導体基板を薄膜化し、半導体膜を形成する工程と、前記半導体膜上に半導体素子を形成する工程と、を有する。
かかる方法によれば、遮光性膜を支持基板上の全面に堆積する(デポ膜とする)ことで、その表面が平坦な状態で半導体基板と貼り合わせることが可能となり、貼り合わせ精度の向上を図ることができる。
例えば、前記支持基板は、光透過性を有し、前記遮光性膜は、金属膜である。このように、光透過性の基板を用いても遮光性膜(金属膜)により半導体素子に対する光の影響を低減できる。
好ましくは、前記遮光性膜、前記絶縁膜および前記半導体膜を、連続してパターニングする工程と、パターニングされた半導体膜上に前記半導体素子を形成する工程と、を有する。このように、貼り合わせ工程の後に、遮光性膜をパターニングすればよい。言い換えれば、遮光性膜が全面に堆積されている状態で半導体基板と貼り合わせ、その後、遮光性膜をパターニングすることとで、貼り合わせ精度の向上を図ることができる。
好ましくは、前記遮光性膜および前記絶縁膜を、第1形状にパターニングする工程と、前記半導体膜を、前記第1形状より小さい第2形状にパターニングする工程と、前記第2形状にパターニングされた半導体膜上に前記半導体素子を形成する工程と、を有する。
このように、遮光性膜と半導体膜とを異なる工程でパターニングしてもよい。さらに、上層の半導体膜をより小さくパターニングすることで、遮光性膜の側壁と半導体膜の側壁との距離を確保でき、これらの間のショート(短絡)を低減することができる。
好ましくは、パターニングされた遮光性膜の側壁に、側壁膜を形成する工程を有する。
このように、遮光性膜の側壁に、側壁膜を形成することで、金属汚染を低減できる。特に、金属拡散を低減できるため、後の工程で、比較的高温の処理を行うことが可能となる。
例えば、前記半導体素子は薄膜トランジスタであり、前記半導体素子を形成する工程は、パターニングされた半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体膜中にソース、ドレイン領域を形成する工程と、を有する。
かかる方法によれば、貼り合わせ精度が良好であるため、薄膜トランジスタを歩留まりよく形成することができる。また、遮光性膜により、薄膜トランジスタのリーク電流を低減した、高性能の半導体装置を製造することができる。
本発明に係る電気光学装置の製造方法は、上記半導体装置の製造方法を有する。かかる方法によれば、高性能の電気光学装置を製造することができる。
本発明に係る電子機器の製造方法は、上記電気光学装置の製造方法を有する。かかる方法によれば、高性能の電子機器を製造することができる。
本発明に係る半導体装置は、支持基板上に当該支持基板側から遮光性膜、絶縁膜および半導体膜が順次積層された積層膜であって、略同一形状にパターニングされた積層膜と、前記積層膜の前記半導体膜上に形成された半導体素子と、を有する。
かかる構造によれば、各積層膜の平坦性により上記遮光性膜と上記半導体膜との貼り合せ精度が向上しており、半導体装置特性が良好となる。また、遮光性膜により半導体素子の光リーク電流を低減できる。
本発明に係る半導体装置は、支持基板上に当該支持基板側から遮光性膜および絶縁膜が順次積層された積層膜であって、第1形状にパターニングされた積層膜と、前記積層膜上に配置され、前記第1形状より小さい第2形状にパターニングされた半導体膜と、前記半導体膜上に形成された半導体素子と、を有する。
かかる構造によれば、遮光性膜の側壁と半導体膜の側壁との距離を確保でき、これらの間のショート(短絡)を低減することができる。
好ましくは、前記半導体膜の側壁に、側壁膜を有する。かかる構造によれば、遮光性膜の側壁に側壁膜を形成することで、金属汚染を低減できる。
例えば、前記半導体素子は、薄膜トランジスタである。かかる構造によれば、薄膜トランジスタのリーク電流を低減しつつその性能の向上を図ることができる。
本発明に係る電気光学装置は、上記半導体装置を有する。かかる構成によれば、電気光学装置特性を向上させることができる。
本発明に係る電子機器は、上記電気光学装置を有する。かかる構成によれば、電子機器特性を向上させることができる。
<実施の形態1>
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
図1〜図3は、本実施の形態の薄膜トランジスタ(TFT)の製造方法を示す断面図である。この図1〜図3を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。
図1(A)に示すように、光透過性の基板(支持基板)10Sとして、例えば、厚さ1.1mm程度の石英基板を準備する。この基板10Sの全面上に、遮光膜(遮光性膜)13として、例えば、モリブデン(Mo)膜をスパッタリング法で200nm程度堆積する。Mo膜の膜厚は、例えば、100〜400nmの範囲であればよい。遮光膜13としては、Moの他、タングステン(W)やタンタル(Ta)などの高融点金属を用いてもよい。また、多結晶シリコンやタングステンシリサイド、モリブデンシリサイドなどのシリコンやシリサイド膜を用いてもよい。また、成膜方法については、上記スパッタリング法の他、CVD(化学気相成長、Chemical Vapor Deposition)法、電子ビーム加熱蒸着法などを用いてもよい。
次いで、図1(B)に示すように、遮光膜13の全面上に、下地絶縁膜(絶縁膜)として例えば酸化シリコン膜15aをプラズマCVD法で堆積する。
上記スパッタリング法やCVD法等により形成された堆積膜(デポ膜)の表面は、その下層の段差に対応した凹凸が形成される。しかしながら、本実施の形態においては、その表面が平坦である基板(石英基板)10S上に遮光膜13を堆積したので、その表面も平坦となる。さらに、平坦な遮光膜13上に酸化シリコン膜15aを堆積したので、その表面も平坦となる。
次いで、図1(C)に示すように、半導体基板20Sとして単結晶シリコン基板を準備し、その表面を熱酸化することにより酸化シリコン膜15bを形成する。なお、CVD法により酸化シリコン膜15bを全面に堆積してもよい。この半導体基板20Sの表面も平坦であり、その上部の酸化シリコン膜15bの表面も平坦となる。
次いで、半導体基板20Sの酸化シリコン膜15b側を、基板10S上の酸化シリコン膜15aと対向させ、これらの膜(15a、15b)を例えば、熱処理により張り合わせる。その結果、基板10Sの遮光膜13と半導体基板20Sとが酸化シリコン膜(絶縁膜)15を介して接着される。このような基板(10S)は、SOI(Silicon on Insulator)基板と呼ばれる。
次いで、図1(D)に示すように、半導体基板20Sを薄膜化し、半導体膜20とする。この薄膜化工程は、例えば、半導体基板20Sの所望の位置に水素イオンを打ち込み、当該位置から半導体基板20Sを剥離する。次いで、残存する半導体膜20の表面をCMP法等で研磨し、平坦化する。
次いで、図2(A)に示すように、遮光膜13、酸化シリコン膜15および半導体膜20の積層膜を所望の形状にパターニングする。即ち、半導体膜20上に、フォトレジスト膜を形成し、露光・現像(フォトリソグラフィ)することにより所望の形状のフォトレジスト膜R1を形成する。次いで、フォトレジスト膜R1をマスクに、半導体膜20、酸化シリコン膜15および遮光膜13を連続してエッチングする。次いで、残存するフォトレジスト膜R1を除去する(図2(B))。このフォトレジスト膜の形成から除去までの一連の工程をパターニングという。パターニング後の遮光膜、酸化シリコン膜および半導体膜(パターン)の符号をそれぞれ13P、15Pおよび20Pとする。遮光膜13P、酸化シリコン膜15Pおよび半導体膜20Pは、略同一形状である。
次いで、図2(C)に示すように、半導体膜20P上にゲート絶縁膜23として例えば酸化シリコン膜をプラズマCVD法などにより20nm〜120nm程度堆積する。次いで、ゲート絶縁膜23上に導電性膜を堆積し、パターニングすることによりゲート電極25を形成する(図2(D))。導電性膜の材料としては、例えば、不純物をドープした多結晶シリコンやTaなどの金属を用いることができ、これらの材料は例えばCVD法やスパッタリング法により成膜することができる。なお、このゲート電極25のパターニング時に、当該ゲート電極25と接続されるゲート配線(GL)もパターニングしてもよい(図15参照)。
次いで、図3(A)に示すように、ゲート電極25をマスクとして、ゲート電極25の両側の半導体膜20P中に不純物を注入し、低濃度不純物領域20aを形成する。次いで、例えば、ゲート電極25の側壁に形成したサイドウォール膜(図示せず)をマスクに、リン(P)などの不純物を注入し、高濃度不純物領域(ソース、ドレイン領域)20bを形成する。なお、上記不純物は、所望の形状のフォトレジスト膜などをマスクに注入してもよい。また、ゲート電極25をマスクに斜めインプラ法などを用いて、高濃度不純物領域20bおよび低濃度不純物領域20aを形成してもよい。また、低濃度不純物領域20a間が、チャネル領域20cとなる。以上の工程により、LDD(Lightly Doped Drain)型のTFTが形成される。
次いで、図3(B)に示すように、ゲート電極25上に層間絶縁膜27として例えば酸化シリコン膜をPECVD(Plasma-Enhanced CVD)法で500nm程度堆積する。この後、例えば、850℃程度の熱処理を施し、不純物領域(20a、20b)中の不純物を活性化し、また、半導体膜20P中の結晶性を向上させる。
次いで、高濃度不純物領域20b上の層間絶縁膜27およびゲート絶縁膜23をエッチングし、コンタクトホールを形成する。次いで、コンタクトホール内を含む層間絶縁膜27上に導電性膜を堆積し、パターニングすることによって接続部P1およびソース、ドレイン電極(ソース、ドレイン引き出し電極、配線)29を形成する。導電性膜としては、例えば、アルミニウム(Al)やWなどの金属を用い、スパッタリング法などを用いて成膜することができる。
このように、本実施の形態によれば、あらかじめ基板10S上の全面に遮光膜13を堆積したので、その表面が平坦となり、基板10Sと半導体基板基板(半導体膜)20Sとの貼り合せ精度が向上する。具体的には、貼り合わせ強度の面内ばらつきを緩和できる。よって、強度不足による不良や欠陥を低減できる。その結果、半導体膜20P上に形成される半導体素子(例えば、上記TFT)の特性を向上させることができる。また、歩留まりを向上させることができる。
また、全面に形成された遮光膜13は、半導体膜20をパターニングする際に連続してパターニングすることにより、製造工程数の増加を抑えることができる。よって、短工程でTFTを形成することができる。
さらに、半導体膜20Pの下層には遮光膜13Pが配置されるため、半導体膜20Pにおける光リーク電流を低減できる。特に、戻り光による光リーク電流を低減することができ、TFTの特性を向上させることができる。
また、前述した特許文献1に記載のCMP法によりその表面を平坦化する場合には、研磨ばらつきを担保するため遮光膜13上の絶縁膜を厚くせざるを得ない。その結果、残存する絶縁膜も厚くなる。また、研磨量も多くなり、研磨時間も長くなる。これに対し、本実施の形態においては、酸化シリコン膜15a、15bの薄膜化が可能である。例えば、遮光膜13上の絶縁膜(15)を300nm程度とすることができる。その結果、遮光膜13と半導体膜20との距離が小さくなり、遮光性が向上する。また、研磨工程が不要となり、工程の短縮化を図ることができる。
<実施の形態2>
実施の形態1においては、遮光膜13Pと半導体膜20Pとを略同一形状にパターニングしたが、これらを異なる形状にパターニングしてもよい。
<実施の形態2>
実施の形態1においては、遮光膜13Pと半導体膜20Pとを略同一形状にパターニングしたが、これらを異なる形状にパターニングしてもよい。
図4〜図6は、本実施の形態の薄膜トランジスタ(TFT)の製造方法を示す断面図又は平面図である。この図4〜図6を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。なお、実施の形態1と同一の機能を有する箇所には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
まず、図4(A)に示すように、下側から、遮光膜13、酸化シリコン膜15および半導体膜20が順次積層された基板10Sを形成する。即ち、実施の形態1で詳細に説明したように、基板10Sの全面上に、遮光膜13を形成し、さらに、遮光膜13の全面上に、酸化シリコン膜15aを形成する。次いで、半導体基板20Sの表面の酸化シリコン膜15b側を、基板10S上の酸化シリコン膜15aと対向させ、張り合わせる。次いで、半導体基板20Sを薄膜化し、半導体膜20とする。
次いで、図4(B)に示すように、半導体膜20を所望の形状にパターニングする。パターニング後の半導体膜(パターン)の符号を20Pとする。例えば、半導体膜20Pのパターンは、縦y1、横x1の略矩形状のパターンである(図5(A)参照)。
次いで、図4(C)に示すように、遮光膜13および酸化シリコン膜15の積層膜を上記半導体膜20Pより大きい形状にパターニングする。即ち、半導体膜20P上に、縦y1+2d、横x1+2dの略矩形状のフォトレジスト膜R2を形成する。次いで、フォトレジスト膜R2をマスクに、遮光膜13および酸化シリコン膜15をエッチングする(図5(A)参照)。エッチング後の遮光膜および酸化シリコン膜(パターン)の符号をそれぞれ13Pおよび15Pとする。
このように、遮光膜13を半導体膜20Pより大きい形状にパターニングすれば、遮光膜13Pの側壁と半導体膜20Pの側壁との距離(ここでは、d)を確保でき、これらの間のショート(短絡)を低減することができる。また、遮光膜13Pを半導体膜20Pより大きくすることで、遮光効率が向上し、TFTの特性を向上できる。
ここでは、遮光膜13Pおよび半導体膜20Pをそれぞれ略矩形(島)状にパターニングしたが、遮光膜13Pを例えば、複数の半導体膜20Pの下層にライン状にパターニングしてもよい。即ち、半導体膜20の積層膜を縦y1、横x1の略矩形状にパターニングする。次いで、図5(B)に示すように、遮光膜13および酸化シリコン膜15の積層膜を上記半導体膜20Pより大きい形状、例えば、幅x1+2dで、Y方向延在するライン状にパターニングする。かかる構成においても、遮光膜13Pの側壁と半導体膜20Pの側壁との距離を確保でき、これらの間のショート(短絡)を低減することができる。さらに、遮光膜13Pを配線として利用することができる。例えば、ゲート配線(ゲート電極)と同電位の電位が印加される配線とすることがでる。その結果、TFTの特性を向上させることができ、また、配線のレイアウトが容易となる。なお、遮光膜13Pを、例えば、幅y1+2dで、X方向延在するライン状にパターニングしてもよい。なお、より詳細な遮光膜(配線)のパターン例については後述する(図14(B)、図15(B)参照)。
次いで、図6に示すように、半導体膜20P上にLDD型のTFTを形成する。このTFTは、例えば、実施の形態1と同様に形成する(図2および図3参照)。また、実施の形態1と同様に、接続部P1およびソース、ドレイン電極29を形成する。
図7は、本実施の形態の薄膜トランジスタ(TFT)の他の製造方法を示す断面図である。即ち、上記工程においては、半導体膜20をパターニングした後、遮光膜13をパターニングしたが、これらの工程を逆にしてもよい。即ち、図7に示すように、遮光膜13、酸化シリコン膜15および半導体膜20の積層膜を一旦同じ形状、例えば縦y1+2d、横x1+2dの略矩形状にパターニングした後、半導体膜20上に、遮光膜13Pより小さい形状、例えば、縦y1、横x1の略矩形状のフォトレジスト膜R3を形成し、半導体膜20Pをエッチングしてもよい。
また、遮光膜13Pを例えば幅x1+2dでY方向に延在するライン状にパターニングした後、半導体膜20を遮光膜13より小さい形状、例えば、縦y1、横x1の略矩形状にパターニングしてもよい。又は、遮光膜13Pを例えば幅y1+2dでX方向に延在するライン状にパターニングした後、半導体膜20を遮光膜13より小さい形状、例えば、縦y1、横x1の略矩形状にパターニングしてもよい。
このように、本実施の形態によれば、実施の形態1で説明した効果に加え、遮光膜13Pと半導体膜20Pとのショート(短絡)を低減することができる。また、遮光効率を向上させることができる。
<実施の形態3>
実施の形態1においては、遮光膜13Pと半導体膜20Pとを略同一形状にパターニングしたが、これらの積層膜の側壁にサイドウォール膜を形成してもよい。
<実施の形態3>
実施の形態1においては、遮光膜13Pと半導体膜20Pとを略同一形状にパターニングしたが、これらの積層膜の側壁にサイドウォール膜を形成してもよい。
図8および図9は、本実施の形態の薄膜トランジスタ(TFT)の製造方法を示す断面図である。この図8および図9を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。なお、実施の形態1と同一の機能を有する箇所には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
まず、下側から、遮光膜13、酸化シリコン膜15および半導体膜20が順次積層された基板10Sを準備し、これらの膜を略同一形状にパターニングする(実施の形態1の図1(A)〜図2(B)参照)。
次いで、図8(A)に示すように、遮光膜13P、酸化シリコン膜15Pおよび半導体膜20Pの積層膜を覆うように、基板10Sの全面に、絶縁膜22として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、CVD法で堆積する。
次いで、図8(B)に示すように、上記積層膜(半導体膜20P)の表面が露出するまでエッチバックする。この際、反応性イオンエッチング等の異方性の強いエッチング法を用いることが望ましい。ここで、上記積層膜の側壁の絶縁膜22の膜厚は大きいため、エッチング後も当該部位には、絶縁膜が残存する。この絶縁膜をサイドウォール膜22sという。
このように、本実施の形態においては積層膜の側壁に絶縁膜よりなるサイドウォール膜22sを形成したので、遮光膜13Pを構成する金属原子による汚染を低減することができる。特に、熱処理時には、金属が拡散しやすく、半導体膜20Pの表面や内部に金属原子が拡散することでTFT特性を劣化させる。また、炉などの処理室内に金属原子が拡散した場合には、以降の処理基板への汚染も懸念される。しかしながら、本実施の形態によれば、遮光膜13P全体を、基板10S、サイドウォール膜22s、および酸化シリコン膜15Pで覆うこととなるため、金属汚染を低減できる。また、以降の工程において、高温処理が可能となる。
次いで、上記エッチング工程で露出した半導体膜20Pの表面を僅かに熱酸化し、熱酸化膜をフッ酸などで除去することにより、半導体膜20Pの表面の清浄化を行う。当該処理により、半導体膜20Pの表面のエッチングダメージも回復する。なお、450℃以上のアニール(熱処理)により、エッチングダメージを回復してもよい。
次いで、半導体膜20Pの表面を、900℃〜1000℃程度で熱酸化することによりゲート絶縁膜23を形成する。なお、実施の形態1等と同様にゲート絶縁膜をCVD法により形成してもよい。但し、前述したように、本実施の形態においては、遮光膜13Pの側壁をサイドウォール膜22sで覆ったので、その後の高温処理が可能となり、ゲート絶縁膜23を熱酸化で形成しても、金属汚染を低減できる。また、ゲート絶縁膜23として熱酸化膜を用いることで、半導体膜20Pとゲート絶縁膜23との間の界面準位密度を低減でき、TFTの特性を向上させることができる。
次いで、半導体膜(ゲート絶縁膜23)20P上に、実施の形態1と同様に、LDD型のTFTを形成する(図9)。このTFTは、例えば、実施の形態1と同様に形成する。また、実施の形態1と同様に、接続部P1およびソース、ドレイン電極29を形成する(図2(D)〜図3(B)参照)。
このように、本実施の形態によれば、実施の形態1で説明した効果に加え、遮光膜13Pを構成する金属による汚染を低減できる。また、サイドウォール膜22s形成後において、高温処理が可能となり、TFT特性を向上させることができる。
<実施の形態4>
実施の形態2で説明したように、遮光膜13Pと半導体膜20Pとを異なる形状にパターニングした後、実施の形態3で説明したサイドウォール膜22sを形成してもよい。
<実施の形態4>
実施の形態2で説明したように、遮光膜13Pと半導体膜20Pとを異なる形状にパターニングした後、実施の形態3で説明したサイドウォール膜22sを形成してもよい。
図10および図11は、本実施の形態の薄膜トランジスタ(TFT)の製造方法を示す断面図である。この図10および図11を参照しながら、本実施の形態の薄膜トランジスタの製造方法について説明するとともに、その構成を明確にする。なお、実施の形態1と同一の機能を有する箇所には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
まず、下側から、遮光膜13、酸化シリコン膜15および半導体膜20が順次積層された基板10Sを準備し(実施の形態1の図1参照)、半導体膜20を、例えば縦y1、横x1の略矩形状にパターニングする。次いで、遮光膜13および酸化シリコン膜15を半導体膜20Pより大きい形状、例えば、縦y1+2d、横x1+2dの略矩形状にパターニングする(実施の形態2の図4、図5参照)。
次いで、図10(A)に示すように、遮光膜13P、酸化シリコン膜15Pおよび半導体膜20Pの積層膜を覆うように、基板10Sの全面に、絶縁膜22として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、CVD法で堆積する。
次いで、図10(B)に示すように、上記積層膜(半導体膜20P)の表面が露出するまでエッチバックする。この際、反応性イオンエッチング等の異方性の強いエッチング法を用いることが望ましい。この際、遮光膜13Pおよび酸化シリコン膜15Pの側壁には、サイドウォール膜22saが残存し、半導体膜20Pの側壁には、サイドウォール膜22sbが残存する。
このように、本実施の形態によれば、遮光膜13Pを半導体膜20Pより大きい形状にパターニングしたので、遮光膜13Pの側壁と半導体膜20Pの側壁との距離を確保でき、これらの間のショート(短絡)を低減することができる。また、遮光膜13Pを半導体膜20Pより大きくすることで、遮光効率が向上し、TFTの特性を向上できる(実施の形態2参照)。
また、本実施の形態においては遮光膜13Pの側壁に絶縁膜よりなるサイドウォール膜22saを形成したので、遮光膜13Pを構成する金属原子による汚染を低減することができる。また、サイドウォール膜形成後において、高温処理が可能となり、例えば、ゲート絶縁膜の形成に、高温の熱酸化法を用いることができる(実施の形態3参照)。
即ち、図10(C)に示すように、半導体膜20Pの表面を、900℃〜1000℃程度で熱酸化することによりゲート絶縁膜23を形成する。このような高温処理を行っても、金属汚染を低減できる。また、ゲート絶縁膜23として熱酸化膜を用いることで、半導体膜20Pとゲート絶縁膜23との間の界面準位密度を低減でき、TFTの特性を向上させることができる。
次いで、半導体膜(ゲート絶縁膜23)20P上に、実施の形態1と同様に、LDD型のTFTを形成する(図11)。このTFTは、例えば、実施の形態1と同様に形成する(図2(D)〜図3(B)参照)。
上記実施の形態においては、単結晶の薄膜トランジスタを例示したが、多結晶の薄膜トランジスタを用いてもよい。例えば、図1(B)に示す、平坦性の高い基板10S上に多結晶シリコンを成膜することで、成膜性を向上させることができる。但し、単結晶の薄膜トランジスタを用いる場合は、遮光膜を形成し難く、また、より高い遮光性を必要とするため、上記実施の形態は、単結晶の薄膜トランジスタに適用して効果的である。
また、上記実施の形態においては、薄膜トランジスタを例に説明したが、他の半導体素子を形成してもよい。但し、薄膜トランジスタにおいては、光によるリーク電流が生じやすいため、上記実施の形態は、薄膜トランジスタに適用して効果的である。
<電気光学装置および電子機器>
図12は、本実施形態の薄膜トランジスタを用いた電気光学装置(表示装置)の構成例を示す回路図および断面図である。
<電気光学装置および電子機器>
図12は、本実施形態の薄膜トランジスタを用いた電気光学装置(表示装置)の構成例を示す回路図および断面図である。
図12(A)に示すように、表示装置は、表示領域(1a)内にマトリクス状に配置された複数の画素を有する。この画素は、配線Lとゲート配線GLとの交点に配置されている。また、各画素は、画素電極PEおよび薄膜トランジスタTを有している。例えば、配線Lは、Xドライバにより駆動され、また、ゲート配線GLは、Yドライバにより駆動される。
図12(B)に示すように、表示装置は、例えば、画素と駆動回路(例えば、上記ドライバなど)236を形成した基板231と、透明導電膜(対向電極)として、例えばITO(酸化インジウムスズ:Indium Tin Oxide)膜233を有する透明基板232とを、一定間隔をおいて配置し、周辺をシール材235で封止した隙間内に液晶234が充填されている。液晶には、TN(Twisted Nematic)型液晶や、電圧無印加状態で液晶分子がほぼ垂直に配向されるSH(Super Homeotropic)型液晶などがある。なお、226は、パッド領域である。外部から信号を入力できるように、パッド領域226は上記シール材235の外側に配置されている。
図13〜図15は、本発明に係る薄膜トランジスタを用いた電気光学装置(表示装置)の構成例を示す部分平面図又は断面図である。断面図は、平面図のA−A断面に対応する。
図13(A)に示すように、Y方向に延在する半導体膜20P上に薄膜トランジスタTが形成され、その略中央部からX方向に延在するようゲート電極25(GL)が配置されている。
この薄膜トランジスタTは、例えば、実施の形態4で説明した構成を有する。即ち、遮光膜13Pを半導体膜20Pより大きい形状にパターニングし、さらに、遮光膜13Pの側壁にサイドウォール膜22saを有する(図13(B)参照)。
図14(A)に、遮光膜13Pと半導体膜20Pのパターン形状を示す。図示するように、遮光膜13Pを半導体膜20Pより一回り大きく形成する。なお、図14(B)に示すように、遮光膜13Pを半導体膜20Pの下層の幅広部13PaとこれらをX方向に接続するライン部13Pbとを有するように構成してもよい。かかる構成によれば、前述したように、遮光膜13Pを配線として利用することができる。
また、図13(B)に示すように、薄膜トランジスタTのソース領域(20b)は、プラグP1を介してY方向に延在する配線29(L)と接続され、ドレイン領域(20b)は、プラグP1および配線29を介して画素電極PEと接続される。この画素電極PEは、例えば、ITO膜のような透明導電性膜よりなる。
なお、図13(B)においては、配線29の下層にキャパシタCが配置されている。このように、層間絶縁膜中には、必要に応じて他の電極、配線又はキャパシタなどの素子が配置される。また、層間絶縁膜27cとして黒色ポリイミド膜を用いてもよい。この場合、黒色ポリイミド膜を配線29(L)と同様にライン状にパターニングし、ライン間には、透過性のポリイミド膜を配置する。かかる構成とすることで、薄膜トランジスタTの上側からの光の影響を低減することができる。
また、ドレイン領域(20b)と接続される配線29を、少なくとも薄膜トランジスタTのチャネル領域を覆うようパターニングし、上側からの光を遮光してもよい。
また、図15に示すように、半導体膜20PをX方向に延在させ、ゲート電極25をY方向に延在させてもよい。この場合、各画素のゲート電極25を接続するようにX方向に延在するゲート配線GLを配置してもよい。
かかるレイアウトにおいて、遮光膜13Pを半導体膜20Pより一回り大きくし、その側壁にサイドウォール膜を形成してもよい(実施の形態4参照)。また、図15(B)に示すように、遮光膜13Pを半導体膜20Pおよびゲート配線GLの下部と重なるよう延在させてもよい。
なお、図13(B)等の上記例においては、薄膜トランジスタT部に、実施の形態4で説明したTFTを適用したが、実施の形態1〜3で説明したTFTを適用してもよい。
図16は、表示装置1を適用可能な電子機器の例を示す図である。上述した表示装置1は、種々の電子機器に適用可能である。
図16(A)は携帯電話への適用例であり、当該携帯電話120は、アンテナ部121、音声出力部122、音声入力部123、操作部124、及び本発明の表示装置1を備えている。このように本発明の表示装置1を携帯電話の表示部として組み込むことができる。
図16(B)はビデオカメラへの適用例であり、当該ビデオカメラ130は、受像部131、操作部132、音声入力部133、及び本発明の表示装置1を備えている。このように本発明の表示装置1は、ビデオカメラやデジタルカメラ等のファインダや表示部として組み込むことができる。
図16(C)は携帯型パーソナルコンピュータ(いわゆるPDA)への適用例であり、当該コンピュータ140は、カメラ部141、操作部142、及び本発明の表示装置1を備えている。このように本発明の表示装置1は、コンピュータ装置の表示部として組み込むことができる。
図16(D)はヘッドマウントディスプレイへの適用例であり、当該ヘッドマウントディスプレイ150は、バンド151、光学系収納部152及び本発明の表示装置1を備えている。このように本発明の表示装置1はヘッドマウントディスプレイ等の画像表示源として組み込むことができる。
図16(E)はリア型プロジェクタへの適用例であり、当該プロジェクタ160は、筐体161に、光源162、合成光学系163、ミラー164、165、スクリーン166、及び本発明の表示装置1を備えている。このように本発明の表示装置1はリア型プロジェクタの画像表示源として組み込むことができる。
図16(F)はフロント型プロジェクタへの適用例であり、当該プロジェクタ170は、筐体172に光学系171及び本発明の表示装置1を備え、画像をスクリーン173に表示可能になっている。このように本発明の表示装置1はフロント型プロジェクタの画像表示源として組み込むことができる。
特に、プロジェクタに用いられる液晶パネルに侵入する光強度は極めて高く、また、当該液晶パネルには、高画質が要求される。よって、迷光が生じやすいが、本発明を適用することで、迷光の影響を低減でき、出力画像の高画質化を実現することができる。
また、本発明に係る表示装置1は、上述した例に限らず表示装置を適用可能な各種電子機器に組み込むことができる。例えば、表示機能付きファックス装置、携帯型TV、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも組み込むことができる。
このように本発明に係る薄膜トランジスタ(半導体装置)を電気光学装置および電子機器に組み込むことにより、装置性能の向上(特に、画質の向上)や製造の簡略化を図ることができる。
なお、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。
1…表示装置、10S…基板、13、13P…遮光膜、15、15P…酸化シリコン膜、15a、15b…酸化シリコン膜、20S…半導体基板、20、20P…半導体膜、20a…低濃度不純物領域、20b…高濃度不純物領域(ソース、ドレイン領域)、20c…チャネル領域、22…絶縁膜、22s、22sa、22sb…サイドウォール膜、23…ゲート絶縁膜、25…ゲート電極、27、27a、27b、27c…層間絶縁膜、29…ソース、ドレイン電極(配線)、120…携帯電話、121…アンテナ部、122…音声出力部、123…音声入力部、124…操作部、130…ビデオカメラ、131…受像部、132…操作部、133…音声入力部、140…コンピュータ、141…カメラ部、142…操作部、150…ヘッドマウントディスプレイ、151…バンド、152…光学系収納部、160…プロジェクタ、161…筐体、162…光源、163…合成光学系、164、165…ミラー64、65、166…スクリーン、170…プロジェクタ、171…光学系、172…筐体、173…スクリーン、226…パッド領域、231…基板、232…透明基板、233…ITO(対向電極)、234…液晶、235…シール材、236…駆動回路、C…キャパシタ、GL…ゲート配線、L…配線、P1、P2…接続部、PE…画素電極、R1、R2、R3…フォトレジスト膜、T…薄膜トランジスタ
Claims (14)
- 支持基板上の全面に遮光性膜を堆積する工程と、
前記支持基板上の全面に堆積された前記遮光性膜上に絶縁膜を堆積する工程と、
前記絶縁膜上に半導体基板を貼り合わせる工程と、
前記半導体基板を薄膜化し、半導体膜を形成する工程と、
前記半導体膜上に半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記支持基板は、光透過性を有し、
前記遮光性膜は、金属膜であること
を特徴とする請求項1記載の半導体装置の製造方法。 - 前記遮光性膜、前記絶縁膜および前記半導体膜を、連続してパターニングする工程と、
パターニングされた半導体膜上に前記半導体素子を形成する工程と、
を有することを特徴とする請求項1又は2記載の半導体装置の製造方法。 - 前記遮光性膜および前記絶縁膜を、第1形状にパターニングする工程と、
前記半導体膜を、前記第1形状より小さい第2形状にパターニングする工程と、
前記第2形状にパターニングされた半導体膜上に前記半導体素子を形成する工程と、
を有することを特徴とする請求項1又は2記載の半導体装置の製造方法。 - パターニングされた前記遮光性膜の側壁に、側壁膜を形成する工程、
を有することを特徴とする請求項3又は4記載の半導体装置の製造方法。 - 前記半導体素子は薄膜トランジスタであり、
前記半導体素子を形成する工程は、
パターニングされた半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体膜中にソース、ドレイン領域を形成する工程と、
を有することを特徴とする請求項1乃至5のいずれか一項記載の半導体装置の製造方法。 - 請求項1乃至6のいずれか一項記載の半導体装置の製造方法を有することを特徴とする電気光学装置の製造方法。
- 請求項7記載の電気光学装置の製造方法を有することを特徴とする電子機器の製造方法。
- 支持基板上に当該支持基板側から遮光性膜、絶縁膜および半導体膜が順次積層された積層膜であって、略同一形状にパターニングされた積層膜と、
前記積層膜の前記半導体膜上に形成された半導体素子と、
を有することを特徴とする半導体装置。 - 支持基板上に当該支持基板側から遮光性膜および絶縁膜が順次積層された積層膜であって、第1形状にパターニングされた積層膜と、
前記積層膜上に配置され、前記第1形状より小さい第2形状にパターニングされた半導体膜と、
前記半導体膜上に形成された半導体素子と、
を有することを特徴とする半導体装置。 - 前記半導体膜の側壁に、側壁膜を有することを特徴とする請求項9又は10記載の半導体装置。
- 前記半導体素子は、薄膜トランジスタであることを特徴とする請求項9乃至11のいずれか一項記載の半導体装置。
- 請求項9乃至12のいずれか一項記載の半導体装置を有することを特徴とする電気光学装置。
- 請求項13記載の電気光学装置を有することを特徴とする電子機器。
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Family
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JP2011071491A (ja) * | 2009-08-25 | 2011-04-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2007
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