JP2005166911A - 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器 - Google Patents

Abstract

【課題】 装置に形成された薄膜トランジスタにおいて欠陥接合リーク電流を低減させることができる半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器を提供する。
【解決手段】 少なくとも表面が絶縁性を有する支持基板１０Ａに単結晶半導体層１ａを貼り合わせる基板形成工程と、単結晶半導体層１ａに薄膜トランジスタを形成する薄膜トランジスタ形成工程と、薄膜トランジスタに水素雰囲気下または水素を含む還元性雰囲気下で熱処理を行う水素化処理工程と、を有することを特徴とする。
【選択図】 図９

Description

本発明は、半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器に関する。

従来から、絶縁基体上に単結晶シリコン層からなる半導体層を形成し、その半導体層に薄膜トランジスタ等の半導体デバイスを形成するＳＯＩ技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、電気光学装置（例えば液晶装置）においても、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、「ＴＦＴ」と表記する）アレイが形成される支持基板などに適用されている技術である。

このようなＳＯＩ技術を適用した電気光学装置を製造するには、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨する方法等により薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層を例えば能動層として、液晶駆動用の薄膜トランジスタ素子に形成している（例えば、特許文献１参照。）。
特開２００３−１７２９５０号公報

しかしながら、支持基板と単結晶半導体層との熱膨張率が異なると、貼り合わせ基板に熱が加えられた場合、単結晶半導体層に応力が集中して欠陥が発生する恐れがあった。この欠陥はＥＳＲ（Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ；電子スピン共鳴）欠陥密度で１×１０^１２〜２×１０^１２（個／ｃｍ^２）程度であり、単結晶半導体層に形成されるＴＦＴの能力が低下する可能性があるという問題があった。
例えば、ＴＦＴがＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＴＦＴの場合、ドレイン／ＬＤＤ接合、ＬＤＤ／チャネル接合における欠陥接合リーク電流が増大する恐れがあった。

本発明は、上記の課題を解決するためになされたものであって、装置に形成された薄膜トランジスタにおいて欠陥接合リーク電流を低減させることができる半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係る第１の半導体装置の製造方法は、少なくとも表面が絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、単結晶半導体層に薄膜トランジスタを形成する薄膜トランジスタ形成工程と、薄膜トランジスタに水素雰囲気下または水素を含む還元性雰囲気下で熱処理を行う水素化処理工程と、を有することを特徴とする。

すなわち、本発明に係る第１の半導体装置の製造方法では、水素化処理工程により、単結晶半導体層に水素が導入されるとともに、熱処理により、単結晶半導体層内に存在する水素が、単結晶半導体層の欠陥をターミネートする。つまり、単結晶半導体層の欠陥、未結合手が水素と結合して水素終端される。
その結果、単結晶半導体層に形成された薄膜トランジスタ内の欠陥が水素終端されるため、薄膜トランジスタの欠陥接合リーク電流を低減させることができる。また、同時に光リーク電流を低減させることができるとともに、薄膜トランジスタのチャネル欠陥対策によるＯｎ電流の改善を図ることができる。

上記の構成を実現するために、より具体的には、水素化処理工程における熱処理が、８００℃以下の熱処理であってもよい。
この構成によれば、８００℃以下の熱処理により水素化処理工程を行うことにより、単結晶半導体層内の水素の移動が低温熱処理時より活発になり、欠陥の水素終端化率をより高めることができる。

上記の構成を実現するために、より具体的には、水素化処理工程における熱処理が、３５０℃以下の熱処理であってもよい。
この構成によれば、水素化処理工程を３５０℃以下の温度で行うことにより、半導体装置の高温に弱い部分にダメージを与えることなく、単結晶半導体層の欠陥を水素終端させることができる。

上記の構成を実現するために、より具体的には、単結晶半導体層の上に、金属配線を形成する配線工程を有し、水素化処理工程を配線工程以後に行ってもよい。
この構成によれば、まず、金属配線を形成し、その後水素化処理工程を行っているため、金属配線への他の熱処理やプラズマ処理などによるダメージを、水素化処理工程における熱処理により除去することができる。

上記の構成を実現するために、より具体的には、単結晶半導体層の上に、金属配線を形成する配線工程を有し、水素化処理工程を、薄膜トランジスタ形成工程から配線工程の間に行ってもよい。
この構成によれば、金属配線が水素化処理工程の熱処理によるダメージを受けることを防止することができる。また、逆に、水素化処理工程の熱処理温度を、金属配線がダメージを受けるような高温で行うことができる。

上記の構成を実現するために、より具体的には、水素化処理工程および配線工程の後に、さらに薄膜トランジスタに熱処理を行う熱処理工程を有してもよい。
この構成によれば、水素化処理工程および配線工程の後に熱処理工程を行うことにより、単結晶半導体層内に残存する水素が、上記欠陥を水素終端させることができる。
また、熱処理工程は、配線工程の後に行われるため、金属配線などへの他の熱処理やプラズマ処理などによるダメージを、熱処理により除去することができる。

上記の構成を実現するために、より具体的には、熱処理工程において行われる熱処理が、水素雰囲気下または水素を含む還元性雰囲気下で行われてもよい。
この構成によれば、水素雰囲気下または水素を含む還元性雰囲気下で熱処理を行うことにより、単結晶半導体層にさらに水素を導入することができる。そのため、熱処理工程において、単結晶半導体層内に残存する水素の濃度が低下せず、欠陥の水素終端化効率が低下することを防止することができる。

上記の構成を実現するために、より具体的には、熱処理工程において行われる熱処理が、不活性ガス雰囲気下で行われてもよい。
この構成によれば、不活性ガス雰囲気下で熱処理を行うことにより、単結晶半導体層に、薄膜トランジスタの動作に影響を与えるような不純物が、導入されることを防止することができる。

上記の構成を実現するために、より具体的には、水素雰囲気下または水素を含む還元性雰囲気下で薄膜トランジスタにプラズマ処理を行う水素化プラズマ処理工程を有してもよい。
この構成によれば、プラズマ処理により、単結晶半導体層に水素イオン（原子状水素）を直接導入することができる。水素イオンは容易に単結晶半導体層の欠陥を水素終端させることができるため、欠陥の水素終端効率を向上させることができる。

本発明に係る第２の半導体装置の製造方法は、少なくとも表面が絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、単結晶半導体層に薄膜トランジスタを形成する薄膜トランジスタ形成工程と、薄膜トランジスタに水素雰囲気下または水素を含む還元性雰囲気下でプラズマ処理を行う水素化プラズマ処理工程と、を有することを特徴とする。

すなわち、本発明に係る第２の半導体装置の製造方法は、水素化プラズマ処理工程により、単結晶半導体層に水素イオンが導入されるとともに、水素イオンが単結晶半導体層内の欠陥、つまり未結合手と結合して、欠陥を水素終端する。
その結果、単結晶半導体層に形成された薄膜トランジスタ内の欠陥も水素終端されるため、薄膜トランジスタの欠陥接合リーク電流を低減させることができる。また、同時に光リーク電流を低減させることができるとともに、薄膜トランジスタのチャネル欠陥対策によるＯｎ電流の改善を図ることができる。

上記の構成を実現するために、より具体的には、水素化プラズマ処理工程を、薄膜トランジスタ形成工程から配線形成工程までの間に行ってもよい。
この構成によれば、薄膜トランジスタを形成してから配線を形成するまでの間にプラズマ処理を行うため、プラズマ処理時には配線は形成されていない。そのため、プラズマの電荷が配線に溜まり、配線を介して上記電荷が薄膜トランジスタなどにダメージを与えることを防止することができる。

本発明に係る第３の半導体装置の製造方法は、少なくとも表面が絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、単結晶半導体層に薄膜トランジスタを形成する薄膜トランジスタ形成工程と、薄膜トランジスタの上に水素化窒化シリコン層を形成し熱処理を行う水素化処理工程と、を有することを特徴とする。

すなわち、本発明に係る第３の半導体装置の製造方法は、水素化処理工程により、形成された水素化窒化シリコン層に熱処理を行うことにより、水素化窒化シリコン層内に含まれる水素が、単結晶半導体層に水素が導入されるとともに、熱処理により、単結晶半導体層内の欠陥と水素とが結合して水素終端される。
その結果、単結晶半導体層に形成された薄膜トランジスタ内の欠陥も水素終端されるため、薄膜トランジスタの欠陥接合リーク電流を低減させることができる。また、同時に光リーク電流を低減させることができるとともに、薄膜トランジスタのチャネル欠陥対策によるＯｎ電流の改善を図ることができる。

上記の構成を実現するために、より具体的には、水素化処理工程における熱処理が、３５０℃以下の熱処理であってもよい。
この構成によれば、水素化処理工程を３５０℃以下の温度で行うことにより、半導体装置の高温に弱い部分にダメージを与えることなく、単結晶半導体層の欠陥を水素終端させることができる。

上記の構成を実現するために、より具体的には、支持基板が絶縁基板であってもよい。さらには、支持基板が貼り合わせ面に酸化シリコン層を備えた絶縁基板であってもよい。
この構成によれば、支持基板に絶縁基板であってもよく、さらには貼り合わせ界面に酸化シリコン層を備えた絶縁基板であってもよいため、例えば絶縁性を有する石英基板を支持基板に用いることができる。この場合、本発明の半導体装置の製造方法で製造した半導体装置は透光性を有するため、光透過型の電気光学装置（例えば液晶装置）に用いることができる。

上記の構成を実現するために、より具体的には、支持基板が貼り合わせ面に酸化シリコン層を備えたシリコン基板であってもよい。
この構成によれば、支持基板として表面に酸化シリコン層が形成されたシリコン基板を用いることができる。この場合、シリコン基板として単結晶シリコン、多結晶シリコンなど、シリコンの種類を限ることなくシリコン基板として用いることができる。

本発明の半導体装置は、上記本発明の半導体装置の製造方法により製造されたことを特徴とする。
すなわち、本発明の半導体装置は、上記本発明の半導体装置の製造方法により製造されているため、薄膜トランジスタの欠陥接合リーク電流が低減されているとともに、光リーク電流が低減され、薄膜トランジスタのチャネル欠陥対策によりＯｎ電流の改善が図られている。そのため、半導体装置の消費電力の低減、および能力の向上を図ることができる。

本発明の電気光学装置の製造方法は、上記本発明の半導体装置の製造方法を用いることを特徴とする。
すなわち、本発明の電気光学装置の製造方法は、上記本発明の半導体装置の製造方法を用いているため、消費電力が低く、能力が向上した電気光学装置を製造することができる。

本発明の電気光学装置は、上記本発明の電気光学装置の製造方法により製造されたことを特徴とする。
すなわち、本発明の電気光学装置は、上記本発明の電気光学装置の製造方法により製造されているため、電気光学装置の消費電力を低減することができ、画像表示能力の向上を図ることができる。

本発明の電子機器は、上記本発明の電気光学装置を備えることを特徴とする。
すなわち、本発明の電子機器は、上記本発明の電気光学装置を備えているため、電子機器の消費電力を低減することができ、画像表示能力の向上を図ることができる。

（電気光学装置の製造方法）
〔第１の実施の形態〕
まず、本発明の電気光学装置を液晶パネルに適用した場合の一実施形態について説明する。図１は、本発明の電気光学装置の一実施形態である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。

図１および図２、図３に示す液晶パネル（電気光学装置）は、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板（半導体装置）１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜（図１中には示さず）が設けられている。また、図１において、符号５２は、表示領域を示している。なお、表示領域５２は、額縁としての前記遮光膜の内側の領域であり、液晶パネルの表示に使用する領域である。また、表示領域の外側は非表示領域（図示せず）となっている。

非表示領域には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。

また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体（支持基板）１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ（薄膜トランジスタ）３０および非表示領域に設けられた駆動回路用ＴＦＴ（薄膜トランジスタ）３１と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。なお、前記の画素スイッチング用ＴＦＴ（スイッチング素子）３０および駆動回路用ＴＦＴ（スイッチング素子）３１は、後述するようにそれぞれ本発明における薄膜トランジスタの一例となるものである。

他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。

また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａが設けられている。また、遮光層１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層（単結晶半導体層）１ａを遮光層１１ａから電気的に絶縁するために設けられるものである。

図２および図３に示すように、本発明における薄膜トランジスタとなる画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。ＴＦＴ３０およびＴＦＴ３１の半導体層１ａは単結晶シリコンからなっており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体層１ａとを絶縁するゲート絶縁膜２、データ線（金属配線）６ａ、半導体層１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。

また、この液晶パネルにおいては、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１ａからなっている。半導体層１ａは、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０に設けられたものである。

また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には第２層間絶縁膜４が形成されており、この第２層間絶縁膜４には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。

一方、図３に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊにはドレイン電極６ｃが接続されている。

次に、このような構成の液晶パネル（電気光学装置）の製造方法に基づき、本発明の薄膜トランジスタの製造方法を説明する。
まず、図４〜図１１に基づき、図１および図２、図３に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、各図においては、その構成を見やすくするために、適宜尺度を変更して示している。
まず、図４および図５に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜１２とを形成する工程について詳細に説明する。なお、図４および図５は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。

はじめに、石英基板、ハードガラス等の透光性の基板本体１０Ａを用意する。そして、この基板本体１０Ａを、好ましくはＮ_２（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理することが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくことが望ましい。
このように処理された基板本体１０Ａの表面上の全面に、図４（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。

次に、基板本体１０Ａの表面上の全面にフォトレジストを形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、図４（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図４（ｃ）に示すように、所定のパターン（図２参照）を有する遮光層１１ａを形成する。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。

次に、図５（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜１２の表層部に凸部１２ａが形成される。第１層間絶縁膜１２の材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
次に、第１層間絶縁膜１２の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨し、図５（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜１２の表面を平坦化する。第１層間絶縁膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。

次に、図６〜図１１に基づいて、第１層間絶縁膜１２が形成された基板本体１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図６〜図１１は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
図６（ａ）は、図５（ｂ）の一部分を取り出して異なる縮尺で示す図である。図６（ｂ）に示すように、図６（ａ）に示した表面が平坦化された第１層間絶縁膜１２を有する基板本体１０Ａと、単結晶シリコン基板２０６ａとの貼り合わせを行う（基板形成工程）。

貼り合わせに用いる単結晶シリコン基板２０６ａの厚さは例えば６００μｍであり、予め単結晶シリコン基板２０６ａの基板本体１０Ａと貼り合わせる側の表面には、酸化膜層２０６ｂが形成されているとともに、水素イオン（Ｈ^＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０^１６／ｃｍ^２にて注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６ａの表面を０．０５〜０．８μｍ程度酸化することにより形成される。
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。

また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６ａの熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。クラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６ａを、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６ａの厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。

次に、図６（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６ａの貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層２０６を残したまま、単結晶シリコン基板２０６ａを基板本体１０Ａから剥離（分離）するための熱処理を行う。
この基板の剥離現象は、単結晶シリコン基板２０６ａ中に導入された水素イオンによって、単結晶シリコン基板２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６ａが基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６が形成される。

単結晶シリコン層２０６の膜厚については、前述した単結晶シリコン基板２０６ａに対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に形成することができる。
なお、薄膜化した単結晶シリコン層２０６は、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によっても得ることができる。

さらに、第１層間絶縁膜１２と単結晶シリコン層２０６との密着性を高め、貼り合わせ強度を高めるためには、基板本体１０Ａと単結晶シリコン層２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などにより加熱することが望ましい。加熱温度としては、６００℃〜１２００℃、望ましくは酸化膜の粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。

次に、図６（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、所定パターンの半導体層１ａを形成する。特に、データ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いてもよい。

次に、図６（ｅ）に示すように、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａと共に第１蓄積容量電極１ｆを約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化することにより、約６０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成し、画素スイッチング用ＴＦＴ３０のゲート絶縁膜２と共に容量形成用のゲート絶縁膜２を形成する。この結果、半導体層１ａ及び第１蓄積容量電極１ｆの厚さは、約３０〜１７０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。

次に、図７（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成する一方で、図示を省略するＰチャネルの半導体層１ａにＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０^１１／ｃｍ^２のドーズ量にて）ドープする。
次に、図７（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａと対応する位置にレジスト膜を形成する一方で、Ｎチャネルの半導体層１ａにＢ（ホウ素）などのIII 族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０^１２／ｃｍ^２のドーズ量にて）ドープする。

次に、図７（ｃ）に示すように、基板１０の表面にレジスト膜３０５を形成する。そして、Ｐチャネルについては、図７（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについては、図７（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのIII 族元素のドーパント３０６をそれぞれドープする。
次に、図７（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０^１４／ｃｍ^２のドーズ量にて）ドープする。

次に、図８（ａ）に示すように、第１層間絶縁膜１２に遮光層１１ａに達するコンタクトホール１３を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。

次に、図８（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。さらに、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
次に、図８（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。

次に、図８（ｄ）に示すように、半導体層１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのIII 族元素のドーパント３１０を低濃度で（例えば、ＢＦ_２イオンを９０ｋｅＶの加速電圧、３×１０^１３／ｃｍ^２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈを形成する。

続いて、図８（ｅ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのIII 族元素のドーパント３１１を高濃度で（例えば、ＢＦ_２イオンを９０ｋｅＶの加速電圧、２×１０^１５／ｃｍ^２のドーズ量にて）ドープする。

次に、図９（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０^１２／ｃｍ^２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。

続いて、図９（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０^１５／ｃｍ^２のドーズ量にて）ドープする（薄膜トランジスタ形成工程）。

次に、図９（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。この第２層間絶縁膜４の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行う。

続いて、図９（ｄ）に示すように、半導体層１ａの欠陥を水素終端するために、水素雰囲気下で３５０℃〜８００℃の熱処理を３０分〜２４０分程度行う（水素化処理工程）。熱処理温度および処理時間は、欠陥の水素終端効率を上げるために、上述した範囲内で適宜変更することができる。
なお、熱処理を行うときの雰囲気は、上述した水素雰囲気でもよいが、水素および不活性ガス（例えば、Ｎ_２、Ａｒ、Ｎｅなど）の混合ガス雰囲気でもよい。この場合、雰囲気中の水素濃度を調節することができ、半導体層１ａに導入される水素量を調節することができる。

次に、図１０（ａ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングによりあるいはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。

次に、図１０（ｂ）に示すように、スパッタ処理等によって第２層間絶縁膜４の上に、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図１０（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する（配線形成工程）。

続いて、図１０（ｄ）に示すように、半導体層１ａの欠陥をさらに半導体層１ａ内に残存する水素を用いて水素終端するために、不活性ガス（例えば、Ｎ_２、Ａｒ、Ｎｅなど）雰囲気下で２００℃〜３５０℃の熱処理を３０分〜２４０分程度行う（熱処理工程）。熱処理温度および処理時間は、欠陥の水素終端効率を上げるために、上述した範囲内で適宜変更することができる。
なお、熱処理を行うときの雰囲気は、上述した不活性ガス雰囲気でもよいが、水素雰囲気または水素および不活性ガス（例えば、Ｎ_２、Ａｒ、Ｎｅなど）の混合ガス雰囲気でもよい。この場合、半導体層１ａ内の水素濃度の低下を防止することができ、欠陥の水素終端効率の低下を防止することができる。
なお、この熱処理工程は、データ線６ａの形成直後に行ってもよいし、さらに後の工程において行ってもよい。
次に、図１１（ａ）に示すように、データ線６ａ上を覆うように、例えば常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍとするのが好ましく、さらに８００ｎｍとするのがより好ましい。

次に、図１１（ｂ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングあるいはウエットエッチングにより形成する。
次に、図１１（ｃ）に示すように、スパッタ処理等によって第３層間絶縁膜７の上に、ＩＴＯ等の透明導電性薄膜９を約５０〜２００ｎｍの厚さに堆積する。

さらに、図１１（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板１０が製造される。

次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図２に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。

その後、スパッタリング法などによって基板本体２０Ａの表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、対向基板２０が製造される。

最後に、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造の液晶パネルが得られる。

このような液晶パネル（電気光学装置）の製造方法において、水素化処理工程により、半導体層１ａに水素が導入されるとともに、熱処理により半導体層１ａ内に存在する水素が、半導体層１ａの欠陥を水素終端することができる。
その結果、半導体層１ａに形成されたＴＦＴ３０、３１内の欠陥も水素終端されるため、ＴＦＴ３０、３１の欠陥接合リーク電流を低減させることができる。また、同時に光リーク電流を低減させることができるとともに、薄膜トランジスタのチャネル欠陥対策によるＯｎ電流の改善を図ることができる。

また、欠陥の水素終端化処理を、データ線６ａの形成後に行っているため、データ線６ａが水素化処理における熱処理によるダメージを受けることを防止することができる。また、逆に、水素化処理の熱処理温度を、データ線６ａがダメージを受けるような高温（８００℃以下）で行うことができる。すると、半導体層１ａ内の水素の移動が低温熱処理時より活発になり、欠陥の水素終端化率をより高めることができる。

また、欠陥の水素終端化処理およびデータ線６ａの形成を行った後に、さらに熱処理を行うことにより、半導体層１ａ内に残存する水素が欠陥を水素終端させることができ、欠陥の水素終端効率を向上させることができる。
また、熱処理工程は、データ線６ａ形成の後に行われるため、データ線６ａ等への他の熱処理やプラズマ処理などによるダメージを、熱処理により除去することができる。

〔第１の実施の形態における変形例〕
次に、本発明に係る第１の実施の形態における変形例について図１２を参照して説明する。
本実施の形態における液晶パネルの製造方法は、第１の実施の形態と略同様であるが、第１の実施の形態とは、半導体層の欠陥の水素終端を行う（水素化処理工程）タイミングが異なっている。よって、本変形例においては、図１２を用いて水素化処理工程周辺のみを説明し、ＴＦＴの形成等の説明を省略する。

本変形例においては、ＴＦＴ３０およびＴＦＴ３１のＮチャンネルにＬＤＤ領域を形成し、ＴＦＴ３０およびＴＦＴ３１の上に第２層間絶縁膜４を形成する所までは、第１の実施の形態を同様のため、その説明を省略する。

第２層間絶縁膜４を形成し、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行い、その後、図１２（ａ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングによりあるいはウエットエッチングにより形成する。

次に、図１２（ｂ）に示すように、スパッタ処理等によって第２層間絶縁膜４の上に、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図１２（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。

続いて、図１２（ｄ）に示すように、半導体層１ａの欠陥を水素終端するために、水素雰囲気下で２００℃〜３５０℃の熱処理を３０分〜２４０分程度行う（水素化処理工程）。熱処理温度および処理時間は、欠陥の水素終端効率を上げるために、上述した範囲内で適宜変更することができる。
なお、熱処理を行うときの雰囲気は、上述した水素雰囲気でもよいが、水素および不活性ガス（例えば、Ｎ_２、Ａｒ、Ｎｅなど）の混合ガス雰囲気でもよい。この場合、雰囲気中の水素濃度を調節することができ、半導体層１ａに導入される水素量を調節することができる。
なお、この水素化処理工程は、データ線６ａの形成直後に行ってもよいし、さらに後の工程において行ってもよく、ＴＦＴアレイ基板１０の製造工程における最終工程で行ってもよい。

このような液晶パネル（電気光学装置）の製造方法において、データ線６ａを形成した後に、水素化処理工程を行っているため、データ線６ａ等への他の熱処理やプラズマ処理などによるダメージを、水素化処理工程における熱処理により除去することができる。
また、水素化処理における熱処理を３５０℃以下の温度で行っているため、データ線６ａ等にダメージを与えることなく、半導体層１ａの欠陥を水素終端させることができる。

〔第２の実施の形態〕
次に、本発明に係る第２の実施の形態について図１３を参照して説明する。
本実施の形態における液晶パネルの製造方法は、第１の実施の形態と略同様であるが、第１の実施の形態とは、半導体層の欠陥の水素終端化方法が異なっている。よって、本実施の形態においては、図１３を用いて半導体層の欠陥の水素終端化周辺のみを説明し、ＴＦＴの形成等の説明を省略する。

本実施の形態においては、ＴＦＴ３０およびＴＦＴ３１のＮチャンネルにＬＤＤ領域を形成し、ＴＦＴ３０およびＴＦＴ３１の上に第２層間絶縁膜４を形成する所までは、第１の実施の形態を同様のため、その説明を省略する。

第２層間絶縁膜４を形成した後には、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行う。
続いて、図１３に示すように、半導体層１ａの欠陥を水素終端するために、圧力が２６．６６Ｐａ〜６６６．５Ｐａ（０．２Ｔｏｒｒ〜５Ｔｏｒｒ）の水素雰囲気下において３００Ｗ〜３０００Ｗで行うプラズマ処理を５分〜６０分程度実施する（水素化プラズマ処理工程）。プラズマ処理時の圧力、出力および処理時間は、欠陥の水素終端効率を上げるために、上述した範囲内で適宜変更することができる。
なお、プラズマ処理を行うときの雰囲気は、上述した水素雰囲気でもよいが、水素および不活性ガスであるＡｒの混合ガス雰囲気でもよい。この場合、雰囲気中の水素濃度を調節することができ、半導体層１ａに導入される水素イオン量を調節することができる。
なお、上述したようにプラズマ処理のみで半導体層１ａの欠陥を水素終端してもよいし、第１の実施の形態で述べた水素化処理や熱処理を追加して行い欠陥の水素終端を行ってもよい。この場合、半導体層１ａの欠陥を水素終端化率をより向上させることができる。

このような液晶パネル（電気光学装置）の製造方法において、水素化プラズマ処理工程により、半導体層１ａに水素イオンが導入されるとともに、水素イオンが半導体層１ａ内の欠陥を水素終端することができる。
その結果、半導体層１ａに形成されたＴＦＴ３０、３１内の欠陥も水素終端されるため、ＴＦＴ３０、３１の欠陥接合リーク電流を低減させることができる。また、同時に光リーク電流を低減させることができるとともに、ＴＦＴ３０、３１のチャネル欠陥対策によるＯｎ電流の改善を図ることができる。

また、ＴＦＴ３０、３１を形成してからデータ線６ａを形成するまでの間にプラズマ処理を行うため、プラズマ処理時には配線は形成されていない。そのため、プラズマの電荷がデータ線６ａに溜まり、データ線６ａを介して電荷がＴＦＴ３０、３１などにダメージを与えることを防止することができる。

〔第３の実施の形態〕
次に、本発明に係る第３の実施の形態について図１４を参照して説明する。
本実施の形態における液晶パネルの製造方法は、第１の実施の形態と略同様であるが、第１の実施の形態とは、半導体層の欠陥の水素終端化方法が異なっている。よって、本実施の形態においては、図１４を用いて半導体層の欠陥の水素終端化周辺のみを説明し、ＴＦＴの形成等の説明を省略する。

本実施の形態においては、ＴＦＴ３０およびＴＦＴ３１のデータ線６ａ上を覆うように、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する所までは、水素化処理工程を除くこと以外は、第１の実施の形態と同様のため、その説明を省略する。

第３層間絶縁膜７を形成した後は、図１４（ａ）に示すように、半導体層１ａの欠陥を水素終端するために、第３層間絶縁膜７の上に、プラズマＣＶＤ法により水素化窒化シリコン層７ａを形成し、３００℃〜３５０℃の熱処理を行う（水素化処理工程）。熱処理を行うことにより、水素化窒化シリコン層７ａに含まれる水素が水素化窒化シリコン層７ａから放出され、放出された水素は半導体層１ａに導入される。なお、熱処理温度は、欠陥の水素終端効率を上げるために、上述した範囲内で適宜変更することができる。
熱処理後、全ての水素化窒化シリコン層７ａは、図１４（ｂ）に示すように、光透過率が低いため除去される。なお、水素化窒化シリコン層７ａの除去領域は、上述のように全面であってもよいし、液晶装置による画像表示に影響を与える画素領域上の水素化窒化シリコン層７ａのみを除去してもよい。

このような液晶パネル（電気光学装置）の製造方法において、第３層間絶縁膜７上に形成された水素化窒化シリコン層７ａに熱処理を行うことにより、水素化窒化シリコン層７ａ内に含まれる水素が、半導体層１ａ内に水素が導入されるとともに、熱処理により、半導体層１ａ内の欠陥と水素とが結合して水素終端される。
その結果、半導体層１ａに形成されたＴＦＴ３０、３１内の欠陥も水素終端されるため、ＴＦＴ３０、３１の欠陥接合リーク電流を低減させることができる。また、同時に光リーク電流を低減させることができるとともに、ＴＦＴ３０、３１のチャネル欠陥対策によるＯｎ電流の改善を図ることができる。
また、水素化処理工程における熱処理を３５０℃以下の温度で行うことにより、データ線６ａなどにダメージを与えることなく、半導体層１ａの欠陥を水素終端させることができる。

なお、本実施形態の液晶パネルでは、前述したように画素スイッチング用ＴＦＴ３０についてはＬＤＤ構造を有するものとしたが、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃを設けなくてもよく、また、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を採用してもよい。また、ゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成するセルフアライン型のＴＦＴとしてもよい。

また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０の走査線３ａの一部からなるゲート電極を、ソース・ドレイン領域間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース・ドレイン領域接合部のリーク電流電流を防止でき、オフ時の電流を低減することができる。さらに、これらのゲート電極の少なくとも１個をＬＤＤ構造あるいはオフセット構造にすれば、より一層、オフ電流を低減でき、安定したスイッチング素子を得ることができる。なお、このように２個以上のゲート電極を配置した場合、前述したようにエッチ残りに起因するゲート電極４２、４２間の短絡が防止されているものとなる。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０をＮチャネル型としたが、Ｐチャネル型を用いても良く、さらにはＮチャネル型とＰチャネル型の両方のＴＦＴを形成しても良い。

また、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０の非表示領域に駆動回路用ＴＦＴ３１が設けられているものとしたが、非表示領域に駆動回路用ＴＦＴ３１が設けられていないものとしてもよく、特に限定されない。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０を構成する半導体層と駆動回路用ＴＦＴ３１を構成する半導体層とを、同じ層厚としたが、異なる層厚としてもよい。
さらに、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０は、ＳＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用したものでなくてもよく、特に限定されない。また、単結晶半導体層を形成する材料としては、単結晶シリコンに限定されるものではなく、化合物系の単結晶半導体などを使用してもよい。

なお、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０における基板本体１０Ａとして石英基板、ハードガラス等の透光性のものを用い、また遮光層１１ａを形成して画素スイッチング用ＴＦＴ３０に向かう光を遮断し、画素スイッチング用ＴＦＴ３０に光が照射されるのを防止して光リーク電流電流を抑えるようにしたが、基板本体１０Ａとして非透光性のものを用いることもでき、その場合には遮光層１１ａの形成を省略してもよい。

また、本実施形態の液晶パネルでは、蓄積容量７０を形成する方法として、半導体層との間で容量を形成するための配線である容量線３ｂを設けているが、容量線３ｂを設ける代わりに、画素電極９ａと前段の走査線３ａとの間で容量を形成しても良い。または、第１蓄積容量電極１ｆを形成する代わりに、容量線３ｂの上に、薄い絶縁膜を介して別の蓄積容量電極を形成しても良い。
また、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ａと同一のポリシリコン膜を中継して電気的に接続する構成としてもよい。
また、遮光層１１ａはポリシリコン膜３と接続されているが、図１０（ｄ）に示したデータ線に対するコンタクトホール５の形成工程と同時にコンタクトホールを形成し、金属膜６と接続しても良い。また、遮光層１１ａの電位を固定するために、上述したような各画素毎にコンタクトをとらず、画素領域の周辺で一括して接続をしても良い。

また、本実施形態の液晶パネルにおいては、ＴＦＴアレイ基板１０上に、さらに製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
また、データ線駆動回路１０１および走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的および機械的に接続するようにしてもよい。
さらに、対向基板２０の投射光が入射する側およびＴＦＴアレイ基板１０の出射光が出射する側に各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。

なお、本発明の薄膜トランジスタを備えた電気光学装置としての液晶パネルは、反射型の液晶パネルにも、透過型の液晶パネルにも適用可能である。
また、前記の液晶パネルにおいては、例えばカラー液晶プロジェクタ（投射型表示装置）に適用することができる。その場合、３枚の液晶パネルがＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。したがって、前記の実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、遮光膜２３の形成されていない画素電極９ａに対向する所定領域に、ＲＧＢのカラーフィルタをその保護膜とともに対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施形態における液晶パネルを適用できる。

さらに、対向基板２０上に１画素に１個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶パネルが実現できる。さらにまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付対向基板によれば、より明るいカラー液晶装置が実現できる。

なお、本発明の薄膜トランジスタを備えた電気光学装置としては、前記の液晶パネルに限定されることなく、有機エレクトロルミネッセンス装置、電気泳動装置、プラズマディスプレイ装置等にも適用可能である。
また、本発明の半導体装置は、前記の画素スイッチング用ＴＦＴ３０のような、ゲート絶縁膜２を単結晶シリコン層（単結晶半導体層）の熱酸化による熱酸化膜２ａと気相合成絶縁膜２ｂとの少なくとも二層からなる積層構造とした薄膜トランジスタを有したものであり、このような薄膜トランジスタを有したものであれば、メモリ等いずれの半導体装置にも適用可能である。

［電子機器］
前記実施形態の製造方法で得られた液晶パネルを備える電子機器の例について説明する。
図１５は、前記実施形態の電気光学装置（液晶装置）を用いた電子機器の他の例としての、携帯電話の一例を示す斜視図である。図１５において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
図１５に示す携帯電話（電子機器）１０００にあっては、上記各実施形態の液晶装置を備えたものであるので、信頼性の高い優れた表示部を備えた電子機器となる。

また、本発明の電子機器としては、携帯電話以外にも、例えば投射型表示装置や、前記の液晶表示装置を用いた液晶表示部を有する腕時計型電子機器、さらにはワープロ、パソコンなどの携帯型情報処理装置にも適用可能である。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。

本発明の電気光学装置の一例である液晶パネルの平面図である。 図１のＡ−Ａ’断面図である。 図１のＢ−Ｂ’断面図である。 （ａ）〜（ｃ）は電気光学装置の製造工程図である。 （ａ）〜（ｂ）は電気光学装置の製造工程図である。 （ａ）〜（ｅ）は電気光学装置の製造工程図である。 （ａ）〜（ｄ）は電気光学装置の製造工程図である。 （ａ）〜（ｅ）は電気光学装置の製造工程図である。 （ａ）〜（ｄ）は電気光学装置の製造工程図である。 （ａ）〜（ｄ）は電気光学装置の製造工程図である。 （ａ）〜（ｄ）は電気光学装置の製造工程図である。 （ａ）〜（ｄ）は電気光学装置の製造工程図である。 電気光学装置の製造工程図である。 （ａ）、（ｂ）は電気光学装置の製造工程図である。 電子機器としての携帯電話の一例を説明するための図である。

符号の説明

１ａ・・・半導体層（単結晶半導体層）、 ６ａ・・・データ線（金属配線）、 ７ａ・・・水素化窒化シリコン層、 １０・・・ＴＦＴアレイ基板（半導体装置）、 １０Ａ・・・基板本体（支持基板）、 ３０、３１・・・ＴＦＴ（薄膜トランジスタ）、 １０００・・・携帯電話（電子機器）

Claims (20)

1. 少なくとも表面が絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、
   前記単結晶半導体層に薄膜トランジスタを形成する薄膜トランジスタ形成工程と、
   前記薄膜トランジスタに水素雰囲気下または水素を含む還元性雰囲気下で熱処理を行う水素化処理工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記水素化処理工程における熱処理が、８００℃以下の熱処理であることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記水素化処理工程における熱処理が、３５０℃以下の熱処理であることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記単結晶半導体層の上に、金属配線を形成する配線工程を有し、
   前記水素化処理工程を、前記配線工程以後に行うことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 前記単結晶半導体層の上に、金属配線を形成する配線工程を有し、
   前記水素化処理工程を、前記薄膜トランジスタ形成工程から前記配線工程の間に行うことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
6. 前記水素化処理工程および前記配線工程の後に、さらに前記薄膜トランジスタに熱処理を行う熱処理工程を有することを特徴とする請求項４または５に記載の半導体装置の製造方法。
7. 前記熱処理工程において行われる熱処理が、水素雰囲気下または水素を含む還元性雰囲気下で行われることを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記熱処理工程において行われる熱処理が、不活性ガス雰囲気下で行われることを特徴とする請求項６記載の半導体装置の製造方法。
9. 水素雰囲気下または水素を含む還元性雰囲気下で前記薄膜トランジスタにプラズマ処理を行う水素化プラズマ処理工程を有することを特徴とする請求項１から８のいずれかに記載の半導体装置の製造方法。
10. 少なくとも表面が絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、
    前記単結晶半導体層に薄膜トランジスタを形成する薄膜トランジスタ形成工程と、
    前記薄膜トランジスタに水素雰囲気下または水素を含む還元性雰囲気下でプラズマ処理を行う水素化プラズマ処理工程と、
    を有することを特徴とする半導体装置の製造方法。
11. 前記水素化プラズマ処理工程を、薄膜トランジスタ形成工程から配線形成工程までの間に行うことを特徴とする請求項１０記載の半導体装置の製造方法。
12. 少なくとも表面が絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、
    前記単結晶半導体層に薄膜トランジスタを形成する薄膜トランジスタ形成工程と、
    前記薄膜トランジスタの上に水素化窒化シリコン層を形成し熱処理を行う水素化処理工程と、
    を有することを特徴とする半導体装置の製造方法。
13. 前記水素化処理工程における熱処理が、３５０℃以下の熱処理であることを特徴とする請求項１２記載の半導体装置の製造方法。
14. 前記支持基板が絶縁基板であることを特徴とする請求項１から１３のいずれかに記載の半導体装置の製造方法。
15. 前記支持基板が、貼り合わせ面に酸化シリコン層を備えた絶縁基板であることを特徴とする請求項１から１３のいずれかに記載の半導体装置の製造方法。
16. 前記支持基板が、貼り合わせ面に酸化シリコン層を備えたシリコン基板であることを特徴とする請求項１から１３のいずれかに記載の半導体装置の製造方法。
17. 請求項１から請求項１６のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
18. 請求項１から請求項１６のいずれかに記載の半導体装置の製造方法を用いることを特徴とする電気光学装置の製造方法。
19. 請求項１８記載の電気光学装置の製造方法により製造されたことを特徴とする電気光学装置。
20. 請求項１９記載の半導体装置または請求項１８記載の電気光学装置を備えることを特徴とする電子機器。

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