KR100570405B1 - 트랜지스터와 그 제조 방법, 전기 광학 장치, 반도체 장치및 전자기기 - Google Patents

트랜지스터와 그 제조 방법, 전기 광학 장치, 반도체 장치및 전자기기 Download PDF

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Abstract

본 발명은 충분한 내압을 갖고, 또한 용이한 프로세스로 형성할 수 있는 게이트 절연막을 구비하되, 또한 고온에서의 결정화 처리를 불필요로 하는 트랜지스터와 그 제조 방법, 및 이 트랜지스터를 구비한 전기 광학 장치, 반도체 장치, 전자기기를 제공하는 것으로, 단결정 반도체층(1a)과, 단결정 반도체층(1a) 상에 마련된 게이트 절연막(2)을 적어도 구비하여 이루어진다. 게이트 절연막(2)이 단결정 반도체층(1a) 상에 형성된 열 산화막(2a)과, 이 열 산화막(2a) 상에 형성된 적어도 1층인 기상 합성 절연막(2b)을 갖고 있다.

Description

트랜지스터와 그 제조 방법, 전기 광학 장치, 반도체 장치 및 전자기기{TRANSISTOR AND METHOD OF MANUFACTURING THE SAME, ELECTRO-OPTICAL DEVICE, SEMICONDUCTOR DEVICE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 전기 광학 장치의 일례인 액정 패널의 평면도,
도 2는 도 1의 A-A'선 단면도,
도 3은 도 1의 B-B'선 단면도,
도 4(a) 내지 도 4(c)는 전기 광학 장치의 제조 공정도,
도 5(a) 및 도 5(b)는 전기 광학 장치의 제조 공정도,
도 6(a) 내지 도 6(d)는 전기 광학 장치의 제조 공정도,
도 7(a) 및 도 7(b)는 전기 광학 장치의 제조 공정도,
도 8(a) 내지 도 8(d)는 전기 광학 장치의 제조 공정도,
도 9(a) 내지 도 9(e)는 전기 광학 장치의 제조 공정도,
도 10(a) 내지 도 10(d)는 전기 광학 장치의 제조 공정도,
도 11(a) 내지 도 11(c)는 전기 광학 장치의 제조 공정도,
도 12(a) 내지 도 12(c)는 전기 광학 장치의 제조 공정도,
도 13(a) 및 도 13(b)는 게이트 절연막 형성 공정의 주요부의 확대도,
도 14는 전자기기로서의 휴대 전화의 일례를 설명하기 위한 도면,
도 15는 종래의 열 산화막으로 이루어지는 게이트 절연막의 주요부의 단면도,
도 16은 더블 게이트 구조를 모식적으로 나타내는 평면도,
도 17은 과제를 설명하기 위한 주요부의 단면도이다.
도면의 주요 부분에 대한 부호의 설명
1a : 반도체층(단결정 반도체층) 1a', 1k' : 채널 영역
1b, 1g : 저농도 소스 영역(소스측 LDD 영역)
1c, 1h : 저농도 드레인 영역(드레인측 LDD 영역)
1d, 1i : 소스 영역(고농도 소스 영역)
1e, 1j : 드레인 영역(고농도 드레인 영역)
1f : 제 1 축적 용량 전극 2 : 게이트 절연막
2a : 열 산화막 2b : 기상 합성 절연막
30 : 화소 스위칭용 TFT(스위칭 소자)
31 : 구동 회로용 TFT(스위칭 소자)
본 발명은 절연 내압성에 우수한 트랜지스터와 그 제조 방법, 및 이 트랜지스터를 구비한 전기 광학 장치, 반도체 장치, 전자기기에 관한 것이다.
종래, 단결정 실리콘 기판(또는 석영 기판) 상에 매립 실리콘 산화막과 단결정 실리콘 층이 순차적으로 적층된 구조의 SOI(Silicon On Insulator) 기판이 알려져 있다. 이러한 구성의 SOI 기판을 이용하여 단결정 실리콘 층에 트랜지스터 집적 회로를 내장하는 경우, 각 트랜지스터를 서로 절연 분리하는 방법의 하나로서 메사형 분리법이 있다. 이 분리법은 트랜지스터를 형성하는 영역을 제외한 영역의 단결정 실리콘 층을 모두 제거하는 방법으로, 제조가 용이하고 또한 분리 영역도 좁게 할 수 있다고 하는 특징을 갖고 있기 때문에 다용되고 있다. 또한, 이와 같이 하여 분리 형성된 단결정 실리콘 층을 이용한 트랜지스터는 각종 전기 광학 장치에 있어서의 스위칭 소자 등으로 적합하게 이용되고 있다.
상기한 단결정 실리콘 층을 이용하여 트랜지스터를 형성하는 경우, 통상은 도 15에 도시하는 바와 같이, 이 단결정 실리콘 층(40)을 열 산화하고, 그 표면상에 실리콘 산화막으로 이루어지는 열 산화막(41)을 형성하고 이것을 게이트 절연막이라 하고 있다.
이러한 열 산화법에 따르면, 단결정 실리콘 층(40)은 산화종(酸化種)의 확산 조건이나 그 결정 방위의 산화 속도차에 의해, 면 방향에 있어서의 중앙 부분에서 상대적으로 산화가 진행되기 쉽고, 주변 부분에서 산화가 진행되기 어렵게 된다. 따라서, 도 15에 도시하는 바와 같이, 열 산화막(41)은 그 중앙 부분에서 두껍게 형성되고, 주변 부분에서 얇게 형성되도록 된다.
그런데, 상기한 단결정 실리콘 층(40)은 그 상면뿐만 아니라 측면으로부터도 열 산화가 진행되기 때문에, 도 15에 도시하는 바와 같이, 상면 및 측면에서 각각 그 중앙 부분이 두껍고, 주변 부분이 얇아진다. 그러면, 이 단결정 실리콘 층(40)의 상단부, 즉 견부(肩部)(41a)에서는, 상면 측에서의 박후화(薄厚化)와 측면 측에서의 박후화가 함께 일어나기 때문에, 다른 부분에 비해 극단적으로 얇은 두께로 되고, 또한, 그 하지(下地)인 단결정 실리콘 층(40)의 견부(40a)는 날카롭고 뾰족한 형상으로 된다.
그렇게 되면, 이 견부(40a)에 전계가 집중되기 쉽게 되고, 이에 따라 트랜지스터는 열 산화막(41)의 견부(41a)에서 게이트 절연 파괴가 일어나기 쉽게 된다.
또한, 이 트랜지스터에서는, 상기 견부(40a(41a))에서의 임계값이 작아진다고 하는 문제도 있다.
이러한 문제를 해소하기 위해 종래에는, 견부에서의 산화막을 다른 부분보다 두껍게 하는 것이 알려져 있다(예컨대, 특허 문헌 1, 2 참조).
또한, 특히 게이트 절연막에 착안한 기술로서, 게이트 절연막을 다층 구조로 한 기술도 알려져 있다(예컨대, 특허 문헌 3~8 참조).
(특허 문헌 1) 일본 특허 공개 평성 제 5-82789 호 공보
(특허 문헌 2) 일본 특허 공개 평성 제 8-172198 호 공보
(특허 문헌 3) 일본 특허 공개 소화 제 60-164362 호 공보
(특허 문헌 4) 일본 특허 공개 소화 제 63-1071 호 공보
(특허 문헌 5) 일본 특허 공개 소화 제 63-316479 호 공보
(특허 문헌 6) 일본 특허 공개 평성 제 2-65274 호 공보
(특허 문헌 7) 일본 특허 공개 평성 제 2-174230 호 공보
(특허 문헌 8) 일본 특허 공개 평성 제 10-111521 호 공보
그러나, 상기한 특허 문헌 1, 2에서는, 견부의 산화막을 다른 부분보다 두껍게 하기 위한 프로세스가 복잡하고, 비용 상으로도 불리함과 동시에, 충분한 양품률도 기대할 수 없다고 하는 새로운 과제가 있다.
또한, 예컨대 도 16에 나타내는 바와 같은 더블 게이트 구조와 같이, 단결정 실리콘 층(40) 상에 복수의 게이트(42, 42)를, 「게이트 재료의 성막」, 「에칭에 의한 패터닝」과 같은 공지의 수법으로 형성한 경우에, 단결정 실리콘 층(40)의 외주 가장자리부에 에칭 잔류물이 생기고, 이 에칭 잔류물에 의해 게이트 전극(42, 42) 사이가 단락된다고 하는 과제도 있다.
이것은, 특히, 채널 영역이나 소스·드레인 영역을 형성하는 반도체층이 단결정 실리콘이기 때문에, 예컨대, 다결정 실리콘에 비해 이방성 속도가 빠르고, 그에 따라 열 산화 후, 도 17에 도시하는 바와 같이, 열 산화막(41)의 측부에서의 하단부(41b)가 극단적으로 가늘게 되기 때문이다. 즉, 이와 같이 열 산화막(41)의 하단부(41b)가 극단적으로 가늘게 되면, 이 하단부(41b)의 하측에 에칭 잔류물(42a)이 생기기 쉬워지고, 결과로서 이 에칭 잔류물(42a)을 거쳐 게이트 전 극(42, 42) 사이가 단락되게 되는 것이다. 또, 도 17에서는, 게이트 전극 재료를 에칭했을 때, 단결정 실리콘 층(40)을 형성한 기판(43)도 그 표층부가 오버 에칭되어 있는 상태를 나타내고 있다. 이와 같이, 기판(43)도 오버 에칭되면, 에칭 잔류물(42a)도 커지고, 그에 따라 상술한 게이트(42, 42) 사이의 단락이 일어나기 쉽게 되는 것이다.
또한, 특허 문헌 3 내지 특허 문헌 8에서는, 이들은 채널 영역 및 소스·드레인 영역을 형성하는 반도체층이 모두 다결정 실리콘으로 이루어져 있다. 그렇지만, 다결정 실리콘을 이용하여 이것에 채널 영역이나 소스·드레인 영역을 형성하여, 트랜지스터를 제조하는 경우, 다결정 실리콘 층을 형성한 후, 이 다결정 실리콘 층을 결정화하기 위해 1000℃ 이상의 고온으로 결정화할 필요가 있다. 그러나, 이러한 고온 처리를 행하면, 다결정 실리콘 층과 이것을 형성한 기판 사이에서 열 팽창률 차에 기인해서 휘어짐 등이 발생하고, 심한 경우에는 부러질 우려도 있다.
본 발명은 상술한 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 것은 충분한 내압을 갖고, 또한 용이한 프로세스로 형성할 수 있는 게이트 절연막을 구비하며, 아울러 고온에서의 결정화 처리를 필요로 하지 않는 트랜지스터와 그 제조 방법, 및 이 트랜지스터를 구비한 전기 광학 장치, 반도체 장치, 전자기기를 제공하는 것에 있다.
상기 목적을 달성하기 위해 본 발명의 트랜지스터는 채널 영역 및 소스·드레인 영역을 형성한 단결정 반도체층과, 상기 단결정 반도체층의 표면상에 마련된 게이트 절연막과, 상기 게이트 절연막 상에 마련된 게이트 전극을 구비하여 이루어 지고, 상기 게이트 절연막이 상기 단결정 반도체층의 표면상에 형성된 열 산화막과, 이 열 산화막 상에 형성된 적어도 1층의 기상 합성 절연막으로 이루어지는 것을 특징으로 한다.
이 트랜지스터에 따르면, 채널 영역 및 소스·드레인 영역을 형성하는 반도체층이 단결정 반도체층으로 되어있기 때문에, 이 반도체층에 대해, 고온에서의 결정화 처리가 불필요하게 된다. 또한, 열 산화막 상에 기상 합성 절연막이 형성되어 게이트 절연막이 구성되어 있으므로, 상기 단결정 반도체층의 견부에 대해 보면, 열 산화막 부분에서는 다른 부분에 비해 얇게는 되지만, 그 위에 형성되는 기상 합성 절연막에 대해서는 다른 부분에 비해 얇아지는 일없이 동등한 막 두께가 확보된다. 따라서, 이들의 합계의 막 두께로 보면, 견부가 다른 부분에 비해 극단적으로 얇아지는 일이 없고, 따라서 이 견부에서도 충분한 내압이 확보되게 되며, 그에 따라 견부에서의 게이트 절연 파괴도 방지되게 된다. 또한, 게이트 절연막 형성의 프로세스에 대해서도, 종래에 비해 단지 기상 합성에 의한 성막 공정이 가해질 뿐이기 때문에 프로세스가 복잡하지 않고, 그에 따라 비용 상으로도 유리하게 되어, 양품률의 저하도 억제된다.
또한, 상기 트랜지스터에서는, 상기 단결정 반도체층이 단결정 실리콘으로 이루어지는 것이 바람직하다.
이와 같이 하면, 예컨대, 「단결정 반도체층」을 다결정의 반도체층인 「다결정 실리콘 층」으로 한 경우에 그 결정화를 위해 1000℃ 이상의 고온 처리가 필요한 데 비해, 이러한 고온 처리가 불필요하게 되고, 그에 따라 상술한 휘어짐이나 부러짐과 같은 과제를 방지할 수 있다.
또한, 상기 트랜지스터에서는, 상기 단결정 반도체층이 메사형인 것이 바람직하다.
이와 같이 하면, 단결정 반도체층을 용이하고 또한 분리 영역도 좁게 형성할 수 있기 때문에, 이 단결정 반도체층을 이용한 트랜지스터가, 예컨대, 각종 전기 광학 장치에서의 스위칭 소자 등으로서 적합하게 이용되게 된다.
또한, 상기 트랜지스터에서는, 상기 단결정 반도체층의 막 두께가 15㎚ 이상 60㎚ 이하인 것이 바람직하다.
이와 같이 하면, 단결정 반도체층의 막 두께가 15㎚ 이상인 것으로부터, 이 단결정 반도체층에의 콘택트 홀 등의 가공을 지장 없이 실행할 수 있게 된다. 또한, 이 트랜지스터를, 예컨대, 전기 광학 장치의 스위칭 소자로서 이용한 경우에, 단결정 반도체층의 막 두께가 60㎚ 이하인 것으로부터, 이 단결정 반도체층에 의한 리크 전류가 충분히 작아진다.
또한, 상기 트랜지스터에서는, 상기 게이트 절연막에서의 열 산화막의 막 두께가 5㎚ 이상 50㎚ 이하인 것이 바람직하다.
이와 같이 하면, 특히, 막 두께가 50㎚ 이하로 얇은 것에 의해, 이 열 산화막 형성 시의 열적 부하가 경감되고, 그에 따라 이 열적 부하에 기인하는 결함 발생이 방지된다. 또, 막 두께를 5㎚ 미만으로 하여도, 이러한 박막을 양호한 막질로 또한 설정대로의 막 두께로 형성하는 것은 현 상태에서는 곤란하다.
본 발명의 트랜지스터의 제조 방법은 단결정 반도체층에 채널 영역 및 소스 ·드레인 영역을 형성하고, 이 단결정 반도체층 상에 게이트 절연막을 거쳐 게이트 전극을 형성하는 트랜지스터의 제조 방법에 있어서, 상기 게이트 절연막의 형성 공정이 상기 단결정 반도체층을 열 산화하고 그 표면에 열 산화막을 형성하는 공정과, 기상 합성법에 의해 상기 열 산화막 상에 기상 합성 절연막을 형성하는 공정을 적어도 구비하는 것을 특징으로 한다.
이 트랜지스터의 제조 방법에 따르면, 상술한 바와 같이, 채널 영역 및 소스·드레인 영역을 형성하는 반도체층을 단결정 반도체층으로 하고 있기 때문에, 이 반도체층에 대해, 고온에서의 결정화 처리가 불필요하게 된다. 또한, 열 산화막 상에 기상 합성 절연막을 형성하여 게이트 절연막을 구성하고 있으므로, 상술한 바와 같이, 견부가 다른 부분에 비해 극단적으로 얇아지는 일이 없고, 그러므로 이 견부에서도 충분한 내압을 확보할 수 있으며, 이에 따라 견부에서의 게이트 절연 파괴를 방지할 수 있다. 또한, 게이트 절연막 형성의 프로세스에 대해서는, 종래에 비해 단지 기상 합성에 의한 성막 공정이 부가될 뿐이기 때문에 프로세스가 복잡하지 않고, 그에 따라 비용 상 유리하게 되어, 양품률의 저하도 억제할 수 있다.
또한, 상기 트랜지스터의 제조 방법에 있어서는, 상기 단결정 반도체층을 열 산화하고 그 표면에 열 산화막을 형성하는 공정은 건열 산화 처리와 습열 산화 처리를 병용하여 실행하는 것이 바람직하다.
이와 같이 하면, 형성할 열 산화막의 두께가, 예컨대, 10㎚ 이하로 얇고, 건열 산화 처리 단독으로는 그 막 두께 제어가 곤란하게 되는 경우에, 습열 산화 처리를 이용함으로써, 열 산화 온도를 낮게 하여 그 만큼 열 산화 속도를 느리게 하 고, 그에 따라 막 두께 제어를 가능하게 하며, 또한 발생하는 결함의 저감화를 도모할 수 있다.
본 발명의 전기 광학 장치는 상기한 트랜지스터 또는 상기 제조 방법으로 얻어진 트랜지스터를 구비한 것을 특징으로 한다.
이 전기 광학 장치에 따르면, 게이트 절연 파괴가 방지되고, 또한 프로세스가 용이하며 비용 상 유리하게 되고, 아울러 양품률의 저하도 억제된 트랜지스터를 구비하여 이루어지므로, 신뢰성이 높고 비용 상으로도 유리하며, 또한 생산성도 양호한 것으로 된다.
본 발명의 별도의 전기 광학 장치는 서로 대향하는 한 쌍의 기판 사이에 전기 광학 물질이 유지되어 이루어지는 전기 광학 장치로서, 표시 영역으로 되는 영역에, 상기한 트랜지스터, 또는 상기 제조 방법으로 얻어진 트랜지스터가 스위칭 소자로서 마련되는 것을 특징으로 한다.
이 전기 광학 장치에 따르면, 게이트 절연 파괴가 방지되고, 또한 프로세스가 용이하고 비용 상 유리하게 되며, 또한 양품률의 저하도 억제된 트랜지스터가 스위칭 소자로서 마련되므로, 신뢰성이 높고 비용 상으로도 유리하며, 또한 생산성도 양호한 것으로 된다.
본 발명의 반도체 장치는 상기한 트랜지스터, 또는 상기 제조 방법으로 얻어진 트랜지스터를 구비한 것을 특징으로 한다.
이 반도체 장치에 따르면, 게이트 절연 파괴가 방지되고, 또한 프로세스가 용이하며 비용 상 유리하게 되고, 또한 양품률의 저하도 억제된 트랜지스터를 구비 하여 이루어지므로, 신뢰성이 높고 비용 상으로도 유리하며, 또한 생산성도 양호한 것으로 된다.
본 발명의 전자기기에 따르면, 상기한 전기 광학 장치, 또는 상기한 반도체 장치를 구비한 것을 특징으로 한다.
이 전자기기에 따르면, 게이트 절연 파괴가 방지되고, 또한 프로세스가 용이하며 비용 상 유리하게 되고, 또한 양품률의 저하도 억제된 트랜지스터를 갖는 장치를 구비하여 이루어지므로, 신뢰성이 높고 비용 상으로도 유리하며, 또한 생산성도 양호한 것으로 된다.
이하, 본 발명을 상세하게 설명한다.
(전기 광학 장치의 제조 방법)
우선, 본 발명의 전기 광학 장치를 액정 패널에 적용한 경우의 일 실시예에 대하여 설명한다. 도 1은 본 발명의 전기 광학 장치의 일 실시예인 액정 패널의 전체 구성을 설명하기 위한 평면도이며, TFT 어레이 기판을 그 위에 형성된 각 구성 요소와 함께 대향 기판의 측에서 본 상태를 나타내는 평면도이다. 또한, 도 2는 도 1의 A-A'선 단면도이며, 도 3은 도 1의 B-B'선 단면도이다.
도 1, 도 2 및 도 3에 나타내는 액정 패널(전기 광학 장치)은 한 쌍의 기판 사이에 액정이 밀봉된 것이고, 한쪽 기판을 이루는 박막 트랜지스터(Thin Film Transistor, 이하, TFT라고 약기함) 어레이 기판(10)과, 이것에 대향 배치된 다른 쪽 기판을 이루는 대향 기판(20)을 구비하고 있다.
도 1은 TFT 어레이 기판(10)을 그 위에 형성된 각 구성 요소와 함께 본 상태를 나타내고 있다. 도 1에 도시하는 바와 같이, TFT 어레이 기판(10) 위에는, 밀봉재(51)가 그 둘레를 따라 마련되어 있고, 그 내측에는, 밀봉재(51)에 병행하여 프레임으로서의 차광막(도 1 중에는 나타내지 않음)이 마련된다. 또한, 도 1에서, 참조 부호 52는 표시 영역을 나타내고 있다. 또, 표시 영역(52)은 프레임으로서의 상기 차광막의 내측의 영역이며, 액정 패널의 표시에 사용하는 영역이다. 또한, 표시 영역의 외측은 비표시 영역(도시하지 않음)으로 되어 있다.
비표시 영역에는, 데이터선 구동 회로(101) 및 외부 회로 접속 단자(102)가 TFT 어레이 기판(10)의 한 변을 따라 마련되고, 주사선 구동 회로(104)가 이 한 변에 인접하는 두 변을 따라 마련되며, 프리차지 회로(103)가 남은 한 변을 따라 마련된다. 또한, 데이터선 구동 회로(101), 프리차지 회로(103), 주사선 구동 회로(104)와 외부 회로 접속 단자(102)간을 잇기 위한 복수의 배선(105)이 마련된다.
또한, 대향 기판(20)의 코너부에 대응하는 위치에는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 도통재(106)가 마련된다. 그리고, 밀봉재(51)와 거의 같은 윤곽을 갖는 대향 기판(20)이 당해 밀봉재(51)에 의해 TFT 어레이 기판(10)에 고착되어 있다.
또한, 도 2 및 도 3에 도시하는 바와 같이, TFT 어레이 기판(10)은 석영 등 의 광 투과성 절연 기판으로 이루어지는 기판 본체(10A)와, 그 액정층(50) 측 표면상에 형성되어, ITO(Indium Tin Oxide)막 등의 투명 도전성막으로 이루어지는 화소 전극(9a)과, 표시 영역에 마련된 화소 스위칭용 TFT(스위칭 소자)(30) 및 비표시 영역에 마련된 구동 회로용 TFT(스위칭 소자)(31)와, 폴리이미드막 등의 유기막으로 형성되고, 러빙 처리 등의 소정 배향 처리가 실시된 배향막(16)을 주체로 해서 구성되어 있다. 또, 상기한 화소 스위칭용 TFT(스위칭 소자)(30) 및 구동 회로용 TFT(스위칭 소자)(31)는, 후술하는 바와 같이, 각각 본 발명에 있어서의 트랜지스터의 일례로 되는 것이다.
한편, 대향 기판(20)은 투명한 유리나 석영 등의 광 투과성 기판으로 이루어지는 기판 본체(20A)와, 그 액정층(50) 측 표면상에 형성된 대향 전극(21)과, 배향막(22)과, 금속 등으로 이루어지고, 각 화소부의 개구 영역 이외의 영역에 마련된 차광막(23) 및 차광막(23)과 동일하던지 또는 다른 재료로 이루어지는 액자로서의 차광막(53)을 주체로 해서 구성되어 있다.
이와 같이 구성되어, 화소 전극(9a)과 대향 전극(21)이 대향하도록 배치된 TFT 어레이 기판(10)과 대향 기판(20) 사이에는, 액정층(50)이 형성되어 있다.
또한, 도 2에 도시하는 바와 같이, TFT 어레이 기판(10)의 기판 본체(10A)의 액정층(50) 측 표면상에서, 각 화소 스위칭용 TFT(30)에 대응하는 위치에는, 차광층(11a)이 마련된다. 또한, 차광층(11a)과 복수의 화소 스위칭용 TFT(30) 사이에는, 제 1 층간 절연막(12)이 마련된다. 제 1 층간 절연막(12)은 화소 스위칭용 TFT(30)을 구성하는 반도체층(1a)을 차광층(11a)으로부터 전기적으로 절연하기 위 해 마련되는 것이다.
도 2 및 도 3에 도시하는 바와 같이, 본 발명에 있어서의 트랜지스터로 되는 화소 스위칭용 TFT(30) 및 구동 회로용 TFT(31)는 LDD(Lightly Doped Drain) 구조를 갖고 있고, 주사선(3a)으로부터의 전계에 의해 채널이 형성되는 반도체층(1a)의 채널 영역(1a'), 게이트 전극(3c)으로부터의 전계에 의해 채널이 형성되는 반도체층(1a)의 채널 영역(1k'), 주사선(3a) 및 게이트 전극(3c)과 반도체층(1a)을 절연하는 게이트 절연막(2), 데이터선(6a), 반도체층(1a)의 저농도 소스 영역(1b, 1g) 및 저농도 드레인 영역(1c, 1h), 반도체층(1a)의 고농도 소스 영역(소스 영역)(1d, 1i) 및 고농도 드레인 영역(1e, 1j)(드레인 영역)을 구비하고 있다.
여기서, 반도체층(1a)은 단결정 실리콘으로 이루어져 있다. 이 반도체층(1a)의 두께로는, 15㎚ 이상으로 하는 것이 바람직하고, 그 경우에, 특히, 15㎚ 이상 60㎚ 이하로 하는 것이 바람직하다. 15㎚ 미만이면, 화소 전극(9a)과 스위칭 소자(30, 31)를 접속하는 콘택트 홀을 마련할 때의 가공에 악영향을 미치게 할 우려가 있기 때문이다. 또, 60㎚을 넘으면, 이 반도체층(1a)에 광원으로부터의 광이나 반사광이 입사해서, 세로 누화가 발생하여 표시 성능에 악영향을 미치게 할 우려가 있기 때문이다. 즉, 60㎚ 이하로 함으로써, 예컨대, 막 두께를 200㎚로 한 경우에 비해, 광 리크에 의한 리크 전류를 한 자릿수 감할 수 있게 된다.
게이트 절연막(2)은, 본 실시예에서는 적층 구조, 즉, 열 산화막(실리콘 산화막)(2a)과 기상 합성 절연막(2b)의 적층 구조로 되어 있다. 열 산화막(2a)의 두께는 5∼50㎚ 정도, 바람직하게는 5∼30㎚ 정도로 된다. 또한, 특히, 반도체층(1a)의 두께를, 상술한 바와 같이 15㎚ 이상 60㎚ 이하로 한 경우에는, 열 산화막(2a)의 두께는 5∼50㎚ 정도, 바람직하게는 5∼20㎚ 정도, 더욱 바람직하게는 5∼10㎚ 정도로 된다. 열 산화막(2a)의 막 두께의 하한을 5㎚으로 하고, 또한 그 상한값도 될 수 있는 한 얇게 하도록 하고 있는 것은, 특히, 반도체층(1a)의 두께를 60㎚ 이하로 얇게 한 경우에, 게이트 절연막(2)에 있어서의 열 산화막(2a)의 형성 시에 열 응력에 기인하는 결함이 발생하기 쉽게 되기 때문에, 열 산화 시에 있어서의 열적 부하를 되도록 경감하기 위함이다.
또, 열 산화막(2a)의 두께를 5㎚ 미만으로 하려고 하여도, 양호한 막질의 열 산화막을 설정 그대로의 막 두께로 형성하는 것이 곤란하기 때문에, 열 산화막(2a)의 두께의 하한값을 5㎚로 하고있다.
반도체층(1a)을 두께가 60㎚ 이하인 박막으로 했을 때에는, 이 박막에 이와 같은 열 산화 시의 스트레스가, 예컨대, 막 두께를 200㎚로 한 경우에 비해 막 두께가 얇은 만큼 커지기 때문에, 이 스트레스가 완화되지 않고, 그에 따라 이 박막에 결함이 생기기 쉽게 된다. 따라서, 열 산화막(2a)의 막 두께를 얇게 설정하여 두고, 이에 따라 열 산화막(2a) 형성 시에 있어서의 열 산화 시간을 단축하거나, 또는 열 산화 온도를 낮게 함으로써, 반도체층(1a)에 걸리는 열적 부하를 경감하여, 결함이 발생하는 것을 방지하도록 하고 있는 것이다.
또, 이와 같은 열 산화막(2a)의 형성 시에, 특히, 그 막 두께를, 예컨대, 10㎚ 이하의 두께로 하는 경우에는, 반도체층(1a)의 열 산화를 건열 산화 처리와 습열 산화 처리를 병용해서 실행하는 것이 바람직하다.
즉, 예컨대, 형성할 열 산화막(2a)의 두께를 20㎚로 하면, 열 산화로서, 1000℃의 건열 산화 처리를 행하는 경우에, 그 처리 시간을 18분간으로 비교적 짧은 시간으로 할 수 있고, 이에 따라 발생하는 결함의 수를 감소시킬 수 있다. 그러나, 열 산화막(2a)의 두께를 이것보다 더 얇게 하고자 하면, 이 온도에서의 건열 산화에서는 막 두께의 제어가 곤란하게 된다.
그래서, 예컨대, 형성할 열 산화막(2a)의 두께를 10㎚로 할 때에는, 열 산화로서, 900℃의 건열 산화 처리를 30분간 실행하는 것으로 발생하는 결함의 수를 감소시킬 수 있다. 또는, 750℃의 습열 산화 처리를 30분간 행함으로써, 발생하는 결함의 수를 대폭 감소시킬 수 있다. 구체적으로는, 1000℃의 건열 산화 처리를 한 경우에 비해, 900℃의 건열 산화 처리를 한 경우에는, 그 결함 수를 1/10 이하로 감소시킬 수 있다. 또한, 1000℃의 건열 산화 처리를 행한 경우에 비해, 750℃의 습열 산화 처리를 행한 경우에는, 그 결함 수를 1/100 이하로 감소시킬 수 있다.
이와 같이, 형성하는 열 산화막(2a)의 두께가, 예컨대, 10㎚ 이하로 얇고, 건열 산화 처리 단독에서는 그 막 두께 제어가 곤란하게 되는 경우에, 특히 습열 산화 처리를 이용함으로써, 열 산화 온도를 낮게 하여 그 만큼 열 산화 속도를 느리게 하고, 이에 따라 막 두께 제어를 가능하게 할 수 있고, 또한 열적 부하를 작게 하는 것으로 발생하는 결함의 저감화를 도모할 수 있다.
또, 상기한 반도체층(1a)의 열 산화를, 건열 산화 처리와 습열 산화 처리를 병용하여 실행한다는 의미는, 설정된 열 산화막(2a)의 두께에 따라, 건열 산화 처 리와 습열 산화 처리를 적절하게 변경하여 이용한다는 의미이다.
한편, 기상 합성 절연막(2b)은, 후술하는 바와 같이, CVD법 등에 의해 성막된 것으로, 실리콘 산화막, 실리콘 질화막, 실리콘산 질화막 등으로부터 선택된 1종 이상의 막으로 이루어지는 것이다. 이러한 기상 합성 절연막(2b)의 두께(2종 이상을 형성한 경우에는 그 합계 두께)는 10㎚ 이상으로 된다. 또한, 게이트 절연막(2) 전체의 두께, 즉 열 산화막(2a)과 기상 합성 절연막(2b)의 합계 두께는 60∼80㎚ 정도로 된다. 이것은, 특히, 화소 스위칭용 TFT(30)나 구동 회로용 TFT(31)의 구동 전압을 10∼15V 정도로 설정한 경우에, 상기 범위의 두께가 내압을 확보하는데 필요해지기 때문이다.
또, 기상 합성 절연막(2b)으로서, 실리콘 질화막이나 실리콘산 질화막과 같은 고유전율 재료를 선택한 경우, 전류량을 많이 취하기 때문에 트랜지스터 크기의 소형화를 도모할 수 있다. 한편, 기상 합성 절연막(2b)으로서 실리콘 산화막을 선택한 경우에는, 그 하층인 열 산화막(2a)과 같은 재질로 되기 때문에, 반도체층(1)으로 통하는 콘택트 홀 형성 시의 에칭이 용이하게 된다.
또한, 이 액정 패널에서는, 도 2에 도시하는 바와 같이, 게이트 절연막(2)을 주사선(3a)에 대향하는 위치로부터 연장해서 마련하여 유전체막으로서 이용하고, 반도체막(1a)을 연장해서 마련하여 제 1 축적 용량 전극(1f)으로 하고, 또한 이들에 대향하는 용량선(3b)의 일부를 제 2 축적 용량 전극으로 함으로써, 축적 용량(70)이 구성되어 있다. 용량선(3b) 및 주사선(3a)은 동일한 폴리실리콘막, 또는 폴리실리콘막과, 금속 단체, 합금, 금속실리사이드 등의 적층 구조로 이루어지 고, 축적 용량(70)의 유전체막과 화소 스위칭용 TFT(30) 및 구동 회로용 TFT(31)의 게이트 절연막(2)은 동일한 고온 산화막으로 이루어져 있다. 또한, 화소 스위칭용 TFT(30)의 채널 영역(1a'), 소스 영역(1d), 드레인 영역(1e)과, 구동 회로용 TFT(31)의 채널 영역(1k'), 소스 영역(1i), 드레인 영역(1j)과, 제 1 축적 용량 전극(1f)은 동일한 반도체층(1a)으로 되어 있다. 반도체층(1a)은, 상술한 바와 같이, 단결정 실리콘에 의해 형성된 것으로, SOI(Silicon On Insulator) 기술이 적용된 TFT 어레이 기판(10)에 마련된 것이다.
또한, 도 2에 도시하는 바와 같이, 주사선(3a), 게이트 절연막(2) 및 제 1 층간 절연막(12)의 위에는 제 2 층간 절연막(4)이 형성되어 있고, 이 제 2 층간 절연막(4)에는, 화소 스위칭용 TFT(30)의 고농도 소스 영역(1d)으로 통하는 콘택트 홀(5) 및 화소 스위칭용 TFT(30)의 고농도 드레인 영역(1e)으로 통하는 콘택트 홀(8)이 각각 형성되어 있다. 또한, 데이터선(6a) 및 제 2 층간 절연막(4)의 위에는 제 3 층간 절연막(7)이 형성되어 있고, 이 제 3 층간 절연막(7)에는 화소 스위칭용 TFT(30)의 고농도 드레인 영역(1e)으로의 콘택트 홀(8)이 형성되어 있다. 또한, 화소 전극(9a)은 이와 같이 구성된 제 3 층간 절연막(7)의 상면에 마련된다.
한편, 도 3에 도시하는 바와 같이, 구동 회로용 TFT(31)에는 화소 전극(9a)은 접속되어 있지 않고, 구동 회로용 TFT(31)의 소스 영역(1i)에는 소스 전극(6b)이 접속되고, 구동 회로용 TFT(31)의 드레인 영역(1j)에는 드레인 전극(6c)이 접속되어 있다.
다음에, 이러한 구성의 액정 패널(전기 광학 장치)의 제조 방법에 근거해서, 본 발명의 트랜지스터의 제조 방법을 설명한다.
우선, 도 4 내지 도 12에 근거해서, 도 1, 도 2 및 도 3에 나타낸 액정 패널의 제조 방법에서의 TFT 어레이 기판(10)의 제조 방법에 대하여 설명한다. 또, 도 4 및 도 5와 도 6 내지 도 12와는 다른 축척으로 나타내고 있다.
우선, 도 4 및 도 5에 근거해서, TFT 어레이 기판(10)의 기판 본체(10A)의 표면상에, 차광층(11a)과 제 1 층간 절연막(12)을 형성하는 공정에 대하여 상세하게 설명한다. 또, 도 4 및 도 5는 각 공정에서의 TFT 어레이 기판의 일부분을 도 2에 나타낸 액정 패널의 단면도에 대응시켜 나타내는 공정도이다.
처음에, 석영 기판, 하드유리 등의 투광성 기판 본체(10A)를 준비한다.
그리고, 이 기판 본체(10A)를, 바람직하게는 N2(질소) 등의 불활성 가스 분위기 하에서, 약 850∼1300℃, 보다 바람직하게는 1000℃의 고온으로 어닐링 처리하고, 후에 실시되는 고온 프로세스에서 기판 본체(10A)에 생기는 왜곡이 적어지도록 전(前)처리하는 것이 바람직하다. 즉, 제조 공정에서 처리되는 최고 온도에 맞춰, 기판 본체(10A)를 동일 온도나 그 이상의 온도로 열처리해 두는 것이 바람직하다.
이와 같이 처리된 기판 본체(10A)의 표면상의 전면에, 도 4(a)에 도시하는 바와 같이, Ti, Cr, W, Ta, Mo 및 Pb 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속 실리사이드 등을, 스퍼터링법, CVD법, 전자빔 가열 증착법 등에 의해, 예컨대 150∼200㎚의 막 두께로 퇴적함으로써, 차광 재료층(11)을 형성한다.
다음에, 기판 본체(10A)의 표면상의 전면에 포토 레지스트를 형성하여, 최종적으로 형성하는 차광층(11a)의 패턴을 갖는 포토 마스크를 이용해서 포토 레지스트를 노광한다. 그 후, 포토 레지스트를 현상함으로써, 도 4(b)에 도시하는 바와 같이, 최종적으로 형성하는 차광층(11a)의 패턴을 갖는 포토 레지스트(207)를 형성한다.
다음에, 포토 레지스트(207)를 마스크로서 차광 재료층(11)을 에칭하고, 그 후, 포토 레지스트(207)를 박리함으로써, 기판 본체(10A)의 표면상에서의 화소 스위칭용 TFT(30)의 형성 영역에, 도 4(c)에 도시하는 바와 같이, 소정 패턴(도 2참조)을 갖는 차광층(11a)을 형성한다. 차광층(11a)의 막 두께는, 예컨대, 150∼200㎚로 한다.
다음에, 도 5(a)에 도시하는 바와 같이, 차광층(11a)을 형성한 기판 본체(10A)의 표면상에, 스퍼터링법, CVD법 등에 의해, 제 1 층간 절연막(12)을 형성한다. 이 때, 차광층(11a)을 형성한 영역 상에는, 제 1 층간 절연막(12)의 표층부에 볼록부(12a)가 형성된다. 제 1 층간 절연막(12)의 재료로는, 산화 실리콘이나, NSG(nondoped silicate glass), PSG(phosphorus silicate glass), BSG(boron silicate glass), BPSG(boron phosphorus silicate glass) 등의 고절연성 유리 등을 예시할 수 있다.
다음에, 제 1 층간 절연막(12)의 표면을 CMP(화학적 기계 연마)법 등의 방법을 이용하여 연마하고, 도 5(b)에 도시하는 바와 같이, 상기 오목부(12a)를 제거하여 제 1 층간 절연막(12)의 표면을 평탄화한다. 제 1 층간 절연막(12)의 막 두께 에 대해서는, 약 400∼1000㎚ 정도, 보다 바람직하게는 800㎚ 정도로 한다.
다음에, 도 6 내지 도 12에 근거해서, 제 1 층간 절연막(12)이 형성된 기판 본체(10A)로부터 TFT 어레이 기판(10)을 제조하는 방법에 대해 설명한다. 또, 도 6 내지 도 12는 각 공정에서의 TFT 어레이 기판의 일부분을, 도 2에 나타낸 액정 패널의 단면도에 대응시켜 나타내는 공정도이다.
도 6(a)는 도 5(b)의 일부분을 출력하여 다른 축척으로 도시하는 도면이다.
도 6(b)에 도시하는 바와 같이, 도 6(a)에 나타낸 표면이 평탄화된 제 1 층간 절연막(12)을 갖는 기판 본체(10A)와, 단결정 실리콘 기판(206a)과의 접합을 행한다.
접합에 이용하는 단결정 실리콘 기판(206a)의 두께는, 예컨대, 600㎛이며, 미리 단결정 실리콘 기판(206a)의 기판 본체(10A)와 접합시키는 측의 표면에는, 산화막층(206b)이 형성되어 있고, 또한 수소 이온(H+)이, 예컨대, 가속 전압 100keV, 도우즈량 10×1016/㎠으로 주입되고 있다. 산화막층(206b)은 단결정 실리콘 기판(206a)의 표면을 0.05∼0.8㎛ 정도 산화함으로써 형성된다.
접합 공정은, 예컨대, 300℃로 2시간 열처리함으로써 두 장의 기판을 직접 접합하는 방법을 채용할 수 있다.
또한, 접합 강도를 더욱 높이기 위해서는, 열처리 온도를 올려 450℃ 정도로 할 필요가 있지만, 석영 등으로 이루어지는 기판 본체(10A)의 열팽창 계수와 단결정 실리콘 기판(206a)의 열팽창 계수 사이에는 큰 차가 있기 때문에, 이대로 가열 하면 단결정 실리콘 층에 크랙 등의 결함이 발생하여, 제조될 TFT 어레이 기판(10)의 품질이 열화할 우려가 있다. 크랙 등의 결함 발생을 억제하기 위해서는, 한번 300℃에서 접합을 위한 열처리를 행한 단결정 실리콘 기판(206a)을, 습식 에칭 또는 CMP에 의해 100∼150㎛ 정도까지 얇게 하고, 그 후, 고온의 열처리를 더 행하는 것이 바람직하다. 예컨대, 80℃의 KOH 수용액을 이용하여 단결정 실리콘 기판(206a)의 두께가 150㎛로 되도록 에칭하고, 그 후, 기판 본체(10A)와 접합하고, 또한 450℃에서 다시 열처리함으로써 접합 강도를 높이는 것이 바람직하다.
다음에, 도 6(c)에 도시하는 바와 같이, 접합한 단결정 실리콘 기판(206a)의 접합면 측의 산화막(206b)과 단결정 실리콘 층(206)을 남긴 채로, 단결정 실리콘 기판(206a)을 기판 본체(10A)로부터 박리(분리)하기 위한 열처리를 행한다.
이 기판의 박리 현상은 단결정 실리콘 기판(206a) 중에 도입된 수소 이온에 의해, 단결정 실리콘 기판(206a)의 표면 근방의 어느 층에서 실리콘의 결합이 분단되기 때문에 생기는 것이다. 여기서의 열처리는, 예컨대, 접합한 두 장의 기판을 매분 20℃의 승온 속도로 600℃까지 가열함으로써 실행할 수 있다. 이 열처리에 의해, 접합한 단결정 실리콘 기판(206a)이 기판 본체(10A)로부터 분리되고, 기판 본체(10A)의 표면상에는 약 200㎚±5㎚ 정도의 단결정 실리콘 층(206)이 형성된다.
단결정 실리콘 층(206)의 막 두께에 대해서는, 상술한 단결정 실리콘 기판(206a)에 대해 실행하는 수소 이온 주입의 가속 전압을 변경함으로써, 예컨대, 10㎚∼3000㎚의 범위에서 임의로 형성할 수 있다.
또, 박막화한 단결정 실리콘 층(206)은, 여기에 설명된 방법 이외에, 단결정 실리콘 기판의 표면을 연마하여 막 두께를 3∼5㎛로 한 후, PACE(Plasma Assisted Chemical Etching)법에 의해 그 막 두께를 0.05∼0.8㎛ 정도까지 에칭하여 마무리하는 방법이나, 다공질 실리콘 상에 형성한 에피텍셜 실리콘 층을, 다공질 실리콘 층의 선택 에칭에 의해 접합하여 기판 상에 전사하는 ELTRAN(Epitaxial Layer Transfer)법에 의해서도 얻을 수 있다.
또한, 제 1 층간 절연막(12)과 단결정 실리콘 층(206)의 밀착성을 높여, 접합 강도를 높이기 위해서는, 기판 본체(10A)와 단결정 실리콘 층(206)을 접합시킨 후에, 급속 처리법(RTA) 등에 의해 가열하는 것이 바람직하다. 가열 온도로는, 600℃∼1200℃, 바람직하게는 산화막의 점도를 낮춰, 원자적으로 밀착성을 높이기 위해 1050℃∼1200℃로 가열하는 것이 바람직하다.
다음에, 도 6(d)에 도시하는 바와 같이, 포토리소그래피 공정, 에칭 공정 등에 의한 메사형 분리법에 의해, 소정 패턴의 반도체층(1a)을 형성한다. 특히, 데이터선(6a) 아래에 용량선(3b)이 형성되는 영역 및 주사선(3a)을 따라 용량선(3b)이 형성되는 영역에는, 화소 스위칭용 TFT(30)을 구성하는 반도체층(1a)으로부터 연장해서 마련된 제 1 축적 용량 전극(1f)을 형성한다. 또, 상기 소자 분리 공정에 대해서는, 주지의 LOCOS 분리법이나 트렌치 분리법을 이용하여도 좋다.
다음에, 도 7(a)에 도시하는 바와 같이, 반도체층(1a)을 약 750∼1050℃의 온도로 열 산화함으로써, 상술한 바와 같이, 5∼50㎚ 정도 두께의 열 산화막(실리콘 산화막)(2a)을 형성한다. 여기서, 열 산화법으로는, 상술한 바와 같이, 특히 형성하는 열 산화막(2a)의 두께에 따라, 건열 산화 처리 또는 습열 산화 처리를 적 절하게 선택하여 이용한다.
이 때, 얻어진 열 산화막(2a)은, 도 13(a)에 도시하는 바와 같이, 반도체층(1a)의 견부(40a) 상에서 얇게 형성되게 된다. 그러나, 본 발명에 있어서는, 이 열 산화막(2a)을 종래의 열 산화막보다 얇게 형성하고 있기 때문에, 견부(40a) 상과 다른 부분 사이에서의 막 두께 차가 도 15에 나타낸 종래의 것에 비해 적어진다.
이어서, 도 7(b)에 도시하는 바와 같이, 기상 합성법, 예컨대, 상압 또는 감압 CVD법, 증착법 등에 의해, 실리콘 산화물, 실리콘 질화물, 또는 실리콘산 질화물을 퇴적 성막하여, 기상 합성 절연막(2b)을 형성한다. 그렇게 하면, 이 기상 합성 절연막(2b)은 거의 균일한 두께로 상기 열 산화막(2a) 상, 및 제 1 층간 절연막(12) 상에 형성되기 때문에, 반도체층(1a)의 견부(40a) 상에서도, 도 13(b)에 도시하는 바와 같이, 다른 부분과 동등한 두께로 된다. 따라서, 열 산화막(2a)과 기상 합성 절연막(2b)으로 이루어지는 본 발명의 게이트 산화막(2)은 견부(40a) 상에서도 다른 부분에 비해 극단적으로 얇아지는 일이 없고, 따라서 이 견부(40a) 상에서도 충분한 내압이 확보되는 것으로 된다.
또, 이 기상 합성 절연막(2b)에 대해서는, 단층으로 형성하여도 좋고, 또한, 상기 절연 재료로부터 선택된 2종 이상의 막에 의한 적층막으로 하여도 좋다. 또한, 그 막 두께로는, 상술한 바와 같이, 10㎚ 이상으로 한다. 이것은 10㎚ 미만으로 형성하고자 하여도, 양호한 막질을 얻을 수 없기 때문이다.
이와 같이 하여 열 산화막(2a), 기상 합성 절연막(2b)을 각각 형성하면, 불 활성 가스 중, 예컨대, 질소나 아르곤 중에서 900∼1050℃ 정도의 온도에 의한 어닐링 처리를 행하여, 상기 열 산화막(2a), 기상 합성 절연막(2b)의 적층 구조를 갖는 게이트 산화막(2)을 얻는다. 여기서, 이 게이트 산화막(2)의 막 두께, 즉, 열 산화막(2a)과 기상 합성 절연막(2b)의 총 두께에 대해서는, 상술한 바와 같이, 60∼80㎚ 정도로 되도록 하는 것이 바람직하다.
다음에, 도 8(a)에 도시하는 바와 같이, N채널의 반도체층(1a)에 대응하는 위치에 레지스트막(301)을 형성하는 한편으로, 도시를 생략하는 P채널의 반도체층(1a)에 P(인) 등의 V족 원소의 도우펀트(302)를 저농도로(예컨대, P이온을 70keV의 가속 전압, 2×1011/㎠의 도우즈량으로써) 도핑한다.
다음에, 도 8(b)에 도시하는 바와 같이, 도시를 생략하는 P채널의 반도체층(1a)과 대응하는 위치에 레지스트막을 형성하는 한편으로, N채널의 반도체층(1a)에 B(붕소) 등의 Ⅲ족 원소의 도우펀트(303)를 저농도로(예컨대, B 이온을 35keV의 가속 전압, 1×1012/㎠의 도우즈량으로써) 도핑한다.
다음에, 도 8(c)에 도시하는 바와 같이, 기판(10) 표면에 레지스트막(305)을 형성한다. 그리고, P채널에 대해서는, 도 8(a)에 나타내는 공정의 약 1∼10배의 도우즈량의 P 등의 V족 원소의 도우펀트(306), N채널에 대해서는, 도 8(b)에 나타낸 공정의 약 1∼10배의 도우즈량의 B 등의 Ⅲ족 원소의 도우펀트(306)를 각각 도핑한다.
다음에, 도 8(d)에 도시하는 바와 같이, 반도체층(1a)을 연장해서 마련하여 이루어지는 제 1 축적 용량 전극(1f)을 저 저항화하기 위해, 기판 본체(10A) 표면의 제 1 축적 용량 전극(1f) 이외의 부분에 대응하는 부분에 레지스트막(307)(주사선(3a)보다도 폭이 넓음)을 형성하고, 이것을 마스크로서 그 위로부터 P 등의 V족 원소의 도우펀트(308)를 저농도로(예컨대, P 이온을 70keV의 가속 전압, 3×1014/㎠의 도우즈량으로서) 도핑한다.
다음에, 도 9(a)에 도시하는 바와 같이, 제 1 층간 절연막(12)에, 차광층(11a)에 이르는 콘택트 홀(13)을 반응성 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해, 또는 습식 에칭에 의해 형성한다. 이 때, 반응성 에칭, 반응성 이온 빔 에칭과 같은 이방성 에칭에 의해, 콘택트 홀(13) 등을 형성한 쪽이, 개공(開孔) 형상을 마스크 형상과 거의 같게 할 수 있다고 하는 이점이 있다. 단, 건식 에칭과 습식 에칭을 조합해서 개공하면, 이들 콘택트 홀(13) 등을 테이퍼형으로 할 수 있으므로, 배선 접속 시의 단선을 방지할 수 있다고 하는 이점을 얻을 수 있다.
다음에, 도 9(b)에 도시하는 바와 같이, 감압 CVD법 등에 의해 폴리실리콘 층(3)을 350㎚ 정도의 두께로 퇴적하고, 그 후, 인(P)을 열 확산하여 폴리실리콘막(3)을 도전화한다. 또는, P 이온을 폴리실리콘막(3)의 성막과 함께 도입한 도프트 실리콘막을 이용하여도 좋다. 이에 따라, 폴리실리콘 층(3)의 도전성을 높일 수 있다. 또한, 폴리실리콘 층(3)의 도전성을 높이기 위해서, 폴리실리콘 층(3)의 상부에, Ti, W, Co 및 Mo 중 적어도 하나를 포함하는 금속 단체, 합금, 금속 실리사이드 등을, 스퍼터링법, CVD법, 전자빔 가열 증착법 등에 의해, 예컨 대, 150∼200㎚의 막 두께로 퇴적한 층 구조로 하여도 좋다.
다음에, 도 9(c)에 도시하는 바와 같이, 레지스트 마스크를 이용한 포토리소그래피 공정, 에칭 공정 등에 의해, 도 2에 나타낸 소정 패턴의 주사선(3a)과 같이 용량선(3b)을 형성한다. 또, 이 후, 기판 본체(10A)의 이면에 잔존하는 폴리실리콘을 기판 본체(10A)의 표면을 레지스트막으로 덮어 에칭함으로써 제거한다.
다음에, 도 9(d)에 도시하는 바와 같이, 반도체층(1a)에 구동 회로용 TFT(31)의 P채널의 LDD 영역을 형성하기 위해, N채널의 반도체층(1a)에 대응하는 위치를 레지스트막(309)으로 덮고, 게이트 전극(3c)을 확산 마스크로서, B 등의 Ⅲ족 원소의 도우펀트(310)를 저농도로(예컨대, BF2 이온을 90keV의 가속 전압, 3×1013/㎠의 도우즈량으로써) 도핑하고, P채널의 저농도 소스 영역(1g) 및 저농도 드레인 영역(1h)을 형성한다.
계속해서, 도 9(e)에 도시하는 바와 같이, 반도체층(1a)에 화소 스위칭용 TFT(30) 및 구동 회로용 TFT(31)의 P채널의 고농도 소스 영역(1d, 1i) 및 고농도 드레인 영역(1e, 1j)을 형성하기 위해, N채널의 반도체층(1a)에 대응하는 위치를 레지스트막(309)으로 덮은 상태이고, 또한, 도시하지 않은 이 주사선(3a)보다도 폭이 넓은 마스크로 레지스트층을 P채널에 대응하는 주사선(3a) 상에 형성한 상태에서, 마찬가지로 B 등의 Ⅲ족 원소의 도우펀트(311)를 고농도로(예컨대, BF2 이온을 90keV의 가속 전압, 2×1015/㎠의 도우즈량으로써) 도핑한다.
다음에, 도 10(a)에 도시하는 바와 같이, 반도체층(1a)에 화소 스위칭용 TFT(30) 및 구동 회로용 TFT(31)의 N채널의 LDD 영역을 형성하기 위해, P채널의 반도체층(1a)에 대응하는 위치를 레지스트막(도시하지 않음)으로 덮고, 주사선(3a)(게이트 전극)을 확산 마스크로서, P 등의 V족 원소의 도우펀트(60)를 저농도로(예컨대, P 이온을 70keV의 가속 전압, 6×1012/㎠의 도우즈량으로써) 도핑하고, N채널의 저농도 소스 영역(1b, 1g) 및 저농도 드레인 영역(1c, 1h)을 형성한다.
계속해서, 도 10(b)에 도시하는 바와 같이, 반도체층(1a)에 화소 스위칭용 TFT(30) 및 구동 회로용 TFT(31)의 N채널의 고농도 소스 영역(1d, 1i) 및 고농도 드레인 영역(1e, 1j)을 형성하기 위해, 주사선(3a)보다도 폭이 넓은 마스크로 레지스트(62)를 N채널에 대응하는 주사선(3a) 상에 형성한 후, 동일하게 P 등의 V족 원소의 도우펀트(61)를 고농도로(예컨대, P 이온을 70keV의 가속 전압, 4×1015/㎠의 도우즈량으로써) 도핑한다.
다음에, 도 10(c)에 도시하는 바와 같이, 용량선(3b) 및 주사선(3a)을 피복하도록, 예컨대, 상압 또는 감압 CVD법에 의해 NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 제 2 층간 절연막(4)을 형성한다. 이 제 2 층간 절연막(4)의 막 두께로는, 약 500∼1500㎚으로 하는 것이 바람직하고, 800㎚로 하는 것이 보다 바람직하다.
이 후, 고농도 소스 영역(1d, 1i) 및 고농도 드레인 영역(1e, 1j)을 활성화하기 위해, 약 850℃의 어닐링 처리를 20분 정도 실행한다.
다음에, 도 10(d)에 도시하는 바와 같이, 데이터 선에 대한 콘택트 홀(5)을, 반응성 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해 또는 습식 에칭에 의해 형성한다. 또한, 주사선(3a)이나 용량선(3b)을 도시하지 않은 배선과 접속하기 위한 콘택트 홀도, 콘택트 홀(5)과 동일한 공정에 의해 제 2 층간 절연막(4)에 형성한다.
다음에, 도 11(a)에 도시하는 바와 같이, 스퍼터 처리 등에 의해 제 2 층간 절연막(4)의 위에, 차광성의 Al 등의 저 저항 금속이나 금속 실리사이드 등을 금속막(6)으로서, 약 100∼700㎚의 두께, 바람직하게는 약 350㎚로 퇴적한다.
또한, 도 11(b)에 도시하는 바와 같이, 포토리소그래피 공정, 에칭 공정 등에 의해, 데이터선(6a)을 형성한다.
다음에, 도 11(c)에 도시하는 바와 같이, 데이터선(6a) 상을 피복하도록, 예컨대, 상압 또는 감압 CVD법에 의해, NSG, PSG, BSG, BPSG 등의 실리케이트 유리막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 제 3 층간 절연막(7)을 형성한다. 제 3 층간 절연막(7)의 막 두께는 약 500∼1500㎚로 하는 것이 바람직하고, 또한 800㎚로 하는 것이 보다 바람직하다.
다음에, 도 12(a)에 도시하는 바와 같이, 화소 스위칭용 TFT(30)에서, 화소 전극(9a)과 고농도 드레인 영역(1e)을 전기적으로 접속하기 위한 콘택트 홀(8)을, 반응성 에칭, 반응성 이온 빔 에칭 등의 건식 에칭 또는 습식 에칭에 의해 형성한다.
다음에, 도 12(b)에 도시하는 바와 같이, 스퍼터 처리 등에 의해 제 3 층간 절연막(7)의 위에, ITO 등의 투명 도전성 박막(9)을 약 50∼200㎚의 두께로 퇴적한다.
또한, 도 12(c)에 도시하는 바와 같이, 포토리소그래피 공정, 에칭 공정 등에 의해, 화소 전극(9a)을 형성한다. 또, 본 실시예의 액정 장치가 반사형 액정 장치인 경우에는, Al 등의 반사율이 높은 불투명한 재료로 화소 전극(9a)을 형성하여도 좋다.
계속해서, 화소 전극(9a)의 위에 폴리이미드 계의 배향막의 도포액을 도포한 후, 소정의 프리틸트 각을 갖도록, 또한 소정 방향으로 러빙 처리를 실시하는 것 등에 의해, 배향막(16)이 형성된다.
이상과 같이 하여, TFT 어레이 기판(10)이 제조된다.
다음에, 대향 기판(20)의 제조 방법 및 TFT 어레이 기판(10)과 대향 기판(20)으로 액정 패널을 제조하는 방법에 대해 설명한다.
도 2에 나타낸 대향 기판(20)에서는, 기판 본체(20A)로서 유리 기판 등의 광 투과성 기판을 준비하고, 기판 본체(20A)의 표면상에, 차광막(23) 및 주변 차단으로서의 차광막(53)을 형성한다. 차광막(23) 및 주변 차단으로서의 차광막(53)은, 예컨대, Cr, Ni, Al 등의 금속 재료를 스퍼터링한 후, 포토리소그래피 공정, 에칭 공정을 통해 형성된다. 또, 이들 차광막(23, 53)은 상기한 금속 재료 외에, 카본이나 Ti 등을 포토 레지스트로 분산시킨 수지 블랙 등의 재료로 형성하여도 좋다.
그 후, 스퍼터링법 등에 의해 기판 본체(20A)의 표면상의 전면에, ITO 등의 투명 도전성 박막을 약 50∼200㎚의 두께로 퇴적하여, 대향 전극(21)을 형성한다. 또한, 대향 전극(21)의 표면상의 전면에 폴리이미드 등의 배향막의 도포액을 도포하고, 그 후, 소정의 프리틸트 각을 갖도록, 또한 소정 방향으로 러빙 처리를 실시하는 것 등에 의해, 배향막(22)을 형성한다.
이상과 같이 하여, 대향 기판(20)이 제조된다.
마지막으로, 전술한 바와 같이 제조된 TFT 어레이 기판(10)과 대향 기판(20)을, 배향막(16, 22)이 서로 대향하도록 밀봉재(51)에 의해 접합된다. 그리고, 진공 흡인법 등의 방법에 의해, 양 기판 사이의 공간에, 예컨대, 복수 종류의 네마틱 액정을 혼합하여 이루어지는 액정을 흡인하여, 소정 두께를 갖는 액정층(50)을 형성한다. 이에 따라, 상기 구조의 액정 패널을 얻을 수 있다.
이러한 액정 패널(전기 광학 장치)의 제조 방법에 있어서, 특히, 화소 스위칭용 TFT(30), 구동 회로용 TFT(31)의 제조 방법에 있어서는, 채널 영역(1a',(1k')) 등을 형성하는 반도체층(1a)을 단결정 실리콘 층으로 하고 있으므로, 예컨대, 이 반도체층(1a)을 다결정 실리콘 층으로 한 경우에 그 결정화를 위해 1000℃ 이상의 고온 처리가 필요한데 비해, 이러한 고온 처리가 불필요해진다.
또한, 열 산화막(2a) 상에 기상 합성 절연막(2b)을 형성하여 게이트 절연막(2)을 구성하고 있으므로, 그 견부(도 13에 나타낸 반도체층(1a)의 견부(40a)의 상측 부분)가 다른 부분에 비해 극단적으로 얇아지는 일이 없고, 따라서 이 견부에서도 충분한 내압을 확보할 수 있다. 따라서, 이 견부에서의 절연 내압을 증가하고, 견부에서의 게이트 절연 파괴를 방지할 수 있다. 또한, 기생 트랜지스터 효과를 저하할 수 있고, 또한 단결정 실리콘 층으로의 스트레스 감소를 위 해 결함의 유기를 작게 할 수 있다.
또한, 게이트 절연막(2) 형성의 프로세스에 대해서는, 종래에 비해 단지 기상 합성에 의한 성막 공정이 부가될 뿐이므로, 프로세스가 복잡하지 않고, 그에 따라 비용 상 유리하게 되어, 양품률의 저하도 억제할 수 있다.
또한, 메사형 분리법에 의해 단결정 실리콘 층을 분리하고 있으므로, 단결정 실리콘 층을 용이하고, 또한 분리 영역도 좁게 형성할 수 있으며, 그에 따라 이 단결정 실리콘 층을 이용한 트랜지스터로 이루어지는 화소 스위칭용 TFT(30)나 구동 회로용 TFT(31)를 양호하게 형성할 수 있다.
또한, 특히 이와 같이 하여 얻어지는 화소 스위칭용 TFT(30)나 구동 회로용 TFT(31)의 트랜지스터 구조에 있어서는, 예컨대, 더블 게이트 구조와 같이 반도체층(1a) 상에 복수의 게이트 전극을 복수 형성한 경우, 도 16, 도 17에 나타낸 바와 같은 에칭 잔류물(42a)에 의한 게이트 전극(42, 42) 사이의 단락과 같은 문제가 방지되게 된다. 즉, 본 발명에 있어서는, 도 13(a)에 도시하는 바와 같이, 반도체층(1a)에 열 산화막(2a)을 형성한 후, 도 13(b)에 도시하는 바와 같이, 이 위에 기상 합성법으로 기상 합성 절연막(2b)을 형성하므로, 열 산화막(2a)의 측부에서의 하단부(2A)가 가늘게 되어도, 이 가늘게 된 부분도 덮어 기상 합성 절연막(2b)을 형성함으로써, 하단부(2A) 상에 에칭 잔류물이 생기기 쉬워지는 것과 같은 내측에 크게 움푹 팬 부분이 형성되지 않고, 따라서 에칭 잔류물에 기인하는 게이트 전극(42, 42) 사이의 단락이 방지되는 것이다.
또, 본 실시예의 액정 패널에서는, 상술한 바와 같이, 화소 스위칭용 TFT(30)에 대해서는 LDD 구조를 갖는 것으로 했지만, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)을 마련하지 않아도 좋고, 또한, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)에 불순물 이온의 투입을 행하지 않는 오프셋 구조를 채용하여도 좋다. 또한, 게이트 전극을 마스크로 하여 고농도로 불순물 이온을 투입하고, 자기 정합적으로 고농도 소스 및 드레인 영역을 형성하는 셀프 얼라인형 TFT로 하여도 좋다.
또한, 본 실시예의 액정 패널에서는, 화소 스위칭용 TFT(30)의 주사선(3a)의 일부로 이루어지는 게이트 전극을, 소스·드레인 영역 사이에 한 개만 배치한 싱글 게이트 구조로 했지만, 이들 사이에 두 개 이상의 게이트 전극을 배치하여도 좋다. 이 때, 각각의 게이트 전극에는 동일한 신호가 인가되도록 한다. 이와 같이 듀얼 게이트(더블 게이트) 또는 트리플 게이트 이상으로 TFT를 구성하면, 채널과 소스·드레인 영역 접합부의 리크 전류를 방지할 수 있고, 오프 시의 전류를 감소시킬 수 있다. 또한, 이들 게이트 전극 중 적어도 한 개를 LDD 구조 또는 오프셋 구조로 하면, 한층 더 오프 전류를 감소시킬 수 있어, 안정한 스위칭 소자를 얻을 수 있다. 또, 이와 같이 두 개 이상의 게이트 전극을 배치한 경우, 상술한 바와 같이, 에칭 잔류물에 기인하는 게이트 전극(42, 42) 사이의 단락이 방지되는 것으로 된다.
또한, 본 실시예의 액정 패널에서는, 화소 스위칭용 TFT(30)를 N채널형으로 했지만, P채널형을 이용하여도 좋고, 그 위에 N채널형과 P채널형 양쪽의 TFT를 형성하여도 좋다.
또한, 본 실시예의 액정 패널에서는, TFT 어레이 기판(10)의 비표시 영역에 구동 회로용 TFT(31)가 마련되는 것으로 했지만, 비표시 영역에 구동 회로용 TFT(31)가 마련되지 않은 것으로 하여도 좋아, 특별히 한정되지는 않는다.
또한, 본 실시예의 액정 패널에서는, 화소 스위칭용 TFT(30)를 구성하는 반도체층과 구동 회로용 TFT(31)를 구성하는 반도체층을 동일 층 두께로 했지만, 다른 층 두께로 하여도 좋다.
또한, 본 실시예의 액정 패널에서는, TFT 어레이 기판(10)은, SOI 기술이 적용된 것으로 했지만, SOI 기술을 적용한 것이 아니어도 좋아, 특별히 한정되지는 않는다. 또한, 단결정 반도체층을 형성하는 재료로는, 단결정 실리콘에 한정되는 것이 아니라, 화합물 계의 단결정 반도체 등을 사용하여도 좋다.
또, 본 실시예의 액정 패널에서는, TFT 어레이 기판(10)에 있어서의 기판 본체(10A)로서 석영 기판, 하드 유리 등의 투광성인 것을 이용하고, 또한 차광층(11a)을 형성하여 화소 스위칭용 TFT(30)를 향하는 광을 차단하고, 화소 스위칭용 TFT(30)에 광이 조사되는 것을 방지하여 광 리크 전류를 억제하도록 했지만, 기판 본체(10A)로서 비투광성인 것을 이용하는 것으로도 할 수 있고, 그 경우에는 차광층(11a)의 형성을 생략하여도 좋다.
또한, 본 실시예의 액정 패널에서는, 축적 용량(70)을 형성하는 방법으로서, 반도체층 사이에서 용량을 형성하기 위한 배선인 용량선(3b)을 마련하고 있지만, 용량선(3b)을 마련하는 대신, 화소 전극(9a)과 전단의 주사선(3a) 사이에서 용량을 형성하여도 좋다. 또는, 제 1 축적 용량 전극(1f)을 형성하는 대신, 용량선(3b) 위에, 얇은 절연막을 거쳐 별도의 축적 용량 전극을 형성하여도 좋다.
또한, 화소 전극(9a)과 고농도 드레인 영역(1e)은 데이터선(6a)과 동일한 Al 막이나 주사선(3a)과 동일한 폴리실리콘막을 중계하여 전기적으로 접속하는 구성으로 하여도 좋다.
또한, 차광층(11a)은 폴리실리콘막(3)과 접속되어 있지만, 도 10(d)에 나타내는 데이터 선에 대한 콘택트 홀(5)의 형성 공정과 동시에 콘택트 홀을 형성하여, 금속막(6)과 접속하여도 좋다. 또한, 차광층(11a)의 전위를 고정하기 위해, 상술한 바와 같은 각 화소마다 콘택트를 취하지 않고, 화소 영역의 주변에서 일괄해서 접속하여도 좋다.
또한, 본 실시예의 액정 패널에 있어서는, TFT 어레이 기판(10) 상에, 제조 도중이나 출하 시의 당해 액정 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 더 형성하여도 좋다.
또한, 데이터선 구동 회로(101) 및 주사선 구동 회로(104)를 TFT 어레이 기판(10) 위에 마련하는 대신, 예컨대, TAB(Tape Automated Bonding) 기판 상에 실장된 구동용 LSI에, TFT 어레이 기판(10)의 주변부에 마련된 이방성 도전 필름을 거쳐 전기적 및 기계적으로 접속하도록 하여도 좋다.
또한, 대향 기판(20)의 투사광이 입사하는 측 및 TFT 어레이 기판(10)의 출사광이 출사하는 측에 각각, 예컨대, TN(Twisted Nematic) 모드, VA(Vertically Aligned) 모드, PDLC(Polymer Dipersed Liquid Crystal) 모드 등의 동작 모드나, 노멀리 화이트 모드/노멀리 블랙 모드에 따라, 편광 필름, 위상차 필름, 편광 수단 등이 소정의 방향으로 배치된다.
또, 본 발명의 트랜지스터를 구비한 전기 광학 장치로서의 액정 패널은 반사형 액정 패널에도, 투과형 액정 패널에도 적용할 수 있다.
또한, 상기한 액정 패널에서는, 예컨대, 컬러 액정 프로젝터(투사형 표시 장치)에 적용할 수 있다. 그 경우, 세 장의 액정 패널이 RGB용 광 밸브로서 각각 이용되고, 각 광 밸브에는 각각 RGB 색 분해용 다이클로익 미러를 거쳐 분해된 각 색의 광이 투사광으로서 각각 입사되는 것으로 된다. 따라서, 상기한 실시예에서는, 대향 기판(20)에, 컬러 필터는 마련되지 않는다. 그러나, 차광막(23)이 형성되어 있지 않은 화소 전극(9a)에 대향하는 소정 영역에, RGB의 컬러 필터를 그 보호막과 동시에 대향 기판(20) 상에 형성하여도 좋다. 이와 같이 하면, 액정 프로젝터 이외의 직시형이나 반사형의 컬러 액정 텔레비전 등의 컬러 액정 장치에 각 실시예에 있어서의 액정 패널을 적용할 수 있다.
또한, 대향 기판(20) 상에 1화소에 한 개 대응하도록 마이크로 렌즈를 형성하여도 좋다. 이와 같이 하면, 입사광의 집광 효율을 향상시키는 것으로, 밝은 액정 패널을 실현할 수 있다. 또한, 대향 기판(20) 상에, 어느 층인가 굴절률이 상이한 간섭층을 퇴적하는 것으로, 광의 간섭을 이용하여, RGB 색을 만들어내는 다이클로익 필터를 형성하여도 좋다. 이 다이클로익 필터가 마련된 대향 기판에 따르면, 보다 밝은 컬러 액정 장치를 실현할 수 있다.
또, 본 발명의 트랜지스터를 구비한 전기 광학 장치에서는, 상기한 액정 패널에 한정되는 일없이, 유기 전계 발광 장치, 전기 영동 장치, 플라즈마 디스플레 이 장치 등에도 적용할 수 있다.
또한, 본 발명의 반도체 장치는 상기한 화소 스위칭용 TFT(30)와 같은 게이트 절연막(2)을 단결정 실리콘 층(단결정 반도체층)의 열 산화에 의한 열 산화막(2a)과 기상 합성 절연막(2b) 중 적어도 2층으로 이루어지는 적층 구조로 한 트랜지스터를 갖는 것이고, 이러한 트랜지스터를 가진 것이면, 메모리 등 어느 반도체 장치에도 적용할 수 있다.
(전자기기)
상기 실시예의 제조 방법으로 얻어진 액정 패널을 구비하는 전자기기의 예에 대하여 설명한다.
도 14는 상기 실시예의 전기 광학 장치(액정 장치)를 이용한 전자기기의 다른 예로서의, 휴대 전화의 일례를 나타내는 사시도이다. 도 14에서, 참조 부호 1000은 휴대 전화 본체를 나타내고, 참조 부호 1001은 상기한 액정 장치를 이용한 액정 표시부를 나타내고 있다.
도 15에 나타내는 전자기기(휴대 전화)에 있어서는, 상기 각 실시예의 액정 장치를 구비한 것이므로, 신뢰성이 높은 우수한 표시부를 구비한 전자기기로 된다.
또한, 본 발명의 전자기기로는, 휴대 전화 이외에도, 예컨대, 투사형 표시 장치나 상기한 액정 표시 장치를 이용한 액정 표시부를 갖는 손목 시계형 전자기기, 그 위에 워드 프로세서, 퍼스널 컴퓨터 등의 휴대형 정보 처리 장치에도 적용할 수 있다.
또, 본 발명의 기술 범위는 상기한 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지의 변경을 가할 수 있다는 것은 물론 이다.
본 발명에 따르면, 충분한 내압을 갖고, 또한 용이한 프로세스로 형성할 수 있는 게이트 절연막을 구비하며, 아울러 고온에서의 결정화 처리를 필요로 하지 않는 트랜지스터와 그 제조 방법, 및 이 트랜지스터를 구비한 전기 광학 장치, 반도체 장치, 전자기기를 제공할 수 있다.

Claims (13)

  1. 채널 영역 및 소스·드레인 영역이 형성된 단결정 반도체층과, 상기 단결정 반도체층 상에 게이트 절연막을 통해 마련된 게이트 전극을 적어도 구비하여 이루어지고,
    상기 게이트 절연막은 상기 단결정 반도체층의 상면 및 측면에 형성된 열산화막과, 이 열산화막 상에 형성된 적어도 1층의 기상 합성 절연막을 갖고,
    상기 열산화막은 상기 측면의 상단부 및 하단부에서, 상기 상면 및 측면의 중앙부보다 얇게 형성되어 있고,
    상기 기상 합성 절연막은 상기 열산화막의 상면 및 측면을 덮어 형성되어 있는
    것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 단결정 반도체층이 단결정 실리콘으로 이루어지는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 단결정 반도체층이 메사(mesa)형인 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서,
    상기 단결정 반도체층의 막 두께가, 15nm 이상 60nm 이하인 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 절연막에 있어서의 열산화막의 막 두께가, 5nm 이상 50nm 이하인 것을 특징으로 하는 트랜지스터.
  6. 단결정 반도체층에 채널 영역 및 소스·드레인 영역을 형성하고, 이 단결정 반도체층 상에 게이트 절연막을 통해 게이트 전극을 형성하는 트랜지스터의 제조 방법에 있어서,
    상기 게이트 절연막을 형성하는 공정은 상기 단결정 반도체층을 열산화하여 그 상면 및 측면에 열산화막을 형성하는 공정과, 기상 합성법에 의해 상기 열산화막 상에 기상 합성 절연막을 형성하는 공정을 적어도 구비하고
    상기 열산화막은 상기 측면의 상단부 및 하단부에서, 상기 상면 및 측면의 중앙부보다 얇게 형성되어 있고,
    상기 기상 합성 절연막은 상기 열산화막의 상면 및 측면을 덮어 형성되어 있는
    것을 특징으로 하는 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 단결정 반도체층을 열산화하여 그 표면에 열산화막을 형성하는 공정은, 건식 열산화 처리와 습식 열산화 처리를 병용하여 행하는 것을 특징으로 하는 트랜 지스터의 제조 방법.
  8. 청구항 1에 기재된 트랜지스터, 또는 청구항 6 또는 청구항 7에 기재된 제조 방법으로 얻어진 트랜지스터를 구비한 것을 특징으로 하는 전기 광학 장치.
  9. 서로 대향하는 한 쌍의 기판사이에 전기 광학 물질이 유지되어 이루어지는 전기 광학 장치에 있어서,
    표시 영역으로 되는 영역에, 청구항 1에 기재된 트랜지스터, 또는 청구항 6 또는 청구항 7에 기재된 제조 방법으로 얻어진 트랜지스터가, 스위칭 소자로서 마련되어 있는 것을 특징으로 하는 전기 광학 장치.
  10. 청구항 1에 기재된 트랜지스터, 또는 청구항 6 또는 청구항 7에 기재된 제조 방법으로 얻어진 트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
  11. 청구항 8에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자기기.
  12. 청구항 9에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자기기.
  13. 청구항 10에 기재된 반도체 장치를 구비한 것을 특징으로 하는 전자기기.
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