JP2003270665A

JP2003270665A - 電気光学装置、及び電子機器

Info

Publication number: JP2003270665A
Application number: JP2002073097A
Authority: JP
Inventors: Atsuto Yasui; 淳人安井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-15
Filing date: 2002-03-15
Publication date: 2003-09-25

Abstract

(57)【要約】【課題】一対の基板間に電気光学物質が挟持された構
成を具備し、基板上に形成するトランジスタに関し、十
分な書き込み能力を有し、誤作動発生等が少なく信頼性
の高い電気光学装置を提供する。【解決手段】画像信号が導通する画素スイッチング用
ＴＦＴ３０，サンプリング用ＴＦＴ３０２については高
耐圧トランジスタを適用し、これら画像信号が導通する
ＴＦＴ３０，３０２の駆動制御を行う走査線駆動用ＴＦ
Ｔ１０７，データ線駆動用ＴＦＴ１０８，プリチャージ
用ＴＦＴ２０２については低耐圧トランジスタを適用し
た。したがって、画像信号が導通するＴＦＴに関しては
動作電圧を相対的に高い値で保ち、画像信号の安定性が
確保される一方、画像信号が導通しないＴＦＴに関して
は動作電圧を相対的に低い値とし、セルフヒーティング
が生じ難いものとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気光学装置と電子
機器に関し、特に、ＴＦＴ（薄膜トランジスタ）駆動に
よるアクティブマトリクス駆動方式の電気光学装置と、
この電気光学装置を備えた信頼性の高い電子機器とに関
する。

【０００２】

【従来の技術】電気光学装置においては、走査線駆動回
路、データ線駆動回路、プリチャージ回路、サンプリン
グ回路、検査回路などのトランジスタ素子を構成要素と
する各種の駆動回路及び周辺回路が、支持基板上に設け
られた構成のものがある。

【０００３】基板上にトランジスタ素子を形成する方法
としては、例えば、透明石英基板等の絶縁体層上に単結
晶シリコン層からなる半導体層を形成し、その半導体層
にトランジスタ素子の半導体デバイスを形成するＳＯＩ
（Silicon on Insulator）技術が知られており、このＳ
ＯＩ技術は素子の高速化や低消費電力化、高集積化等の
利点を有している。

【０００４】

【発明が解決しようとする課題】ところで、このように
支持基板上にトランジスタ素子を形成した構成の場合、
トランジスタ素子に所定電圧の電流が導通すると、支持
基板が放熱を遮ることに基づきトランジスタ素子におい
て発熱が生じる場合がある（セルフヒーティング）。こ
のようにトランジスタ素子内においてセルフヒーティン
グが発生すると、駆動電流が低下する等の不具合が生じ
る惧れがあり、駆動電流低下が発生した場合には電気光
学装置自身に誤作動が発生し易くなり、ひいては該液晶
装置の信頼性の低下に繋がる場合がある。

【０００５】上記のようなセルヒーティング発生による
問題は、上述のＳＯＩ技術を用い石英等の支持基板上に
トランジスタ素子を形成した場合には、特に支持基板の
熱伝導率が低くなるため、セルフヒーティングによる発
熱が生じやすい。したがって、当該ＳＯＩ技術を用いた
場合には、セルフヒーティングによる問題が一層発生し
易く、電気光学装置自身における誤作動発生が一層生じ
易くなる。

【０００６】本発明は上記のような事情に鑑みてなされ
たもので、一対の基板間に電気光学物質が挟持された構
成を具備し、基板上にトランジスタが形成されてなる電
気光学装置に関し、十分な書き込み能力を有し、誤作動
発生等が少なく信頼性の高い電気光学装置と、それを備
える電子機器とを提供することを目的としている。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電気光学装置は、走査線に供給される走
査信号に基づいて、データ線に供給されるデータ信号を
画素電極に供給する第１スイッチング素子と、前記複数
のデータ線にデータ信号を供給する第２スイッチング素
子とを備えた電気光学装置であって、第１スイッチング
素子及び第２スイッチング素子が相対的に高耐圧な素子
にて構成される一方、データ信号が導通されない第３ス
イッチング素子が一方の基板上に形成され、該第３スイ
ッチング素子が相対的に低耐圧な素子にて構成されてい
ることを特徴とする。

【０００８】この場合、画素電極にデータ信号を供給す
る第１スイッチング素子と、データ線にデータ信号（画
素信号）を供給する第２スイッチング素子は、データ線
が導通するスイッチング素子であって、これを高耐圧素
子にて構成することで該データ信号の安定供給を確保す
ることが可能となる。一方、第３スイッチング素子はデ
ータ線が導通しないスイッチング素子であって、これを
低耐圧素子にて構成することで、動作電圧を下げること
が可能となり、素子自身の発熱（セルフヒーティング）
が生じ難くいものとなる。したがって、このような低耐
圧素子を含む回路において当該回路の高速化ないし高集
積化を実現可能となり、それに伴い当該電気光学装置を
作動制御する外部回路のパネル上への作りこみも可能に
なり、外付けＩＣチップ等の削減が可能となる。

【０００９】具体的には、第１スイッチング素子及び第
２スイッチング素子は、高耐圧トランジスタにて構成さ
れる一方、第３スイッチング素子は、低耐圧トランジス
タにて構成されているものとすることができる。高耐圧
トランジスタには、例えば１０Ｖ〜１５Ｖの電圧を印加
可能とする一方、低耐圧トランジスタには、例えば１Ｖ
〜６Ｖの電圧を印加可能することができる。このような
高耐圧トランジスタ及び低耐圧トランジスタを信号送信
の目的別に使い分けることで、画素電極に対する信号の
書込みが一層高速化する。

【００１０】上記高耐圧トランジスタは、低耐圧トラン
ジスタに比してゲート絶縁膜の膜厚が厚く構成されてい
るものとすることができる。このようにゲート絶縁膜の
膜厚を相対的に異ならせることにより、各トランジスタ
の耐圧特性を異ならせることが可能となる。

【００１１】その他にも、各トランジスタの耐圧特性を
異ならせるために、トランジスタのチャネル長を異なる
構成としてもよく、この場合、例えば高耐圧トランジス
タを、低耐圧トランジスタに比してチャネル長の長い構
成とすればよい。また、ゲート電極を構成する電極材料
の仕事関数を異なる構成としてもよく、この場合、例え
ば高耐圧トランジスタを、低耐圧トランジスタに比して
ゲート電極材料の仕事関数が大きい構成とすればよい。

【００１２】次に、第１スイッチング素子は、走査線か
らの走査信号に基づき、データ線からのデータ信号を画
素電極に供給する画素スイッチング素子とすることがで
きる。画素スイッチング素子は、走査信号に基づき、デ
ータ信号を画素電極に供給する素子であるため、本発明
では高耐圧スイッチング素子（高耐圧トランジスタ）を
適用した。

【００１３】また、第２スイッチング素子は、データ信
号を走査信号と同期して複数のデータ線に供給するため
に、該データ信号をサンプリングして供給するサンプリ
ング回路を構成するものとすることができる。サンプリ
ング回路は、データ信号を安定して複数のデータ線に供
給する回路で、この回路に含まれるサンプリング回路用
スイッチング素子は、データ信号が導通する素子である
ため、本発明では高耐圧スイッチング素子（高耐圧トラ
ンジスタ）を適用した。

【００１４】さらに、第２スイッチング素子は、複数の
データ線に所定電圧レベルのプリチャージ信号をデータ
信号に先行してそれぞれ供給するプリチャージ回路に含
まれているものとすることができる。この場合のプリチ
ャージ回路用スイッチング素子もデータ信号が導通する
素子であるので、高耐圧スイッチング素子（高耐圧トラ
ンジスタ）を適用した。

【００１５】第３スイッチング素子は、外部から供給さ
れるクロック信号に基づいて、第２スイッチング素子に
対し駆動制御信号（第２スイッチング素子の駆動を制御
する信号）を供給するデータ線駆動回路に含まれている
ものとすることができる。データ線駆動回路は、第２ス
イッチング素子に対し駆動制御信号を供給する回路で、
この回路に含まれるデータ線駆動用スイッチング素子
は、データ信号が導通しない素子（第３スイッチング素
子）であるため、本発明では低耐圧スイッチング素子
（低耐圧トランジスタ）を適用した。なお、データ線駆
動回路は、詳しくは第２スイッチング素子に対し駆動制
御信号を複数のデータ線毎に順次供給するものである。

【００１６】また、第３スイッチング素子は、外部から
供給されるクロック信号に基づいて、走査線に対し走査
信号をパルス的に線順次で供給する走査線駆動回路に含
まれているものとすることができる。この場合も、デー
タ信号が導通しない第３スイッチング素子としての走査
線駆動回路用スイッチング素子を低耐圧スイッチング素
子（低耐圧トランジスタ）にて構成したため、セルグヒ
ーティングの生じ難い動作電圧で該走査線駆動回路用ス
イッチング素子を作動させることが可能となり、走査信
号の安定した供給が可能となる。

【００１７】上記第１〜第３スイッチング素子が形成さ
れた基板が石英を主体として構成されているものとする
ことができる。このような石英基板は熱伝導性が低く、
これにスイッチング素子を形成した場合、例えば相対的
に熱伝導性が低いシリコン基板等に比してセルフヒーテ
ィングが一層生じやすいものである。そこで、この石英
基板を素子形成用の支持基板として用いた場合、本発明
の構成を採用することで一層顕著なセルフヒーティング
の防止効果が発現される。また、第１〜第３スイッチン
グ素子を、単結晶シリコンを半導体層とする薄膜トラン
ジスタとすることができ、この場合も一層顕著なセルフ
ヒーティングの防止効果を発現可能である。なお、本明
細書において、「主体」とするとは、構成成分のうち最
も含有量の多い成分のことを言うものとする。

【００１８】次に、上記目的を達成するために、本発明
の電子機器は、上記電気光学装置を備えたことを特徴と
する。このような電子機器とすることで、信頼性の高い
表示部を備えた電子機器とすることができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。（電気光学装置）まず、電気光学装置の一実施形態たる
液晶装置の全体構成について、図１から図３を参照して
説明する。図１は、液晶装置の実施の形態におけるＴＦ
Ｔアレイ基板上に設けられた各種配線、周辺回路等の構
成を示すブロック図であり、図２は、ＴＦＴアレイ基板
をその上に形成された各構成要素と共に対向基板の側か
ら見た平面図であり、図３は、対向基板を含めて示す図
２のＨ−Ｈ’断面図である。

【００２０】図１において、液晶装置２００は、例えば
石英基板等からなるＴＦＴアレイ基板１０を備えてい
る。ＴＦＴアレイ基板１０上には、マトリクス状に設け
られた複数の画素電極９ａと、Ｘ方向に複数配列され、
それぞれがＹ方向に沿って伸びるデータ線６ａと、Ｙ方
向に複数配列され、それぞれがＸ方向に沿って伸びる走
査線３ａと、各データ線６ａと画素電極９ａとの間に介
在するとともに、これらの間の導通状態及び非導通状態
を、走査線３ａを介して供給される走査信号に応じて制
御するスイッチング素子の一例としての複数の画素スイ
ッチング用ＴＦＴ（thin-film-transistor）３０とが形
成されている。また、ＴＦＴアレイ基板１０上には、後
述の蓄積容量７０（図７参照）のための配線である容量
線３ｂ（第２蓄積容量電極）が、走査線３ａと平行に形
成されている。なお、ＴＦＴアレイ基板１０としては、
例えばハードガラス、シリコン基板等を用いることも可
能である。

【００２１】さらに、ＴＦＴアレイ基板１０上には、複
数のデータ線６ａに所定電圧レベルのプリチャージ信号
を画像信号に先行して供給するプリチャージ回路２０１
と、画像信号をサンプリングして複数のデータ線６ａに
供給するサンプリング回路３０１と、データ線駆動回路
１０１と、走査線駆動回路１０４とが形成されている。

【００２２】走査線駆動回路１０４はスイッチング素子
としての走査線駆動用ＴＦＴ１０７を備え、図示しない
外部制御回路から供給される電源、基準クロック信号等
に基づいて、所定タイミングで走査線３ａに走査信号を
パルス的に線順次で印加する。なお、この場合の走査線
駆動用ＴＦＴ１０７は、走査線駆動回路１０４に備えら
れた例えばラッチ回路ないしバッファ回路等に実装され
る。

【００２３】データ線駆動回路１０１はスイッチング素
子としてのデータ線駆動用ＴＦＴ１０８を備え、図示し
ない外部制御回路から供給される電源、基準クロック信
号等に基づいて、走査線駆動回路１０４が走査信号を印
加するタイミングに合わせて、サンプリング回路駆動信
号をサンプリング回路３０１に供給する。この場合、サ
ンプリング回路駆動信号は、例えば６つの画像信号線３
０４について、各データ線６ａ毎にサンプリング回路駆
動信号線３０６を介してサンプリング回路３０１に所定
タイミングで順次供給される。なお、この場合のデータ
線駆動用ＴＦＴ１０８も、データ線駆動回路１０１に備
えられた例えばラッチ回路ないしバッファ回路等に実装
される。

【００２４】プリチャージ回路２０１は、プリチャージ
用ＴＦＴ２０２を各データ線６ａ毎に備えており、プリ
チャージ信号線２０４がプリチャージ用ＴＦＴ２０２の
ソース電極に接続されており、プリチャージ回路駆動信
号線２０６がプリチャージ用ＴＦＴ２０２のゲート電極
に接続されている。そして、プリチャージ信号線２０４
を介して、外部電源からプリチャージ信号（ＮＲＧ）を
書き込むために必要な所定電圧の電源電圧が供給され、
プリチャージ回路駆動信号線２０６を介して、各データ
線６ａについて画像信号（ＶＩＤ１〜ＶＩＤ６）に先行
するタイミングでプリチャージ信号を書き込むように、
外部制御回路からプリチャージ回路駆動信号（ＮＲＳ）
が供給される。プリチャージ回路２０１は、好ましくは
中間階調レベルの画素データに相当するプリチャージ信
号（画像補助信号）を供給する。

【００２５】サンプリング回路３０１は、サンプリング
用ＴＦＴ３０２を各データ線６ａ毎に備えており、画像
信号線３０４がサンプリング用ＴＦＴ３０２のソース電
極に接続されており、サンプリング回路駆動信号線３０
６がサンプリング用ＴＦＴ３０２のゲート電極に接続さ
れている。そして、画像信号線３０４を介して、６つの
パラレルな画像信号（ＶＩＤ１〜ＶＩＤ６）が入力され
ると、これらの画像信号（ＶＩＤ１〜ＶＩＤ６）をサン
プリングする。また、サンプリング回路駆動信号線３０
６を介して、データ線駆動回路１０１からサンプリング
回路駆動信号が入力されると、６つの画像信号線３０４
についてサンプリングされた画像信号を、データ線６ａ
に順次印加する。即ち、データ線駆動回路１０１とサン
プリング回路３０１とは、画像信号線３０４から入力さ
れた６相展開されたパラレルな画像信号（ＶＩＤ１〜Ｖ
ＩＤ６）をデータ線６ａに供給するように構成されてい
る。

【００２６】次に、図２及び図３に示すように、ＴＦＴ
アレイ基板１０の上には、複数の画素電極９ａにより規
定される画面表示領域（即ち、実際に液晶層５０の配向
状態変化により画像が表示される液晶装置の領域）の周
囲において、対となる基板を貼り合わせて液晶層５０を
包囲するシール部材の一例として、光硬化性樹脂からな
るシール材５２が画面表示領域に沿って設けられてい
る。そして、対向基板２０上における画面表示領域とシ
ール材５２との間には、遮光性の周辺見切り５３が設け
られている。

【００２７】周辺見切り５３は、後に画面表示領域に対
応して開口部が設けられた遮光性のケースにＴＦＴアレ
イ基板１０が入れられた場合に、当該画面表示領域が製
造誤差等により当該ケースの開口の縁に隠れてしまわな
いように、即ち、例えばＴＦＴアレイ基板１０のケース
に対する数百μｍ程度のずれを許容するように、画面表
示領域の周囲に５００μｍ以上の幅を持つ帯状の遮光性
材料から形成されたものである。

【００２８】シール材５２の外側の領域には、画面表示
領域の下辺に沿ってデータ線駆動回路１０１及び実装端
子１０２が設けられており、画面表示領域の左右の２辺
に沿って走査線駆動回路１０４が設けられている。更に
画面表示領域の上辺には、画面表示領域の両側に設けら
れた走査線駆動回路１０４間をつなぐための複数の配線
１０５が設けられている。また、対向基板２０のコーナ
ー部の少なくとも一箇所において、ＴＦＴアレイ基板１
０と対向基板２０との間で電気的導通をとるための導通
材からなる銀点１０６が設けられている。そして、シー
ル材５２とほぼ同じ輪郭を持つ対向基板２０が当該シー
ル材５２によりＴＦＴアレイ基板１０に固着されてい
る。

【００２９】また、本実施形態の場合、画素電極９ａと
ゲート線６ａとの間の画素スイッチング用ＴＦＴ３０
（第１スイッチング素子）と、サンプリング回路３０１
が有するサンプリング用ＴＦＴ３０２（第２スイッチン
グ素子）と、プリチャージ回路２０１が有するプリチャ
ージ用ＴＦＴ２０２（第２スイッチング素子）とが高耐
圧トランジスタにて構成される一方、データ線駆動回路
１０１が有するデータ線駆動用ＴＦＴ１０８（第３スイ
ッチング素子）と、走査線駆動回路１０２が有する走査
線駆動用ＴＦＴ１０７（第３スイッチング素子）とが低
耐圧トランジスタにて構成されている。具体的には、高
耐圧トランジスタとしては１０Ｖ〜１５Ｖの電圧で作動
する例えば１２Ｖ用トランジスタを用い、低耐圧トラン
ジスタとしては１Ｖ〜６Ｖの電圧で作動する例えば５Ｖ
用トランジスタを用いている。

【００３０】すなわち、画像信号（ＶＩＤ１〜ＶＩＤ
６）が導通する画素スイッチング用ＴＦＴ３０，サンプ
リング用ＴＦＴ３０２とプリチャージ用ＴＦＴ２０２に
ついては高耐圧トランジスタが適用され、これら画像信
号（ＶＩＤ１〜ＶＩＤ６）が導通するＴＦＴ３０，３０
２の駆動制御を行う走査線駆動用ＴＦＴ１０７，データ
線駆動用ＴＦＴ１０８については低耐圧トランジスタが
適用されている。これは、画像信号（ＶＩＤ１〜ＶＩＤ
６）の導通部に関しては動作電圧を相対的に高い値で保
ち、画像信号（ＶＩＤ１〜ＶＩＤ６）の安定性を確保す
る一方、走査線駆動用ＴＦＴ１０７，データ線駆動用Ｔ
ＦＴ１０８の導通部を動作電圧を相対的に低い値とし、
セルフヒーティングが生じ難い構成としたものである。
したがって、低耐圧トランジスタを含む回路において当
該回路の高速化ないし高集積化を実現可能となり、それ
に伴い外部回路のパネル上への作りこみも可能になり、
外付けＩＣチップの削減が可能となる。

【００３１】次に、プリチャージ回路２０１及びサンプ
リング回路３０１を構成するプリチャージ用ＴＦＴ２０
２及びサンプリング用ＴＦＴ３０２の具体的な回路構成
について図４及び図５を参照して説明する。なお、図４
は、プリチャージ回路２０１のプリチャージ用ＴＦＴ２
０２を構成する各種のＴＦＴを示す回路図であり、図５
は、サンプリング回路３０１のサンプリング用ＴＦＴ３
０２を構成する各種のＴＦＴを示す回路図である。

【００３２】図４（ａ）に示すようにプリチャージ回路
２０１のプリチャージ用ＴＦＴ２０２（図１参照）は、
Ｎチャネル型ＴＦＴ２０２ａから構成されてもよいし、
図４（ｂ）に示すようにＰチャネル型ＴＦＴ２０２ｂか
ら構成されてもよいし、図４（ｃ）に示すようにＮチャ
ネル型ＴＦＴ及びＰチャネル型ＴＦＴから成る相補型Ｔ
ＦＴ２０２ｃから構成されてもよい。なお、図４（ａ）
から図４（ｃ）において、図１に示したプリチャージ回
路駆動信号線２０６を介して入力されるプリチャージ回
路駆動信号２０６ａ、２０６ｂは、ゲート電圧として各
ＴＦＴ２０２ａ〜２０２ｃに入力される。

【００３３】同じく図１に示したプリチャージ信号線２
０４を介して入力されるプリチャージ信号ＮＲＳは、ソ
ース電圧として各ＴＦＴ２０２ａ〜２０２ｃに入力され
る。Ｎチャネル型ＴＦＴ２０２ａにゲート電圧として印
加されるプリチャージ回路駆動信号２０６ａと、Ｐチャ
ネル型ＴＦＴ２０２ｂにゲート電圧として印加されるプ
リチャージ回路駆動信号２０６ｂとは、相互に反転信号
である。従って、プリチャージ回路２０１を相補型ＴＦ
Ｔ２０２ｃで構成する場合には、プリチャージ回路駆動
信号線２０６が少なくとも２本以上必要となる。このよ
うにプリチャージ回路駆動信号線２０６が２本以上にな
る場合、画面表示領域の一方の側に集中して配線しても
よいし、プリチャージ信号線２０４と組み合わせて、画
面表示領域の両側から配線してもよい。或いは、例え
ば、相補型ＴＦＴ２０２ｃの手前でプリチャージ回路駆
動信号２０６ａをインバータにより反転させて、プリチ
ャージ回路駆動信号２０６ｂを形成してもよい。

【００３４】図５（ａ）に示すようにサンプリング回路
３０１のサンプリング用ＴＦＴ３０２（図１参照）は、
Ｎチャネル型ＴＦＴ３０２Ａから構成されてもよいし、
図５（ｂ）に示すようにＰチャネル型ＴＦＴ３０２Ｂか
ら構成されてもよいし、図５（ｃ）に示すように相補型
ＴＦＴ３０２Ｃから構成されてもよい。なお、図５
（ａ）から図５（ｃ）において、図１に示した画像信号
線３０４を介して入力される画像信号ＶＩＤは、ソース
電圧として各ＴＦＴ３０２ａ〜３０２ｃに入力される。

【００３５】同じく図１に示したデータ線駆動回路１０
１からサンプリング回路駆動信号線３０６を介して入力
されるサンプリング回路駆動信号３０６ａ、３０６ｂ
は、ゲート電圧として各ＴＦＴ３０２ａ〜３０２ｃに入
力される。また、サンプリング回路３０１においても、
前述のプリチャージ回路２０１の場合と同様に、Ｎチャ
ネル型ＴＦＴ３０２ａにゲート電圧として印加されるサ
ンプリング回路駆動信号３０６ａと、Ｐチャネル型ＴＦ
Ｔ３０２Ｂにゲート電圧として印加されるサンプリング
回路駆動信号３０６ｂとは、相互に反転信号である。従
って、サンプリング回路３０１を相補型ＴＦＴ３０２Ｃ
で構成する場合には、サンプリング回路駆動信号３０６
ａ、３０６ｂ用のサンプリング回路駆動信号線３０６が
少なくとも２本以上必要となる。

【００３６】次に、液晶装置２００の内部構成について
図６及び図７を参照して説明する。ここに、図６は図１
の画素電極９ａ付近を拡大した平面図であり、図７は図
６のＡ−Ａ’に沿った断面図である。なお、図６におい
ては、各層や各部材を図面上で認識可能な程度の大きさ
とするため、各層や各部材毎に縮尺を異ならしめてあ
る。

【００３７】まず、図６に基づいて、ＴＦＴアレイ基板
１０（図１参照）上の画素電極９ａの形成領域（画素
部）内の平面構造について詳細に説明する。図６に示す
ように、液晶装置２００のＴＦＴアレイ基板１０（図１
参照）上の画素電極９ａの形成領域（画素部）内には、
マトリクス状に複数の透明な画素電極９ａ（点線部９
ａ’により輪郭が示されている）が設けられており、画
素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走
査線３ａ及び容量線３ｂが設けられている。データ線６
ａは、コンタクトホール５を介して半導体層１ａのうち
後述のソース領域に電気的に接続されており、画素電極
９ａは、コンタクトホール８を介して半導体層１ａのう
ち後述のドレイン領域に電気的に接続されている。ま
た、半導体層１ａのうちチャネル領域（図中右上りの斜
線の領域）に対向するように走査線３ａが配置されてお
り、走査線３ａはゲート電極として機能する。

【００３８】図６において、右上がりの斜線で示した領
域には、複数の遮光層１１ａが設けられている。より具
体的には、遮光層１１ａはそれぞれ、画素部において半
導体層１ａのチャネル領域を含む画素スイッチング用Ｔ
ＦＴ３０を、ＴＦＴアレイ基板１０の基板本体１０Ａ
（図７参照）側から見て覆う位置に設けられており、更
に、容量線３ｂの本線部に対向して走査線３ａに沿って
直線状に伸びる本線部と、データ線６ａと交差する箇所
からデータ線６ａに沿って隣接する段側（即ち、図中下
向き）に突出した突出部とを有する。遮光層１１ａの各
段（画素行）における下向きの突出部の先端は、データ
線６ａ下において次段における容量線３ｂの上向きの突
出部の先端と重ねられている。この重なった箇所には、
遮光層１１ａと容量線３ｂとを相互に電気的に接続する
コンタクトホール１３が設けられている。即ち、本実施
形態では、遮光層１１ａは、コンタクトホール１３によ
り前段あるいは後段の容量線３ｂに電気的に接続されて
いる。なお、本実施形態において、画素電極９ａ、画素
スイッチング用ＴＦＴ３０、及び遮光層１１ａは画素部
内にのみ設けられている。

【００３９】次に、図７に基づいて、液晶装置２００の
画素電極９ａの形成領域（画素部内）の断面構造につい
て説明する。ＴＦＴアレイ基板１０は、石英からなる支
持基板１０Ａとその液晶層５０側表面上に形成された画
素電極９ａ、画素スイッチング用ＴＦＴ３０、配向膜１
６を主体として構成されており、対向基板２０は透明な
ガラスや石英などの光透過性基板からなる基板本体２０
Ａとその液晶層５０側表面上に形成された対向電極（共
通電極）２１と配向膜２２とを主体として構成されてい
る。

【００４０】このように、ＴＦＴアレイ基板１０の支持
基板１０Ａの液晶層５０側表面上には、画素電極９ａが
設けられており、その液晶層５０側には、ラビング処理
等の所定の配向処理が施された配向膜１６が設けられて
いる。画素電極９ａは、例えばＩＴＯ（インジウム・テ
ィン・オキサイド）などの透明導電性膜からなり、配向
膜１６は、例えばポリイミドなどの有機膜からなる。ま
た、支持基板１０Ａの液晶層５０側表面上には、図７に
示すように、各画素電極９ａに隣接する位置に、各画素
電極９ａをスイッチング制御する画素スイッチング用Ｔ
ＦＴ３０が設けられている。

【００４１】他方、対向基板２０の基板本体２０Ａの液
晶層５０側表面上には、その全面に渡って対向電極（共
通電極）２１が設けられており、その液晶層５０側に
は、ラビング処理等の所定の配向処理が施された配向膜
２２が設けられている。対向電極２１は、例えばＩＴＯ
などの透明導電性膜からなり、配向膜２２は、例えばポ
リイミドなどの有機膜からなる。

【００４２】また、基板本体２０Ａの液晶層５０側表面
上には、図７に示すように、各画素部の開口領域以外の
領域に対向基板遮光層２３が設けられている。このよう
に対向基板２０側に対向基板遮光層２３を設けることに
より、対向基板２０側から入射光が画素スイッチング用
ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’やＬＤ
Ｄ（Lightly Doped Drain）領域１ｂ及び１ｃに侵入す
ることを防止することができるとともに、コントラスト
を向上させることができる。

【００４３】このように構成された画素電極９ａと対向
電極２１とが対向するように配置されたＴＦＴアレイ基
板１０と対向基板２０との間には、両基板の周縁部間に
形成されたシール材５２（図２参照）により囲まれた空
間に液晶が封入され、液晶層５０が形成されている。液
晶層５０は、例えば一種又は数種類のネマティック液晶
を混合した液晶からなっており、画素電極９ａからの電
界が印加されていない状態で配向膜１６及び２２により
所定の配向状態を採る。

【００４４】また、ＴＦＴアレイ基板１０は、支持基板
１０Ａ上に、単結晶シリコン基板を貼り合わせてなる複
合基板を用いたものであり、支持基板１０Ａの液晶層５
０側表面上に設けられた下側貼り合わせ膜１０Ｂと下側
貼り合わせ膜１０Ｂの上に設けられている上側貼り合わ
せ膜１２との間が、支持基板１０Ａ上と半導体基板との
貼り合わせ界面２２１となっている。上側貼り合わせ膜
１２の表面上において、各画素スイッチング用ＴＦＴ３
０に対応する位置には、遮光層１１ａが埋め込まれてい
る。遮光層１１ａは、後述するように、単結晶シリコン
基板の支持基板１０Ａと貼り合わされる側の面に形成さ
れ、その後、支持基板１０Ａ上に単結晶シリコン基板を
貼り合わせることにより支持基板１０Ａ上に形成された
ものであるので、遮光層１１ａが設けられた単結晶シリ
コン基板上に遮光層１１ａを覆うように形成された上側
貼り合わせ膜１２によって埋め込まれた状態となってい
る。

【００４５】さらに、遮光層１１ａは、好ましくは不透
明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及び
Ｐｄのうちの少なくとも一つを含む、金属単体、合金、
金属シリサイド等から構成される。遮光層１１ａをこの
ような材料から構成することにより、ＴＦＴアレイ基板
１０の支持基板１０Ａの表面上において、遮光層１１ａ
の形成工程の後に行われる画素スイッチング用ＴＦＴ３
０の形成工程における高温処理により、遮光層１１ａが
破壊されたり溶融することを防止することができる。こ
のようにＴＦＴアレイ基板１０に遮光層１１ａが形成さ
れているので、ＴＦＴアレイ基板１０側からの戻り光等
が画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’
やＬＤＤ領域１ｂ、１ｃに入射することを防ぐことがで
き、光電流の発生によるトランジスタ素子としての画素
スイッチング用ＴＦＴ３０の特性劣化を防止することが
可能とされている。

【００４６】また、上側貼り合わせ膜１２上および遮光
層１１ａ上には、シリコン窒化膜からなる第１保護層２
５１が設けられている。第１保護層２５１は、耐酸化性
及び絶縁性を有するものであり、支持基板１０Ａの表面
上の略全面に形成されている。第１保護層２５１の厚み
は、１０ｎｍ〜５０ｎｍの範囲とすることが望ましい。
第１保護層２５１の厚みが、１０ｎｍ未満であると、遮
光膜１１ａの酸化を防ぐ効果が十分に得られない恐れが
生じるため好ましくない。また、第１保護層２５１の厚
みが５０ｎｍ以内であれば、遮光層が貼り合わせ界面よ
りも下側に位置している場合と比較して半導体層１ａと
遮光層１１ａとの間の距離を十分に短くすることができ
る。

【００４７】また、第１保護層２５１の上には、第１層
間絶縁膜２０６ｂが設けられている。第１層間絶縁膜２
０６ｂは、画素スイッチング用ＴＦＴ３０を構成する半
導体層１ａと遮光層１１ａとをより一層確実に電気的絶
縁するものであり、支持基板１０Ａの表面上の略全面に
形成されている。さらに、ＴＦＴアレイ基板１０の表面
上に第１層間絶縁膜２０６ｂを設けることにより、遮光
層１１ａが画素スイッチング用ＴＦＴ３０等を汚染する
ことを防止することもできる。

【００４８】また、半導体層１ａと遮光層１１ａとの間
の距離、すなわち第１保護層２５１の厚みと第１層間絶
縁膜２０６ｂの厚みとを合わせた厚みは、６０ｎｍ〜２
００ｎｍの範囲とされ、７０ｎｍ〜１００ｎｍの範囲と
することがより望ましい。半導体層１ａと遮光層１１ａ
との間の距離が、６０ｎｍ未満であると、半導体層１ａ
と遮光層１１ａとを確実に絶縁することができない場合
がある。また、半導体層１ａと遮光層１１ａとの間の距
離が２００ｎｍ以内であれば、遮光層１１ａをバックゲ
ートとして積極的に使用することができる。

【００４９】次に、本実施形態の液晶装置２００では、
ゲート絶縁膜２を走査線３ａに対向する位置から延設し
て誘電体膜として用い、半導体膜１ａを延設して第１蓄
積容量電極１ｆとし、更にこれらに対向する容量線３ｂ
の一部を第２蓄積容量電極とすることにより、蓄積容量
７０が構成されている。より詳細には、半導体層１ａの
高濃度ドレイン領域１ｅが、データ線６ａ及び走査線３
ａの下に延設されて、同じくデータ線６ａ及び走査線３
ａに沿って伸びる容量線３ｂ部分に絶縁膜２を介して対
向配置されて、第１蓄積容量電極（半導体層）１ｆとさ
れている。

【００５０】さらに、蓄積容量７０においては、図６及
び図７から分かるように、遮光層１１ａを、第２蓄積容
量電極としての容量線３ｂの反対側において第１蓄積容
量電極１ｆに第１層間絶縁膜２０６ｂを介して第３蓄積
容量電極として対向配置させることにより（図７の図示
右側の蓄積容量７０参照）、蓄積容量が更に付与される
ように構成されている。

【００５１】次に、図７において、画素スイッチング用
ＴＦＴ３０は、半導体層１ａの膜厚を３０ｎｍから１０
０ｎｍまでの範囲、好ましくは４０ｎｍから６０ｎｍま
での範囲で一定の膜厚とする。半導体層１ａの膜厚が１
００ｎｍ以下であれば、チャネル部の不純物濃度によら
ずゲート電極が制御する空乏層が半導体層１ａよりも大
きく拡がるため、画素スイッチング用ＴＦＴ３０は完全
空乏型となる。

【００５２】また、画素スイッチング用ＴＦＴ３０は、
ＬＤＤ（Lightly Doped Drain）構造を有しており、走
査線３ａ、該走査線３ａからの電界によりチャネルが形
成される半導体層１ａのチャネル領域１ａ’、走査線３
ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ
線６ａ、半導体層１ａの低濃度ソース領域（ソース側Ｌ
ＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側Ｌ
ＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ
並びに高濃度ドレイン領域１ｅを備えている。

【００５３】また、半導体層１ａの層厚が３０ｎｍ以上
であり、好ましくは４０ｎｍ以上のためチャネル領域１
ａ’の膜厚による閾値電圧等のトランジスタ特性のばら
つきを小さくできる。さらに、半導体層１ａの層厚が１
００ｎｍ好ましくは６０ｎｍ以下のため、前記遮光層１
１ａで防止することの出来ない迷光が半導体層１ａに照
射されても、光励起の電子正孔対の生成量が小さく抑え
ることができる。したがって、光リーク電流が小さくで
き、画素のスイッチング素子である画素スイッチング用
ＴＦＴ３０として有効である。

【００５４】データ線６ａは、Ａｌ等の金属膜や金属シ
リサイド等の合金膜などの遮光性金属薄膜から構成され
ている。また、走査線３ａ、ゲート絶縁膜２及び第１層
間絶縁膜２０６ｂの上には、高濃度ソース領域１ｄへ通
じるコンタクトホール５及び高濃度ドレイン領域１ｅへ
通じるコンタクトホール８が各々形成された第２層間絶
縁膜４が形成されている。このソース領域１ｂへのコン
タクトホール５を介して、データ線６ａは高濃度ソース
領域１ｄに電気的接続されている。

【００５５】更に、データ線６ａ及び第２層間絶縁膜４
の上には、高濃度ドレイン領域１ｅへのコンタクトホー
ル８が形成された第３層間絶縁膜７が形成されている。
この高濃度ドレイン領域１ｅへのコンタクトホール８を
介して、画素電極９ａは高濃度ドレイン領域１ｅに電気
的接続されている。前述の画素電極９ａは、このように
構成された第３層間絶縁膜７の上面に設けられている。
なお、画素電極９ａと高濃度ドレイン領域１ｅとは、デ
ータ線６ａと同一のＡｌ膜や走査線３ｂと同一のポリシ
リコン半導体膜を中継して電気的接続するようにしても
よい。

【００５６】次に、本実施形態の液晶装置２００では、
上述の通り画素スイッチング用ＴＦＴ３０は高耐圧トラ
ンジスタにて構成されている。ここで、図８及び図９に
示すように、高耐圧トランジスタを用いた画素スイッチ
ング用ＴＦＴ３０，サンプリング用ＴＦＴ３０２，プリ
チャージ用ＴＦＴ２０２は、低耐圧トランジスタを用い
た走査線駆動用ＴＦＴ１０７，データ線駆動用ＴＦＴ１
０８に比して膜厚の厚いゲート絶縁膜を用いて構成され
ている。

【００５７】具体的には、図８に示すＴＦＴ３０，３０
２，２０２のゲート絶縁膜２の厚さは約６２ｎｍ、図９
に示すＴＦＴ１０７，１０８のゲート絶縁膜１１２の厚
さは約１８ｎｍとされている。このように、ゲート絶縁
膜の膜厚を異なる構成とすることで、それぞれのＴＦＴ
３０，３０２，１０７，１０８，２０２が高耐圧用ない
し低耐圧用のトランジスタを構成することができる。

【００５８】なお、チャネル領域１ａ’（１１１ａ’）
のチャネル長が相対的に長いトランジスタを高耐圧トラ
ンジスタと、チャネル長が相対的に短いトランジスタを
低耐圧トランジスタとして構成することもできる。ま
た、ゲート電極（走査線）３ａについて仕事関数の異な
る電極構成材料を用いて、高耐圧トランジスタないし低
耐圧トランジスタを構成することもできる。具体的に
は、ゲート電極材料としてポリシリコンを用いて高耐圧
トランジスタを構成し、ゲート電極材料として金属又は
金属シリサイドを用いた低耐圧トランジスタを構成する
こともできる。

【００５９】本実施形態の液晶装置２００では、各ＴＦ
Ｔ３０，３０２，１０７，１０８，２０２が形成された
基板本体１０Ａが石英等にて構成され、シリコン基板等
に比して熱伝導性が高くない材料であるため、セルフヒ
ーティングにより駆動電流が減少する等の不具合が生じ
る場合がる。そこで、このセルフヒーティングを抑える
ため、各ＴＦＴ３０，３０２，２０２，１０７，１０８
を目的別に分類し、駆動信号ないしプリチャージ信号等
が導通する走査線駆動用ＴＦＴ１０７、データ線駆動用
ＴＦＴ１０８に関しては低耐圧のトランジスタを用い
た。一方、画像信号が導通する画素スイッチング用ＴＦ
Ｔ３０、及びサンプリング用ＴＦＴ３０２、プリチャー
ジ用ＴＦＴ２０２に関しては高耐圧のトランジスタを用
い、該画像信号が不安定化することを防止ないし抑制し
た。

【００６０】したがって、安定した画像信号の供給を確
保しつつ、セルフヒーティングの発生を防止ないし抑制
することが可能となり、ＴＦＴ３０，３０２を作動させ
るための駆動信号が安定して供給されるようになる。そ
の結果、当該液晶装置２００は誤作動発生が少なく信頼
性の高いものとなる。

【００６１】（液晶装置の製造方法）次に、上記構造を
有する液晶装置の製造方法について、図面を参照しつつ
説明する。はじめに、ＴＦＴアレイ基板１０の製造方法
について説明する。

【００６２】まず、図１０（ａ）に示すように、例え
ば、厚さが６００μｍ程度の単結晶シリコン層からなる
単結晶シリコン基板２０８を用意する。この単結晶シリ
コン基板２０８の支持基板１０Ａと貼り合わされる側の
表面には、シリコン酸化膜からなる第１層間絶縁膜２０
６ｂがあらかじめ形成されている。第１層間絶縁膜２０
６ｂは、単結晶シリコン基板２０８の表面を酸化するこ
とにより形成され、第１層間絶縁膜２０６ｂの厚みは、
５０ｎｍ〜２００ｎｍの範囲とし、６０ｎｍないし９０
ｎｍの範囲とすることがより望ましい。

【００６３】また、単結晶シリコン基板２０８の支持基
板１０Ａと貼り合わされる側の表面には、水素イオン
（Ｈ⁺）が例えば加速電圧１００ｋｅＶ、ドーズ量１０
×１０¹ ⁶／ｃｍ²にて注入されている。

【００６４】次に、図１０（ｂ）に示すように、単結晶
シリコン基板２０８の第１層間絶縁膜２０６ｂ上に、シ
リコン窒化膜を、減圧化学気相堆積法（ＬＰＣＶＤ法）
を用いたジクロロシランとアンモニアの反応により、例
えば１０ｎｍ〜５０ｎｍの膜厚に堆積することにより、
第１保護層２５１を形成する。また、プラズマＣＶＤ法
によって、形成しても良い。

【００６５】次に、図１０（ｃ）に示すように、第１保
護層２５１上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ
のうちの少なくとも一つを含む、金属単体、合金、金属
シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビ
ーム加熱蒸着法などにより、例えば１５０ｎｍ〜２００
ｎｍの膜厚に堆積することにより、平面ベタ状の遮光層
１１を形成する。

【００６６】次に、単結晶シリコン基板２０８の表面上
の全面にフォトレジストを形成し、最終的に形成する遮
光層１１ａのパターン（図６参照）を有するフォトマス
クを用いてフォトレジストを露光する。その後フォトレ
ジストを現像することにより、図１０（ｄ）に示すよう
に、最終的に形成する遮光層１１ａのパターンを有する
フォトレジスト２０７を形成する。

【００６７】次に、フォトレジスト２０７をマスクとし
て遮光層１１のエッチングを行い、その後、フォトレジ
スト２０７を剥離することにより、図１０（ｅ）に示す
ように、単結晶シリコン基板２０８の表面上に、所定の
パターンを有する遮光層１１ａが形成される。遮光層１
１ａの膜厚は、例えば１５０ｎｍ〜２００ｎｍとなる。

【００６８】次に、図１１（ａ）に示すように、遮光層
１１ａが形成された単結晶シリコン基板２０８の表面上
に、ＣＶＤ法などにより、ＳｉＯ₂からなる上側貼り合
わせ膜１２となる絶縁体層１２Ａを形成する。絶縁体層
１２Ａの膜厚は、少なくとも遮光層１１ａの膜厚よりも
厚く設定し、例えば、約４００〜１２００ｎｍとするの
が好ましく、より好ましくは１０００〜１２００ｎｍ程
度とする。

【００６９】次に、図１１（ｂ）に示すように、遮光層
１１ａの上に位置する絶縁体層１２Ａの表面を、ＣＭＰ
（化学的機械研磨）法を用いて研磨して平坦化すること
により、支持基板１０Ａとの貼り合わせ界面を構成する
上側貼り合わせ膜１２が形成される。上側貼り合わせ膜
１２の膜厚は、例えば４００〜６００ｎｍとなる。以上
のようにして、第１層間絶縁膜２０６ｂと第１保護層２
５１と遮光層１１ａと上側貼り合わせ膜１２とを備えた
単結晶シリコン基板２０８が形成される。

【００７０】次に、図１１（ｃ）に示すように、支持基
板１０Ａと単結晶シリコン基板２０８との貼り合わせを
行うことにより複合基板とする。ここで使用される支持
基板１０Ａの単結晶シリコン基板２０８と貼り合わされ
る側の表面には、単結晶シリコン基板２０８との貼り合
わせ界面２２１を構成する下側貼り合わせ膜１０Ｂが予
め形成されている。下側貼り合わせ膜１０Ｂは、上側貼
り合わせ膜１２と同様に、ＳｉＯ₂からなるものであ
り、ＣＶＤ法などにより形成される。そして、支持基板
１０Ａと単結晶シリコン基板２０８とは、支持基板１０
Ａの下側貼り合わせ膜１０Ｂと単結晶シリコン基板２０
８の上側貼り合わせ膜１２とを対向させた状態で貼り合
わせられ、下側貼り合わせ膜１０Ｂと上側貼り合わせ膜
１２との間が貼り合わせ界面２２１となる。

【００７１】ここでの支持基板１０Ａと単結晶シリコン
基板２０８との貼り合わせは、例えば３００℃で２時間
熱処理することによって行われる。支持基板１０Ａと単
結晶シリコン基板２０８との貼り合わせ強度をさらに高
めるためには、熱処理温度を上昇させて４５０℃程度に
する必要があるが、石英などからなる支持基板１０Ａと
単結晶シリコン基板２０８との熱膨張係数の差が大きい
ため、支持基板１０Ａと単結晶シリコン基板２０８とを
貼り合わせた状態でさらに加熱すると、単結晶シリコン
基板２０８の単結晶シリコン層にクラックなどの欠陥が
発生し、製造されるＴＦＴアレイ基板１０の品質が劣化
する恐れがある。

【００７２】このようなクラックなどの欠陥の発生を抑
制するためには、一度３００℃にて貼り合わせのための
熱処理を行った単結晶シリコン基板２０８を、ウエット
エッチングまたはＣＭＰによって１００〜１５０μｍ程
度まで薄くし、その後、さらに高温の熱処理を行う方法
によって貼り合わせ強度を高めることが望ましい。具体
的には、例えば、単結晶シリコン基板２０８と支持基板
１０Ａとを３００℃で熱処理することにより貼り合わ
せ、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板
２０８の厚さが１５０μｍなるようにエッチングを行
い、その後、４５０℃で再び熱処理することにより、貼
り合わせ強度を高めることが望ましい。

【００７３】次に、単結晶シリコン基板２０８の単結晶
シリコン層の一部を、単結晶シリコン基板２０８を熱処
理することによって剥離し、図１１（ｄ）に示すよう
に、薄膜単結晶シリコン層２０６ａを支持基板１０Ａ上
に形成する。ここでの単結晶シリコン層の剥離現象は、
あらかじめ単結晶シリコン基板２０８中に導入されてい
る水素イオンによって、単結晶シリコン基板２０８の表
面近傍のある層で半導体の結合が分断されるために生じ
るものである。

【００７４】単結晶シリコン層を剥離するための熱処理
は、例えば、毎分２０℃の昇温速度にて６００℃まで加
熱することにより行うことができる。この熱処理によっ
て、単結晶シリコン基板２０８の単結晶シリコン層の一
部が分離される。なお、薄膜単結晶シリコン層２０６ａ
は、単結晶シリコン基板２０８に対して行われる水素イ
オン注入の加速電圧を変えることによって、５０ｎｍ〜
３０００ｎｍまでの任意の膜厚で形成することが可能で
ある。

【００７５】なお、薄膜単結晶シリコン層２０６ａは、
上述した方法以外に、単結晶シリコン基板２０８の表面
を研磨して膜厚を３〜５μｍとした後に、さらにＰＡＣ
Ｅ（Plasma Assisted Chemical Etching）法によってエ
ッチングして仕上げる方法や、多孔質半導体上に形成し
たエピタキシャル半導体層を、多孔質半導体層の選択エ
ッチングによって貼り合わせ基板上に転写するＥＬＴＲ
ＡＮ（Epitaxial Layer Transfer）法によっても得るこ
とができる。

【００７６】次に、図１２及び図１３を参照して、薄膜
単結晶シリコン層２０６ａを熱酸化することにより酸化
膜２０６ｃを形成し、酸化膜２０６ｃをウエットエッチ
ングにより除去する工程を説明する。この場合、画素ス
イッチング用ＴＦＴ３０及びデータ線駆動用ＴＦＴ１０
８を形成するための工程である。

【００７７】まず、図１２（ａ）に示すように、支持基
板１０Ａの表面上の全面に、減圧化学気相堆積法（ＬＰ
ＣＶＤ法）を用いたジクロロシランとアンモニアの反応
により、シリコン窒化膜２０９を１００ｎｍ〜３００ｎ
ｍ程度形成する。次に、図１２（ｂ）に示すように、シ
リコン窒化膜２０９の上に、フォトレジスト２０５を形
成する。その後、搬送時などに、支持基板１０Ａの端面
に設けられたフォトレジスト２０５が剥がれないよう
に、支持基板１０Ａの端面に位置するフォトレジスト２
０５の除去を行う。ここでのフォトレジスト２０５の除
去は、支持基板１０Ａの端面を露光して感光することに
より行ってもよいし、また、水酸化カリウム水溶液など
のアルカリ溶液で剥離することにより行ってもよい。

【００７８】次に、図１２（ｃ）に示すように、フォト
マスクを用いてフォトレジスト２０５を露光し、現像す
ることにより、層厚の厚いトランジスタを作りこみたい
領域を覆うパターンを有するフォトレジスト２０５ａを
形成する。次に、フォトレジスト２０５ａをマスクとし
て、ウエットエッチングによりシリコン窒化膜２０９を
エッチングし、その後、フォトレジスト２０５ａを除去
することにより、図１２（ｄ）に示すように、薄膜単結
晶シリコン層２０６ａ上においてトランジスタを作りこ
みたい領域を覆う選択酸化用マスクパターン２０９ａを
形成する。

【００７９】次に、図１３（ａ）に示すように、選択酸
化用マスクパターン２０９ａに覆われていない領域に設
けられている薄膜単結晶シリコン層２０６ａを、熱酸化
（酸化プロセス）することにより局所的に成長させ、酸
化膜２０６ｃを形成する。酸化膜２０６ｃの膜厚は、例
えば、薄膜単結晶シリコン層２０６ａの膜厚が４００ｎ
ｍ程度である場合、７００ｎｍ程度とすることが望まし
い。

【００８０】次に、図１３（ｂ）に示すように、酸化膜
２０６ｃをウエットエッチングで除去し、その後、図１
３（ｃ）に示すように、選択酸化用マスクパターン２０
９ａを、熱リン酸を用いる方法や、反応性エッチングや
反応性イオンビームエッチングなどのドライエッチング
を行う方法などにより除去し、層厚の厚いトランジスタ
を作りこみたい領域の薄膜単結晶シリコン層２０６ａを
３０ｎｍ〜１００ｎｍまでの範囲の一定の膜厚に形成し
た。

【００８１】次に、図１４（ａ）に示すように、フォト
リソグラフィ工程、エッチング工程等により、所定パタ
ーンの半導体層１ａ，１１１ａを形成する。すなわち、
データ線６ａの下で容量線３ｂが形成される領域および
走査線３ａに沿って容量線３ｂが形成される領域には、
画素スイッチング用ＴＦＴ３０を構成する相対的に層厚
の厚い半導体層１ａを、画素電極９ａ（図１参照）が形
成されていない領域（画素外）には、例えばデータ線駆
動回路１０１に設けられるデータ線駆動用ＴＦＴ１０８
を構成する相対的に層厚の薄い半導体層１１１ａを形成
する。

【００８２】次に、図１４（ｂ）に示すように、半導体
層１ａ，１１１ａを約８５０〜１３００℃の温度、好ま
しくは約１０００℃の温度で７２分程度熱酸化（酸化プ
ロセス）し、約６０ｎｍの比較的薄い厚さの熱酸化半導
体膜を形成することによりプレゲート絶縁膜２’，１１
２’を形成する。この結果、半導体層１ａ，１１１ａの
厚さは約３０〜１７０ｎｍ、ゲート絶縁膜２’、１１
２’の厚さは約５２ｎｍとなる。

【００８３】このように得たプレゲート絶縁膜付きの基
板について、図１５に示すような方法で、半導体層１
ａ，１１１ａ毎に異なる膜厚のゲート絶縁膜を形成す
る。まず、図１５（ａ）に示すように、半導体層１ａを
覆うプレゲート絶縁膜２’の表面上全面にレジスト１６
１を形成し、図１５（ｂ）に示すように、ウェットエッ
チングにより半導体層１１１ａを覆うプレゲート絶縁膜
１１２’を除去する。

【００８４】さらに、図１５（ｂ）の状態からレジスト
１６１を剥離し、再び約８５０〜１３００℃の温度、好
ましくは約１０００℃の温度で３０分程度熱酸化し、図
１５（ｃ）に示すように、半導体層１１１ａについては
約１８ｎｍの熱酸化半導体膜を形成することによりゲー
ト絶縁膜１１２を得る。一方、半導体層１ａについては
上記プレゲート絶縁膜２’との積層により約６２ｎｍの
熱酸化半導体膜を形成し、ゲート絶縁膜２を得る。

【００８５】なお、本実施形態では、半導体層１ａと半
導体層１１１ａとを同じ層厚にて構成したが、例えば半
導体層１１１ａの層厚を薄くし、且つゲート絶縁膜１１
２の厚さをゲート絶縁膜２よりも薄い構成、もしくは半
導体層１１１ａの層厚を厚くし、ゲート絶縁膜１１２の
厚さをゲート絶縁膜２よりも薄い構成とすることもでき
る。また、上記製造工程においては画素スイッチング用
ＴＦＴ３０及びデータ線駆動用ＴＦＴ１０８を形成する
ための工程を示したが、サンプリング用ＴＦＴ３０２、
プリチャージ用ＴＦＴ２０２については画素スイッチン
グ用ＴＦＴ３０と、走査線駆動用ＴＦＴ１０７について
はデータ線駆動用ＴＦＴ１０８と同様の工程にて、それ
ぞれゲート絶縁膜の膜厚を所望の厚さに形成することが
できる。

【００８６】次に、図１６〜図２０を参照して、ゲート
絶縁膜が形成された支持基板１０ＡからＴＦＴアレイ基
板１０を製造する方法について説明する。なお、この場
合、ゲート絶縁膜２が形成された半導体層１ａの形成領
域について説明するが、上記ゲート絶縁膜１１２が形成
された半導体層１１１ａの形成領域についても以下の説
明と同様の工程を施している。すなわち、図１６〜図２
０は、各工程におけるＴＦＴアレイ基板の一部分を、図
７に示した断面図に対応させて示した工程図である。ま
た、図１６〜図２０は、図１０〜図１５と異なる縮尺で
示してある。

【００８７】図１６（ａ）に示すように、ゲート絶縁膜
２が形成された支持基板１０ＡにおけるＮチャネルの半
導体層１ａに対応する位置に、レジスト膜３０１を形成
し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素のド
ーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋ
ｅＶの加速電圧、２×１０¹¹／ｃｍ²のドーズ量にて）
ドープする。

【００８８】次に、図１６（ｂ）に示すように、Ｐチャ
ネルの半導体層１ａに対応する位置にレジスト膜（図示
略）を形成し、Ｎチャネルの半導体層１ａにＢなどのII
I族元素のドーパント３０３を低濃度で（例えば、Ｂイ
オンを３５ｋｅＶの加速電圧、１×１０¹²／ｃｍ²のド
ーズ量にて）ドープする。

【００８９】次に、図１６（ｃ）に示すように、Ｐチャ
ネル、Ｎチャネル毎に、半導体層１ａのチャネル領域１
ａ’の端部を除く支持基板１０Ａの表面にレジスト膜３
０５を形成し、Ｐチャネルには、図１３（ａ）に示した
工程の約１〜１０倍のドーズ量でＰなどのＶ族元素のド
ーパント３０４をドープし、Ｎチャネルには、図１３
（ｂ）に示した工程の約１〜１０倍のドーズ量でＢなど
のIII族元素のドーパント３０８をドープする。

【００９０】次に、図１６（ｄ）に示すように、半導体
層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化
するため、支持基板１０Ａの表面の走査線３ａ（ゲート
電極）に対応する部分にレジスト膜３０７（走査線３ａ
よりも幅が広い）を形成し、これをマスクとしてその上
からＰなどのＶ族元素のドーパント３０８を低濃度で
（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０
¹⁴／ｃｍ²のドーズ量にて）ドープする。

【００９１】次に、図１７（ａ）に示すように、反応性
エッチングや反応性イオンビームエッチングなどのドラ
イエッチング、あるいはウエットエッチングにより、第
１層間絶縁膜２０６ｂと第１保護層２５１とを貫通して
遮光層１１ａに達するコンタクトホール１３を形成す
る。コンタクトホール１３を開孔する際には、図１７
（ａ）に示すように、第１層間絶縁膜２０６ｂと第１保
護層２５１とを貫通するだけで遮光層１１ａに達するの
で、下側貼り合わせ膜１０Ｂと上側貼り合わせ膜１２と
の間に位置する単結晶シリコン基板２０８と支持基板１
０Ａとの貼り合わせ界面２２１を貫通する必要はない。

【００９２】また、コンタクトホール１３の開孔は、反
応性エッチング、反応性イオンビームエッチングのよう
な異方性を有するドライエッチングにより行った方が、
開孔形状をマスク形状とほぼ同じにできるという利点が
ある。ただし、異方性を有するドライエッチングとウエ
ットエッチングとを組み合わせて開孔すれば、コンタク
トホール１３の形状をテーパ状にすることができるの
で、配線接続時の断線を防止できるという利点が得られ
る。

【００９３】次に、図１７（ｂ）に示すように、減圧Ｃ
ＶＤなどによりポリシリコン半導体層３を３５０ｎｍ程
度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシ
リコン半導体膜３を導電化する。又は、Ｐイオンをポリ
シリコン半導体膜３の成膜と同時に導入したドープ半導
体膜を用いてもよい。これにより、ポリシリコン半導体
層３の導電性を高めることができる。

【００９４】次に、図１７（ｃ）に示すように、レジス
トマスクを用いたフォトリソグラフィ工程、エッチング
工程などにより、所定パターンの走査線３ａとともに容
量線３ｂを形成する。なお、この後、支持基板１０Ａの
裏面に残存するポリシリコン半導体膜を支持基板１０Ａ
の表面をレジスト膜で覆ってエッチングにより除去す
る。

【００９５】次に、図１７（ｄ）に示すように、半導体
層１ａにＰチャネルのＬＤＤ領域を形成するために、Ｎ
チャネルの半導体層１ａに対応する位置をレジスト膜３
０９で覆い、走査線（ゲート電極）３ａを拡散マスクと
して、まずＢなどのIII族元素のドーパント３１０を低
濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電
圧、３×１０¹³／ｃｍ²のドーズ量にて）ドープし、Ｐ
チャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領
域１ｃを形成する。

【００９６】続いて、図１７（ｅ）に示すように、半導
体層１ａにＰチャネルの高濃度ソース領域１ｄおよび高
濃度ドレイン領域１ｅを形成するために、Ｎチャネルの
半導体層１ａに対応する位置をレジスト膜３０９で覆っ
た状態で、かつ、走査線３ａよりも幅の広いマスク（図
示略）でレジスト層をＰチャネルに対応する走査線３ａ
上に形成した状態で、ＢなどのIII族元素のドーパント
３１１を高濃度で（例えば、ＢＦ²イオンを９０ｋｅＶ
の加速電圧、２×１０¹⁵／ｃｍ²のドーズ量にて）ドー
プする。

【００９７】次に、図１８（ａ）に示すように、半導体
層１ａにＮチャネルのＬＤＤ領域を形成するために、Ｐ
チャネルの半導体層１ａに対応する位置をレジスト膜
（図示略）で覆い、走査線３ａ（ゲート電極）を拡散マ
スクとして、ＰなどのＶ族元素のドーパント６０を低濃
度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×
１０¹²／ｃｍ²のドーズ量にて）ドープし、Ｎチャネル
の低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを
形成する。

【００９８】続いて、図１８（ｂ）に示すように、半導
体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃
度ドレイン領域１ｅを形成するために、走査線３ａより
も幅の広いマスクでレジスト６２をＮチャネルに対応す
る走査線３ａ上に形成した後、ＰなどのＶ族元素のドー
パント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶ
の加速電圧、４×１０¹⁵／ｃｍ²のドーズ量にて）ドー
プする。

【００９９】次に、図１８（ｃ）に示すように、画素ス
イッチング用ＴＦＴ３０における走査線３ａとともに容
量線３ｂ及び走査線３ａを覆うように、例えば、常圧又
は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒
化半導体膜や酸化半導体膜等からなる第２層間絶縁膜４
を形成する。第２層間絶縁膜４の膜厚は、約５００〜１
５００ｎｍが好ましく、更に８００ｎｍがより好まし
い。この後、高濃度ソース領域１ｄ及び高濃度ドレイン
領域１ｅを活性化するために約８５０℃のアニール処理
を２０分程度行う。

【０１００】次に、図１８（ｄ）に示すように、データ
線３１に対するコンタクトホール５を、反応性エッチン
グ、反応性イオンビームエッチング等のドライエッチン
グにより或いはウエットエッチングにより形成する。ま
た、走査線３ａや容量線３ｂを図示しない配線と接続す
るためのコンタクトホールも、コンタクトホール５と同
一の工程により第２層間絶縁膜４に開孔する。

【０１０１】次に、図１９（ａ）に示すように、第２層
間絶縁膜４の上に、スパッタ処理等により、遮光性のＡ
ｌ等の低抵抗金属や金属シリサイド等を金属膜６とし
て、約１００〜７００ｎｍの厚さ、好ましくは約３５０
ｎｍに堆積した後、図１９（ｂ）に示すように、フォト
リソグラフィ工程、エッチング工程等により、データ線
６ａを形成する。

【０１０２】次に、図１９（ｃ）に示すように、データ
線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法
やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、
ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸
化半導体膜等からなる第３層間絶縁膜７を形成する。第
３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好
ましく、更に８００ｎｍがより好ましい。

【０１０３】次に、図２０（ａ）に示すように、画素ス
イッチング用ＴＦＴ３０において、画素電極９ａと高濃
度ドレイン領域１ｅとを電気的に接続するためのコンタ
クトホール８を、反応性エッチング、反応性イオンビー
ムエッチング等のドライエッチングにより形成する。

【０１０４】次に、図２０（ｂ）に示すように、第３層
間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ等の
透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積
した後、図２０（ｃ）に示すように、フォトリソグラフ
ィ工程、エッチング工程等により画素電極９ａを形成す
る。なお、本実施形態の液晶装置を反射型電気光学装置
とする場合には、Ａｌ等の反射率の高い不透明な材料か
ら画素電極９ａを形成してもよい。

【０１０５】続いて、画素電極９ａの上にポリイミド系
の配向膜の塗布液を塗布し、その後、所定のプレティル
ト角を持つように、且つ所定方向にラビング処理を施す
こと等により、配向膜１６が形成される。以上のように
して、図７に示すＴＦＴアレイ基板１０が製造される。

【０１０６】次に、対向基板２０の製造方法及びＴＦＴ
アレイ基板１０と対向基板２０とから液晶装置を製造す
る方法について説明する。図７に示した対向基板２０を
製造するには、基板本体２０Ａとしてガラス基板等の光
透過性基板を用意し、基板本体２０Ａの表面上に、対向
基板遮光層２３を形成する。対向基板遮光層２３は、例
えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリング
した後、フォトリソグラフィ工程、エッチング工程を経
て形成される。なお、対向基板遮光層２３は、上記の金
属材料の他、カーボンやＴｉなどをフォトレジストに分
散させた樹脂ブラックなどの材料から形成してもよい。

【０１０７】その後、基板本体２０Ａの表面上の全面に
スパッタリング法などにより、ＩＴＯ等の透明導電性薄
膜を約５０〜２００ｎｍの厚さに堆積することにより、
対向電極２１を形成する。さらに、対向電極２１の表面
上の全面にポリイミドなどの配向膜の塗布液を塗布した
後、所定のプレティルト角を持つように、且つ所定方向
にラビング処理を施すこと等により、配向膜２２を形成
する。以上のようにして、図７に示す対向基板２０が製
造される。

【０１０８】最後に、上述のように製造されたＴＦＴア
レイ基板１０と対向基板２０とを、配向膜１６と配向膜
２２とが互いに対向するようにシール材により貼り合わ
せ、真空吸引法などの方法により、両基板間の空間に、
例えば複数種類のネマティック液晶を混合してなる液晶
を吸引して、所定の厚みを有する液晶層５０を形成する
ことにより、図７に示した構造の液晶装置が製造され
る。

【０１０９】（電子機器）以下、上記実施形態の液晶装
置を用いた電子機器の一例として、投射型表示装置につ
いて説明する。図２１は、投射型表示装置の一例を示し
た概略構成図である。この投射型表示装置は、３つの液
晶パネルを使用した、いわゆる３板式の投射型液晶表示
装置である。ここでは、上記実施形態の液晶装置２００
を液晶ライトバルブを構成する液晶パネルとして用いて
いる。図２１において、符号５１０は光源、５１３，５
１４はダイクロイックミラー、５１５，５１６，５１７
は反射ミラー、５１８，５１９，５２０はリレーレン
ズ、５２２，５２３，５２４は液晶ライトバルブ、５２
５はクロスダイクロイックプリズム、５２６は投射レン
ズ系を示している。

【０１１０】光源５１０は、超高圧水銀灯等のランプ５
１１とランプ５１１の光を反射するリフレクタ５１２と
から構成されている。青色光・緑色光反射のダイクロイ
ックミラー５１３は、光源５１０からの白色光のうちの
赤色光を透過させるとともに、青色光と緑色光とを反射
する。透過した赤色光は反射ミラー５１７で反射され、
赤色光用液晶ライトバルブ５２２に入射される。

【０１１１】各ライトバルブにより変調された３つの色
光は、クロスダイクロイックプリズム５２５に入射す
る。このプリズムは、４つの直角プリズムが貼り合わさ
れ、その内面に赤色光を反射する誘電体多層膜と青色光
を反射する誘電体多層膜とが十字状に形成されたもので
ある。これらの誘電体多層膜によって３つの色光が合成
されて、カラー画像を表す光が形成される。合成された
光は、投射光学系である投射レンズ系５２６によってス
クリーン５２７上に投射され、画像が拡大されて表示さ
れる。

【０１１２】このような投射型液晶表示装置は、上記液
晶装置２００を備えたものであるので、信頼性の高い優
れた投射型表示装置となる。

【０１１３】以下、上記各実施形態の液晶装置を用いた
電子機器の他の例を説明する。図２２は、携帯電話の一
例を示した斜視図である。図２２において、符号１００
０は携帯電話本体を示し、符号１００１は上記液晶装置
２００を用いた液晶表示部を示している。

【０１１４】図２３は、腕時計型電子機器の一例を示し
た斜視図である。図２３において、符号１１００は時計
本体を示し、符号１１０１は上記液晶装置２００を用い
た液晶表示部を示している。

【０１１５】図２４は、ワープロ、パソコンなどの携帯
型情報処理装置の一例を示した斜視図である。図２４に
おいて、符号１２００は情報処理装置、符号１２０２は
キーボードなどの入力部、符号１２０４は情報処理装置
本体、符号１２０６は上記液晶装置２００を用いた液晶
表示部を示している。

【０１１６】図２２〜図２４に示す電子機器は、上記実
施形態の液晶装置２００を備えたものであるので、信頼
性の高い優れた表示部を備えた電子機器となる。

【０１１７】なお、本発明の技術範囲は上記の実施形態
に限定されるものではなく、特許請求の範囲を逸脱しな
い範囲において種々の変更を加えることが可能である。
例えば図１０〜図２０に示した製造工程は、上記実施形
態の液晶装置を製造するための一例に過ぎず、その他、
種々の構成を有する液晶装置に本発明を適用することが
できる。具体的には、ゲート絶縁膜の膜厚を上述のよう
にＴＦＴの種類毎に異ならせるかわりに、チャネル長を
フォトリソ工程において該ＴＦＴ毎に異ならせたり、ゲ
ート電極の構成材料を該ＴＦＴ毎に異ならせるものとす
ることもできる。また、電気光学物質としては液晶に限
らず、ＴＦＴ等のスイッチング素子の作動に基づく電界
印加状態変化によって駆動制御される物質、例えば有機
ＥＬ等を用いることもできる。

【０１１８】

【発明の効果】以上説明したように、本発明の電気光学
装置によれば、画像信号が導通するトランジスタに関し
ては動作電圧の相対的に高い高耐圧トランジスタにて構
成し、画像信号の安定性を確保する一方、該画素信号の
導通しないトランジスタに関しては動作電圧の相対的に
低い低耐圧トランジスタにて構成し、例えば石英等の比
較的熱伝導性の低い支持基板上に画素信号の導通しない
トランジスタを形成した場合にも、セルフヒーティング
が生じ難く信号が安定して導通するものとなる。したが
って、このような低耐圧トランジスタを含む回路におい
て当該回路の高速化ないし高集積化を実現可能となり、
それに伴い外部回路のパネル上への作りこみも可能にな
り、外付けＩＣチップの削減が可能となる。

【図面の簡単な説明】

【図１】本発明の電気光学装置の一例である液晶装置
のＴＦＴアレイ基板上に形成された各種配線、素子、制
御回路等を示すブロック図。

【図２】図１の液晶装置の全体構成を示す平面図。

【図３】図１の液晶装置の全体構成を示す断面図。

【図４】液晶装置に設けられたプリチャージ回路を構
成するＴＦＴの回路図。

【図５】液晶装置に設けられたサンプリング回路を構
成するＴＦＴの回路図。

【図６】データ線、走査線、画素電極、遮光層等が形
成されたＴＦＴアレイ基板の相隣接する複数の画素群を
拡大して示す平面図。

【図７】図６のＡ−Ａ’断面図である。

【図８】画素スイッチング用ＴＦＴ及びサンプリング
用ＴＦＴの構成を示す平面図。

【図９】データ線駆動用ＴＦＴ、走査線駆動用ＴＦＴ
及びプリチャージ用ＴＦＴの構成を示す平面図。

【図１０】図１の液晶装置の製造プロセスについて、
ＴＦＴを構成する半導体層を形成するための一例を示す
工程図。

【図１１】図１０に続く、図１の液晶装置の製造プロ
セスについて半導体層を形成するための工程図。

【図１２】図１１に続く、図１の液晶装置の製造プロ
セスについて半導体層を形成するための工程図。

【図１３】図１２に続く、図１の液晶装置の製造プロ
セスについて半導体層を形成するための工程図。

【図１４】図１３に続く、図１の液晶装置の製造プロ
セスについて半導体層を形成するための工程図。

【図１５】図１４に続く、図１の液晶装置の製造プロ
セスについて半導体層を形成するための工程図。

【図１６】図１の液晶装置の製造プロセスについて、
図１０〜図１５で形成した半導体層を具備する基板から
ＴＦＴアレイ基板を製造するプロセスを示す工程図。

【図１７】図１６に続く、ＴＦＴアレイ基板を製造す
るプロセスを示す工程図。

【図１８】図１７に続く、ＴＦＴアレイ基板を製造す
るプロセスを示す工程図。

【図１９】図１８に続く、ＴＦＴアレイ基板を製造す
るプロセスを示す工程図。

【図２０】図１９に続く、ＴＦＴアレイ基板を製造す
るプロセスを示す工程図。

【図２１】本発明の液晶装置を用いた電子機器の一例
として投射型表示装置の構成を示す概念図。

【図２２】本発明の液晶装置を用いた電子機器のその
他の例として携帯電話の一例を示す斜視図。

【図２３】本発明の液晶装置を用いた電子機器のその
他の例として腕時計型電子機器の一例を示す斜視図。

【図２４】本発明の液晶装置を用いた電子機器のその
他の例として携帯型情報処理装置の一例を示す斜視図。

【符号の説明】

１ａ半導体層１ａ’ チャネル領域２ゲート絶縁膜３ａ走査線６ａデータ線９ａ画素電極１０ＴＦＴアレイ基板１０Ａ支持基板３０画素スイッチング用ＴＦＴ１０７走査線駆動用ＴＦＴ１０８データ線駆動用ＴＦＴ１１２ゲート絶縁膜２００液晶装置２０２プリチャージ用ＴＦＴ３０２サンプリング用ＴＦＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 27/08 １０２ＣＦターム(参考） 2H092 GA59 JA24 KA03 KA07 MA05 MA13 MA17 MA27 NA24 PA01 PA06 RA05 5C094 AA07 AA13 AA22 AA25 AA31 AA43 AA53 AA56 BA03 BA16 BA43 CA19 DA09 DA13 DB01 DB02 DB04 EA04 EB02 EB05 FA01 FA02 FB12 FB14 FB15 JA03 5F048 AA05 AB07 AC01 AC04 BA16 BB05 BB10 BB16 BD01 5F110 AA23 BB02 BB04 CC02 DD03 DD05 DD13 DD14 DD17 EE02 EE05 EE09 EE11 EE30 EE45 FF02 FF23 GG02 GG12 GG22 GG24 GG28 GG32 GG34 HJ01 HJ04 HJ13 HJ23 HL05 HL23 HM03 HM15 NN03 NN22 NN23 NN24 NN25 NN26 NN44 NN46 NN62 NN72 NN73 NN77 NN78 QQ11 QQ17 QQ19

Claims

【特許請求の範囲】

【請求項１】走査線に供給される走査信号に基づい
て、データ線に供給されるデータ信号を画素電極に供給
する第１スイッチング素子と、前記複数のデータ線にデ
ータ信号を供給する第２スイッチング素子とを備えた電
気光学装置であって、前記第１スイッチング素子及び第２スイッチング素子が
相対的に高耐圧な素子にて構成される一方、前記データ
信号が導通されない第３スイッチング素子が前記一方の
基板上に形成され、該第３スイッチング素子が相対的に
低耐圧な素子にて構成されていることを特徴とする電気
光学装置。
【請求項２】前記第１スイッチング素子及び第２スイ
ッチング素子は、高耐圧トランジスタにて構成される一
方、前記第３スイッチング素子は、低耐圧トランジスタ
にて構成されていることを特徴とする請求項１に記載の
電気光学装置。
【請求項３】前記高耐圧トランジスタに、１０Ｖ〜１
５Ｖの電圧が印加されることを特徴とする請求項１又は
２に記載の電気光学装置。
【請求項４】前記低耐圧トランジスタに、１Ｖ〜６Ｖ
の電圧が印加されることを特徴とする請求項１ないし３
のいずれか１項に記載の電気光学装置。
【請求項５】前記高耐圧トランジスタは、前記低耐圧
トランジスタに比してゲート絶縁膜の膜厚が厚く構成さ
れていることを特徴とする請求項２ないし４のいずれか
１項に記載の電気光学装置。
【請求項６】前記高耐圧トランジスタは、前記低耐圧
トランジスタに比してチャネル長が長く構成されている
ことを特徴とする請求項２ないし５のいずれか１項に記
載の電気光学装置。
【請求項７】前記高耐圧トランジスタは、前記低耐圧
トランジスタに比してゲート電極材料の仕事関数が大き
く構成されていることを特徴とする請求項２ないし６の
いずれか１項に記載の電気光学装置。
【請求項８】前記第１スイッチング素子は、前記走査
線からの走査信号に基づき、前記データ線からのデータ
信号を前記画素電極に供給する画素スイッチング素子で
あることを特徴とする請求項１ないし７のいずれか１項
に記載の電気光学装置。
【請求項９】前記第２スイッチング素子は、前記デー
タ信号を前記走査信号と同期して前記複数のデータ線に
供給するために、該データ信号をサンプリングして供給
するサンプリング回路を構成することを特徴とする請求
項８に記載の電気光学装置。
【請求項１０】前記第２スイッチング素子は、前記複
数のデータ線に所定電圧レベルのプリチャージ信号を前
記データ信号に先行してそれぞれ供給するプリチャージ
回路に含まれていることを特徴とする請求項１ないし９
のいずれか１項に記載の電気光学装置。
【請求項１１】前記第３スイッチング素子は、外部か
ら供給されるクロック信号に基づいて、前記第２スイッ
チング素子に対し駆動制御信号を供給するデータ線駆動
回路に含まれていることを特徴とする請求項１ないし１
０のいずれか１項に記載の電気光学装置。
【請求項１２】前記第３スイッチング素子は、外部か
ら供給されるクロック信号に基づいて、前記走査線に対
し走査信号をパルス的に線順次で供給する走査線駆動回
路に含まれていることを特徴とする請求項１ないし１１
のいずれか１項に記載の電気光学装置。
【請求項１３】前記第１ないし第３スイッチング素子
が形成された基板が石英を主体として構成されているこ
とを特徴とする請求項１ないし１２のいずれか１項に記
載の電気光学装置。
【請求項１４】前記第１ないし第３スイッチング素子
が単結晶シリコンを半導体層とする薄膜トランジスタで
あることを特徴とする請求項１ないし１３のいずれか１
項に記載の電気光学装置。
【請求項１５】請求項１ないし１４のいずれか１項に
記載の電気光学装置を備えることを特徴とする電子機
器。