JP4677707B2 - 電気光学装置用薄膜トランジスタアレイ基板の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体層を有した半導体基板と支持基板とを貼り合せてなる複合半導体基板の製造方法、及び半導体層を有したデバイス形成層と支持基板とを貼り合わせてなる複合半導体基板を用いたデバイスの製造方法に関し、またこれら製造方法により得られた複合半導体基板及びデバイス、さらには電気光学装置、並びに電子機器に関する。
【０００２】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するＳＯＩ（Silicon on Insulator）技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【０００３】
ＳＯＩ技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合半導体基板とする。次いで、この複合半導体基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」と略記する）等のデバイスに形成するといった手法が採られる。
【０００４】
ところで、このようなＳＯＩ技術を用いた複合半導体基板（貼り合わせＳＯＩ基板）にあっては、支持基板と半導体基板との間の貼り合わせ強度が弱い箇所、すなわち半導体基板の周端部において、この半導体基板が支持基板から浮いてしまう局部的な剥離が生じることがある。特に、薄膜単結晶半導体層（デバイス形成層）からデバイスを作る際のウエットエッチング工程により、半導体基板と支持基板との貼り合わせ界面にウエットエッチング液が浸入し、膜浮き（剥離）を引き起こしてしまう。
【０００５】
このような膜浮き（剥離）が生じると、この膜浮き箇所の薄膜単結晶半導体層が例えばウエットエッチング工程において複合半導体基板から剥がれ落ち、これがウエットエッチング液を介して複合半導体基板の薄膜単結晶半導体層上に異物として残ってしまい、歩留まりを低下させるといった問題を引き起こしていた。そこで、上記問題を解決するために、例えば下地酸化膜よりもウェハ内側に単結晶半導体層を配置し、膜浮き部上に単結晶半導体層が存在しない構成とすることにより、異物を減らす技術が開示されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２０００−２４３９４２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の方法では、単結晶半導体層を下地酸化膜よりもウェハ内側に配置させる工程を別途有しているため、製造プロセスが複雑化し、製造効率が低下するとともに、コスト増大に繋がる場合もある。
【０００８】
本発明は前記事情に鑑みてなされたもので、特にウエットエッチングによって新たに膜浮き（剥離）が生じた場合にも、この膜浮きに起因して異物が発生し、これによって歩留まりが低下するのを簡便に防止することが可能な複合半導体基板の製造方法、並びにデバイスの製造方法を提供することを目的とする。また、更にはこれら製造方法を用いて得られた複合半導体基板、デバイスを提供することを目的とするとともに、このデバイスを備えた電気光学装置、並びに電子機器を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、前記支持基板と前記半導体基板とを貼り合わせる工程と、貼り合わせの後に前記半導体層をパターニングする工程と、を含み、前記半導体層のパターニング工程において、該パターニングと同時に半導体層の周端部を除去することを特徴とする。
【００１０】
このような製造方法によると、半導体層の周端部を除去するものとしたために、この複合半導体基板を例えばデバイス用の基板等として用いる場合に、例えばウェットエッチング処理によって基板周端部に膜浮き（剥離）等が生じた場合にも、この膜浮きに起因して半導体層から異物が発生することが防止ないし抑制され、これによって歩留まりが低下するのを防止することが可能となる。さらに、本発明においては、その半導体層の周端部除去を、該半導体層のパターニング工程と同時に行うものとしたために、膜浮き時の異物の発生を抑制するためのプロセスを別途行うことなく、製造効率の低下が伴わず、したがってコスト増大も伴わないものとなる。
【００１１】
なお、前記半導体層のパターニング及び周端部除去は、同一のドライエッチング処理によって行われるものとすることができる。この場合、該半導体層のパターニング及び周端部除去工程において、膜浮き等が発生する不具合を防止ないし抑制することができ、一層信頼性の高い複合半導体基板を提供することが可能となる。
【００１２】
また、前記貼り合わせの後であって、前記半導体層のパターニング工程の前に、前記半導体基板の周端部を除去する工程を含むものとすることができる。この場合、貼り合わせ工程において、半導体基板の周端部に膜浮き等が生じた場合にも、これを除去した後に半導体層をパターニングすることとなるために、一層信頼性の高い複合半導体基板を提供することが可能となる。
【００１３】
次に、本発明の複合半導体基板は、上記製造方法によって得られたことを特徴とする。このような複合半導体基板は、例えばデバイス用の基板等として用いるのが好適で、該デバイス用の基板として用いた場合に、例えばデバイス用加工時のウェットエッチング処理によって、基板周端部に膜浮き（剥離）等が生じた場合にも、この膜浮きに起因して半導体層から異物が発生することが防止ないし抑制され、これによって歩留まりが低下するのを防止することが可能となる。すなわち、本発明の複合半導体基板は、不良の少ない信頼性の高いデバイス形成用基板として好適なものとなるのである。
【００１４】
次に、上記課題を解決するために、本発明のデバイスの製造方法は、デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、前記半導体層を前記デバイス形成用にパターニングする工程と、前記パターニング後の複合半導体基板をウエットエッチング処理する工程とを含み、前記半導体層のパターニング工程において、該パターニングと同時に半導体層の周端部を除去することを特徴とする。
【００１５】
このような製造方法によると、半導体層の周端部を除去するものとしたために、後のウェットエッチング処理によって基板周端部に膜浮き（剥離）等が生じた場合にも、この膜浮きに起因して半導体層から異物が発生することが防止ないし抑制され、これによって歩留まりが低下するのを防止することが可能となる。さらに、本発明においては、その半導体層の周端部除去を、該半導体層をデバイス形成用にパターニングする工程と同時に行うものとしたために、膜浮き時の異物の発生を抑制するためのプロセスを別途行うことなく、製造効率の低下が伴わず、したがってコスト増大も伴わないものとなる。なお、上記半導体層をデバイス形成用にパターニングするとは、半導体層のうちデバイスを形成する領域を選択的に島状に形成することを言う。
【００１６】
前記半導体層のパターニング及び周端部除去は、同一のドライエッチング処理によって行われるものとすることができる。この場合、該半導体層のパターニング及び周端部除去工程において、膜浮き等が発生する不具合を防止ないし抑制することができ、一層信頼性の高いデバイスを提供することが可能となる。
【００１７】
また、前記半導体層のパターニング工程の前に、前記半導体基板の周端部を除去する工程を含むものとすることができる。この場合、貼り合わせ工程において、半導体基板の周端部に膜浮き等が生じた場合にも、これを除去した後に半導体層をパターニングすることとなるために、一層信頼性の高いデバイスを提供することが可能となる。
【００１８】
次に、本発明のデバイスは上記製造方法によって得られたことを特徴とする。このようなデバイスによれば、その製造工程において異物発生が防止され、該異物発生に起因する不良発生が防止されていることにより、安定した歩留まりが確保され、非常に信頼性の高いものとなる。
【００１９】
また、本発明の電気光学装置は、前記デバイスを具備することを特徴としている。この電気光学装置によれば、信頼性の高いデバイスを具備しているので、電気光学装置自体も不良が少なく、信頼性の高いものとなる。また、本発明の電子機器は、前記電気光学装置を具備することを特徴としている。この電子機器によれば、信頼性の高い電気光学装置を具備しているので、電子機器自体もまた不良が少なく、信頼性の高いものとなる。
【００２０】
【発明の実施の形態】
以下、本発明を詳しく説明する。
まず、本発明の複合半導体基板の製造方法、およびデバイスの製造方法を適用して製造される、本発明の電気光学装置の一例としての液晶パネルを説明する。図１は、この液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は図１のＡ−Ａ’断面図である。
【００２１】
図１および図２に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図１において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００２２】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２３】
また、図２に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ（スイッチング素子）３０および非表示領域に設けられた駆動回路用ＴＦＴ（スイッチング素子）（図示せず）と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。
【００２４】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２５】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａが設けられている。また、遮光層１１ａと画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的に絶縁するために設けられるものである。
【００２６】
図２に示すように、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ並びに高濃度ドレイン領域１ｅ（ドレイン領域）を備えている。
【００２７】
ここで、半導体層１ａは単結晶シリコンからなっており、この半導体層１ａの厚さは１５０ｎｍ以上であるのが望ましい。１５０ｎｍ未満であると、画素電極９ａとスイッチング素子（画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ）とを接続するコンタクトホールを設ける際の加工や、スイッチング素子（画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ）の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜２は、その厚さが例えば６０〜８０ｎｍ程度とされているのが好ましい。これは、特に画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ（図示せず）の駆動電圧を１０〜１５Ｖ程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【００２８】
また、この液晶パネルにおいては、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ（図示せず）のチャネル領域、ソース領域、ドレイン領域と、第１蓄積容量電極とは、同一の半導体層１ａからなっている。半導体層１ａは、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓilicon On Insulator）技術が適用されたＴＦＴアレイ基板１０に設けられたものである。
【００２９】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には第２層間絶縁膜４が形成されており、この第２層間絶縁膜４には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００３０】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のデバイスの製造方法および複合半導体基板の製造方法について、その一例を説明する。
まず、図３〜図１０に基づき、図１および図２に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、図３および図４と図５〜図７、さらに図８〜図１０とはそれぞれ異なる縮尺で示している。
まず、図３および図４に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜１２とを形成する工程について説明する。なお、図３および図４は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
【００３１】
はじめに、石英基板、ハードガラス等の透光性の基板本体１０Ａを用意する。ここで、この基板本体１０Ａは、本発明における支持基板となるものである。この基板本体１０Ａについては、好ましくはＮ２（窒素）等の不活性ガス雰囲気下で約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【００３２】
このように処理された基板本体１０Ａの表面上の全面に、図３（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。
【００３３】
次に、基板本体１０Ａの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図３（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
【００３４】
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図３（ｃ）に示すように、所定のパターン（図２参照）を有する遮光層１１ａを形成する。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。
【００３５】
次に、図４（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜１２の表層部に凸部１２ａが形成される。第１層間絶縁膜１２の材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
【００３６】
次に、第１層間絶縁膜１２の表面をＣＭＰ（化学的機械的研磨）法などの方法を用いて研磨し、図４（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜１２の表面を平坦化する。第１層間絶縁膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００３７】
次に、図５〜図１０に基づいて、第１層間絶縁膜１２が形成された基板本体（支持基板）１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図５〜図１０は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
図５（ａ）は、図４（ｂ）の一部分を取り出して異なる縮尺で示す図である。図５（ｂ）に示すように、図５（ａ）に示した表面が平坦化された第１層間絶縁膜１２を有する基板本体１０Ａと、単結晶シリコン層２０６ａを形成した単結晶シリコン基板２０６との貼り合わせを行う。なお、基板本体１０Ａと単結晶シリコン基板２０６との貼り合わせは、コストなどの点から、通常は図５（ｂ）に示したように単結晶シリコン基板２０６の周端部が基板本体１０Ａの周端部より例えば３ｍｍ程度内側となるようにしている。
【００３８】
ここで、この単結晶シリコン基板２０６は本発明における半導体基板となるものであり、単結晶シリコン層２０６ａは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板２０６と前記基板本体１０Ａおよび第１層間絶縁膜１２とから、本発明における貼合せ基板Ｓが形成される。
単結晶シリコン基板２０６の厚さは例えば６００μｍであり、予め単結晶シリコン基板２０６の基板本体１０Ａと貼り合わせる側の表面には酸化膜層２０６ｂが形成されている。また、この単結晶シリコン基板２０６には、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２の条件で注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６の表面が０．０５〜０．８μｍ程度酸化されたことにより形成されたものである。
【００３９】
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層２０６ａにクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化するおそれがある。
【００４０】
クラックなどの欠陥の発生を抑制するためには、一度３００℃にて熱処理を行った単結晶シリコン基板２０６を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００４１】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体１０Ａと単結晶シリコン基板２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などによって加熱するといった手法も採用可能である。加熱温度としては、６００℃〜１２００℃、望ましくは第１層間絶縁膜１２や酸化膜層２０６ｂの粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
【００４２】
このようにして貼合せ基板Ｓを形成したら、その単結晶シリコン層２０６からデバイスを形成するに際して、特にこの貼合せ基板Ｓを最初にウエットエッチング処理するに先立ち、単結晶シリコン基板２０６の周端部、すなわち単結晶シリコン層２０６ａと酸化膜層２０６ｂとの周端部をドライエッチング処理によって除去する。これは、貼り合わせ工程後、特に基板本体１０Ａと単結晶シリコン基板２０６との間の熱膨張係数の差などによって応力がかかり、これによって図５（ｂ）に示したように単結晶シリコン基板２０６の周端部にて、単結晶シリコン基板２０６と基板本体１０Ａとの間の露出した界面、本例では酸化膜層２０６ｂと第１層間絶縁膜１２との界面で剥離による膜浮きＴが生じてしまうことがあるからである。
【００４３】
単結晶シリコン基板２０６の周端部のドライエッチング処理については、まず、公知のフォトリソグラフィ技術、エッチング技術等によって図５（ｃ）に示すように単結晶シリコン基板２０６上にレジストパターン８０を形成する。ここで、このレジストパターン８０については、単結晶シリコン基板２０６の周端部を例えば２ｍｍ程度の幅で露出させ、その内側の全面を覆うようにして形成する。
【００４４】
次いで、このレジストパターン８０をマスクとして、単結晶シリコン基板２０６の周端部における単結晶シリコン層２０６ａ、および酸化膜層２０６ｂをドライエッチングで除去する。このドライエッチングについては、従来公知の条件を採用することができる。その後、図５（ｄ）に示すようにレジストパターン８０を除去する。
このようにすれば、前述したように単結晶シリコン基板２０６と基板本体１０Ａとの間の界面に膜浮きＴが生じていても、図５（ｄ）に示したようにこの膜浮きＴが生じていた箇所（周端部）を除去するので、結果的に界面に膜浮きＴのない良好な状態となる。
ここで、酸化膜層２０６ｂの下地となる第１層間絶縁膜１２も基本的に酸化膜層２０６ｂと同じ材質となるため、エッチング時間等を管理することでこの第１層間絶縁膜１２に対するオーバーエッチングを最小限に抑えるのが好ましい。ただし、第１層間絶縁膜１２をオーバーエッチングしても特に後のデバイス形成に支障はない。
【００４５】
次に、図６（ａ）に示すように、貼り合わせた単結晶シリコン基板２０６の貼り合わせ面側の酸化膜層２０６ｂと単結晶シリコン層２０６ａの一部とを残したまま、単結晶シリコン層２０６ａの残部を基板本体１０Ａ側から剥離（分離）するべく熱処理を行う。この基板の剥離現象は、単結晶シリコン基板２０６中に導入された水素イオンによって、単結晶シリコン基板２０６の表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６の一部が基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６ａが形成される。
【００４６】
また、このような単結晶シリコン層２０６ａの薄厚化の後、さらに単結晶シリコン層２０６ａを薄厚化して所望の厚さにするべく、図６（ｂ）に示すように単結晶シリコン層２０６ａを熱酸化してその表層部に厚さ３００ｎｍ程度の犠牲酸化層２０６ｃを形成する。そして、形成した犠牲酸化層２０６ｃを、ＨＦ（フッ酸）などのウエットエッチング液によってウエットエッチングし、図６（ｃ）に示すようにこれを除去して単結晶シリコン層２０６ａの厚さを例えば５０ｎｍ程度にする。このとき、犠牲酸化層２０６ｃのエッチングをドライエッチングでなくウエットエッチングで行うのは、ドライエッチングで行った場合に犠牲酸化層２０６ｃの下地層である単結晶シリコン層２０６ａにダメージが与えられ、この単結晶シリコン層２０６ａからデバイスを作った場合に所望の特性が得られなくなるおそれがあるからである。
【００４７】
このようにしてウエットエッチングを行うと、ウエットエッチング液が単結晶シリコン基板２０６と基板本体１０Ａとの間の界面、すなわち酸化膜層２０６ｂと第１層間絶縁膜１２との界面に浸入し、特に酸化膜層２０６ｂを溶解してしまうことなどによって、図６（ｃ）に示したようにここに剥離による膜浮きＴを生じさせてしまうことがある。
【００４８】
そこで、このウエットエッチング処理の直後に、前述した場合と同様にして膜浮きＴを除去するべく、単結晶シリコン基板２０６（単結晶シリコン層２０６ａと酸化膜層２０６ｂ）の周端部をドライエッチング処理する。
すなわち、図６（ｄ）に示すように単結晶シリコン基板２０６の周端部を例えば２ｍｍ程度の幅で露出させた状態でレジストパターン８１を形成し、その後、このレジストパターン８１をマスクにして単結晶シリコン基板２０６の周端部における単結晶シリコン層２０６ａ、および酸化膜層２０６ｂをドライエッチングで除去する。
その後、レエジストパターン３０１を除去することにより、図６（ｅ）に示すように膜浮きＴが生じていた箇所（周端部）を除去することができ、結果的に界面に膜浮きＴのない良好な状態とすることができる。
【００４９】
なお、デバイス形成層となる単結晶シリコン層２０６ａについては、これから形成するデバイスの種類が複数ある場合、その種類毎に単結晶シリコン層２０６ａの膜厚が異なるのが望ましいことがある。そのような場合には、さらに前記の図６（ｂ）〜図６（ｅ）に示した熱酸化処理、ウエットエッチング処理、レジストパターン形成、ドライエッチング処理、レジストパターン除去を繰り返し、ウエットエッチングによって単結晶シリコン基板２０６の周端部に生じた膜浮きＴを除去するようにする。
【００５０】
次いで、このようにして単結晶シリコン層２０６ａの膜厚調整がなされた貼合せ基板Ｓに対し、そのデバイス形成層となる単結晶シリコン層２０６ａを分離形成する工程について説明する。
まず、図７（ａ）に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、単結晶シリコン層２０６ａをパターニングする。特に、デバイスを形成する領域に対応して島状の半導体層が残余する形にてパターニングを行い複合半導体基板Ｗを得る。
本実施の形態では、エッチング技術としてドライエッチングを用い、その単結晶シリコン層２０６ａのパターニングと同時に、該単結晶シリコン層２０６ａの周端部２０８をエッチング除去するものとしている。つまり、単結晶シリコン層２０６ａをエッチングする際のマスクとして、該単結晶シリコン層２０６ａの周端部２０８において開口部（マスクの非形成領域）を有したものを用い、上記パターニング工程のドライエッチング処理にて周端部２０８を除去するものとしている。
次に、図７（ｂ）に示すように、パターニングした単結晶シリコン層２０６ａを約８００〜１０５０℃の温度で熱酸化することによって、熱酸化膜（シリコン酸化膜）２０６ｄを形成する。
【００５１】
次に、このようにしてパターニングがされた単結晶シリコン層２０６ａを含む複合半導体基板Ｗからデバイスを形成する工程について説明する。なお、以降の工程を説明する図については、図５〜図７とは異なる縮尺で、かつ図５〜図７に示した部位を一部として含んだ状態で示すとともに、酸化膜層２０６ｂについては図７（ａ）の状態であることを前提に図示を省略する。
まず、図８（ａ）に示すように、単結晶シリコン層２０６ａの所定領域を半導体層１ａとする。特に、図２に示すようなデータ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。そして、図７（ｂ）に示した熱酸化膜（シリコン酸化膜）２０６ｄをゲート酸化膜２として構成する。
【００５２】
そして、図８（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図８（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａと対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢ（ホウ素）などのIII 族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５３】
次に、図８（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に各半導体層１ａのチャネル領域１ａ’の端部を除く基板１０の表面にレジスト膜３０５を形成し、Ｐチャネルについて、図８（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについて図８（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのIII族元素のドーパント３０６をドープする。
次に、図８（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。
【００５４】
次に、図９（ａ）に示すように、第１層間絶縁膜１２に遮光層１１ａに達するコンタクトホール１３を反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００５５】
次に、図９（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。さらに、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
次に、図９（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００５６】
次に、図９（ｄ）に示すように、半導体層１ａに駆動回路用ＴＦＴ（図示せず）のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのIII 族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域（図示せず）及び低濃度ドレイン領域（図示せず）を形成する。
【００５７】
続いて、図９（ｅ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のＰチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのIII 族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００５８】
次に、図１０（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【００５９】
続いて、図１０（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６０】
次に、図１０（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成し、本発明に言うデバイスＤを製造する。なお、この第２層間絶縁膜４の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
【００６１】
以下、従来と同様にして層間膜や各種配線などの形成を行い、さらに画素電極９ａ、配向膜１６を形成することにより、ＴＦＴアレイ基板１０を製造する。
また、対向基板２０については従来と同様にして製造しておき、この対向基板２０と前記ＴＦＴアレイ基板１０とから液晶パネルを製造する。
すなわち、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造の液晶パネルが得られる。
【００６２】
このような複合半導体基板の製造方法、及びデバイスの製造方法にあっては、貼合せ基板Ｓの単結晶シリコン層２０６ａの周端部をドライエッチング処理で除去するようにしたので、後のウエットエッチング処理によって単結晶シリコン基板２０６の周端部に膜浮きＴが生じた場合にも、該膜浮きＴ上には単結晶シリコン層２０６ａが存在しないため、異物発生を抑制することが可能となる。したがって、複合半導体基板Ｗの製造工程において、上記異物の発生に基づいて不良が生じる等の不具合が生じ難くなり、信頼性の高い複合半導体基板Ｗを提供することが可能となる。また、このような単結晶シリコン層２０６ａの周端部除去工程を、該単結晶シリコン層２０６ａのパターニング工程と同時に行うものとしているため、製造プロセスが複雑化することもない。
【００６３】
また、基板本体（支持基板）１０Ａと単結晶シリコン基板（半導体基板）２０６との貼り合わせ界面が露出している状態のもとで複合半導体基板Ｓをウエットエッチング処理した後、単結晶シリコン基板２０６の周端部を除去するものとしているため（図５（ｃ）〜図５（ｄ）参照）、後の工程における異物発生を防止して、安定した歩留まりを確保することが可能となる。
さらに、貼合せ基板Ｓを最初にウエットエッチング処理するに先立ち、単結晶シリコン基板２０６の周端部をドライエッチング処理によって除去しているので、最初のウエットエッチング処理前に既に単結晶シリコン基板２０６の周端部に膜浮きＴが生じていても、この膜浮きＴをドライエッチング処理によって除去することができる。したがって、異物発生を一層防止して安定した歩留まりを確保することが可能となる。
なお、本発明においては、上記のような半導体基板２０６のドライエッチング処理による周端部除去工程は必ずしも必要がなく、上述のような単結晶シリコン層２０６ａの周端部除去工程を少なくとも行えば、歩留まりを向上効果を得ることができる。そして、上記半導体基板２０６のドライエッチング処理による周端部除去工程を行うことで、その歩留まりを一層向上させることが可能となる。
【００６４】
なお、本実施の形態では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するデバイスについても、液晶パネルにおけるＴＦＴなどに限定されず、種々の半導体素子を備えたデバイスの製造に適用することができる。
【００６５】
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図１１は、例えば図１、図２に示した電気光学装置（液晶パネル）を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、３つの液晶パネルを使用した、いわゆる３板式の投射型液晶表示装置である。
図１１において、符号５１０は光源、５１３，５１４はダイクロイックミラー、５１５，５１６，５１７は反射ミラー、５１８，５１９，５２０はリレーレンズ、５２２，５２３，５２４は液晶ライトバルブ、５２５はクロスダイクロイックプリズム、５２６は投射レンズ系を示している。
【００６６】
光源５１０は、超高圧水銀灯等のランプ５１１とランプ５１１の光を反射するリフレクタ５１２とから構成されている。青色光・緑色光反射のダイクロイックミラー５１３は、光源５１０からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５１７で反射され、赤色光用液晶ライトバルブ５２２に入射される。
【００６７】
一方、ダイクロイックミラー５１３で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー５１４によって反射され、緑色用液晶ライトバルブ５２３に入射される。一方、青色光は、第２のダイクロイックミラー５１４も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ５１８、リレーレンズ５１９、出射レンズ５２０を含むリレーレンズ系からなる導光手段５２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ５２４に入射される。
【００６８】
各ライトバルブにより変調された３つの色光は、クロスダイクロイックプリズム５２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系５２６によってスクリーン５２７上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置（液晶装置）を備えたものであるので、安定した歩留まりが確保されたものとなり、信頼性の高い電子機器となる。
【００６９】
なお、本発明の技術範囲は前記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】 本発明の電気光学装置の一例である液晶パネルの平面図。
【図２】 図１のＡ−Ａ’断面図。
【図３】 本発明の製造方法に係る液晶パネルの一製造工程を示す図。
【図４】 図３に続く液晶パネルの製造工程図。
【図５】 図４に続く液晶パネルの製造工程図。
【図６】 図５に続く液晶パネルの製造工程図。
【図７】 図６に続く液晶パネルの製造工程図。
【図８】 図７に続く液晶パネルの製造工程図。
【図９】 図８に続く液晶パネルの製造工程図。
【図１０】 図９に続く液晶パネルの製造工程図。
【図１１】 投射型表示装置の構成図。
【符号の説明】
１０Ａ…基板本体（支持基板）、１２…第１層間絶縁膜、８０、８１…レジストパターン、２０６…単結晶シリコン基板（半導体基板）、２０６ａ…単結晶シリコン層（半導体層）、２０６ｂ…酸化膜層、２０８…周端部、Ｓ…貼合せ基板、Ｗ…複合半導体基板
【発明の属する技術分野】
本発明は、半導体層を有した半導体基板と支持基板とを貼り合せてなる複合半導体基板の製造方法、及び半導体層を有したデバイス形成層と支持基板とを貼り合わせてなる複合半導体基板を用いたデバイスの製造方法に関し、またこれら製造方法により得られた複合半導体基板及びデバイス、さらには電気光学装置、並びに電子機器に関する。
【０００２】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するＳＯＩ（Silicon on Insulator）技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【０００３】
ＳＯＩ技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合半導体基板とする。次いで、この複合半導体基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」と略記する）等のデバイスに形成するといった手法が採られる。
【０００４】
ところで、このようなＳＯＩ技術を用いた複合半導体基板（貼り合わせＳＯＩ基板）にあっては、支持基板と半導体基板との間の貼り合わせ強度が弱い箇所、すなわち半導体基板の周端部において、この半導体基板が支持基板から浮いてしまう局部的な剥離が生じることがある。特に、薄膜単結晶半導体層（デバイス形成層）からデバイスを作る際のウエットエッチング工程により、半導体基板と支持基板との貼り合わせ界面にウエットエッチング液が浸入し、膜浮き（剥離）を引き起こしてしまう。
【０００５】
このような膜浮き（剥離）が生じると、この膜浮き箇所の薄膜単結晶半導体層が例えばウエットエッチング工程において複合半導体基板から剥がれ落ち、これがウエットエッチング液を介して複合半導体基板の薄膜単結晶半導体層上に異物として残ってしまい、歩留まりを低下させるといった問題を引き起こしていた。そこで、上記問題を解決するために、例えば下地酸化膜よりもウェハ内側に単結晶半導体層を配置し、膜浮き部上に単結晶半導体層が存在しない構成とすることにより、異物を減らす技術が開示されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２０００−２４３９４２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の方法では、単結晶半導体層を下地酸化膜よりもウェハ内側に配置させる工程を別途有しているため、製造プロセスが複雑化し、製造効率が低下するとともに、コスト増大に繋がる場合もある。
【０００８】
本発明は前記事情に鑑みてなされたもので、特にウエットエッチングによって新たに膜浮き（剥離）が生じた場合にも、この膜浮きに起因して異物が発生し、これによって歩留まりが低下するのを簡便に防止することが可能な複合半導体基板の製造方法、並びにデバイスの製造方法を提供することを目的とする。また、更にはこれら製造方法を用いて得られた複合半導体基板、デバイスを提供することを目的とするとともに、このデバイスを備えた電気光学装置、並びに電子機器を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、前記支持基板と前記半導体基板とを貼り合わせる工程と、貼り合わせの後に前記半導体層をパターニングする工程と、を含み、前記半導体層のパターニング工程において、該パターニングと同時に半導体層の周端部を除去することを特徴とする。
【００１０】
このような製造方法によると、半導体層の周端部を除去するものとしたために、この複合半導体基板を例えばデバイス用の基板等として用いる場合に、例えばウェットエッチング処理によって基板周端部に膜浮き（剥離）等が生じた場合にも、この膜浮きに起因して半導体層から異物が発生することが防止ないし抑制され、これによって歩留まりが低下するのを防止することが可能となる。さらに、本発明においては、その半導体層の周端部除去を、該半導体層のパターニング工程と同時に行うものとしたために、膜浮き時の異物の発生を抑制するためのプロセスを別途行うことなく、製造効率の低下が伴わず、したがってコスト増大も伴わないものとなる。
【００１１】
なお、前記半導体層のパターニング及び周端部除去は、同一のドライエッチング処理によって行われるものとすることができる。この場合、該半導体層のパターニング及び周端部除去工程において、膜浮き等が発生する不具合を防止ないし抑制することができ、一層信頼性の高い複合半導体基板を提供することが可能となる。
【００１２】
また、前記貼り合わせの後であって、前記半導体層のパターニング工程の前に、前記半導体基板の周端部を除去する工程を含むものとすることができる。この場合、貼り合わせ工程において、半導体基板の周端部に膜浮き等が生じた場合にも、これを除去した後に半導体層をパターニングすることとなるために、一層信頼性の高い複合半導体基板を提供することが可能となる。
【００１３】
次に、本発明の複合半導体基板は、上記製造方法によって得られたことを特徴とする。このような複合半導体基板は、例えばデバイス用の基板等として用いるのが好適で、該デバイス用の基板として用いた場合に、例えばデバイス用加工時のウェットエッチング処理によって、基板周端部に膜浮き（剥離）等が生じた場合にも、この膜浮きに起因して半導体層から異物が発生することが防止ないし抑制され、これによって歩留まりが低下するのを防止することが可能となる。すなわち、本発明の複合半導体基板は、不良の少ない信頼性の高いデバイス形成用基板として好適なものとなるのである。
【００１４】
次に、上記課題を解決するために、本発明のデバイスの製造方法は、デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、前記半導体層を前記デバイス形成用にパターニングする工程と、前記パターニング後の複合半導体基板をウエットエッチング処理する工程とを含み、前記半導体層のパターニング工程において、該パターニングと同時に半導体層の周端部を除去することを特徴とする。
【００１５】
このような製造方法によると、半導体層の周端部を除去するものとしたために、後のウェットエッチング処理によって基板周端部に膜浮き（剥離）等が生じた場合にも、この膜浮きに起因して半導体層から異物が発生することが防止ないし抑制され、これによって歩留まりが低下するのを防止することが可能となる。さらに、本発明においては、その半導体層の周端部除去を、該半導体層をデバイス形成用にパターニングする工程と同時に行うものとしたために、膜浮き時の異物の発生を抑制するためのプロセスを別途行うことなく、製造効率の低下が伴わず、したがってコスト増大も伴わないものとなる。なお、上記半導体層をデバイス形成用にパターニングするとは、半導体層のうちデバイスを形成する領域を選択的に島状に形成することを言う。
【００１６】
前記半導体層のパターニング及び周端部除去は、同一のドライエッチング処理によって行われるものとすることができる。この場合、該半導体層のパターニング及び周端部除去工程において、膜浮き等が発生する不具合を防止ないし抑制することができ、一層信頼性の高いデバイスを提供することが可能となる。
【００１７】
また、前記半導体層のパターニング工程の前に、前記半導体基板の周端部を除去する工程を含むものとすることができる。この場合、貼り合わせ工程において、半導体基板の周端部に膜浮き等が生じた場合にも、これを除去した後に半導体層をパターニングすることとなるために、一層信頼性の高いデバイスを提供することが可能となる。
【００１８】
次に、本発明のデバイスは上記製造方法によって得られたことを特徴とする。このようなデバイスによれば、その製造工程において異物発生が防止され、該異物発生に起因する不良発生が防止されていることにより、安定した歩留まりが確保され、非常に信頼性の高いものとなる。
【００１９】
また、本発明の電気光学装置は、前記デバイスを具備することを特徴としている。この電気光学装置によれば、信頼性の高いデバイスを具備しているので、電気光学装置自体も不良が少なく、信頼性の高いものとなる。また、本発明の電子機器は、前記電気光学装置を具備することを特徴としている。この電子機器によれば、信頼性の高い電気光学装置を具備しているので、電子機器自体もまた不良が少なく、信頼性の高いものとなる。
【００２０】
【発明の実施の形態】
以下、本発明を詳しく説明する。
まず、本発明の複合半導体基板の製造方法、およびデバイスの製造方法を適用して製造される、本発明の電気光学装置の一例としての液晶パネルを説明する。図１は、この液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は図１のＡ−Ａ’断面図である。
【００２１】
図１および図２に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図１において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００２２】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２３】
また、図２に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ（スイッチング素子）３０および非表示領域に設けられた駆動回路用ＴＦＴ（スイッチング素子）（図示せず）と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。
【００２４】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２５】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａが設けられている。また、遮光層１１ａと画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的に絶縁するために設けられるものである。
【００２６】
図２に示すように、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ並びに高濃度ドレイン領域１ｅ（ドレイン領域）を備えている。
【００２７】
ここで、半導体層１ａは単結晶シリコンからなっており、この半導体層１ａの厚さは１５０ｎｍ以上であるのが望ましい。１５０ｎｍ未満であると、画素電極９ａとスイッチング素子（画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ）とを接続するコンタクトホールを設ける際の加工や、スイッチング素子（画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ）の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜２は、その厚さが例えば６０〜８０ｎｍ程度とされているのが好ましい。これは、特に画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ（図示せず）の駆動電圧を１０〜１５Ｖ程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【００２８】
また、この液晶パネルにおいては、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ（図示せず）のチャネル領域、ソース領域、ドレイン領域と、第１蓄積容量電極とは、同一の半導体層１ａからなっている。半導体層１ａは、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓilicon On Insulator）技術が適用されたＴＦＴアレイ基板１０に設けられたものである。
【００２９】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には第２層間絶縁膜４が形成されており、この第２層間絶縁膜４には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００３０】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のデバイスの製造方法および複合半導体基板の製造方法について、その一例を説明する。
まず、図３〜図１０に基づき、図１および図２に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、図３および図４と図５〜図７、さらに図８〜図１０とはそれぞれ異なる縮尺で示している。
まず、図３および図４に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜１２とを形成する工程について説明する。なお、図３および図４は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
【００３１】
はじめに、石英基板、ハードガラス等の透光性の基板本体１０Ａを用意する。ここで、この基板本体１０Ａは、本発明における支持基板となるものである。この基板本体１０Ａについては、好ましくはＮ２（窒素）等の不活性ガス雰囲気下で約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【００３２】
このように処理された基板本体１０Ａの表面上の全面に、図３（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。
【００３３】
次に、基板本体１０Ａの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図３（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
【００３４】
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図３（ｃ）に示すように、所定のパターン（図２参照）を有する遮光層１１ａを形成する。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。
【００３５】
次に、図４（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜１２の表層部に凸部１２ａが形成される。第１層間絶縁膜１２の材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
【００３６】
次に、第１層間絶縁膜１２の表面をＣＭＰ（化学的機械的研磨）法などの方法を用いて研磨し、図４（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜１２の表面を平坦化する。第１層間絶縁膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００３７】
次に、図５〜図１０に基づいて、第１層間絶縁膜１２が形成された基板本体（支持基板）１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図５〜図１０は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
図５（ａ）は、図４（ｂ）の一部分を取り出して異なる縮尺で示す図である。図５（ｂ）に示すように、図５（ａ）に示した表面が平坦化された第１層間絶縁膜１２を有する基板本体１０Ａと、単結晶シリコン層２０６ａを形成した単結晶シリコン基板２０６との貼り合わせを行う。なお、基板本体１０Ａと単結晶シリコン基板２０６との貼り合わせは、コストなどの点から、通常は図５（ｂ）に示したように単結晶シリコン基板２０６の周端部が基板本体１０Ａの周端部より例えば３ｍｍ程度内側となるようにしている。
【００３８】
ここで、この単結晶シリコン基板２０６は本発明における半導体基板となるものであり、単結晶シリコン層２０６ａは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板２０６と前記基板本体１０Ａおよび第１層間絶縁膜１２とから、本発明における貼合せ基板Ｓが形成される。
単結晶シリコン基板２０６の厚さは例えば６００μｍであり、予め単結晶シリコン基板２０６の基板本体１０Ａと貼り合わせる側の表面には酸化膜層２０６ｂが形成されている。また、この単結晶シリコン基板２０６には、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２の条件で注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６の表面が０．０５〜０．８μｍ程度酸化されたことにより形成されたものである。
【００３９】
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層２０６ａにクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化するおそれがある。
【００４０】
クラックなどの欠陥の発生を抑制するためには、一度３００℃にて熱処理を行った単結晶シリコン基板２０６を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００４１】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体１０Ａと単結晶シリコン基板２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などによって加熱するといった手法も採用可能である。加熱温度としては、６００℃〜１２００℃、望ましくは第１層間絶縁膜１２や酸化膜層２０６ｂの粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
【００４２】
このようにして貼合せ基板Ｓを形成したら、その単結晶シリコン層２０６からデバイスを形成するに際して、特にこの貼合せ基板Ｓを最初にウエットエッチング処理するに先立ち、単結晶シリコン基板２０６の周端部、すなわち単結晶シリコン層２０６ａと酸化膜層２０６ｂとの周端部をドライエッチング処理によって除去する。これは、貼り合わせ工程後、特に基板本体１０Ａと単結晶シリコン基板２０６との間の熱膨張係数の差などによって応力がかかり、これによって図５（ｂ）に示したように単結晶シリコン基板２０６の周端部にて、単結晶シリコン基板２０６と基板本体１０Ａとの間の露出した界面、本例では酸化膜層２０６ｂと第１層間絶縁膜１２との界面で剥離による膜浮きＴが生じてしまうことがあるからである。
【００４３】
単結晶シリコン基板２０６の周端部のドライエッチング処理については、まず、公知のフォトリソグラフィ技術、エッチング技術等によって図５（ｃ）に示すように単結晶シリコン基板２０６上にレジストパターン８０を形成する。ここで、このレジストパターン８０については、単結晶シリコン基板２０６の周端部を例えば２ｍｍ程度の幅で露出させ、その内側の全面を覆うようにして形成する。
【００４４】
次いで、このレジストパターン８０をマスクとして、単結晶シリコン基板２０６の周端部における単結晶シリコン層２０６ａ、および酸化膜層２０６ｂをドライエッチングで除去する。このドライエッチングについては、従来公知の条件を採用することができる。その後、図５（ｄ）に示すようにレジストパターン８０を除去する。
このようにすれば、前述したように単結晶シリコン基板２０６と基板本体１０Ａとの間の界面に膜浮きＴが生じていても、図５（ｄ）に示したようにこの膜浮きＴが生じていた箇所（周端部）を除去するので、結果的に界面に膜浮きＴのない良好な状態となる。
ここで、酸化膜層２０６ｂの下地となる第１層間絶縁膜１２も基本的に酸化膜層２０６ｂと同じ材質となるため、エッチング時間等を管理することでこの第１層間絶縁膜１２に対するオーバーエッチングを最小限に抑えるのが好ましい。ただし、第１層間絶縁膜１２をオーバーエッチングしても特に後のデバイス形成に支障はない。
【００４５】
次に、図６（ａ）に示すように、貼り合わせた単結晶シリコン基板２０６の貼り合わせ面側の酸化膜層２０６ｂと単結晶シリコン層２０６ａの一部とを残したまま、単結晶シリコン層２０６ａの残部を基板本体１０Ａ側から剥離（分離）するべく熱処理を行う。この基板の剥離現象は、単結晶シリコン基板２０６中に導入された水素イオンによって、単結晶シリコン基板２０６の表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６の一部が基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６ａが形成される。
【００４６】
また、このような単結晶シリコン層２０６ａの薄厚化の後、さらに単結晶シリコン層２０６ａを薄厚化して所望の厚さにするべく、図６（ｂ）に示すように単結晶シリコン層２０６ａを熱酸化してその表層部に厚さ３００ｎｍ程度の犠牲酸化層２０６ｃを形成する。そして、形成した犠牲酸化層２０６ｃを、ＨＦ（フッ酸）などのウエットエッチング液によってウエットエッチングし、図６（ｃ）に示すようにこれを除去して単結晶シリコン層２０６ａの厚さを例えば５０ｎｍ程度にする。このとき、犠牲酸化層２０６ｃのエッチングをドライエッチングでなくウエットエッチングで行うのは、ドライエッチングで行った場合に犠牲酸化層２０６ｃの下地層である単結晶シリコン層２０６ａにダメージが与えられ、この単結晶シリコン層２０６ａからデバイスを作った場合に所望の特性が得られなくなるおそれがあるからである。
【００４７】
このようにしてウエットエッチングを行うと、ウエットエッチング液が単結晶シリコン基板２０６と基板本体１０Ａとの間の界面、すなわち酸化膜層２０６ｂと第１層間絶縁膜１２との界面に浸入し、特に酸化膜層２０６ｂを溶解してしまうことなどによって、図６（ｃ）に示したようにここに剥離による膜浮きＴを生じさせてしまうことがある。
【００４８】
そこで、このウエットエッチング処理の直後に、前述した場合と同様にして膜浮きＴを除去するべく、単結晶シリコン基板２０６（単結晶シリコン層２０６ａと酸化膜層２０６ｂ）の周端部をドライエッチング処理する。
すなわち、図６（ｄ）に示すように単結晶シリコン基板２０６の周端部を例えば２ｍｍ程度の幅で露出させた状態でレジストパターン８１を形成し、その後、このレジストパターン８１をマスクにして単結晶シリコン基板２０６の周端部における単結晶シリコン層２０６ａ、および酸化膜層２０６ｂをドライエッチングで除去する。
その後、レエジストパターン３０１を除去することにより、図６（ｅ）に示すように膜浮きＴが生じていた箇所（周端部）を除去することができ、結果的に界面に膜浮きＴのない良好な状態とすることができる。
【００４９】
なお、デバイス形成層となる単結晶シリコン層２０６ａについては、これから形成するデバイスの種類が複数ある場合、その種類毎に単結晶シリコン層２０６ａの膜厚が異なるのが望ましいことがある。そのような場合には、さらに前記の図６（ｂ）〜図６（ｅ）に示した熱酸化処理、ウエットエッチング処理、レジストパターン形成、ドライエッチング処理、レジストパターン除去を繰り返し、ウエットエッチングによって単結晶シリコン基板２０６の周端部に生じた膜浮きＴを除去するようにする。
【００５０】
次いで、このようにして単結晶シリコン層２０６ａの膜厚調整がなされた貼合せ基板Ｓに対し、そのデバイス形成層となる単結晶シリコン層２０６ａを分離形成する工程について説明する。
まず、図７（ａ）に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、単結晶シリコン層２０６ａをパターニングする。特に、デバイスを形成する領域に対応して島状の半導体層が残余する形にてパターニングを行い複合半導体基板Ｗを得る。
本実施の形態では、エッチング技術としてドライエッチングを用い、その単結晶シリコン層２０６ａのパターニングと同時に、該単結晶シリコン層２０６ａの周端部２０８をエッチング除去するものとしている。つまり、単結晶シリコン層２０６ａをエッチングする際のマスクとして、該単結晶シリコン層２０６ａの周端部２０８において開口部（マスクの非形成領域）を有したものを用い、上記パターニング工程のドライエッチング処理にて周端部２０８を除去するものとしている。
次に、図７（ｂ）に示すように、パターニングした単結晶シリコン層２０６ａを約８００〜１０５０℃の温度で熱酸化することによって、熱酸化膜（シリコン酸化膜）２０６ｄを形成する。
【００５１】
次に、このようにしてパターニングがされた単結晶シリコン層２０６ａを含む複合半導体基板Ｗからデバイスを形成する工程について説明する。なお、以降の工程を説明する図については、図５〜図７とは異なる縮尺で、かつ図５〜図７に示した部位を一部として含んだ状態で示すとともに、酸化膜層２０６ｂについては図７（ａ）の状態であることを前提に図示を省略する。
まず、図８（ａ）に示すように、単結晶シリコン層２０６ａの所定領域を半導体層１ａとする。特に、図２に示すようなデータ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。そして、図７（ｂ）に示した熱酸化膜（シリコン酸化膜）２０６ｄをゲート酸化膜２として構成する。
【００５２】
そして、図８（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図８（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａと対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢ（ホウ素）などのIII 族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５３】
次に、図８（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に各半導体層１ａのチャネル領域１ａ’の端部を除く基板１０の表面にレジスト膜３０５を形成し、Ｐチャネルについて、図８（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについて図８（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのIII族元素のドーパント３０６をドープする。
次に、図８（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。
【００５４】
次に、図９（ａ）に示すように、第１層間絶縁膜１２に遮光層１１ａに達するコンタクトホール１３を反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００５５】
次に、図９（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。さらに、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
次に、図９（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００５６】
次に、図９（ｄ）に示すように、半導体層１ａに駆動回路用ＴＦＴ（図示せず）のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのIII 族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域（図示せず）及び低濃度ドレイン領域（図示せず）を形成する。
【００５７】
続いて、図９（ｅ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のＰチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのIII 族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００５８】
次に、図１０（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【００５９】
続いて、図１０（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ（図示せず）のＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６０】
次に、図１０（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成し、本発明に言うデバイスＤを製造する。なお、この第２層間絶縁膜４の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
【００６１】
以下、従来と同様にして層間膜や各種配線などの形成を行い、さらに画素電極９ａ、配向膜１６を形成することにより、ＴＦＴアレイ基板１０を製造する。
また、対向基板２０については従来と同様にして製造しておき、この対向基板２０と前記ＴＦＴアレイ基板１０とから液晶パネルを製造する。
すなわち、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造の液晶パネルが得られる。
【００６２】
このような複合半導体基板の製造方法、及びデバイスの製造方法にあっては、貼合せ基板Ｓの単結晶シリコン層２０６ａの周端部をドライエッチング処理で除去するようにしたので、後のウエットエッチング処理によって単結晶シリコン基板２０６の周端部に膜浮きＴが生じた場合にも、該膜浮きＴ上には単結晶シリコン層２０６ａが存在しないため、異物発生を抑制することが可能となる。したがって、複合半導体基板Ｗの製造工程において、上記異物の発生に基づいて不良が生じる等の不具合が生じ難くなり、信頼性の高い複合半導体基板Ｗを提供することが可能となる。また、このような単結晶シリコン層２０６ａの周端部除去工程を、該単結晶シリコン層２０６ａのパターニング工程と同時に行うものとしているため、製造プロセスが複雑化することもない。
【００６３】
また、基板本体（支持基板）１０Ａと単結晶シリコン基板（半導体基板）２０６との貼り合わせ界面が露出している状態のもとで複合半導体基板Ｓをウエットエッチング処理した後、単結晶シリコン基板２０６の周端部を除去するものとしているため（図５（ｃ）〜図５（ｄ）参照）、後の工程における異物発生を防止して、安定した歩留まりを確保することが可能となる。
さらに、貼合せ基板Ｓを最初にウエットエッチング処理するに先立ち、単結晶シリコン基板２０６の周端部をドライエッチング処理によって除去しているので、最初のウエットエッチング処理前に既に単結晶シリコン基板２０６の周端部に膜浮きＴが生じていても、この膜浮きＴをドライエッチング処理によって除去することができる。したがって、異物発生を一層防止して安定した歩留まりを確保することが可能となる。
なお、本発明においては、上記のような半導体基板２０６のドライエッチング処理による周端部除去工程は必ずしも必要がなく、上述のような単結晶シリコン層２０６ａの周端部除去工程を少なくとも行えば、歩留まりを向上効果を得ることができる。そして、上記半導体基板２０６のドライエッチング処理による周端部除去工程を行うことで、その歩留まりを一層向上させることが可能となる。
【００６４】
なお、本実施の形態では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するデバイスについても、液晶パネルにおけるＴＦＴなどに限定されず、種々の半導体素子を備えたデバイスの製造に適用することができる。
【００６５】
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図１１は、例えば図１、図２に示した電気光学装置（液晶パネル）を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、３つの液晶パネルを使用した、いわゆる３板式の投射型液晶表示装置である。
図１１において、符号５１０は光源、５１３，５１４はダイクロイックミラー、５１５，５１６，５１７は反射ミラー、５１８，５１９，５２０はリレーレンズ、５２２，５２３，５２４は液晶ライトバルブ、５２５はクロスダイクロイックプリズム、５２６は投射レンズ系を示している。
【００６６】
光源５１０は、超高圧水銀灯等のランプ５１１とランプ５１１の光を反射するリフレクタ５１２とから構成されている。青色光・緑色光反射のダイクロイックミラー５１３は、光源５１０からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５１７で反射され、赤色光用液晶ライトバルブ５２２に入射される。
【００６７】
一方、ダイクロイックミラー５１３で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー５１４によって反射され、緑色用液晶ライトバルブ５２３に入射される。一方、青色光は、第２のダイクロイックミラー５１４も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ５１８、リレーレンズ５１９、出射レンズ５２０を含むリレーレンズ系からなる導光手段５２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ５２４に入射される。
【００６８】
各ライトバルブにより変調された３つの色光は、クロスダイクロイックプリズム５２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系５２６によってスクリーン５２７上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置（液晶装置）を備えたものであるので、安定した歩留まりが確保されたものとなり、信頼性の高い電子機器となる。
【００６９】
なお、本発明の技術範囲は前記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】 本発明の電気光学装置の一例である液晶パネルの平面図。
【図２】 図１のＡ−Ａ’断面図。
【図３】 本発明の製造方法に係る液晶パネルの一製造工程を示す図。
【図４】 図３に続く液晶パネルの製造工程図。
【図５】 図４に続く液晶パネルの製造工程図。
【図６】 図５に続く液晶パネルの製造工程図。
【図７】 図６に続く液晶パネルの製造工程図。
【図８】 図７に続く液晶パネルの製造工程図。
【図９】 図８に続く液晶パネルの製造工程図。
【図１０】 図９に続く液晶パネルの製造工程図。
【図１１】 投射型表示装置の構成図。
【符号の説明】
１０Ａ…基板本体（支持基板）、１２…第１層間絶縁膜、８０、８１…レジストパターン、２０６…単結晶シリコン基板（半導体基板）、２０６ａ…単結晶シリコン層（半導体層）、２０６ｂ…酸化膜層、２０８…周端部、Ｓ…貼合せ基板、Ｗ…複合半導体基板
Claims (2)
- 支持基板の一面に遮光層を形成する工程と、
前記遮光層が形成された前記支持基板の一面に、表面が平坦化された第１層間絶縁膜を形成する工程と、
一面に酸化膜層が形成された半導体基板と、一面に前記第１層間絶縁膜が形成された支持基板とを、前記酸化膜層と前記第１層間絶縁膜とが接する向きに熱処理によって貼り合わせる工程と、
前記支持基板に貼り合わせられた前記半導体基板と前記酸化膜層との周端部をドライエッチングにより除去する工程と、
前記半導体基板の厚さ方向の一部を除去することにより前記半導体基板が薄膜化されてなる半導体層を形成する工程と、
前記半導体層の表面に犠牲酸化層を形成した後、前記犠牲酸化層をウェットエッチングにより除去することによって、前記半導体層を更に薄膜化する工程と、
更に薄膜化された前記半導体層と前記酸化膜層との周端部をドライエッチングにより除去する工程と、
ドライエッチングを用いて前記半導体層を島状の半導体層が残余する形にパターニングすると同時に、前記半導体層の周端部を除去する工程と、
前記島状の半導体層の表面を熱酸化することによりゲート酸化膜を形成する工程と、
前記第１層間絶縁膜に前記遮光層に達するコンタクトホールを、ドライエッチングとウェットエッチングとを組み合わせて開孔する工程と、
前記コンタクトホール内部を含む領域にポリシリコン層を堆積し、パターニングすることにより、走査線と共に容量線を形成する工程と、
前記島状の半導体層の一部にソース領域およびドレイン領域を形成する工程と、
を有することを特徴とする電気光学装置用薄膜トランジスタアレイ基板の製造方法。 - 前記半導体基板と前記支持基板との貼り合わせ工程を行う前に前記半導体基板をウェットエッチングして薄膜化し、前記貼り合わせ工程を行った後に熱処理を行うことを特徴とする請求項１に記載の電気光学装置用薄膜トランジスタアレイ基板の製造方法。
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