JP2004259833A - 半導体装置の製造方法、半導体装置、電気光学装置、投射型表示装置及び電子機器 - Google Patents
半導体装置の製造方法、半導体装置、電気光学装置、投射型表示装置及び電子機器 Download PDFInfo
- Publication number
- JP2004259833A JP2004259833A JP2003047089A JP2003047089A JP2004259833A JP 2004259833 A JP2004259833 A JP 2004259833A JP 2003047089 A JP2003047089 A JP 2003047089A JP 2003047089 A JP2003047089 A JP 2003047089A JP 2004259833 A JP2004259833 A JP 2004259833A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- oxide film
- substrate
- etching
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】本発明は、半導体層上に犠牲酸化膜をエッチングする際に、犠牲酸化工程において生じた半導体層中のクラックを介して下地の酸化膜がエッチングされることを防止できるようにすることを目的とする。
【解決手段】第１の酸化膜２０６ｂを介して基板１０Ａ上に積層された半導体層２０６を一部犠牲酸化し、この犠牲酸化により得られた第２の酸化膜２０６ｃをオーバーエッチングする際に、このオーバーエッチング量を、犠牲酸化後の半導体層２０６の層厚以下となるように設定する。
【選択図】 図５
【解決手段】第１の酸化膜２０６ｂを介して基板１０Ａ上に積層された半導体層２０６を一部犠牲酸化し、この犠牲酸化により得られた第２の酸化膜２０６ｃをオーバーエッチングする際に、このオーバーエッチング量を、犠牲酸化後の半導体層２０６の層厚以下となるように設定する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、及びこの製造方法により製造された半導体装置、並びにこの半導体装置を備えた電気光学装置、投射型表示装置に関するものである。
【０００２】
【従来の技術】
高性能な半導体装置を石英等の絶縁基板上に形成できる技術として、従来よりＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が知られている（特許文献１参照）。
このＳＯＩ技術を用いて半導体装置を製造する場合には、まず、石英等の絶縁基板と、表面に酸化膜の形成された単結晶シリコン基板等の半導体基板とを貼り合わせ、熱処理により両基板を密着させる。その後、半導体基板を表層部を除いて剥離することで、絶縁基板上に単結晶の半導体層を形成している。この方法によれば、絶縁基板上に直接シリコン等の半導体を蒸着形成する場合に比べて、高品質な単結晶半導体層を容易に形成でき、半導体装置の高性能化及び高集積化を図ることができる。
【０００３】
【特許文献１】
特許第２５６６１７５号公報
【０００４】
【発明が解決しようとする課題】
図１２を用いて、従来のＳＯＩ技術を用いた半導体装置の製造方法について説明する。
まず、石英基板からなる絶縁基板と、単結晶シリコン基板からなる半導体基板とを用意する。そして、半導体基板の表面に蒸着等によりＳｉＯ２からなる酸化膜を形成し、次いで、この酸化膜の形成された基板表面に水素イオン等を注入して、その後の剥離工程において表層部を剥離し易い状態とする。
【０００５】
そして、絶縁基板と半導体基板とを酸化膜を介して積層し、熱所処理により貼り合わせる。その後、半導体基板を、イオン注入された表層部を除いて剥離する。さらに剥離の際に半導体層表面にできるダメージ層を除去する。これにより、図１２（ａ）に示すように、絶縁基板１０００上に酸化膜（埋め込み酸化膜）１００１と半導体層１１００とが形成される。なお、酸化膜１００１及び半導体層１１００の膜厚は、例えば２００ｎｍとする。
次に、この半導体層１１００を所望の膜厚まで薄膜化し、この薄膜化された半導体膜を用いてその後の素子構造を形成する。具体的には、半導体層１１００の表面１５０ｎｍを１０００℃でＷＥＴ酸化（犠牲酸化）し、この表面の犠牲酸化膜１００３（膜厚：３３３ｎｍ）をエッチングにより除去することで５０ｎｍの膜厚の半導体膜１００２を得る。
【０００６】
しかしながら、上述のような高温下では、熱膨張率の違いにより絶縁基板１０００上に積層された半導体層１１００にはクラック等の欠陥が発生し、製造される半導体装置の品質が劣化する虞がある。特に、シリコンと石英の熱膨張係数は１桁以上異なる（石英の熱膨張係数は５．６×１０−７／℃、シリコンの熱膨張係数は２．８×１０−６／℃）ため、例えば１０００℃における８インチ丸基板の直径を比較した場合、両者の差は０．４５ｍｍにもなる。そして、この差を緩和するためにシリコン層の中で変化が生じる結果、半導体膜１００２の表面に、直径０．１μｍ〜０．２μｍ程度の微小なクラック１０１０が生じる。なお、この犠牲酸化工程中に形成されたクラック１０１０の内部には酸化膜が形成される。
【０００７】
そして、フッ酸を含むＷＥＴエッチング液を用いて４００ｎｍのオーバーエッチング（即ち、犠牲酸化膜３３３ｎｍの２０％オーバーエッチ）を行なうと、エッチング液は犠牲酸化膜１００３中のクラック１０１０を突き抜けて下層側の酸化膜１００１にまで達し、酸化膜１００１をエッチングする。上述のようにクラック１０１０の直径は極めて小さいため、一旦クラック１０１０内に入り込んだエッチング液はその後の水洗でも完全には落ちない。このため、酸化膜１００１のエッチングが進み、図１２（ｃ）に示すように、酸化膜１００１内に大きな空乏（ＨＦ欠陥）１０２０が生じる。また、酸化膜１００１と絶縁基板１０００との貼り合わせ界面１０００Ａは密着性が低いため、エッチングがこの界面１０００Ａまで達すると、界面１０００Ａに沿ってサイドエッチングが急激に進行し、直径１０μｍ〜１００μｍ程度の大きな欠陥が発生してしまう。特に、半導体層と絶縁基板とが異種材料の場合には、クラックの発生を抑えるために高温をかけて両者を強く接合することができないため、このサイドエッチングは深刻な問題となる。
【０００８】
例えば、この種のＳＯＩ基板を用いてトランジスタを構成した場合、空乏１０２０上の半導体層が剥がれる等して不良となる虞がある。また、ＳＯＩ基板を用いてアクティブマトリクス型の液晶パネルを構成し、これをプロジェクタのライトバルブとして用いた場合、基板上にこのような大きな欠陥があると、それが拡大投影されて表示不良につながる。
【０００９】
本発明は、上記の課題に鑑み創案されたもので、半導体層上に形成された犠牲酸化膜をエッチングする際に絶縁基板と半導体層との間に設けられた酸化膜がエッチングされることを防止できるようにした半導体装置の製造方法及びこの製造方法により製造された半導体装置並びにこの半導体装置を備えた電気光学装置、投射型表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置の製造方法は、基板上に第１の酸化膜と半導体層とを積層する工程と、上記半導体層の一部を犠牲酸化する工程と、上記半導体層の一部を犠牲酸化して得られた第２の酸化膜をエッチングにより除去する工程とを備え、上記エッチング工程におけるオーバーエッチング量が、上記犠牲酸化工程によって薄膜化された（即ち、犠牲酸化工程後の）上記半導体層の層厚以下であることを特徴とする。
本製造方法によれば、仮に犠牲酸化工程において半導体層に微小なクラックが生じ、このクラックの内部に酸化膜が形成された場合であっても、第２の酸化膜をエッチングする際にこのクラック内部の酸化膜が全て除去されることはない。すなわち、クラック内部に残った酸化膜が第１の酸化膜の保護膜として機能するため、製造された半導体装置の信頼性を向上でき、且つ、製造歩留まりも高めることができる。
【００１１】
このような効果は、上記半導体層をＳＯＩ技術により形成し、上記絶縁基板と上記第１の酸化膜又は上記半導体層との間に貼り合わせの界面が存在する場合において、よりよく発揮される。
具体的には，本発明の半導体装置の製造方法は、絶縁基板と、表面に第１の酸化膜が形成された半導体基板とを熱処理により上記第１の酸化膜を介して貼り合わせる工程と、上記半導体基板を、上記第１の酸化膜を含む表層部を除いて上記絶縁基板から分離し、上記絶縁基板上に上記第１の酸化膜と半導体層とを形成する工程と、上記半導体層の上記半導体基板から分離した側の表面層を除去する工程と、上記半導体層の一部を犠牲酸化して薄膜化する工程と、上記半導体層の一部を犠牲酸化して得られた第２の酸化膜をエッチングにより除去する工程とを備え、上記エッチング工程におけるオーバーエッチング量が、上記犠牲酸化工程によって薄膜化された（即ち、犠牲酸化工程後の）上記半導体層の層厚以下であることを特徴とする。
【００１２】
本製造方法のように、半導体基板の貼り合わせ工程及び剥離工程により絶縁基板上に半導体層を形成する場合、絶縁基板上に高品質な単結晶の半導体層を容易に形成できるメリットがあるものの、貼り合わせの界面の密着性は、蒸着法により半導体層を形成した場合に比べて低く、この界面に双方向にサイドエッチングが進行しやすいというデメリットもある。このため、仮に半導体層に何らかの欠陥が生じ、この欠陥の内部に酸化膜が形成された場合、従来は、この欠陥内部に形成された酸化膜は第２の酸化膜をオーバーエッチングする際に全て除去され、エッチング材は半導体層の下層側に配置された第１の酸化膜までサイドエッチングしていた。そして、界面に達したエッチング材はこの界面に沿って更にサイドエッチングを進行させ、第１の酸化膜の内部に大きな空孔を形成していた。しかし、本製造法では、オーバーエッチング量が、薄膜化された半導体層の層厚以下に設定されているため、欠陥内部の酸化膜は一部残って第１の酸化膜を保護し、上述のようなサイドエッチングが生じることはない。
【００１３】
特に、上記絶縁基板と上記半導体層に異種材料を用いた場合には、上述の効果は大きい。つまり、このように熱膨張係数の異なる異種材料を積層した場合、半導体層を高温下で犠牲酸化した際に半導体層に微小なクラックが発生し、このクラック内に酸化膜が形成される。従来、このクラック内部に形成された酸化膜は第２の酸化膜をオーバーエッチングする際に全て除去され、エッチング材は半導体層の下層側に配置された第１の酸化膜までサイドエッチングしていた。これに対して、本製造方法では、オーバーエッチング量が、薄膜化された半導体層の層厚以下に設定されているため、クラック内部の酸化膜は一部残って第１の酸化膜を保護し、上述のようなサイドエッチングが生じることはない。
【００１４】
なお、上記エッチング工程は、ドライエッチング又はウェットエッチングのいずれか、或いは、ドライエッチングとウェットエッチングとを組み合わせて行なうようにしてもよい。例えば、半導体層を能動層として薄膜トランジスタを製造する場合には、まず、ドライエッチングにより上記第２の酸化膜をエッチングし、次に、ウェットエッチングにより残りの上記第２の酸化膜をエッチングする。これにより、ドライエッチングによる半導体層へのダメージを防止して高性能なトランジスタを製造することができる。
また、半導体層は単結晶半導体層であることが好ましく、これにより、半導体装置の高性能化及び高集積化を図ることができる。
【００１５】
本発明の半導体装置は上述の製造方法により製造されたことを特徴とする。これにより、高性能化や信頼性の向上を図ることができる。
また、本発明の電気光学装置は、上述の半導体装置を備えたことを特徴とする。また、本発明の電子機器は上述の電気光学装置を備えたことを特徴とする。これにより、信頼性の向上を図ることができる。
さらに、本発明の投射型表示装置は、光源と、上記光源から出射された光を変調して画像光を形成する請求項８記載の電気光学装置と、上記電気光学装置から出射された上記画像光を拡大投影する投射光学系とを備えたことを特徴とする。投射型表示装置では、上述の微小なクラックを介して基板に直径１０μｍ〜１００μｍ程度の大きな空乏部（ＨＦ欠陥）が形成された場合、画像を拡大投射する際にこの空乏部が数ｃｍ程度にまで拡大され表示不良につながる。このため、画像光を形成する電気光学装置に、上述のように構成された基板を用いることで、装置の信頼性だけでなく表示性能をも向上することができる。
【００１６】
【発明の実施の形態】
［電気光学装置用基板および電気光学装置］
図１は、本発明の電気光学装置の一例である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。
【００１７】
図１〜図３に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図１において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００１８】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００１９】
また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ（スイッチング素子）３０および非表示領域に設けられた駆動回路用ＴＦＴ（スイッチング素子）３１と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。
【００２０】
他方、対向基板２０は、石英からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２１】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。
【００２２】
図２および図３に示すように、画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。
【００２３】
また、この液晶パネルにおいては、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル形成１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１ａからなっている。半導体層１ａは、単結晶シリコンによって形成されたものであり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０とされている。このように、トランジスタの能動層となる半導体層１ａに単結晶シリコンを用いることで、トランジスタの高性能化及び高集積化を図ることができる。
【００２４】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には、画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００２５】
一方、図３に示すように、駆動回路用ＴＦＴ３１には、画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉには、ソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊには、ドレイン電極６ｃが接続されている。
【００２６】
［電気光学装置の製造方法］
次に、本発明の電気光学装置の製造方法の一例として、図１〜図３に示した液晶パネルを製造する方法を、図４〜図１０を参照して説明する。
まず、図４（ａ）に示すように、ＴＦＴアレイ基板１０の基板本体である石英基板１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。第１層間絶縁膜１２の材料としては、酸化シリコン、窒化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
第１層間絶縁膜１２の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
【００２７】
次に、図４（ｂ）に示すように、図４（ａ）に示す第１層間絶縁膜１２が設けられた基板本体１０Ａと単結晶シリコン基板（半導体基板）２０６ａとの貼り合わせを行う。
貼り合わせに用いる単結晶シリコン基板２０６ａの厚さは、例えば６００μｍであり、あらかじめ、単結晶シリコン基板２０６ａの基板本体１０Ａと貼り合わせる側の表面には、埋め込み酸化膜（第１の酸化膜）２０６ｂが形成されていると共に、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。酸化膜２０６ｂは、単結晶シリコン基板２０６ａの表面を０．０５〜０．８μｍ程度酸化することにより形成される。
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。
【００２８】
また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６ａの熱膨張係数とには大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。クラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６ａを、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６ａの厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００２９】
次に、図４（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６ａの貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層２０６を残したまま、単結晶シリコン基板２０６ａを基板本体１０Ａから剥離（分離）するための熱処理を行う。
この基板の剥離現象は、単結晶シリコン基板２０６ａ中に導入された水素イオンによって、単結晶シリコン基板２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理によって、貼り合わせた単結晶シリコン基板２０６ａが基板本体１０Ａと分離し、基板本体１０Ａの表面上には単結晶シリコンからなる半導体層２０６が形成される。この時半導体層２０６の表面は分離のダメージで凹凸が形成されている。
次に図４（ｄ）に示すように、ダメージ層を除去する。この場合は、ＣＭＰを用いて除去したが、この代わりに１０００℃以上の水素アニールを用いてもよい。
【００３０】
なお、この半導体層２０６の層厚は、次工程で犠牲酸化工程において酸化される半導体層の層厚をｆ１、得られる犠牲酸化膜をエッチングする際のオーバーエッチングの割合（オーバーエッチングされる層厚を犠牲酸化膜の層厚に対してパーセント表示したもの）をαとして、下式（１）を満たすように設定される。
ｆ−ｆ１＞ｋ・ｆ１・α ・・・（１）
ここで、式（１）において、ｋは単位膜厚当たりの単結晶シリコンを酸化したときに得られる酸化シリコンの膜厚であり、ｋ・ｆ１は犠牲酸化工程により得られる犠牲酸化膜の層厚を表わしている。本実施形態では、例えばｆ１を１００ｎｍ，ｋを２．２２，αを２０％とし、剥離工程後且つ犠牲酸化工程前の半導体層の層厚ｆを１５０ｎｍに設定している。
【００３１】
次に、図５（ａ）に示すように、半導体層２０６の表層部（層厚：ｆ１）を１０００℃程度の高温下でＷＥＴ酸化（犠牲酸化）し、犠牲酸化膜（第２の酸化膜）２０６ｃ（膜厚：ｋ・ｆ１）を形成する。この時、半導体層２０６は５０ｎｍ程度まで薄膜化する。そして、図５（ｂ）に示すように、この犠牲酸化膜２０６ｃをエッチングにより除去する。
【００３２】
なお、図５（ａ）の犠牲酸化工程では、石英基板１０Ａとシリコン半導体層２０６との熱膨張係数の違いにより、半導体層２０６に直径１００ｎｍ〜２００ｎｍ程度の微小なクラック２０６Ｈが生じ、このクラック２０６Ｈ内にも犠牲酸化膜２０６ｃ′が形成される。そして、この犠牲酸化膜２０６ｃ′は半導体層２０６の上層に形成された犠牲酸化膜２０６ｃと共にエッチングされる。この際、式（１）に示すように、オーバーエッチング量（ｋ・ｆ１・α）が犠牲酸化工程によって薄膜化された半導体層２０６の層厚（ｆ−ｆ１）以下に設定されているため、図５（ｂ）のエッチング工程において、クラック２０６Ｈ内の酸化膜２０６ｃ′は一部残り、埋め込み酸化膜２０６ｂの保護膜として機能する。
また、上記エッチング工程では、まずドライエッチングにより犠牲酸化膜２０６ｃの表層部を除去し、次に残りの犠牲酸化膜をウェットエッチングにより除去する。これにより、ドライエッチングによる半導体層へのダメージを防止して高性能なトランジスタを製造することができる。
【００３３】
次に、図５（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンの半導体層１ａを形成する。とくに、データ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、上記素子分離工程においては周知のＬＯＣＯＳ法を用いてもよい。
次に、図５（ｄ）に示すように、半導体層１ａを約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化することにより、約６０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成し、画素スイッチング用ＴＦＴ３０のゲート絶縁膜２と共に容量形成用のゲート絶縁膜２を形成する。この結果、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。
【００３４】
次に、図６（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図６（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａに対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢなどのＩＩＩ族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００３５】
次に、図６（ｃ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。その後、レジスト膜３０７をアッシング等により除去する。
【００３６】
次に、図７（ａ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。更にポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にすることも可能である。
次に、図７（ｂ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。尚、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００３７】
次に、図７（ｃ）に示すように、半導体層１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのＩＩＩ族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈを形成する。
【００３８】
続いて、図７（ｄ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのＩＩＩ族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００３９】
次に、図８（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するために、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００４０】
続いて、図８（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。以上により、薄膜トランジスタ（半導体装置）３０，３１が製造される。
【００４１】
次に、図８（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するために約８５０℃のアニール処理を２０分程度行う。
【００４２】
次に、図８（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【００４３】
次に、図９（ａ）に示すように、第２層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を、金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図９（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
次に、図９（ｃ）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００４４】
次に、図１０（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより形成する。
次に、図１０（ｂ）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積する。
【００４５】
さらに、図１０（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板（電気光学装置用基板）１０が製造される。
以上、ＴＦＴアレイ基板１０について説明してきたが、第１層間絶縁膜１２は必ずしも必要ではない。又、石英基板１０Ａと第１層間絶縁膜１２との間に遮光層を設けてもよい。又、石英基板１０Ａであるが、材料は石英に限るものでなくガラス、サファイア等の絶縁基板を用いてもよい。
【００４６】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図２に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、上記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００４７】
その後、基板本体２０Ａの表面上の全面にスパッタリング法などにより、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。以上のようにして、対向基板２０が製造される。
【００４８】
そして、上述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１により貼り合わせ、真空吸引法などの方法により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶を吸引して、所定の厚みを有する液晶層５０を形成することにより、上記構造の液晶パネルが製造される。
そして、最後に、対向基板２０の投射光が入射する側およびＴＦＴアレイ基板１０の出射光が出射する側に各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（ＶｅｒｔｉｃａｌｌｙＡｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【００４９】
したがって、本実施形態では、図５（ｂ）に示すエッチング工程における犠牲酸化膜のオーバーエッチング量を、図５（ａ）に示す犠牲酸化工程において薄膜化された（即ち、犠牲酸化工程後の）半導体層２０６の層厚以下としているため、犠牲酸化工程において生じたクラック２０６Ｈ内の犠牲酸化膜２０６ｃ′の全てがエッチングされることはない。このため、クラック内部に一部残った犠牲酸化膜２０６ｃ′が埋め込み酸化膜２０６ｂの保護膜として機能し、エッチング材による埋め込み酸化膜２０６ｂの侵食が防止される結果、製造される半導体装置の装置の信頼性や製造歩留まりを向上することができる。
【００５０】
特に、本実施形態のように半導体層２０６がＳＯＩ技術により形成される場合には、絶縁基板１０Ａと埋め込み酸化膜２０６ｂ又は半導体層２０６との間の界面における密着性が弱く、埋め込み酸化膜２０６ｂ内にエッチング材が侵入した場合に、この貼合わせの界面に沿って埋め込み酸化膜２０６ｂが大きくサイドエッチングされて大きな空乏（ＨＦ欠陥）が生じるため、本製造方法のように犠牲酸化膜２０６ｃ′を一部残して埋め込み酸化膜２０６ｂをエッチング材から保護することは極めて有効である。
【００５１】
なお、薄膜トランジスタ３０，３１の形成される領域は基板全体の中では極僅かであるため、犠牲酸化工程において半導体層２０６にクラック２０６Ｈが生じても、その後のパターニング工程においてこのクラック部分が残存する確率は極めて小さい。また、クラック２０６Ｈは直径が０．１〜０．２μｍ程度であるため、能動層中にこのようなクラックが存在してもトランジスタの特性に大きな影響はない。
【００５２】
［投射型表示装置］
上記実施形態の液晶パネルを備えた電子機器の一例としての投射型表示装置について説明する。
図１１は、本発明の投射型表示装置の一例を示した概略構成図である。図１１において、投射型表示装置１１００は、上述した液晶パネル（電気光学装置）を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇおよび９６２Ｂとして用いた投射型表示装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、光源装置（光源）９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射光学系としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【００５３】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。したがって、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【００５４】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４から色合成プリズム９１０の側に出射される。
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【００５５】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示しない駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。なお、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶パネル９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【００５６】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【００５７】
このような投射型表示装置は、本発明の実施形態の液晶パネル（電気光学装置）９６２Ｒ、９６２Ｇ、９６２Ｂが備えられているものであるので、ＨＦ欠陥に起因する表示不良がなく優れた表示品位を有する投射型表示装置とすることができる。なお、犠牲酸化工程においてＴＦＴの能動層である半導体層中にクラックが生じ、パターニング後にそれが残存したとしても、大きな表示不良につながることはない。
【００５８】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記実施形態では、ＴＦＴアレイ基板１０はＳＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用したものでなくてもよく、とくに限定されない。また、半導体層を形成する材料は、単結晶シリコンに限定されるものではなく、アモルファスシリコンや多結晶シリコンなどを使用してもよい。さらに、基板１０Ａは必ずしも絶縁材料である必要はなく、半導体や導電材料からなる基板を用いてもよい。
【００５９】
また、上記実施形態では、絶縁基板１０Ａと半導体層２０６とに異種材料を用いたが、同種の材料としてもよい。ただし、上記実施形態のように絶縁基板と半導体層とを異種材料により構成した場合には、絶縁基板と半導体層との間の熱膨張率の違いから、図５（ａ）の犠牲酸化工程において半導体層に微小なクラックが生じ易いため、本製造方法を適用することによる効果は同種材料を用いた場合に比べて大きい。
【００６０】
さらに、上記実施形態では、図５（ｂ）のエッチング工程においてドライエッチングとウェットエッチングとを併用したが、本発明はこれに限定されず、ドライエッチング又はウェットエッチングのいずれかのみとすることも可能である。さらに、上記実施形態では、電気光学装置の例として透過型液晶装置を説明したが、これ以外にも、反射型の液晶装置やエレクトロルミネッセンス表示装置等、種々の装置に対して本発明を適用することができる。
【００６１】
【実施例】
本発明者らは、本発明の効果を実証するために、本発明に係る電気光学装置の例として０．７インチのＸＧＡの液晶パネルを製造し、欠陥の有無を調べた。
本実施例では、貼り合わせにより絶縁基板上に形成した半導体層の層厚を１５０ｎｍとし、ＷＥＴ酸化によりこの半導体層の表面を１００ｎｍだけ酸化して半導体層を５０ｎｍまで薄膜化した。この際、半導体層上に２２２ｎｍの酸化膜が形成された。次に、オーバーエッチングの割合αを、半導体層上に形成された酸化膜の膜厚の２０％（即ち、４４ｎｍ＜薄膜化された半導体層の層厚）としてオーバーエッチングし、上記酸化膜を除去した。
従来の製造方法では、２０個／パネルのサイドエッチングを含む１０μｍ以上の欠陥が発生していたのに対して、本製造方法では、同様の欠陥は０個／パネルであり、本発明の効果が実証された。
【図面の簡単な説明】
【図１】本発明の電気光学装置の一例である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】同、液晶パネルの製造方法を示す工程図である。
【図５】同、液晶パネルの製造方法を示す工程図である。
【図６】同、液晶パネルの製造方法を示す工程図である。
【図７】同、液晶パネルの製造方法を示す工程図である。
【図８】同、液晶パネルの製造方法を示す工程図である。
【図９】同、液晶パネルの製造方法を示す工程図である。
【図１０】同、液晶パネルの製造方法を示す工程図である。
【図１１】本発明の投射型表示装置の一例を示した概略構成図である。
【図１２】従来の半導体装置の製造方法を示す工程図である。
【符号の説明】
１０Ａ 石英基板（絶縁基板）、３０，３１ 薄膜トランジスタ（半導体装置）、２０６ 半導体層、２０６ａ 単結晶シリコン基板（半導体基板）、２０６ｂ 埋め込み酸化膜（第１の酸化膜）、２０６ｃ，２０６ｃ′ 犠牲酸化膜（第２の酸化膜）、９０６ 投射レンズユニット（投射光学系）、９２０ 光源装置（光源）、９６２Ｒ，９６２Ｇ，９６２Ｂ 液晶パネル（電気光学装置）
【発明の属する技術分野】
本発明は、半導体装置の製造方法、及びこの製造方法により製造された半導体装置、並びにこの半導体装置を備えた電気光学装置、投射型表示装置に関するものである。
【０００２】
【従来の技術】
高性能な半導体装置を石英等の絶縁基板上に形成できる技術として、従来よりＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が知られている（特許文献１参照）。
このＳＯＩ技術を用いて半導体装置を製造する場合には、まず、石英等の絶縁基板と、表面に酸化膜の形成された単結晶シリコン基板等の半導体基板とを貼り合わせ、熱処理により両基板を密着させる。その後、半導体基板を表層部を除いて剥離することで、絶縁基板上に単結晶の半導体層を形成している。この方法によれば、絶縁基板上に直接シリコン等の半導体を蒸着形成する場合に比べて、高品質な単結晶半導体層を容易に形成でき、半導体装置の高性能化及び高集積化を図ることができる。
【０００３】
【特許文献１】
特許第２５６６１７５号公報
【０００４】
【発明が解決しようとする課題】
図１２を用いて、従来のＳＯＩ技術を用いた半導体装置の製造方法について説明する。
まず、石英基板からなる絶縁基板と、単結晶シリコン基板からなる半導体基板とを用意する。そして、半導体基板の表面に蒸着等によりＳｉＯ２からなる酸化膜を形成し、次いで、この酸化膜の形成された基板表面に水素イオン等を注入して、その後の剥離工程において表層部を剥離し易い状態とする。
【０００５】
そして、絶縁基板と半導体基板とを酸化膜を介して積層し、熱所処理により貼り合わせる。その後、半導体基板を、イオン注入された表層部を除いて剥離する。さらに剥離の際に半導体層表面にできるダメージ層を除去する。これにより、図１２（ａ）に示すように、絶縁基板１０００上に酸化膜（埋め込み酸化膜）１００１と半導体層１１００とが形成される。なお、酸化膜１００１及び半導体層１１００の膜厚は、例えば２００ｎｍとする。
次に、この半導体層１１００を所望の膜厚まで薄膜化し、この薄膜化された半導体膜を用いてその後の素子構造を形成する。具体的には、半導体層１１００の表面１５０ｎｍを１０００℃でＷＥＴ酸化（犠牲酸化）し、この表面の犠牲酸化膜１００３（膜厚：３３３ｎｍ）をエッチングにより除去することで５０ｎｍの膜厚の半導体膜１００２を得る。
【０００６】
しかしながら、上述のような高温下では、熱膨張率の違いにより絶縁基板１０００上に積層された半導体層１１００にはクラック等の欠陥が発生し、製造される半導体装置の品質が劣化する虞がある。特に、シリコンと石英の熱膨張係数は１桁以上異なる（石英の熱膨張係数は５．６×１０−７／℃、シリコンの熱膨張係数は２．８×１０−６／℃）ため、例えば１０００℃における８インチ丸基板の直径を比較した場合、両者の差は０．４５ｍｍにもなる。そして、この差を緩和するためにシリコン層の中で変化が生じる結果、半導体膜１００２の表面に、直径０．１μｍ〜０．２μｍ程度の微小なクラック１０１０が生じる。なお、この犠牲酸化工程中に形成されたクラック１０１０の内部には酸化膜が形成される。
【０００７】
そして、フッ酸を含むＷＥＴエッチング液を用いて４００ｎｍのオーバーエッチング（即ち、犠牲酸化膜３３３ｎｍの２０％オーバーエッチ）を行なうと、エッチング液は犠牲酸化膜１００３中のクラック１０１０を突き抜けて下層側の酸化膜１００１にまで達し、酸化膜１００１をエッチングする。上述のようにクラック１０１０の直径は極めて小さいため、一旦クラック１０１０内に入り込んだエッチング液はその後の水洗でも完全には落ちない。このため、酸化膜１００１のエッチングが進み、図１２（ｃ）に示すように、酸化膜１００１内に大きな空乏（ＨＦ欠陥）１０２０が生じる。また、酸化膜１００１と絶縁基板１０００との貼り合わせ界面１０００Ａは密着性が低いため、エッチングがこの界面１０００Ａまで達すると、界面１０００Ａに沿ってサイドエッチングが急激に進行し、直径１０μｍ〜１００μｍ程度の大きな欠陥が発生してしまう。特に、半導体層と絶縁基板とが異種材料の場合には、クラックの発生を抑えるために高温をかけて両者を強く接合することができないため、このサイドエッチングは深刻な問題となる。
【０００８】
例えば、この種のＳＯＩ基板を用いてトランジスタを構成した場合、空乏１０２０上の半導体層が剥がれる等して不良となる虞がある。また、ＳＯＩ基板を用いてアクティブマトリクス型の液晶パネルを構成し、これをプロジェクタのライトバルブとして用いた場合、基板上にこのような大きな欠陥があると、それが拡大投影されて表示不良につながる。
【０００９】
本発明は、上記の課題に鑑み創案されたもので、半導体層上に形成された犠牲酸化膜をエッチングする際に絶縁基板と半導体層との間に設けられた酸化膜がエッチングされることを防止できるようにした半導体装置の製造方法及びこの製造方法により製造された半導体装置並びにこの半導体装置を備えた電気光学装置、投射型表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置の製造方法は、基板上に第１の酸化膜と半導体層とを積層する工程と、上記半導体層の一部を犠牲酸化する工程と、上記半導体層の一部を犠牲酸化して得られた第２の酸化膜をエッチングにより除去する工程とを備え、上記エッチング工程におけるオーバーエッチング量が、上記犠牲酸化工程によって薄膜化された（即ち、犠牲酸化工程後の）上記半導体層の層厚以下であることを特徴とする。
本製造方法によれば、仮に犠牲酸化工程において半導体層に微小なクラックが生じ、このクラックの内部に酸化膜が形成された場合であっても、第２の酸化膜をエッチングする際にこのクラック内部の酸化膜が全て除去されることはない。すなわち、クラック内部に残った酸化膜が第１の酸化膜の保護膜として機能するため、製造された半導体装置の信頼性を向上でき、且つ、製造歩留まりも高めることができる。
【００１１】
このような効果は、上記半導体層をＳＯＩ技術により形成し、上記絶縁基板と上記第１の酸化膜又は上記半導体層との間に貼り合わせの界面が存在する場合において、よりよく発揮される。
具体的には，本発明の半導体装置の製造方法は、絶縁基板と、表面に第１の酸化膜が形成された半導体基板とを熱処理により上記第１の酸化膜を介して貼り合わせる工程と、上記半導体基板を、上記第１の酸化膜を含む表層部を除いて上記絶縁基板から分離し、上記絶縁基板上に上記第１の酸化膜と半導体層とを形成する工程と、上記半導体層の上記半導体基板から分離した側の表面層を除去する工程と、上記半導体層の一部を犠牲酸化して薄膜化する工程と、上記半導体層の一部を犠牲酸化して得られた第２の酸化膜をエッチングにより除去する工程とを備え、上記エッチング工程におけるオーバーエッチング量が、上記犠牲酸化工程によって薄膜化された（即ち、犠牲酸化工程後の）上記半導体層の層厚以下であることを特徴とする。
【００１２】
本製造方法のように、半導体基板の貼り合わせ工程及び剥離工程により絶縁基板上に半導体層を形成する場合、絶縁基板上に高品質な単結晶の半導体層を容易に形成できるメリットがあるものの、貼り合わせの界面の密着性は、蒸着法により半導体層を形成した場合に比べて低く、この界面に双方向にサイドエッチングが進行しやすいというデメリットもある。このため、仮に半導体層に何らかの欠陥が生じ、この欠陥の内部に酸化膜が形成された場合、従来は、この欠陥内部に形成された酸化膜は第２の酸化膜をオーバーエッチングする際に全て除去され、エッチング材は半導体層の下層側に配置された第１の酸化膜までサイドエッチングしていた。そして、界面に達したエッチング材はこの界面に沿って更にサイドエッチングを進行させ、第１の酸化膜の内部に大きな空孔を形成していた。しかし、本製造法では、オーバーエッチング量が、薄膜化された半導体層の層厚以下に設定されているため、欠陥内部の酸化膜は一部残って第１の酸化膜を保護し、上述のようなサイドエッチングが生じることはない。
【００１３】
特に、上記絶縁基板と上記半導体層に異種材料を用いた場合には、上述の効果は大きい。つまり、このように熱膨張係数の異なる異種材料を積層した場合、半導体層を高温下で犠牲酸化した際に半導体層に微小なクラックが発生し、このクラック内に酸化膜が形成される。従来、このクラック内部に形成された酸化膜は第２の酸化膜をオーバーエッチングする際に全て除去され、エッチング材は半導体層の下層側に配置された第１の酸化膜までサイドエッチングしていた。これに対して、本製造方法では、オーバーエッチング量が、薄膜化された半導体層の層厚以下に設定されているため、クラック内部の酸化膜は一部残って第１の酸化膜を保護し、上述のようなサイドエッチングが生じることはない。
【００１４】
なお、上記エッチング工程は、ドライエッチング又はウェットエッチングのいずれか、或いは、ドライエッチングとウェットエッチングとを組み合わせて行なうようにしてもよい。例えば、半導体層を能動層として薄膜トランジスタを製造する場合には、まず、ドライエッチングにより上記第２の酸化膜をエッチングし、次に、ウェットエッチングにより残りの上記第２の酸化膜をエッチングする。これにより、ドライエッチングによる半導体層へのダメージを防止して高性能なトランジスタを製造することができる。
また、半導体層は単結晶半導体層であることが好ましく、これにより、半導体装置の高性能化及び高集積化を図ることができる。
【００１５】
本発明の半導体装置は上述の製造方法により製造されたことを特徴とする。これにより、高性能化や信頼性の向上を図ることができる。
また、本発明の電気光学装置は、上述の半導体装置を備えたことを特徴とする。また、本発明の電子機器は上述の電気光学装置を備えたことを特徴とする。これにより、信頼性の向上を図ることができる。
さらに、本発明の投射型表示装置は、光源と、上記光源から出射された光を変調して画像光を形成する請求項８記載の電気光学装置と、上記電気光学装置から出射された上記画像光を拡大投影する投射光学系とを備えたことを特徴とする。投射型表示装置では、上述の微小なクラックを介して基板に直径１０μｍ〜１００μｍ程度の大きな空乏部（ＨＦ欠陥）が形成された場合、画像を拡大投射する際にこの空乏部が数ｃｍ程度にまで拡大され表示不良につながる。このため、画像光を形成する電気光学装置に、上述のように構成された基板を用いることで、装置の信頼性だけでなく表示性能をも向上することができる。
【００１６】
【発明の実施の形態】
［電気光学装置用基板および電気光学装置］
図１は、本発明の電気光学装置の一例である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。
【００１７】
図１〜図３に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図１において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００１８】
非表示領域５４には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００１９】
また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ（スイッチング素子）３０および非表示領域に設けられた駆動回路用ＴＦＴ（スイッチング素子）３１と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。
【００２０】
他方、対向基板２０は、石英からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２１】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。
【００２２】
図２および図３に示すように、画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。
【００２３】
また、この液晶パネルにおいては、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル形成１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１ａからなっている。半導体層１ａは、単結晶シリコンによって形成されたものであり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０とされている。このように、トランジスタの能動層となる半導体層１ａに単結晶シリコンを用いることで、トランジスタの高性能化及び高集積化を図ることができる。
【００２４】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には、画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００２５】
一方、図３に示すように、駆動回路用ＴＦＴ３１には、画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉには、ソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊには、ドレイン電極６ｃが接続されている。
【００２６】
［電気光学装置の製造方法］
次に、本発明の電気光学装置の製造方法の一例として、図１〜図３に示した液晶パネルを製造する方法を、図４〜図１０を参照して説明する。
まず、図４（ａ）に示すように、ＴＦＴアレイ基板１０の基板本体である石英基板１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。第１層間絶縁膜１２の材料としては、酸化シリコン、窒化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
第１層間絶縁膜１２の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
【００２７】
次に、図４（ｂ）に示すように、図４（ａ）に示す第１層間絶縁膜１２が設けられた基板本体１０Ａと単結晶シリコン基板（半導体基板）２０６ａとの貼り合わせを行う。
貼り合わせに用いる単結晶シリコン基板２０６ａの厚さは、例えば６００μｍであり、あらかじめ、単結晶シリコン基板２０６ａの基板本体１０Ａと貼り合わせる側の表面には、埋め込み酸化膜（第１の酸化膜）２０６ｂが形成されていると共に、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。酸化膜２０６ｂは、単結晶シリコン基板２０６ａの表面を０．０５〜０．８μｍ程度酸化することにより形成される。
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。
【００２８】
また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６ａの熱膨張係数とには大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。クラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６ａを、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６ａの厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００２９】
次に、図４（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６ａの貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層２０６を残したまま、単結晶シリコン基板２０６ａを基板本体１０Ａから剥離（分離）するための熱処理を行う。
この基板の剥離現象は、単結晶シリコン基板２０６ａ中に導入された水素イオンによって、単結晶シリコン基板２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理によって、貼り合わせた単結晶シリコン基板２０６ａが基板本体１０Ａと分離し、基板本体１０Ａの表面上には単結晶シリコンからなる半導体層２０６が形成される。この時半導体層２０６の表面は分離のダメージで凹凸が形成されている。
次に図４（ｄ）に示すように、ダメージ層を除去する。この場合は、ＣＭＰを用いて除去したが、この代わりに１０００℃以上の水素アニールを用いてもよい。
【００３０】
なお、この半導体層２０６の層厚は、次工程で犠牲酸化工程において酸化される半導体層の層厚をｆ１、得られる犠牲酸化膜をエッチングする際のオーバーエッチングの割合（オーバーエッチングされる層厚を犠牲酸化膜の層厚に対してパーセント表示したもの）をαとして、下式（１）を満たすように設定される。
ｆ−ｆ１＞ｋ・ｆ１・α ・・・（１）
ここで、式（１）において、ｋは単位膜厚当たりの単結晶シリコンを酸化したときに得られる酸化シリコンの膜厚であり、ｋ・ｆ１は犠牲酸化工程により得られる犠牲酸化膜の層厚を表わしている。本実施形態では、例えばｆ１を１００ｎｍ，ｋを２．２２，αを２０％とし、剥離工程後且つ犠牲酸化工程前の半導体層の層厚ｆを１５０ｎｍに設定している。
【００３１】
次に、図５（ａ）に示すように、半導体層２０６の表層部（層厚：ｆ１）を１０００℃程度の高温下でＷＥＴ酸化（犠牲酸化）し、犠牲酸化膜（第２の酸化膜）２０６ｃ（膜厚：ｋ・ｆ１）を形成する。この時、半導体層２０６は５０ｎｍ程度まで薄膜化する。そして、図５（ｂ）に示すように、この犠牲酸化膜２０６ｃをエッチングにより除去する。
【００３２】
なお、図５（ａ）の犠牲酸化工程では、石英基板１０Ａとシリコン半導体層２０６との熱膨張係数の違いにより、半導体層２０６に直径１００ｎｍ〜２００ｎｍ程度の微小なクラック２０６Ｈが生じ、このクラック２０６Ｈ内にも犠牲酸化膜２０６ｃ′が形成される。そして、この犠牲酸化膜２０６ｃ′は半導体層２０６の上層に形成された犠牲酸化膜２０６ｃと共にエッチングされる。この際、式（１）に示すように、オーバーエッチング量（ｋ・ｆ１・α）が犠牲酸化工程によって薄膜化された半導体層２０６の層厚（ｆ−ｆ１）以下に設定されているため、図５（ｂ）のエッチング工程において、クラック２０６Ｈ内の酸化膜２０６ｃ′は一部残り、埋め込み酸化膜２０６ｂの保護膜として機能する。
また、上記エッチング工程では、まずドライエッチングにより犠牲酸化膜２０６ｃの表層部を除去し、次に残りの犠牲酸化膜をウェットエッチングにより除去する。これにより、ドライエッチングによる半導体層へのダメージを防止して高性能なトランジスタを製造することができる。
【００３３】
次に、図５（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンの半導体層１ａを形成する。とくに、データ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、上記素子分離工程においては周知のＬＯＣＯＳ法を用いてもよい。
次に、図５（ｄ）に示すように、半導体層１ａを約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化することにより、約６０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成し、画素スイッチング用ＴＦＴ３０のゲート絶縁膜２と共に容量形成用のゲート絶縁膜２を形成する。この結果、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。
【００３４】
次に、図６（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図６（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａに対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢなどのＩＩＩ族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００３５】
次に、図６（ｃ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。その後、レジスト膜３０７をアッシング等により除去する。
【００３６】
次に、図７（ａ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。更にポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にすることも可能である。
次に、図７（ｂ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。尚、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００３７】
次に、図７（ｃ）に示すように、半導体層１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのＩＩＩ族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈを形成する。
【００３８】
続いて、図７（ｄ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのＩＩＩ族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００３９】
次に、図８（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するために、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００４０】
続いて、図８（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。以上により、薄膜トランジスタ（半導体装置）３０，３１が製造される。
【００４１】
次に、図８（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するために約８５０℃のアニール処理を２０分程度行う。
【００４２】
次に、図８（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【００４３】
次に、図９（ａ）に示すように、第２層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を、金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図９（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
次に、図９（ｃ）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００４４】
次に、図１０（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより形成する。
次に、図１０（ｂ）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積する。
【００４５】
さらに、図１０（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板（電気光学装置用基板）１０が製造される。
以上、ＴＦＴアレイ基板１０について説明してきたが、第１層間絶縁膜１２は必ずしも必要ではない。又、石英基板１０Ａと第１層間絶縁膜１２との間に遮光層を設けてもよい。又、石英基板１０Ａであるが、材料は石英に限るものでなくガラス、サファイア等の絶縁基板を用いてもよい。
【００４６】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図２に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、上記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００４７】
その後、基板本体２０Ａの表面上の全面にスパッタリング法などにより、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。以上のようにして、対向基板２０が製造される。
【００４８】
そして、上述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１により貼り合わせ、真空吸引法などの方法により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶を吸引して、所定の厚みを有する液晶層５０を形成することにより、上記構造の液晶パネルが製造される。
そして、最後に、対向基板２０の投射光が入射する側およびＴＦＴアレイ基板１０の出射光が出射する側に各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（ＶｅｒｔｉｃａｌｌｙＡｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【００４９】
したがって、本実施形態では、図５（ｂ）に示すエッチング工程における犠牲酸化膜のオーバーエッチング量を、図５（ａ）に示す犠牲酸化工程において薄膜化された（即ち、犠牲酸化工程後の）半導体層２０６の層厚以下としているため、犠牲酸化工程において生じたクラック２０６Ｈ内の犠牲酸化膜２０６ｃ′の全てがエッチングされることはない。このため、クラック内部に一部残った犠牲酸化膜２０６ｃ′が埋め込み酸化膜２０６ｂの保護膜として機能し、エッチング材による埋め込み酸化膜２０６ｂの侵食が防止される結果、製造される半導体装置の装置の信頼性や製造歩留まりを向上することができる。
【００５０】
特に、本実施形態のように半導体層２０６がＳＯＩ技術により形成される場合には、絶縁基板１０Ａと埋め込み酸化膜２０６ｂ又は半導体層２０６との間の界面における密着性が弱く、埋め込み酸化膜２０６ｂ内にエッチング材が侵入した場合に、この貼合わせの界面に沿って埋め込み酸化膜２０６ｂが大きくサイドエッチングされて大きな空乏（ＨＦ欠陥）が生じるため、本製造方法のように犠牲酸化膜２０６ｃ′を一部残して埋め込み酸化膜２０６ｂをエッチング材から保護することは極めて有効である。
【００５１】
なお、薄膜トランジスタ３０，３１の形成される領域は基板全体の中では極僅かであるため、犠牲酸化工程において半導体層２０６にクラック２０６Ｈが生じても、その後のパターニング工程においてこのクラック部分が残存する確率は極めて小さい。また、クラック２０６Ｈは直径が０．１〜０．２μｍ程度であるため、能動層中にこのようなクラックが存在してもトランジスタの特性に大きな影響はない。
【００５２】
［投射型表示装置］
上記実施形態の液晶パネルを備えた電子機器の一例としての投射型表示装置について説明する。
図１１は、本発明の投射型表示装置の一例を示した概略構成図である。図１１において、投射型表示装置１１００は、上述した液晶パネル（電気光学装置）を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇおよび９６２Ｂとして用いた投射型表示装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、光源装置（光源）９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射光学系としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【００５３】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。したがって、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【００５４】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４から色合成プリズム９１０の側に出射される。
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【００５５】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示しない駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。なお、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶パネル９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【００５６】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【００５７】
このような投射型表示装置は、本発明の実施形態の液晶パネル（電気光学装置）９６２Ｒ、９６２Ｇ、９６２Ｂが備えられているものであるので、ＨＦ欠陥に起因する表示不良がなく優れた表示品位を有する投射型表示装置とすることができる。なお、犠牲酸化工程においてＴＦＴの能動層である半導体層中にクラックが生じ、パターニング後にそれが残存したとしても、大きな表示不良につながることはない。
【００５８】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記実施形態では、ＴＦＴアレイ基板１０はＳＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用したものでなくてもよく、とくに限定されない。また、半導体層を形成する材料は、単結晶シリコンに限定されるものではなく、アモルファスシリコンや多結晶シリコンなどを使用してもよい。さらに、基板１０Ａは必ずしも絶縁材料である必要はなく、半導体や導電材料からなる基板を用いてもよい。
【００５９】
また、上記実施形態では、絶縁基板１０Ａと半導体層２０６とに異種材料を用いたが、同種の材料としてもよい。ただし、上記実施形態のように絶縁基板と半導体層とを異種材料により構成した場合には、絶縁基板と半導体層との間の熱膨張率の違いから、図５（ａ）の犠牲酸化工程において半導体層に微小なクラックが生じ易いため、本製造方法を適用することによる効果は同種材料を用いた場合に比べて大きい。
【００６０】
さらに、上記実施形態では、図５（ｂ）のエッチング工程においてドライエッチングとウェットエッチングとを併用したが、本発明はこれに限定されず、ドライエッチング又はウェットエッチングのいずれかのみとすることも可能である。さらに、上記実施形態では、電気光学装置の例として透過型液晶装置を説明したが、これ以外にも、反射型の液晶装置やエレクトロルミネッセンス表示装置等、種々の装置に対して本発明を適用することができる。
【００６１】
【実施例】
本発明者らは、本発明の効果を実証するために、本発明に係る電気光学装置の例として０．７インチのＸＧＡの液晶パネルを製造し、欠陥の有無を調べた。
本実施例では、貼り合わせにより絶縁基板上に形成した半導体層の層厚を１５０ｎｍとし、ＷＥＴ酸化によりこの半導体層の表面を１００ｎｍだけ酸化して半導体層を５０ｎｍまで薄膜化した。この際、半導体層上に２２２ｎｍの酸化膜が形成された。次に、オーバーエッチングの割合αを、半導体層上に形成された酸化膜の膜厚の２０％（即ち、４４ｎｍ＜薄膜化された半導体層の層厚）としてオーバーエッチングし、上記酸化膜を除去した。
従来の製造方法では、２０個／パネルのサイドエッチングを含む１０μｍ以上の欠陥が発生していたのに対して、本製造方法では、同様の欠陥は０個／パネルであり、本発明の効果が実証された。
【図面の簡単な説明】
【図１】本発明の電気光学装置の一例である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】同、液晶パネルの製造方法を示す工程図である。
【図５】同、液晶パネルの製造方法を示す工程図である。
【図６】同、液晶パネルの製造方法を示す工程図である。
【図７】同、液晶パネルの製造方法を示す工程図である。
【図８】同、液晶パネルの製造方法を示す工程図である。
【図９】同、液晶パネルの製造方法を示す工程図である。
【図１０】同、液晶パネルの製造方法を示す工程図である。
【図１１】本発明の投射型表示装置の一例を示した概略構成図である。
【図１２】従来の半導体装置の製造方法を示す工程図である。
【符号の説明】
１０Ａ 石英基板（絶縁基板）、３０，３１ 薄膜トランジスタ（半導体装置）、２０６ 半導体層、２０６ａ 単結晶シリコン基板（半導体基板）、２０６ｂ 埋め込み酸化膜（第１の酸化膜）、２０６ｃ，２０６ｃ′ 犠牲酸化膜（第２の酸化膜）、９０６ 投射レンズユニット（投射光学系）、９２０ 光源装置（光源）、９６２Ｒ，９６２Ｇ，９６２Ｂ 液晶パネル（電気光学装置）
Claims (10)
- 基板上に第１の酸化膜と半導体層とを積層する工程と、
上記半導体層の一部を犠牲酸化する工程と、
上記半導体層の一部を犠牲酸化して得られた第２の酸化膜をエッチングにより除去する工程とを備え、
上記エッチング工程におけるオーバーエッチング量が、上記犠牲酸化工程によって薄膜化された上記半導体層の層厚以下であることを特徴とする、半導体装置の製造方法。 - 絶縁基板と、表面に第１の酸化膜が形成された半導体基板とを熱処理により上記第１の酸化膜を介して貼り合わせる工程と、
上記半導体基板を、上記第１の酸化膜を含む表層部を除いて上記絶縁基板から分離し、上記絶縁基板上に上記第１の酸化膜と半導体層とを形成する工程と、
上記半導体層の上記半導体基板から分離した側の表面層を除去する工程と、
上記半導体層の一部を犠牲酸化して薄膜化する工程と、
上記半導体層の一部を犠牲酸化して得られた第２の酸化膜をエッチングにより除去する工程とを備え、
上記エッチング工程におけるオーバーエッチング量が、上記犠牲酸化工程によって薄膜化された上記半導体層の層厚以下であることを特徴とする、半導体装置の製造方法。 - 上記絶縁基板と上記半導体層とは異種材料からなることを特徴とする、請求項１又は２記載の半導体装置の製造方法。
- 上記エッチング工程は、ドライエッチング又はウェットエッチングのいずれか、或いは、ドライエッチングとウェットエッチングとを組み合わせて行なうことを特徴とする、請求項１〜３のいずれかの項に記載の半導体装置の製造方法。
- 上記エッチング工程は、まずドライエッチングにより上記第２の酸化膜をエッチングし、次にウェットエッチングにより残りの上記第２の酸化膜をエッチングすることを特徴とする、請求項４記載の半導体装置の製造方法。
- 上記半導体層が単結晶半導体層であることを特徴とする、請求項１〜５のいずれかの項に記載の半導体装置の製造方法。
- 請求項１〜６のいずれかの項に記載の半導体装置の製造方法を用いて製造されたことを特徴とする、半導体装置。
- 請求項７記載の半導体装置を備えたことを特徴とする、電気光学装置。
- 光源と、
上記光源から出射された光を変調して画像光を形成する請求項８記載の電気光学装置と、
上記電気光学装置から出射された上記画像光を拡大投影する投射光学系とを備えたことを特徴とする、投射型表示装置。 - 請求項８記載の電気光学装置を備えたことを特徴とする、電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047089A JP2004259833A (ja) | 2003-02-25 | 2003-02-25 | 半導体装置の製造方法、半導体装置、電気光学装置、投射型表示装置及び電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047089A JP2004259833A (ja) | 2003-02-25 | 2003-02-25 | 半導体装置の製造方法、半導体装置、電気光学装置、投射型表示装置及び電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004259833A true JP2004259833A (ja) | 2004-09-16 |
Family
ID=33113429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003047089A Pending JP2004259833A (ja) | 2003-02-25 | 2003-02-25 | 半導体装置の製造方法、半導体装置、電気光学装置、投射型表示装置及び電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004259833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110729327A (zh) * | 2019-09-11 | 2020-01-24 | 云谷（固安）科技有限公司 | 一种显示面板及其制备方法 |
| CN111244033A (zh) * | 2020-01-14 | 2020-06-05 | 重庆京东方显示技术有限公司 | 阵列基板的制备方法、阵列基板及显示装置 |
-
2003
- 2003-02-25 JP JP2003047089A patent/JP2004259833A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110729327A (zh) * | 2019-09-11 | 2020-01-24 | 云谷（固安）科技有限公司 | 一种显示面板及其制备方法 |
| CN110729327B (zh) * | 2019-09-11 | 2022-07-08 | 云谷（固安）科技有限公司 | 一种显示面板及其制备方法 |
| CN111244033A (zh) * | 2020-01-14 | 2020-06-05 | 重庆京东方显示技术有限公司 | 阵列基板的制备方法、阵列基板及显示装置 |
| CN111244033B (zh) * | 2020-01-14 | 2023-05-12 | 重庆京东方显示技术有限公司 | 阵列基板的制备方法、阵列基板及显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7112514B2 (en) | SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus | |
| JP4507395B2 (ja) | 電気光学装置用素子基板の製造方法 | |
| JP3575402B2 (ja) | 電気光学装置の製造方法、電気光学装置及び電子機器 | |
| JP2003152193A (ja) | 電気光学装置および電気光学装置の製造方法、並びに投射型表示装置、電子機器 | |
| US20040155244A1 (en) | Transistor and method of manufacturing the same, electro-optical device, semiconductor device, and electronic apparatus | |
| KR100454515B1 (ko) | 전기 광학 장치용 기판의 제조 방법, 전기 광학 장치용기판, 전기 광학 장치 및 전자 기기 | |
| JP3757658B2 (ja) | 電気光学装置の製造方法、電気光学装置及び電子機器 | |
| JP2004259833A (ja) | 半導体装置の製造方法、半導体装置、電気光学装置、投射型表示装置及び電子機器 | |
| JP2004296487A (ja) | トランジスタの製造方法、トランジスタ、電気光学基板、電気光学装置、電子機器 | |
| JP4792694B2 (ja) | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、電子機器 | |
| JP2002277859A (ja) | 液晶装置の製造方法 | |
| JP2004335848A (ja) | 半導体装置及びその製造方法、電気光学装置及びその製造方法並びに電子機器 | |
| JP4333176B2 (ja) | トランジスタの製造方法、電気光学基板、電気光学装置、電子機器 | |
| JP4556378B2 (ja) | トランジスタの製造方法及び複合基板の製造方法 | |
| JP2002217417A (ja) | 電気光学装置用基板、電気光学装置及び電子機器 | |
| JP4677707B2 (ja) | 電気光学装置用薄膜トランジスタアレイ基板の製造方法 | |
| JP4232641B2 (ja) | 電気光学装置の製造方法 | |
| JP2004273922A (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、並びに電子機器 | |
| JP2002353466A (ja) | 電気光学装置の製造方法および電気光学装置 | |
| JP4701487B2 (ja) | 電気光学装置用基板の製造方法 | |
| JP4843840B2 (ja) | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置及び電子機器 | |
| JP2002353464A (ja) | 電気光学装置、その製造方法及び電子機器 | |
| JP2005057044A (ja) | 薄膜トランジスタおよびその製造方法、電気光学装置用基板およびその製造方法、電気光学装置、電子機器 | |
| JP2004246028A (ja) | デバイスの製造方法及びこれを用いて製造されたデバイス、複合基板の製造方法、電気光学装置、並びに電子機器 | |
| JP2005044864A (ja) | 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 |