KR100454515B1 - 전기 광학 장치용 기판의 제조 방법, 전기 광학 장치용기판, 전기 광학 장치 및 전자 기기 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 433
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 69
- 238000005498 polishing Methods 0.000 claims abstract description 130
- 238000000034 method Methods 0.000 claims abstract description 112
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 98
- 230000008569 process Effects 0.000 claims abstract description 49
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 48
- 238000000059 patterning Methods 0.000 claims abstract description 19
- 238000010030 laminating Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 230000000903 blocking effect Effects 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000000382 optic material Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 493
- 239000010408 film Substances 0.000 description 290
- 239000004973 liquid crystal related substance Substances 0.000 description 91
- 239000003990 capacitor Substances 0.000 description 56
- 239000011229 interlayer Substances 0.000 description 55
- 238000003860 storage Methods 0.000 description 32
- 108091006146 Channels Proteins 0.000 description 24
- 238000003475 lamination Methods 0.000 description 19
- 230000003287 optical effect Effects 0.000 description 19
- 238000009413 insulation Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 15
- 239000011521 glass Substances 0.000 description 14
- 230000007547 defect Effects 0.000 description 13
- 239000010409 thin film Substances 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 230000001133 acceleration Effects 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 7
- 238000005286 illumination Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000003566 sealing material Substances 0.000 description 7
- 239000011800 void material Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000011109 contamination Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910021478 group 5 element Inorganic materials 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000002194 synthesizing effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005421 electrostatic potential Methods 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 239000004988 Nematic liquid crystal Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910021426 porous silicon Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 1
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L31/02162—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Abstract
광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과, 상기 차광층을 패터닝하여, 적어도, 형성되는 각 트랜지스터 소자(30)의 형성 영역에 패터닝된 차광층을 형성하는 공정과, 그 위에 상기 패터닝된 차광층을 형성한 상기 광투과성 기판의 한쪽 표면상에 제 1 절연층(12A)을 형성하는 공정과, 상기 제 1 절연층상에 상기 제 1의 절연층보다 연마 레이트가 낮은 제 2 절연층(12B)을 형성하는 공정과, 상기 제 2 절연층의 표면을 연마하는 공정과, 상기 제 2 절연층의 연마된 표면에 단결정 실리콘층(206)을 적층하는 공정과, 상기 단결정 실리콘층을 이용하여 각 트랜지스터 소자를 형성하는 공정을 구비하는 전기 광학 장치용 기판(10)의 제조 방법에 관한 것이다.
Description
본 발명은, 광투과성 기판의 표면상에 소정 패턴의 차광층과 절연층과 트랜지스터 소자를 순차적으로 구비하는 전기 광학 장치용 기판의 제조 방법, 상기 제조 방법에 의해 제조되는 전기 광학 장치용 기판, 상기 전기 광학 장치용 기판을 구비한 전기 광학 장치 및 전자 기기에 관한 것이다.
절연 기판상에 단결정 실리콘 박막을 형성하고, 그 단결정 실리콘 박막에 반도체 장치를 형성하는 SOI(Silicon On Insulater) 기술은, 소자의 고속화나 저소비 전력화, 고 집적화 등의 이점을 갖고 있다. 따라서, 예를 들어 액정 장치 등의 전기 광학 장치에 바람직하게 이용되고 있다.
이와 같이 전기 광학 장치에 SOI 기술을 적용하는 경우, 광투과성 기판상에 단결정 실리콘 기판을 적층한 다음 연마 등에 의해 박막의 단결정 실리콘층을 형성한다. 그리고 단결정 실리콘층에 의해 예를 들어 액정 구동용의 MOSFET 등의 트랜지스터 소자를 형성하고 있다.
그런데, 예를 들어 액정 장치 등을 사용한 프로젝터 등의 투사형 표시 장치에서는, 통상 액정 장치를 구성하는 2개의 기판중 1개인 광투과성 기판측(액정 장치의 한 표면)으로부터 광이 입사한다. 이 광이 다른 한쪽의 기판의 표면상에 형성된 트랜지스터 소자의 채널 영역에 입사하여 광 리크 전류를 발생하는 것을 방지하기 위해, 트랜지스터 소자의 광이 입사하는 측에 차광층을 마련하는 구조로 하는 것이 일반적이다.
그러나, 트랜지스터 소자의 광이 입사하는 측에 차광층을 마련하더라도, 트랜지스터 소자가 형성된 기판이 광투과성을 갖는 경우에는 액정 장치에 입사된 광이 트랜지스터 소자가 형성된 기판 이면의 계면(boundary face)에서 반사되어 트랜지스터 소자의 채널부(channel portion)로 귀환광(return light)으로서 입사하는 경우가 있다. 이 귀환광은 액정 장치의 표면으로부터 입사하는 빛의 양에 대한 비율로서는 미소하다. 하지만, 프로젝터 등의 대단히 강력한 광원을 이용하는 장치에 있어서는 충분히 광 리크 전류를 발생할 수 있다. 즉, 트랜지스터 소자가 형성된 기판의 이면으로부터의 귀환광은 소자의 스위칭 특성에 영향을 끼쳐 장치의 특성을 열화시킨다. 그런데, 여기서는 단결정 실리콘층이 형성된 면을 기판의 표면으로 하고, 반대측을 이면으로 하고 있다.
일본국 특허 공개 공보 평성 10-293320호에는, 트랜지스터 소자를 형성하는 기판의 표면상에 각 트랜지스터 소자에 대응시켜 차광층을 형성하는 기술이 제안되어 있다. 이것은, 기판 표면상에 상기와 같이 소정 패턴의 차광층을 형성하고, 그 위에 절연층을 형성한 후, 절연층의 표면을 연마에 의해 평탄화하고, 그의 표면상에 단결정 실리콘 기판을 적층 또는 본딩하는 방법을 제안하는 것이다.
그러나, 일반적인 전기 광학 장치에서는 기판의 표면상에 있어서 표시 영역(화소부)에만 트랜지스터 소자가 형성되고, 비 표시(non-display) 영역에는 트랜지스터 소자가 형성되지 않는다. 이와 같은 방식에서는, 트랜지스터 소자가 밀집하는 영역(형성되는 영역(formation region))과 밀집하지 않는 영역(형성되지 않는 영역(non-formation region))이 존재한다. 그 때문에, 각 트랜지스터 소자에 대응해서 형성되는 차광층도 동일한 밀도로 분포된다. 그 결과, 차광층 위에 형성되는 절연층 표면에 요철이 형성되고 그 요철에도 어떤 분포(distribution)가 발생한다. 그 때문에, 절연층 표면을 연마하더라도 기판 표면상에 있어서 연마의 정도에 편차가 발생한다. 그래서, 기판 표면 전체의 연마를 실행하더라도 볼록부가 밀집하는 부분에서는 절연층이 상대적으로 두꺼워지고, 볼록부가 밀집하지 않는 부분(오목부가 밀집하는 부분)에서는 절연층이 상대적으로 얇아진다. 그러므로, 연마후의 절연층 표면의 평탄성이 나빠질 우려가 있다.
예를 들어, 도 19(a)에 도시하는 바와 같이, 기판(1001)의 표면상에 있어서 차광층(1003)이 밀집하는 영역(1010)과 밀집하지 않는 영역(1020)이 존재하는 경우, 차광층(1003)을 형성한 기판(1001)상에 형성되는 절연층(1004)의 표면에 있어서, 차광층(1003)이 밀집하는 영역(1010)에 비해서 밀집하지 않는 영역(1020)에서는 오목부의 수가 많게, 오목부의 면적이 넓게 형성된다. 또, 차광층(1003)이 밀집하는 영역(1010)에 있어서도 차광층(1003)의 패턴에 따라서 절연층(1004)의 표면에는 미세한 요철이 형성된다. 하지만, 도 19(a)에서는 간략화를 위해 생략하고 있다.
이와 같이, 요철에 분포를 갖는 절연층(1004)의 표면을 연마한 경우, 절연층(1004) 표면에 있어서, 볼록부의 면적이 적은 영역(차광층(1003)이 밀집하지 않는 영역(1020)) 쪽이 볼록부의 면적이 많은 영역(차광층(1003)이 밀집하는 영역(1010))보다 빠르게 연마된다. 그 결과, 도 19(b)에 도시하는 바와 같이 차광층(1003)이 밀집하지 않는 영역(1020)의 절연층(1004)이 지나치게 연마되어, 절연층(1004) 표면에 있어서, 차광층(1003)이 밀집하는 영역(1010)과 밀집하지 않는 영역(1020) 사이에는 단차가 발생한다. 따라서, 절연층(1004) 표면의 평탄성이 낮은 것으로 된다.
이와 같이, 절연층 표면의 평탄성이 낮아진 경우에는, 다음과 같은 문제가 발생한다. 첫 번째로, 절연층과 단결정 실리콘층을 적층시킨 경계면에 공극(void)을 발생시켜서, 이 공극이 존재하는 영역에 형성되는 트랜지스터 소자의 특성을 열화시킬 우려가 있다. 두 번째로, 절연층과 단결정 실리콘층과의 적층 강도가 약해져, 단결정 실리콘층 형성후의 트랜지스터 소자 형성 공정에 있어서 막 박리 등의 불량을 발생시키는 원인으로 되어 제품의 양품률을 저하시킬 우려가 있다.
또한, 절연층 표면을 평탄화할 수 있더라도, 연마의 종점, 즉 절연층이 완전히 평탄화된 순간을 검출하는 방법이 없다. 그래서, 연마 시간에 의해서만 연마 공정을 제어하고 있다. 그러나, 이용하는 연마액의 품목이나 연마기 등의 차이 등에 의해서 연마 레이트는 변화되기 때문에, 절연층이 완전히 평탄화되기까지의 시간은 그 때의 연마 조건에 의해서 변화된다. 그 때문에, 일정 시간동안 연마를 실행하여도 절연층의 표면이 완전히 평탄화되지 않는 경우가 발생한다.
본 발명은 이러한 과제를 해결하기 위해 이루어진 것이다. 그러므로, 본 발명의 목적은, 단결정 실리콘층을 적층하는 절연층 표면을 평탄화할 수 있는 전기 광학 장치용 기판의 제조 방법 및 전기 광학 장치용 기판, 이 전기 광학 장치용 기판을 구비한 전기 광학 장치 및 이 전기 광학 장치를 구비한 전자 기기를 제공하는 데 있다.
본 발명의 다른 목적은, 단결정 실리콘층을 적층하고 또한 차광층과 절연층을 형성한 광투과성 기판의 표면을 평탄화할 수 있음과 동시에, 절연층을 연마할 때에 연마의 종점을 용이하게 검출할 수 있는 전기 광학 장치용 기판의 제조 방법 및 전기 광학 장치용 기판, 이 전기 광학 장치용 기판을 구비한 전기 광학 장치 및 이 전기 광학 장치를 구비한 전자 기기를 제공하는 데 있다.
도 1은 본 발명에 따른 실시예 1의 전기 광학 장치에 있어서, 화소부를 구성하는 각종 소자, 배선 등의 등가 회로도,
도 2는 본 발명에 따른 실시예 1의 전기 광학 장치에 있어서, TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도,
도 3은 실시예 1의 도 2의 A-A' 단면도,
도 4(a)∼4(c)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 5(a)∼5(c)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 6(a)∼6(e)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 7(a)∼7(d)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조방법을 나타내는 공정도,
도 8(a)∼8(e)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 9(a)∼9(d)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 10(a)∼10(c)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 11(a)∼11(c)는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 12는 본 발명에 따른 실시예 1의 전기 광학 장치용 기판의 제조 방법을 이용하여 제조된 전기 광학 장치용 기판을 구비한 전기 광학 장치의 TFT 어레이 기판을 각 구성 요소와 함께 대향 기판측에서 본 평면도,
도 13은 도 12의 H-H’단면도,
도 14(a)∼14(c)는 본 발명에 따른 실시예 2의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 15(a), 15(b)는 본 발명에 따른 실시예 2의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 16은 본 발명에 따른 실시예 3의 도 2의 A-A'선 단면도,
도 17(a)∼17(c)는 본 발명에 따른 실시예 3의 전기 광학 장치용 기판의 제조 방법을 나타내는 공정도,
도 18은 본 발명에 따른 실시예 1 또는 2의 전기 광학 장치용 기판의 제조 방법에 의해 제조된 전기 광학 장치용 기판을 구비한 전기 광학 장치를 이용한 전자 기기의 일례인 투사형 표시 장치의 구성도,
도 19(a), 19(b)는 종래의 문제점을 설명하기 위한 도면.
도면의 주요부분에 대한 부호의 설명
1a : 반도체층 1a' : 채널 영역
1b : 저농도 소스 영역(소스측 LDD 영역)
1c : 저농도 드레인 영역(드레인측 LDD 영역)
1d : 고농도 소스 영역 1e : 고농도 드레인 영역
10 : TFT 어레이 기판 20 : 대향 기판
10A, 20A : 기판 본체(광투과성 기판) 11a : 제 1 차광막(차광층)
12,120 : 제 1 층간 절연막(절연층) 12A : 제 1 절연층
12B : 제 2 절연층 12C : 제 3 절연층
30 : 화소 스위칭용 TFT(트랜지스터 소자) 50 : 액정층(전기 광학 재료층)
206 : 단결정 실리콘층
본 발명의 발명자는 트랜지스터 소자의 형성 영역에만 차광층을 형성하는 경우 등, 광투과성 기판의 표면에서 오목부의 면적이 비교적 큰 경우에는 이하의 방법에 의해서 상기 과제를 해결하여, 단결정 실리콘층을 적층하는 절연층 표면을 평탄화할 수 있다는 것을 발견하였다.
즉, 상기 본 발명의 목적은 하기의 공정, 즉, 광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과, 상기 차광층을 패터닝하여, 적어도, 형성되는 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과, 상기 패터닝된 차광층을 형성한 상기 광투과성 기판의 한쪽 표면상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층상에 상기 제 1의 절연층보다 연마 레이트가 낮은 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층의 표면을 연마하는 공정과, 상기 제 2 절연층의 연마된 표면에 단결정 실리콘층을 적층하는 공정과, 상기 단결정 실리콘층을 이용하여 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제 1 제조 방법에 의해 달성될 수 있다.
본 발명의 발명자는, 이와 같이 트랜지스터 소자의 형성 영역에만 차광층을 형성하는 경우 등, 광투과성 기판의 표면에서 오목부의 면적이 비교적 큰 경우에는, (i)패터닝된 차광층을 형성한 광투과성 기판상에 제 1 절연층과, (ii)제 1 절연층보다 연마 레이트가 낮은(연마되기 어려운) 제 2 절연층을 형성하고 나서 기판 표면을 연마하는 것에 의해, 제 2 절연층의 존재에 의해서 과잉으로 연마되는 부분이 발생하는 것을 방지할 수 있어, 절연층의 표면을 평탄화할 수 있다는 것을 발견하였다. 또, 이 방법에 의해서 절연층의 표면을 평탄화할 수 있는 이유에 대해서는 실시예에서 상세하게 설명한다.
본 발명의 제 1 방법의 하나의 특징에 의하면, 제 1 절연층은 제 2 절연층의 표면을 연마하는 공정에 의해 부분적으로 노출한다.
이 특징에 의하면, 광투과성 기판의 한쪽 표면에 대한 제 1 절연층의 노출된 표면의 높이는 제 2 절연층의 연마된 표면의 높이와 동일할 수 있을 것이다.
본 발명의 제 1 방법의 다른 특징에 의하면, 상기 차광층을 패터닝하는 공정에 있어서, 각 트랜지스터 소자의 형성 영역에만 차광층을 형성한다.
또한, 본 발명의 발명자는, 트랜지스터 소자의 비형성 영역에도 차광층을 형성하는 경우 등, 광투과성 기판의 표면에서 오목부의 면적이 비교적 작은 경우에는, 이하의 방법에 의해서 상기 과제를 해결하여 단결정 실리콘층을 적층하는 절연층 표면을 평탄화할 수 있다는 것을 발견하였다.
즉, 상기 본 발명의 목적은 하기의 공정, 즉, 광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과, 상기 차광층을 패터닝하여, 적어도, 형성되는 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과, 상기 패터닝된 차광층을 형성한 상기 광투과성 기판의 한쪽 표면상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 상에 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층 상에 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 형성하는 공정과, 상기 제 3 절연층의 표면을 연마하는 공정과, 표면을 연마한 상기 제 3 절연층의 표면에 단결정 실리콘층을 적층하는 공정과, 상기 단결정 실리콘층을 이용하여 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제 2 제조 방법에 의해 달성될 수 있다.
본 발명의 발명자는, 이와 같이 트랜지스터 소자의 비형성 영역에도 차광층을 형성하는 경우 등, 광투과성 기판의 표면에서 오목부의 면적이 비교적 작은 경우에는, (i)패터닝된 차광층을 형성한 광투과성 기판상에 제 1 절연층과, (ii)제 1 절연층보다 연마 레이트가 낮은(연마되기 어려운) 제 2 절연층과, (iii)제 2 절연층보다 연마 레이트가 높은(연마되기 쉬운) 제 3 절연층을 형성하고 나서 기판 표면을 연마하는 것에 의해, 제 2 절연층의 존재에 의해서 과잉으로 연마되는 부분이 발생하는 것을 방지할 수 있어 절연층의 표면을 평탄화할 수 있다는 것을 발견하였다. 또, 이 방법에 의해서 절연층의 표면을 평탄화할 수 있는 이유에 대해서는 실시예에서 상세하게 설명한다.
본 발명의 제 2 방법의 하나의 특징에 의하면, 제 2 절연층은 제 3 절연층의 표면을 연마하는 공정에 의해 부분적으로 노출한다.
이 특징에 의하면, 광투과성 기판의 한쪽 표면에 대한 제 2 절연층의 노출된표면의 높이는 제 3 절연층의 연마된 표면의 높이와 동일할 수 있을 것이다.
본 발명의 제 2 방법의 다른 특징에 의하면, 상기 차광층을 패터닝하는 공정에 있어서, 각 트랜지스터 소자가 형성되지 않는 각 트랜지스터 소자의 비형성 영역에 상기 패터닝된 차광층을 형성한다.
상기 본 발명의 목적은 하기의 공정, 즉, 광투과성 기판의 한쪽의 표면상에 차광층을 형성하는 공정과, 상기 차광층을 패터닝하여, 적어도, 형성되는 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과, 상기 패터닝된 차광층을 형성한 상기 광투과성 기판의 한쪽 표면상에 절연층을 형성하는 공정과, 상기 절연층의 표면을, 상기 패터닝된 차광층의 표면이 노출할 때까지 연마하는 공정과,상기 연마된 절연층의 표면과 상기 패터닝된 차광층의 노출된 표면에 단결정 실리콘층을 적층하는 공정과, 상기 단결정 실리콘층을 이용하여 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제 3 제조 방법에 의해 달성될 수 있다.
본 발명의 발명자는 이와 같이 차광층을 형성한 광투과성 기판상에 절연층을 형성하고, 그 표면을, 차광층이 노출할 때까지 연마함으로써, 단결정 실리콘층을 적층하는 광투과성 기판의 표면을 평탄화할수 있음과 동시에, 차광층과 절연층의 재질이 서로 다른 것을 이용하여, 차광층에 연마 정지 기능을 갖게 하여, 연마의 종점을 용이하게 검출할 수 있다는 것을 알게 되었다.
예컨대, CMP법을 이용한 경우, 금속 등으로 이루어지는 차광층은 연마액과 화학 반응을 일으키지 않기 때문에, 차광층 표면이 노출한 순간에, 광투과성 기판의 연마를 실행하는 연마 패드와 광투과성 기판 사이의 마찰력이 저하한다. 또한, 광투과성 기판을 유지하는 기판 홀더의 진동도 변화한다. 따라서, 연마 패드와 광투과성 기판 사이의 마찰력 또는 기판 홀더의 진동을 검출하는 것에 의해, 용이하게 연마의 종점을 검출할 수 있다.
본 출원에 있어서, "차광층이 연마 정지 기능을 갖는다"라고 하는 것은, 구체적으로는 상기한 바와 같이, "차광층의 표면이 노출한 순간을 검출함으로써 연마의 종점을 검출한다"는 것을 뜻하고 있다.
또한, 적층하는데 이용하는 단결정 실리콘 기판의 적층측의 표면에는 미리 산화막을 형성해 두기 때문에, 금속 등으로 이루어지는 차광층의 표면상에 직접 단결정층 실리콘 기판을 적층하고, 이 단결정 실리콘 기판을 박막화하여 단결정 실리콘층으로 한 후에, 트랜지스터 소자의 형성을 실행하더라도, 차광층으로부터 트랜지스터 소자로의 오염은 방지된다.
하지만, 단결정 실리콘 기판의 표면에 산화막을 형성하는 경우에 있어서도, 이 표면 산화막이 대단히 얇은 경우 등, 차광층으로부터 트랜지스터 소자로의 오염의 가능성이 있는 경우에는, 단결정 실리콘 기판을 적층하기 전에, 차광층의 표면상에 절연층을 형성하는 것이 바람직하다. 이 경우, 하기의 제 4 방법이 바람직하다.
상기 본 발명의 목적은 하기의 공정, 즉, 광투과성 기판의 한쪽의 표면상에 차광층을 형성하는 공정과, 상기 차광층을 패터닝하여, 적어도, 형성되는 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과, 상기 패터닝된 차광층을 형성한 상기 광투과성 기판의 한쪽 표면상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층의 표면을, 상기 패터닝된 차광층의 표면이 노출할 때까지 연마하는 공정과, 표면을 연마한 상기 제 1 절연층 위에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층 위에 단결정 실리콘층을 적층하는 공정과, 상기 단결정 실리콘층을 이용하여 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제 4 제조 방법에 의해 달성될 수 있다.
본 발명의 제 4 방법에 의하면, 차광층을 형성한 광투과성 기판상에 제 1 절연층을 형성하고, 제 1 절연층을 형성한 광투과성 기판의 표면을, 차광층 표면이 노출할 때까지 연마함으로써, 차광층과 제 1 절연층의 표면을 평탄화시킬수 있다. 그후, 그 위에 제 2 절연층을 형성하면, 제 2 절연층의 표면은 평탄화되기 때문에, 단결정 실리콘층을 적층하는 광투과성 기판의 표면을 평탄화할 수 있다. 또한, 이 경우에는 차광층과 트랜지스터 소자와의 사이에 제 2 절연층이 형성되기 때문에, 차광층으로부터 트랜지스터 소자로의 오염을 완전히 방지할 수 있다.
상기 제 1 내지 제 4의 본 발명의 방법에 따르면, 절연층 표면을 평탄화할 수 있으므로, 절연층과 단결정 실리콘층을 적층시킨 경계면에 공극이 없거나 거의 발생하지 않기 때문에, 트랜지스터 소자의 특성의 열화를 방지할 수 있다. 또한, 절연층과 단결정 실리콘층 사이의 적층 강도가 강하므로, 트랜지스터 소자를 형성하는 공정에 있어서 막 박리 등의 불량이 발생하는 것을 방지하여 제품의 양품률을 향상시킬 수 있다.
본 발명의 상기 목적은, 광투과성 기판의 한쪽 표면상에 순차적으로 형성되어 있는, 소정 패턴의 패터닝된 차광층과 절연막과 트랜지스터를 구비하고 있는 제 1 전기 광학 장치용 기판으로서, 상기 절연막이 (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 부분적으로 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 포함하여, 상기 절연막의 표면이 평탄화되고, 상기 트랜지스터 소자를 구성하는 반도체층이 단결정 실리콘층을 포함하는 것을 특징으로 하는 제 1 전기 광학 장치용 기판에 의해 달성될 수 있다.
상술한 본 발명의 제 1 방법에 의해 제조될수 있는 본 발명의 제 1 전기 광학 장치용 기판에 따르면, 절연층과 단결정 실리콘층을 적층시킨 경계면에 공극이 없거나 거의 발생하지 않고, 절연층과 단결정 실리콘층 사이의 적층 강도가 강하며, 트랜지스터 소자의 특성에 있어서 편차나 불량이 거의 발생하지 않는다.
본 발명의 제 1 전기 광학 장치용 기판의 하나의 특징에 의하면, 상기 패터닝된 차광층이 트랜지스터 소자의 형성 영역에만 형성된다.
본 발명의 제 1 전기 광학 장치용 기판의 다른 특징에 의하면, 상기 제 1 절연층이 산화 실리콘을 포함하고, 상기 제 2 절연층이 질화 실리콘을 포함한다.
본 발명의 상기 목적은, 광투과성 기판의 한쪽 표면상에 순차적으로 형성되어 있는, 소정 패턴의 패터닝된 차광층과 절연막과 트랜지스터를 구비하고 있는 제 2 전기 광학 장치용 기판으로서, 상기 절연막이 (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 부분적으로 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층과, (iii)상기 제 2 절연층 상에 부분적으로 형성되고 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 포함하여, 상기 절연막의 표면이 평탄화되고,상기 트랜지스터 소자를 구성하는 반도체층이 단결정 실리콘층을 포함하는 것을 특징으로 하는 제 2 전기 광학 장치용 기판에 의해 달성될 수 있다.
상술한 본 발명의 제 2 방법에 의해 제조될수 있는 본 발명의 제 2 전기 광학 장치용 기판에 따르면, 절연층과 단결정 실리콘층을 적층시킨 경계면에 공극이 없거나 거의 발생하지 않고, 절연층과 단결정 실리콘층 사이의 적층 강도가 강하며, 트랜지스터 소자의 특성에 있어서 편차나 불량이 거의 발생하지 않는다.
본 발명의 제 1 전기 광학 장치용 기판의 하나의 특징에 의하면, 상기 패터닝된 차광층이, 각 트랜지스터 소자가 형성되지 않는 각 트랜지스터 소자의 비형성 영역에 형성된다.
본 발명의 제 2 전기 광학 장치용 기판의 다른 특징에 의하면, 상기 제 1 절연층 및 상기 제 3 절연층이 산화 실리콘을 포함하고, 상기 제 2 절연층이 질화 실리콘을 포함한다.
본 발명의 상기 목적은, 광투과성 기판의 한쪽 표면상에 소정 패턴의 패터닝된 차광층과, 상기 패터닝된 차광층이 형성되어 있지 않은 영역에서 상기 광투과성 기판의 한쪽 표면상에 형성되고, 상기 패터닝된 차광층과 같은 막두께를 가지며, 표면이 평탄화된 절연층과, 상기 패터닝된 차광층 위에 형성되고 단결정 실리콘층을 포함하는 반도체층을 갖는 트랜지스터 소자를 구비하는 제 3 전기 광학 장치용 기판에 의해서도 달성된다.
상술한 본 발명의 제 3 또는 4 방법에 의해 제조될수 있는 본 발명의 제 3 전기 광학 장치용 기판에 따르면, 절연층과 단결정 실리콘층을 적층시킨 경계면에공극이 없거나 거의 발생하지 않고, 절연층과 단결정 실리콘층 사이의 적층 강도가 강하며, 트랜지스터 소자의 특성에 있어서 편차나 불량이 거의 발생하지 않는다.
본 발명의 제 3 전기 광학 장치용 기판의 하나의 특징에 의하면, 상기 절연층이 상기 패터닝된 차광층을 형성한 상기 광투과성 기판의 한쪽 표면상에 형성된 절연막의 표면을 연마하는 것에 의해 형성되고, 상기 패터닝된 차광층이, 상기 절연막의 연마 공정에서, 연마 정지 기능을 갖는다.
본 발명의 제 3 전기 광학 장치용 기판의 다른 특징에 의하면, 상기 패터닝된 차광층과 상기 절연층의 표면상에 제 2 절연층이 형성되고, 상기 제 2 절연층의 표면상에 상기 트랜지스터 소자가 마련된다.
또한, 본 발명의 상기 목적은, (A)상술한 본 발명의 제 1, 2 및 3 전기 광학 장치용 기판중 어느 하나의 기판과, (B)상기 전기 광학 장치용 기판의 광투과성 기판의 한쪽 면과 대향하도록 배치된 다른 광투과성 기판과, (C)이들 2개의 광투과성 기판 사이에 끼워진 전기 광학 재료층을 구비한 전기 광학 장치에 의해서도 달성될 수 있다.
본 발명의 전기 광학 장치에 의하면, 본 발명에 따른 전기 광학 장치용 기판이 마련되어 있기 때문에, LCD 등의 성능이 우수한 전기 광학 장치를 제공할 수 있다.
또한, 상기의 본 발명의 목적은 상술한 본 발명의 전기 광학 장치를 구비하는 전자 기기에 의해서도 달성될 수 있다.
본 발명의 전자 기기에 의하면, 본 발명에 따른 전기 광학 장치가 마련되어있기 때문에, 프로젝터 등의 성능이 우수한 전자 기기를 제공할 수 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 도면을 참고로 이하에서 설명하는 실시예로부터 더욱 명확하게 될 것이다.
(발명의 실시예)
이하, 본 발명에 따른 실시예에 대하여 상세하게 설명한다. 이하의 실시예 1 내지 3에 있어서는 전기 광학 장치의 예로서, TFT(트랜지스터 소자의 예)를 스위칭 소자로서 이용한 액티브 매트릭스형 액정 장치를 예를 들어 설명한다. 또한, 실시예 1, 2에 있어서, 제 1 차광막(차광층의 예)을 형성한 광투과성 기판의 표면상에 제 1 층간 절연막(절연층의 예)을 형성하는 공정 및 형성되는 제 1 층간 절연막(절연층)의 구조가 특히 특징적인 것으로 되어 있다.
(실시예 1)
(전기 광학 장치의 구조)
우선, 본 발명에 따른 실시예 1의 전기 광학 장치의 구조에 대하여, 액정 장치를 예로 들어 설명한다. 본 실시예의 전기 광학 장치(예를들면 액정 장치)는, 본 실시예의 전기 광학 장치용 기판의 제조 방법에 의해 제조된 TFT 어레이 기판(전기 광학 장치용 기판의 예)을 구비한 것이다.
또한, 본 실시예에 있어서는, 후술하는 제 1 차광막(차광층의 예)을 트랜지스터 소자의 형성 영역(즉, 화소부)에만 형성하는 경우에 대하여 설명한다.
도 1은 액정 장치의 화소부(즉, 표시 영역)를 구성하는 매트릭스 형상으로 형성된 복수의 화소에 있어서의 각종 소자, 배선 등의 등가 회로이다. 또한, 도 2는 데이터선, 주사선, 화소 전극, 차광막 등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군을 확대하여 나타내는 평면도이다. 또한, 도 3은 도 2의 A-a'단면도이다. 또한, 도 1∼도 3에 있어서는, 각 층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 때문에, 각 층이나 각 부재마다 축척을 다르게 하고 있다.
도 1에 있어서, 액정 장치의 화소부를 구성하는 매트릭스 형상으로 형성된 복수의 화소는, 매트릭스 형상으로 복수 형성된 화소 전극(9a)과 화소 전극(9a)을 제어하기 위한 TFT(트랜지스터 소자)(30)로 이루어진다. 화상 신호가 공급되는 데이터선(6a)이 해당 TFT(30)의 소스에 전기적으로 접속되어 있다. 데이터선(6a)에 기록하는 화상 신호 S1, S2,…, Sn은 이 순서대로 순차적으로 공급해도 상관없으며, 서로 인접하는 복수의 데이터선(6a)에 대하여 그룹마다 공급하도록 해도 좋다. 또한, TFT(30)의 게이트에 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍에서 주사선(3a)에 펄스적으로 주사 신호 G1, G2,…, Gm을 이 순서대로 순차적으로 인가하도록 구성되어 있다.
화소 전극(9a)은 TFT(30)의 드레인에 전기적으로 접속되어 있다. 스위칭 소자인 TFT(30)를 일정 기간만큼 그 스위치를 닫는 것에 의해, 데이터선(6a)으로부터 공급되는 화상 신호 S1, S2,…, Sn을 소정의 타이밍에서 기록한다. 화소 전극(9a)을 거쳐서 액정에 기록된 소정 레벨의 화상 신호 S1, S2,…, Sn은 후술하는 대향기판에 형성된 후술하는 대향 전극과의 사이에서 일정 기간 유지된다.
액정은 인가되는 전압 레벨에 따라 분자집합의 배향이나 질서가 변화하는 것에 의해, 광을 변조하여 계조 표시를 가능하게 한다. 정상 화이트 모드(normally white mode)이면, 인가된 전압에 따라 입사광이 이 액정 부분을 통과할 수 없게 된다. 정상 블랙 모드(normally black mode)이면, 인가된 전압에 따라 입사광이 이 액정 부분을 통과할 수 있게 된다. 전체적으로 액정 장치로부터 화상 신호에 따른 콘트라스트를 갖는 광이 출사된다.
여기서, 유지된 화상 신호의 리크에 의해 콘트라스트비의 저하나 플리커 등의 표시상의 불량이 발생하는 것을 막기 위해, 화소 전극(9a)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)을 부가한다. 예를 들어, 화소 전극(9a)의 전압은 데이터선에 전압이 인가된 시간보다도 3자리수나 긴 시간만큼 축적 용량(70)에 의해 유지된다. 이것에 의해, 유지 특성이 더욱 개선되어, 콘트라스트비가 높은 액정 장치를 실현할 수 있다. 본 실시예에서는 특히 이러한 축적 용량(70)을 형성하기 위해, 후술하는 바와 같이 주사선과 동층 또는 도전성의 차광막을 이용하여 저저항화된 용량선(3b)을 마련하고 있다.
다음에, 도 2에 근거하여, TFT 어레이 기판의 트랜지스터 소자의 형성 영역(즉, 화소부) 내의 평면 구조에 대하여 상세하게 설명한다. 도 2에 도시하는 바와 같이 액정 장치의 TFT 어레이 기판상의 트랜지스터 소자의 형성 영역(즉, 화소부)내에는 매트릭스 형상으로 복수의 투명한 화소 전극(9a)(점선부(9a')에 의해 윤곽이 표시되어 있음)이 마련되어 있다. 화소 전극(9a)의 종횡의 경계를 각각 따라 데이터선(6a), 주사선(3a) 및 용량선(3b)이 마련되어 있다. 데이터선(6a)은 콘택트 홀(5)을 거쳐서 단결정 실리콘층의 반도체층(1a) 중 후술하는 소스 영역에 전기적으로 접속되어 있다. 화소 전극(9a)은 콘택트 홀(8)을 거쳐서 반도체층(1a) 중 후술하는 드레인 영역에 전기적으로 접속되어 있다. 또한, 반도체층(1a) 중 채널 영역(도면중 우측으로 상승하는 사선 영역)에 대향하도록 주사선(3a)이 배치되어 있다. 주사선(3a)은 게이트 전극으로서 기능한다.
용량선(3b)은 주사선(3a)을 따라 대략 직선형상으로 연장하는 본선부(즉, 평면적으로 보아 주사선(3a)을 따라 형성된 제 1 영역)와, 데이터선(6a)과 교차하는 개소에서 데이터선(6a)을 따라 전단측(도 2의 상측 방향)으로 돌출된 돌출부(즉, 평면적으로 보아 데이터선(6a)을 따라 연장해서 배치된 제 2 영역)를 갖는다.
그리고, 도면중 우측으로 상승하는 사선으로 나타낸 영역에는 복수의 제 1 차광막(즉, 차광층)(11a)이 마련되어 있다. 보다 구체적으로는, 제 1 차광막(11a)은 각각 화소부에 있어서 반도체층(1a)의 채널 영역을 포함하는 TFT를 TFT 어레이 기판(10)의 후술하는 기판 본체측에서 보아 덮는 위치에 마련되어 있다. 또한 용량선(3b)의 본선부에 대향하여 주사선(3a)을 따라 직선형상으로 연장하는 본선부와, 데이터선(6a)과 교차하는 개소로부터 데이터선(6a)을 따라 인접하는 단측(즉, 도 2에서 하측 방향)으로 돌출된 돌출부를 갖는다. 제 1 차광막(11a)의 각 단(각 화소 행)에 있어서의 하측 방향의 돌출부의 선단은 데이터선(6a) 아래에 있어서 다음단에서의 용량선(3b)의 상측 방향의 돌출부의 선단과 중첩되어 있다. 이 중첩된 개소에는 제 1 차광막(11a)과 용량선(3b)을 서로 전기적으로 접속하는 콘택트 홀(13)이 마련되어 있다. 즉, 본 실시예에 있어서 제 1 차광막(11a)은 콘택트 홀(13)에 의해 전단 또는 후단의 용량선(3b)에 전기적으로 접속되어 있다.
또한, 본 실시예에 있어서, 화소 전극(9a), TFT 및 제 1 차광막(11a)은 화소부내에만 마련되어 있다.
다음에, 도 3에 근거하여, 액정 장치의 화소부내의 단면 구조에 대하여 설명한다. 도 3에 도시하는 바와 같이, 액정 장치(50)에 있어서 TFT 어레이 기판(10)과, 이것에 대향 배치되는 대향 기판(20) 사이에 액정층(50)이 끼워 유지되어 있다.
TFT 어레이 기판(10)은 석영 등의 광투과성 기판으로 이루어지는 기판 본체(10A)와 기판 본체(10A)의 액정층(50)측 표면상에 형성된 화소 전극(9a), TFT(트랜지스터 소자) (30), 배향막(16)을 주체로 해서 구성되어 있다. 대향 기판(20)은 투명한 유리나 석영 등의 광투과성 기판으로 이루어지는 기판 본체(20A), 기판 본체(20A)의 액정층(50)측 표면상에 형성된 대향 전극(공통 전극)(21) 및 배향막(22)을 주체로 해서 구성되어 있다.
TFT 어레이 기판(10)의 기판 본체(10A)의 액정층(50)측 표면상에는 화소 전극(9a)이 마련되어 있다. 화소 전극(9a)의 액정층(50)측 표면상에는 러빙(rubbing) 처리 등의 소정의 배향처리가 실시된 배향막(16)이 마련되어 있다. 화소 전극(9a)은 예를 들어 ITO(Indium Tin Oxide) 등의 투명 도전성 박막으로 이루어지고, 배향막(16)은 예를 들어 폴리이미드 등의 유기박막으로 이루어진다.
또한, 기판 본체(10A)의 액정층(50)측 표면상에는 도 3에 도시하는 바와 같이 각 화소 전극(9a)에 인접하는 위치에, 각 화소 전극(9a)을 스위칭 제어하는 화소 스위칭용 TFT(30)가 마련되어 있다.
한편, 대향 기판(20)의 기판 본체(20A)의 액정층(50)측 표면상에는 그의 전면에 걸쳐 대향 전극(공통 전극)(21)이 마련되어 있다. 대향 전극(21)의 액정층(50)측 표면상에는 러빙 처리 등의 소정의 배향처리가 실시된 배향막(22)이 마련되어 있다. 대향 전극(21)은 예를 들어 ITO 등의 투명 도전성 박막으로 이루어진다. 배향막(22)은 예를 들어 폴리이미드 등의 유기박막으로 이루어진다.
또한, 기판 본체(20A)의 액정층(50)측 표면상에는 또한 도 3에 도시하는 바와 같이 각 화소부의 개구 영역 이외의 영역에 제 2 차광막(23)이 마련되어 있다. 이와 같이 대향 기판(20)측에 제 2 차광막(23)을 마련하는 것에 의해, 대향 기판(20)측으로부터 입사광이 화소 스위칭용 TFT(30)의 반도체층(1a)의 채널 영역(1a')이나 LDD(Lightly Doped Drain) 영역(1b 및 1c)으로 침입하는 것을 방지할 수 있음과 동시에 콘트라스트를 향상시킬 수 있다.
이와 같이 구성되고, 화소 전극(9a)과 대향 전극(21)이 대향하도록 배치된 TFT 어레이 기판(10)과 대향 기판(20) 사이에는, 양 기판의 둘레 가장자리부 사이에 형성된 밀봉재(seal member)(도시하지 않음)에 의해 둘러싸인 공간에 액정(전기 광학 재료의 예)이 봉입되어 액정층(전기 광학 재료층)(50)이 형성되어 있다.
액정층(50)은, 예를 들어 1종 또는 수종류의 네마틱(nematic) 액정을 혼합한 액정으로 이루어져 있다. 화소 전극(9a)으로부터의 전계가 인가되고 있지 않은 상태에서 배향막(16) 및 (22)에 의해 소정의 배향상태를 채택한다.
또한, 밀봉재는 TFT 어레이 기판(10) 및 대향 기판(20)을 그들의 둘레 가장자리부에서 적층하기 위한, 예를 들어 광경화성 접착제나 열경화성 접착제 등의 접착제로 이루어진다. 밀봉재의 내부에는 양 기판사이의 거리를 소정값으로 하기 위한 글라스 파이버(glass fiber), 글라스 비즈(glass beads) 등의 스페이서가 혼입되어 있다.
또한, 도 3에 도시하는 바와 같이 TFT 어레이 기판(10)의 기판 본체(10A)의 액정층(50)측 표면상에 있어서, 각 화소 스위칭용 TFT(30)에 대응하는 위치에는 제 1 차광막(차광층)(11a)이 마련되어 있다. 제 1 차광막(11a)은 바람직하게는 불투명한 고융점 금속인 Ti, Cr, W, Ta, Mo 및 Pd 중의 적어도 하나를 포함하는 금속단체, 합금, 금속 실리사이드 등으로 구성된다.
제 1 차광막(11a)을 이러한 재료로 구성하는 것에 의해, TFT 어레이 기판(10)의 기판 본체(10A)의 표면상에 있어서, 제 1 차광막(11a)의 형성공정 후에 실행되는 화소 스위칭용 TFT(30)의 형성공정에 있어서의 고온 처리에 의해, 제 1 차광막(11a)이 파괴되거나 용융되는 것을 방지할 수 있다.
본 실시예에 있어서는 이와 같이 TFT 어레이 기판(10)에 제 1 차광막(11a)이 형성되어 있다. 따라서, TFT 어레이 기판(10)측으로부터의 귀환광 등이 화소 스위칭용 TFT(30)의 채널 영역(1a')이나 LDD 영역(1b, 1c)에 입사하는 것을 방지할 수 있고, 광 전류의 발생에 의해 트랜지스터 소자로서의 화소 스위칭용 TFT(30)의 특성이 열화하는 것을 방지할 수 있다.
또한, 제 1 차광막(11a)과 복수의 화소 스위칭용 TFT(30) 사이에는 제 1 층간 절연막(절연층)(12)이 마련되어 있다. 제 1 층간 절연막(12)은 화소 스위칭용 TFT(30)을 구성하는 반도체층(1a)을 제 1 차광막(11a)으로부터 전기적 절연하기 위해 마련되는 것이다. 제 1 층간 절연막(12)은 기판 본체(10A)의 표면상의 전면에 형성되고 있다.
또한, 이와 같이 TFT 어레이 기판(10)의 표면상에 제 1 층간 절연막(12)을 마련하는 것에 의해, 제 1 차광막(11a)이 화소 스위칭용 TFT(30) 등을 오염시키는 것을 방지할 수도 있다.
또, 본 실시예에 있어서, 제 1 층간 절연막(12)은 제 1 절연층과 제 1 절연층의 표면상에 부분적으로 형성되며, 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층으로 구성되어 있다. 제 1 층간 절연막(12)의 표면은 평탄화된 것이다. 제 1 층간 절연막(12)의 내부 구조에 관해서는 본 실시예의 전기 광학 장치용 기판의 제조 방법(TFT 어레이 기판(10)의 제조 방법)을 설명할 때 상세하게 설명한다.
또한, 본 실시예에서는 게이트 절연막(2)을 주사선(3a)과 대향하는 위치로부터 연장해서 마련하여 축적 캐패시터(70)의 유전체막으로서 이용한다. 반도체막(1a)을 연장해서 마련하여 축적 캐패시터(70)의 제 1 축적 용량 전극(1f)으로 이용한다. 또한 이들과 대향하는 용량선(3b)의 일부를 축적 캐패시터(70)의 제 2 축적 용량 전극으로 이용한다. 이와 같이 축적 캐패시터(70)가 구성된다.
더욱 상세하게는, 반도체층(1a)의 고농도 드레인 영역(1e)이 데이터선(6a) 및 주사선(3a)의 아래에 연장해서 마련되고, 마찬가지로 데이터선(6a) 및 주사선(3a)을 따라 연장하는 용량선(3b) 부분에 절연막(2)을 거쳐서 대향 배치된다. 따라서, 제 1 축적 용량 전극(반도체층)(1f)이 구성된다. 특히, 축적 용량(70)의 유전체로서의 절연막(2)은 고온산화에 의해 단결정 실리콘층상에 형성되는 TFT(30)의 게이트절연막(2)임이 분명하다. 이 때문에 얇고 또한 고내압인 절연막으로 할 수 있다. 따라서, 축적 용량(70)은 비교적 소면적이고 대 용량인 축적 용량으로서 구성할 수 있다.
또한, 축적 용량(70)에 있어서는 도 2 및 도 3으로부터 알 수 있는 바와 같이, 제 1 차광막(11a)을 제 2 축적 용량 전극으로서의 용량선(3b)의 반대측에 있어서 제 1 축적 용량 전극(1f)에 제 1 층간 절연막(12)을 거쳐서 제 3 축적 용량 전극으로서 대향 배치시키는 것에 의해(도 3의 도시 우측의 축적 캐패시터(70) 참조), 축적 용량이 또 부여되도록 구성되어 있다. 즉, 본 실시예에서는 제 1 축적 용량 전극(1f)을 사이에 두고 양측에 축적 용량이 부여되는 2중(double) 축적 용량 구조가 구축되어 있어 축적 용량이 더 증가한다. 이러한 구조로 하는 것에 의해, 본 실시예의 액정 장치가 갖는 표시 화상에 있어서의 플리커나 소결(burning)을 방지하는 기능을 향상시킬 수 있다.
이들의 결과, 데이터선(6a) 아래의 영역 및 주사선(3a)을 따라 액정의 디스크리네이션(discrination)이 발생하는 영역(즉, 용량선(3b)이 형성된 영역)과 같은 개구 영역을 벗어난 공간을 유효하게 이용하여, 화소 전극(9a)의 축적 용량을 증가시킬 수 있다.
또한, 본 실시예에서는 제 1 차광막(11a)(및 이것에 전기적으로 접속된 용량선(3b))은 정전위원에 전기적으로 접속되어 있다. 제 1 차광막(11a) 및 용량선(3b)은 정전위로 되어 있다. 따라서, 제 1 차광막(11a)에 대향 배치되는 화소 스위칭용 TFT(30)에 대하여 제 1 차광막(11a)의 전위변동이 악영향을 끼치는 일은 없다. 또한, 용량선(3b)은 축적 용량(70)의 제 2 축적 용량 전극으로서 양호하게 기능할 수 있다. 또, 정전위원으로서는 본 실시예의 액정 장치를 구동시키기 위한 주변 회로(예를 들어, 주사선 구동 회로, 데이터선 구동 회로 등)로 공급되는 부전원, 정전원 등의 정전위원, 접지 전원, 대향 전극(21)으로 공급되는 정전위원 등을 들 수 있다. 이와 같이 주변 회로 등의 전원을 이용하면, 전용의 전위 배선이나 외부 입력 단자를 마련할 필요없이 제 1 차광막(11a) 및 용량선(3b)을 정전위로 할 수 있다.
또한, 도 2 및 도 3에 나타낸 바와 같이, 본 실시예에서는 TFT 어레이 기판(10)에 제 1 차광막(11a)을 설치하는데 부가해서, 콘택트 홀(13)을 거쳐서 제 1 차광막(11a)은 전단 또는 후단의 용량선(3b)에 전기적으로 접속되도록 구성되어 있다. 이러한 구성으로 한 경우에는 각 제 1 차광막(11a)이 자체 단(self-stage)의 용량선에 전기적으로 접속되는 경우에 비해, (i)화소부의 개구 영역의 가장자리를 따라 데이터선(6a)과 중첩해서 용량선(3b) 및 제 1 차광막(11a)이 형성되는 영역과, (ii)그 이외의 다른 영역 사이의 단차가 적어진다. 이와 같이 화소부의 개구 영역의 가장자리를 따르는 단차가 적으면, 해당 단차에 따라 야기되는 액정의 디스크리네이션(배향 불량)을 저감할 수 있다. 그러므로, 화소부의 개구 영역을 넓히는 것이 가능해진다.
또, 제 1 차광막(11a)에는 상술한 바와 같이 직선형상으로 연장하는 본선부로부터 돌출된 돌출부에 콘택트 홀(13)이 개구되어 있다. 여기서, 콘택트 홀(13)의 개구 개소로서는 가장자리에 가까울수록 응력이 가장자리로부터 발산되기 쉬워지는 등의 이유로 인해 크랙(균열)이 발생하기 어렵다. 따라서, 얼마만큼 돌출부의 선단에 근접시켜 콘택트 홀(13)을 개구하는지에 따라서(바람직하게는 마진이 거의 없어질 때까지 선단에 근접시키는가에 따라), 제조 공정중에 제 1 차광막(11a)에 인가되는 응력이 완화된다. 그러므로, 더욱 효과적으로 크랙을 방지할 수 있어, 양품률을 향상시키는 것이 가능해진다.
또한, 용량선(3b)과 주사선(3a)은 동일한 폴리실리콘막으로 이루어진다. 축적 용량(70)의 유전체막과 TFT(30)의 게이트 절연막(2)은 동일한 고온 산화막으로 이루어진다. 제 1 축적 용량 전극(1f)과 TFT(30)의 채널 형성 영역(1a) 및 소스 영역(1d), 드레인 영역(1e) 등은 동일한 반도체층(1a)으로 이루어져 있다. 이 때문에, TFT 어레이 기판(10)의 기판 본체(10A)의 표면상에 형성되는 적층 구조를 간략화할 수 있다. 또한 후술하는 액정 장치의 제조 방법에 있어서 동일한 박막 형성 공정에서 용량선(3b) 및 주사선(3a)을 동시에 형성할 수 있어, 축적 용량(70)의 유전체막 및 게이트 절연막(2)을 동시에 형성할 수 있다.
또한, 도 2에 나타낸 바와 같이, 제 1 차광막(11a)은 주사선(3a)을 따라 각각 연장되어 있고, 또한 데이터선(6a)을 따르는 방향에 대하여 복수의 줄무늬형상으로 분단되어 있다. 이 때문에, 예를 들어 각 화소부의 개구 영역의 주위에 일체적으로 형성된 격자형상의 차광막을 배치한 경우에 비해, 제 1 차광막(11a), 주사선(3a) 및 용량선(3b)을 형성하는 폴리실리콘막, 데이터선(6a)을 형성하는 금속막,층간 절연막 등으로 이루어지는 본 실시예의 액정 장치의 적층 구조에 있어서, 각 막의 물성의 차이에 기인한 제조공정 중의 가열 냉각에 따라 발생하는 응력을 매우 완화시킬 수 있다. 이 때문에, 제 1 차광막(11a) 등에 있어서의 크랙의 발생방지나 양품률의 향상을 도모할 수 있다.
또한, 도 2에서는 제 1 차광막(11a)에 있어서의 직선형상의 본선 부분은 용량선(3b)의 직선형상의 본선 부분과 거의 중첩되도록 형성되어 있다. 하지만, 제 1 차광막(11a)이 TFT(30)의 채널 영역을 덮는 위치에 마련되어 있고 또한 콘택트 홀(13)을 형성할 수 있도록 용량선(3b)과 어떠한 개소에서 중첩되어 있으면, TFT(30)에 대한 차광기능 및 용량선에 대한 저저항화 기능을 가질 수 있다. 따라서, 예를 들어 서로 인접한 주사선(3a)과 용량선(3b) 사이에 있는 주사선을 따른 가로로 긴 형상의 간극 영역이나 주사선(3a)과 약간 중첩되는 위치에까지도 상기 제 1 차광막(11a)을 마련해도 좋다.
용량선(3b)과 제 1 차광막(11a)은 제 1 층간 절연막(12)에 개구된 콘택트 홀(13)을 거쳐서 확실하게 또한 높은 신뢰성을 갖고 양자는 전기적으로 접속되어 있다. 하지만, 이러한 콘택트 홀(13)은 화소마다 개구되어 있어도 좋고, 복수의 화소로 이루어지는 화소 그룹마다 개구되어 있어도 좋다.
콘택트 홀(13)을 화소마다 개구한 경우에는 제 1 차광막(11a)에 의한 용량선(3b)의 저저항화를 촉진시킬 수 있고, 또한 양자사이에서의 용장 구조의 정도를 높일 수 있다. 한편, 콘택트 홀(13)을 복수의 화소로 이루어지는 화소 그룹마다(예를 들어 2화소마다 또는 3 화소마다) 개구한 경우에는, 용량선(3b)이나 제1 차광막(11a)의 시트 저항, 구동 주파수, 요구되는 사양 등을 감안하면서, (i)제 1 차광막(11a)에 의한 용량선(3b)의 저저항화 및 용장 구조에 의한 이익과, (ii)다수의 콘택트 홀(13)을 개구하는 것에 의한 제조공정의 복잡화 또는 해당 액정 장치의 불량화 등의 폐해 사이에서 적절하게 균형을 유지할 수 있다. 그러므로, 이것은 실제 응용상 매우 유리하다.
또한, 이러한 화소마다 또는 화소그룹마다 마련되는 콘택트 홀(13)은 대향 기판(20)측에서 보아 데이터선(6a)의 아래에 개구되어 있다. 따라서 콘택트 홀(13)은 화소부의 개구 영역에서 벗어나 있고, 또한 TFT(30)나 제 1 축적 용량 전극(1f)이 형성되어 있지 않은 제 1 층간 절연막(12)의 부분에 마련되어 있다. 이 때문에, 화소부의 유효이용을 도모하면서 콘택트 홀(13)의 형성에 의한 TFT(30)나 다른 배선 등의 불량화를 방지할 수 있다.
또한, 도 3에 있어서, 화소 스위칭용 TFT(30)는 LDD(Lightly Doped Drain) 구조를 갖고 있고, 주사선(3a), 주사선(3a)으로부터 전계에 의해 채널이 형성되는 반도체층(1a)의 채널 영역(1a'), 주사선(3a)과 반도체층(1a)을 절연하는 게이트 절연막(2), 데이터선(6a), 반도체층(1a)의 저농도 소스 영역(소스측 LDD 영역)(1b) 및 저농도 드레인 영역(드레인측 LDD 영역)(1c), 반도체층(1a)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 구비하고 있다.
고농도 드레인 영역(1e)에는 복수의 화소 전극(9a)들 중의 대응하는 화소 전극(9a)이 접속되어 있다. 소스 영역(1b 및 1d)과 드레인 영역(1c 및 1e)은 후술하는 바와 같이 반도체층(1a)에 대하여 N형 또는 P형의 채널을 형성하는가에 따라 소정 농도의 N형용 또는 P형용의 도펀트를 도핑하는 것에 의해 형성되어 있다. N형 채널의 TFT는 동작 속도가 빠르다는 이점이 있어, 화소의 스위칭 소자인 화소 스위칭용 TFT(30)로서 이용되는 경우가 많다.
데이터선(6a)은 Aℓ 등의 금속막이나 금속 실리사이드 등의 합금막 등의 차광성 박막으로 구성되어 있다. 또한, 주사선(3a), 게이트 절연막(2) 및 제 1 층간 절연막(12) 상에는 고농도 소스 영역(1d)으로 통하는 콘택트 홀(5) 및 고농도 드레인 영역(1e)으로 통하는 콘택트 홀(8)이 각각 형성된 제 2 층간 절연막(4)이 형성되어 있다. 콘택트 홀(5)을 거쳐서 데이터선(6a)은 고농도 소스 영역(1d)에 전기적으로 접속되어 있다.
또한, 데이터선(6a) 및 제 2 층간 절연막(4) 상에는 고농도 드레인 영역(1e)으로의 콘택트 홀(8)이 형성된 제 3 층간 절연막(7)이 형성되어 있다. 이 고농도 드레인 영역(1e)으로의 콘택트 홀(8)을 거쳐서, 화소 전극(9a)은 고농도 드레인 영역(1e)에 전기적으로 접속되어 있다. 상술한 화소 전극(9a)은 이와 같이 구성된 제 3 층간 절연막(7)의 상면에 마련되어 있다. 또한, 화소 전극(9a)과 고농도 드레인 영역(1e)은 데이터선(6a)과 동일한 Aℓ막이나 주사선(3b)과 동일한 폴리실리콘막을 중계하여 전기적으로 접속되도록 해도 좋다.
화소 스위칭용 TFT(30)은 바람직하게는 상술한 바와 같이 LDD 구조를 갖는다. 하지만, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)에 불순물 이온의 주입을 실행하지 않는 오프셋 구조를 가지고 있어도 좋고, 게이트 전극(주사선(3a))을 마스크로 해서 고농도로 불순물 이온을 주입하고, 자기정합적으로 고농도 소스및 드레인 영역을 형성하는 "셀프 얼라인형의 TFT"이더라도 좋다.
또한, 화소 스위칭용 TFT(30)의 게이트 전극(주사선(3a))을 소스-드레인 영역(1b) 및 (1e) 사이에 1개만 배치한 단일 게이트 구조로 했다. 하지만, 이들의 사이에 2개 이상의 게이트 전극을 배치하더라도 좋다. 이 때, 각각의 게이트 전극에는 동일한 신호가 인가되도록 한다. 이와 같이 2중 게이트 또는 3중(triple) 게이트 이상으로 TFT를 구성하면, 채널과 소스-드레인 영역 적층부의 리크 전류를 방지할 수 있어, 오프시의 전류를 저감할 수 있다. 이들 게이트 전극 중의 적어도 1개를 LDD 구조 또는 오프셋 구조로 하면 더욱 오프 전류를 저감할 수 있어, 안정한 스위칭 소자를 얻을 수 있다.
여기서, 일반적으로는 반도체층(1a)의 채널 영역(1a'), 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c) 등을 구성하는 단결정 실리콘층은, 광이 입사하면 실리콘이 갖는 광전 변환 효과에 의해 광 전류가 발생해 버려 화소 스위칭용 TFT(30)의 트랜지스터 특성이 열화한다. 하지만, 본 실시예에서는 주사선(3a)을 상측부터 덮도록 데이터선(6a)이 Aℓ 등의 차광성의 금속박막으로 형성되어 있다. 그러므로, 적어도 반도체층(1a)의 채널 영역(1a') 및 LDD 영역(1b, 1c)으로의 입사광의 입사를 방지할 수 있다.
또한, 상술한 바와 같이, 화소 스위칭용 TFT(30)의 하측(기판 본체(10A) 측)에는 제 1 차광막(11a)이 마련되어 있다. 그러므로, 적어도 반도체층(1a)의 채널 영역(1a') 및 LDD 영역(1b, 1c)으로의 귀환광의 입사를 방지할 수 있다.
또한, 본 실시예에 있어서는, 서로 인접하는 전단 또는 후단의 화소에 마련된 용량선(3b)과 제 1 차광막(11a)을 접속하고 있다. 그러므로, 최상단 또는 최하단의 화소에 대하여 제 1 차광막(11a)에 정전위를 공급하기 위한 용량선(3b)이 필요하게 된다. 그래서, 용량선(3b)의 수를 수직 화소수에 대하여 1개 여분으로 마련해 두도록 하면 좋다.
(전기 광학 장치의 제조 방법)
다음에, 상기 구조를 갖는 액정 장치의 제조 방법에 대하여, 도 4∼도 11을 참조해서 설명한다.
먼저, 도 4∼도 11에 근거하여, 본 실시예의 전기 광학 장치용 기판의 제조 방법으로서, TFT 어레이 기판(10)의 제조 방법에 대하여 설명한다. 또, 도 4∼도 5와 도 6∼도 11은 다른 축척으로 나타내고 있다.
우선, 도 4, 도 5에 근거하여, TFT 어레이 기판(10)의 기판 본체(10A)의 표면상에 제 1 차광막(차광층)(11a)과 제 1 층간 절연막(12)을 형성할 때까지의 공정에 대하여 상세하게 설명한다. 또한, 도 4, 도 5는 각 공정에 있어서의 TFT 어레이 기판의 일부분을, 도 3과 마찬가지로 도 2의 A-a' 단면에 대응시켜 나타내는 공정도이다.
우선, 석영 기판, 하드 글라스 등의 기판 본체(광투과성 기판)(10A)를 준비한다. 다음에, 기판 본체(10A)를 바람직하게는 N2(질소) 등의 불활성 가스 분위기하에서 약 850∼1300℃, 더 바람직하게는 1000℃의 고온으로 어닐 처리하고, 후에 실시되는 고온 프로세스에 있어서 기판 본체(10A)에 발생하는 왜곡이 적어지도록 전처리하는 것이 바람직하다. 즉, 제조공정에 있어서 처리되는 최고 온도에 맞춰 기판 본체(10A)를 동일한 온도나 그 이상의 온도로 열처리하는 것이 바람직하다.
이와 같이 처리된 기판 본체(10A)의 표면상의 전면에, 도 4(a)에 도시하는 바와 같이 Ti, Cr, W, Ta, Mo 및 Pd 중의 적어도 하나를 포함하는 금속단체, 합금, 금속 실리사이드 등을 스퍼터링법, CVD법, 전자 빔 가열증착법 등에 의해 퇴적한다. 이들은 예를 들면 150∼200㎚의 막두께로 퇴적시키는 것에 의해서 차광층(11)을 형성한다.
다음에, 기판 본체(10A)의 표면상의 전면에 포토 레지스트를 형성한 후, 최종적으로 형성하는 제 1 차광막(11a)의 패턴(도 2 참조)을 갖는 포토 마스크를 이용하여 포토 레지스트를 노출시킨다. 그 후 포토 레지스트를 현상하는 것에 의해, 도 4(b)에 도시하는 바와 같이 최종적으로 형성되는 제 1 차광막(11a)의 패턴을 갖는 포토 레지스트(207)를 형성한다.
본 실시예에 있어서는, 제 1 차광막(11a)이 트랜지스터 소자의 형성 영역(화소부)에 형성되기 때문에, 포토레지스트(207)가 트랜지스터 소자의 이 형성 영역내에만 형성된다.
다음에, 포토 레지스트(207)를 마스크로 해서 차광층(11)의 에칭을 실행한다. 그 후 포토 레지스트(207)를 박리시키는 것에 의해, 도 4(c)에 도시하는 바와 같이 기판 본체(10A)의 표면상에 있어서 트랜지스터 소자의 형성 영역(화소부)에만 소정 패턴(도 2 참조)의 제 1 차광막(차광층)(11a)이 형성된다. 제 1 차광막(11a)의 막두께는 예를 들어 150∼200㎚로 된다.
다음에, 도 5(a)에 도시하는 바와 같이, 제 1 차광막(11a)을 형성한 기판 본체(10A)의 표면상에 스퍼터링법, CVD 법 등에 의해 제 1 절연층(12A)을 형성한다. 제 1 절연층(12A)의 재료로서는 산화 실리콘이나 NSG(Non-doped Silicon Glass), PSG(Phosphorus Silicate Glass), BSG (Boron Silicate Glass), BPSG (Boron Phosphorus Silicate Glass) 등의 고절연성 글라스 등을 예시할 수 있다. 또한, 제 1 절연층(12A)의 막두께는 적어도 제 1 차광막(11a)의 막두께보다 두껍게 설정하고, 예를 들어, 약 400∼1000㎚, 더욱 바람직하게는 800㎚ 정도로 한다.
다음에, 도 5(b)에 도시하는 바와 같이, 제 1 절연층(12A)의 표면상에 스퍼터링법, CVD 법 등에 의해 제 1 절연층(12A)보다 연마 레이트가 낮은(즉, 연마되기 어려운) 제 2 절연층(12B)을 형성한다. 제 1 절연층(12A)이 산화 실리콘으로 이루어지는 경우에는, 제 1 절연층(12A)보다 연마 레이트가 낮은 제 2 절연층(12B)의 재료로서는 질화 실리콘을 예시할 수 있다. 질화 실리콘의 연마 레이트는 산화 실리콘의 연마 레이트의 1/3∼1/5 정도이다.
제 2 절연층(12B)의 막두께는 제 1 절연층(12A)과 제 2 절연층(12B) 사이의 연마 레이트의 차이에 따라 결정된다. 두께는 후술하는 연마공정에서 과잉의 연마를 억제할 수 있는 정도의 두께, 예를 들면 50∼150㎚ 정도로 한다.
도 5(b)에 도시하는 바와 같이 제 2 절연층(12B)을 형성한 후의 기판 본체(10A)의 표면은 트랜지스터 소자의 형성 영역에 있어서는 요철을 갖게 된다. 트랜지스터 소자의 비형성 영역에 있어서는 평탄한 오목부로 되어 있다.
다음에, 제 2 절연층(12B)을 형성한 기판 본체(10A)의 표면을 CMP(화학적 기계 연마)법 등의 방법을 이용하여 연마한다.
이 공정에 있어서, 트랜지스터 소자의 형성 영역에만 볼록부가 형성되어 있다. 그 때문에 트랜지스터 소자의 형성 영역에 있어서 연마 레이트가 낮고 연마속도는 느리다. 하지만, 볼록부 표면의 제 2 절연층(12B)은 연마된다. 볼록부 표면의 제 2 절연층(12B)이 제거된 후, 볼록부는 연마 레이트가 낮은 제 1 절연층(12A)으로 구성되어 있다. 그 때문에 이 영역에서 볼록부의 연마가 진행된다. 이 때, 오목부 표면은 볼록부보다 연마 레이트가 낮은 제 2 절연층(12B)으로 구성되어 있다. 그 때문에 오목부 표면이 연마되는 것을 방지할 수 있어, 볼록부만을 연마할 수 있다.
볼록부가 감소하고, 트랜지스터 소자의 비형성 영역 및 형성 영역의 오목부 표면의 제 2 절연층(12B)의 높이에 연마가 도달하면, 도 5(c)에 도시하는 바와 같이 기판 본체(10A)의 표면에 있어서 연마 레이트가 낮은 제 2 절연층(12B)이 차지하는 면적이 증가하여 연마속도가 저하한다. 그 때문에, 이 시점에서 연마를 정지시키는 것에 의해 제 1 절연층(12A)과, 제 1 절연층(12A)의 표면상에 부분적으로 형성되고 제 1 절연층(12A)보다 연마 레이트가 낮은 제 2 절연층(12B)으로 구성되고, 표면이 평탄화된 제 1 층간 절연막(절연층)(12)이 형성된다.
또, 이 공정에 있어서, 트랜지스터 소자의 비형성 영역 및 형성 영역의 오목부 표면의 제 2 절연층(12B)을 전혀 연마하지 않아도 좋고, 약간 연마하여 얇게 해도 좋다. 하지만, 적어도 트랜지스터 소자의 비형성 영역 및 형성 영역의 오목부표면에 제 1 절연층(12A)이 노출되지 않도록 연마한다.
다음에, 도 6∼도 11에 근거하여, 표면이 평탄화된 제 1 층간 절연막(12)을 형성한 기판 본체(10A)로부터 TFT 어레이 기판(10)을 제조하는 방법에 대하여 설명한다. 또한, 도 6∼도 11은 각 공정에서의 TFT 어레이 기판의 일 부분을, 도 3과 마찬가지로 도 2의 A-A ’단면에 대응시켜 나타내는 공정도이다.
또한, 도 6(a)는 도 5(c)의 일 부분을 잘라내어 다른 축척으로 도시하는 도면이다. 또한, 도 6∼도 11에 있어서는 간략화를 위해 제 1 층간 절연막(12)을 구성하는 제 1 절연층(12A) 및 제 2 절연층(12B)의 도시를 생략한다.
도 6(b)에 도시하는 바와 같이, 표면이 평탄화된 제 1 층간 절연막(절연층)(12)을 형성한 도 6(a)에 나타내는 기판 본체(10A)와 단결정 실리콘 기판(206a)의 적층을 실행한다.
적층에 이용하는 단결정 실리콘 기판(206a)의 두께는 예를 들어 600㎛이다. 미리 단결정 실리콘 기판(206a)의 기판 본체(10A)와 면하는 측의 표면에는 산화막층(206b)이 형성되어 있음과 동시에, 수소 이온(H+)이 예를 들어 가속 전압 100keV, 도즈량 10×1016/㎠로 주입되어 있다. 산화막층(206b)은 단결정 실리콘 기판(206a)의 표면을 0.05∼0.8㎛ 정도 산화시키는 것에 의해 형성된다.
적층 공정은, 예를 들어 300℃에서 2시간 열처리함으로써 2매의 기판을 직접적층하는 방법을 채용할 수 있다. 또한, 적층 강도를 더욱 높이기 위해서는 더 열처리 온도를 올려 450℃ 정도로 할 필요가 있다. 하지만, 석영 등으로 이루어지는기판 본체(10A)와 단결정 실리콘 기판(206a)의 열팽창 계수 사이에는 큰 차이가 있다. 그러므로, 이대로 가열하면 단결정 실리콘층에 크랙 등의 결함이 발생하여, 제조되는 TFT 어레이 기판(10)의 품질이 열화될 우려가 있다.
이러한 크랙 등의 결함의 발생을 억제하기 위해서는, 한번 300℃에서 적층을 위한 열처리를 실행한 단결정 실리콘 기판(206a)을 습식 에칭 또는 CMP에 의해서 100∼150㎛ 정도까지 얇게 한 후에, 또 고온의 열처리를 실시하는 것이 바람직하다. 예를 들어 80℃의 KOH 수용액을 이용하여, 단결정 실리콘 기판(206a)의 두께가 150㎛로 되도록 에칭한 후 기판 본체(10A)와의 적층을 실행하고, 또 450℃에서 재차 열처리하여 적층 강도를 높이는 것이 바람직하다.
다음에, 도 6(c)에 도시하는 바와 같이, 적층한 단결정 실리콘 기판(206a)의 적층면측의 산화막(206b)과 단결정 실리콘층(206)을 남긴 채로, 단결정 실리콘 기판(206a)을 기판 본체(10A)에서 박리시키기 위한 열처리를 실행한다. 이 기판의 박리 현상은 단결정 실리콘 기판(206a) 중으로 도입된 수소이온에 의해서, 단결정 실리콘 기판(206a)의 표면 근방이 있는 층에서 실리콘의 결합이 분단되기 때문에 발생하는 것이다.
열처리는 예를 들어 적층한 2매의 기판을 매분 20℃의 승온속도로 600℃까지 가열하는 것에 의해 실행할 수 있다. 이 열처리에 의해서, 적층한 단결정 실리콘 기판(206a)이 기판 본체(10A)와 분리된다. 따라서, 기판 본체(10A)의 표면상에는 약 200㎚± 5㎚ 정도의 단결정 실리콘층(206)이 형성된다. 또, 단결정 실리콘층(206)은 앞서 기술한 단결정 실리콘 기판(206a)에 대하여 실행되는 수소이온 주입의 가속 전압을 변경하는 것에 의해 50㎚∼3000㎚까지 임의의 막두께로 형성하는 것이 가능하다.
또, 박막화한 단결정 실리콘층(206)은 여기에서 기술한 방법 이외에 의해서도 얻을 수 있다. 즉, 단결정 실리콘 기판의 표면을 연마하여 그 막두께를 3∼5㎛으로 한 후, 또 PACE(Plasma Assisted Chemical Etching)법에 의해서 그 막두께를 0.05∼0.8㎛ 정도까지 에칭하여 마무리하는 방법이나, 다공질 실리콘상에 형성한 에피택셜 실리콘층을 다공질 실리콘층의 선택 에칭에 의해서 적층하고 기판상에 전사하는 ELTRAN(Epitaxial Layer Transfer)법에 의해서도 얻을 수 있다.
다음에, 도 6(d)에 도시하는 바와 같이, 포토 리소그래피 공정, 에칭공정 등에 의해, 도 2에 나타낸 바와 같은 소정 패턴의 반도체층(1a)을 형성한다. 즉, 특히 데이터선(6a) 아래에서 용량선(3b)이 형성되는 영역 및 주사선(3a)을 따라 용량선(3b)이 형성되는 영역에는, 화소 스위칭용 TFT(30)을 구성하는 반도체층(1a) 으로부터 연장해서 마련된 제 1 축적 용량 전극(1f)을 형성한다.
다음에, 도 6의 (e)에 도시하는 바와 같이, 화소 스위칭용 TFT(30)를 구성하는 반도체층(1a)과 함께 제 1 축적 용량 전극(1f)을 약 850∼1300℃의 온도, 바람직하게는 약 1000℃의 온도로 72분 정도 열 산화시킨다. 이것에 의해, 약 60㎚의 비교적 얇은 두께의 열산화 실리콘막을 형성하고, 화소 스위칭용 TFT(30)의 게이트 절연막(2)과 함께 용량 형성용의 게이트 절연막(2)을 형성한다. 이 결과, 반도체층(1a) 및 제 1 축적 용량 전극(1f)의 두께는 약 30∼170㎚의 두께, 게이트 절연막(2)의 두께는 약 60㎚의 두께로 된다.
다음에, 도 7(a)에 도시하는 바와 같이, N채널의 반도체층(1a)에 대응하는 위치에 레지스트막(301)을 형성하고, P채널의 반도체층(1a)에 P 등의 V족 원소의 도펀트(302)를 저농도로(예를 들어, P이온을 70keV의 가속 전압, 2×1011/㎠의 도즈량으로) 도핑한다.
다음에, 도 7(b)에 도시하는 바와 같이, P채널의 반도체층(1a)(도시하지 않음)에 대응하는 위치에 레지스트막을 형성하고, N채널의 반도체층(1a)에 B 등의 Ⅲ족 원소의 도펀트(303)를 저농도로(예를 들어, B이온을 35keV의 가속 전압, 1×1012/㎠의 도즈량으로) 도핑한다.
다음에, 도 7(c)에 도시하는 바와 같이, P채널, N채널마다 각 반도체층(1a)의 채널 영역(1a')의 끝부를 제외한 기판(10)의 표면에 레지스트막(305)을 형성한다. 그후, P채널에 대하여 도 7(a)에 나타낸 공정의 약 1∼10배의 도즈량의 P 등의 V족 원소의 도펀트(306)를 도핑한다. N채널에 대하여 도 7(b)에 나타낸 공정의 약 1∼10배의 도즈량의 B 등의 Ⅲ족 원소의 도펀트(306)를 도핑한다.
다음에, 도 7(d)에 도시하는 바와 같이, 반도체층(1a)을 연장해서 마련하여 이루어지는 제 1 축적 용량 전극(1f)을 저저항화하기 위해, 기판 본체(10A)의 표면의 주사선(3a)(게이트 전극)에 대응하는 부분에 레지스트막(307)(주사선(3a)보다 폭이 넓다)을 형성한다. 그후, 이것을 마스크로 해서 그 위부터 P 등의 V족 원소의 도펀트(308)를 저농도로(예를 들어, P이온을 70keV의 가속 전압, 3×1014/㎠의 도즈량으로) 도핑한다.
다음에, 도 8(a)에 도시하는 바와 같이, 제 1 층간 절연막(12)에 제 1 차광막(11a)에 이르는 콘택트 홀(13)을 반응성 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해 또는 습식 에칭에 의해 형성한다. 이 때, 반응성 에칭, 반응성 이온 빔 에칭과 같은 이방성 에칭에 의해, 콘택트 홀(13) 등을 개구한 쪽이 개구 형상을 마스크 형상과 거의 동일하게 할 수 있다는 이점이 있다. 단, 건식 에칭과 습식 에칭을 조합해서 개구하면, 이들의 콘택트 홀(13) 등을 테이퍼형상으로 할 수 있으므로, 배선 접속시의 단선을 방지할 수 있다는 이점이 얻어진다.
다음에, 도 8(b)에 도시하는 바와 같이, 감압 CVD법 등에 의해 폴리실리콘층(3)을 350㎚ 정도의 두께로 퇴적시킨 후, 인(P)을 열확산하여 폴리실리콘막(3)을 도전화한다. 또는, P이온을 폴리실리콘막(3)의 성막과 동시에 도입한 도핑된 실리콘막을 이용해도 좋으며, 이것에 의해, 폴리실리콘층(3)의 도전성을 높일 수 있다.
다음에, 도 8(c)에 도시하는 바와 같이, 레지스트 마스크를 이용한 포토 리소그래피 공정, 에칭 공정 등에 의해, 도 2에 나타낸 같은 소정 패턴의 주사선(3a)과 함께 용량선(3b)을 형성한다. 또한, 이 후, 기판 본체(10A)의 이면에 잔존하는 폴리실리콘을 기판 본체(10A)의 표면을 레지스트막으로 덮고 에칭에 의해 제거한다.
다음에, 도 8(d)에 도시하는 바와 같이, 반도체층(1a)에 P채널의 LDD 영역을 형성하기 위해서, N채널의 반도체층(1a)에 대응하는 위치를 레지스트막(309)으로 덮는다. 그후, 주사선(3a)(게이트 전극)을 확산 마스크로 해서 우선 B 등의 Ⅲ족원소의 도펀트(310)를 저농도로(예를 들어, BF2이온을 90keV의 가속 전압, 3×1013/㎠의 도즈량으로) 도핑한다. 따라서, P채널의 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)을 형성한다.
계속해서, 도 8(e)에 도시하는 바와 같이, 반도체층(1a)에 P채널의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 형성하기 위해, N채널의 반도체층(1a)에 대응하는 위치를 레지스트막(309)으로 덮은 상태에서, 또한 도시하고 있지는 않지만 주사선(3a)보다 폭이 넓은 마스크에 의해 레지스트층을 P채널에 대응하는 주사선(3a) 상에 형성한 상태에서, 마찬가지로 B 등의 Ⅲ족 원소의 도펀트(311)를 고농도로(예를 들어, BF2이온을 90keV의 가속 전압, 2×1015/㎠의 도즈량으로) 도핑한다.
다음에, 도 9(a)에 도시하는 바와 같이, 반도체층(1a)에 N채널의 LDD 영역을 형성하기 위해, P채널의 반도체층(1a)에 대응하는 위치를 레지스트막(도시하지 않음)으로 덮는다. 그후, 주사선(3a)(게이트 전극)을 확산 마스크로 해서 P 등의 V족 원소의 도펀트(60)를 저농도로(예를 들어, P이온을 70keV의 가속 전압, 6×1012/㎠의 도즈량으로) 도핑한다. 따라서, N채널의 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)을 형성한다.
도 9(b)에 도시하는 바와 같이, 반도체층(1a)에 N채널의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 형성하기 위해, 주사선(3a)보다 폭이 넓은마스크로 레지스트(62)를 N채널에 대응하는 주사선(3a) 상에 형성한 후, 마찬가지로 P 등의 V족 원소의 도펀트(61)를 고농도로(예를 들어, P이온을 70keV의 가속 전압, 4×1015/㎠의 도즈량으로) 도핑한다.
다음에, 도 9(c)에 도시하는 바와 같이, 화소 스위칭용 TFT(30)에 있어서의 주사선(3a)과 함께 용량선(3b) 및 주사선(3a)을 덮도록, 예를 들어, 상압(常壓) 또는 감압(減壓) CVD법이나 TEOS 가스 등을 이용하여, NSG, PSG, BSG, BPSG 등의 실리케이트 글라스막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 제 2 층간 절연막(4)을 형성한다. 제2 층간 절연막(4)의 막두께는 약 500∼1500㎚가 바람직하고, 또한 800㎚가 더 바람직하다.
이 후, 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 활성화하기 위해서 약 850℃의 어닐 처리를 20분 정도 실행한다.
다음에, 도 9(d)에 도시하는 바와 같이, 데이터선(31)에 대한 콘택트 홀(5)을 반응성 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해 또는 습식 에칭에 의해 형성한다. 또한, 주사선(3a)이나 용량선(3b)을 배선(도시하지 않음)과 접속하기 위한 콘택트 홀도 콘택트 홀(5)과 동일한 공정에 의해 제 2 층간 절연막(4)에 개구한다.
다음에, 도 10(a)에 도시하는 바와 같이, 제 2 층간 절연막(4) 상에, 스퍼터 처리 등에 의해 차광성의 Aℓ 등의 저저항 금속이나 금속 실리사이드 등을 금속막(6)으로 해서, 약 100∼700㎚의 두께, 바람직하게는 약 350㎚로 퇴적시킨다.또한 도 10(b)에 도시하는 바와 같이 포토 리소그래피 공정, 에칭 공정 등에 의해 데이터선(6a)을 형성한다.
다음에, 도 10(c)에 도시하는 바와 같이, 데이터선(6a) 상을 덮도록, 예를 들어, 상압 또는 감압 CVD법이나 TEOS 가스 등을 이용하여, NSG, PSG, BSG, BPSG 등의 실리케이트 글라스막, 질화 실리콘막이나 산화 실리콘막 등으로 이루어지는 제 3 층간 절연막(7)을 형성한다. 제 3 층간 절연막(7)의 막두께는 약 500∼1500㎚가 바람직하고, 또한 800㎚가 더 바람직하다.
다음에, 도 11(a)에 도시하는 바와 같이, 화소 스위칭용 TFT(30)에 있어서 화소 전극(9a)과 고농도 드레인 영역(1e)을 전기적으로 접속하기 위한 콘택트 홀(8)을, 반응성 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해 형성한다.
다음에, 도 11(b)에 도시하는 바와 같이, 제 3 층간 절연막(7) 상에, 스퍼터 처리 등에 의해, ITO 등의 투명 도전성 박막(9)을 약 50∼200㎚의 두께로 퇴적시킨다. 또한 도 11(c)에 도시하는 바와 같이 포토 리소그래피 공정, 에칭 공정 등에 의해, 화소 전극(9a)을 형성한다. 또한, 본 실시예의 액정 장치가 반사형 액정 장치인 경우에는, Aℓ 등의 반사율이 높은 불투명한 재료로 화소 전극(9a)을 형성해도 좋다.
계속해서, 화소 전극(9a) 상에 폴리이미드계의 배향막의 도포액을 도포한 후, 소정의 사전 경사각을 갖도록 또한 소정 방향으로 연마 처리를 실시한다. 이것에 의해 배향막(16)(도 3 참조)이 형성된다.
이상과 같이 하여, TFT 어레이 기판(전기 광학 장치용 기판)(10)이 제조된다.
본 실시예의 전기 광학 장치용 기판의 제조 방법에 따르면, 기판 본체(광투과성 기판)(10A)의 표면상에 있어서, 트랜지스터 소자의 형성 영역(화소부)에만 제 1 차광막(차광층)(11a)을 형성한다. 그후, 제 1 차광막(11a)을 형성한 기판 본체(10A)의 표면상에 제 1 절연층(12A)과 제 1 절연층(12A)보다 연마 레이트가 낮은 제 2 절연층(12B)을 순차적으로 적층해서 형성한다. 그후, 기판 본체(10A) 표면의 연마를 실행하는 것에 의해, 표면이 평탄화된 제 1 층간 절연막(절연층)(12)을 형성할 수 있다. 그러므로, 제 1 층간 절연막(절연층)(12)과 단결정 실리콘층(206)을 적층한 경계면에 공극을 거의 발생시키지 않는다. 따라서, TFT(트랜지스터 소자)(30)의 특성의 열화를 방지할 수 있다.
또한, 제 1 층간 절연막(12)과 단결정 실리콘층(206)과의 적층 강도를 확보할 수 있으므로, TFT(트랜지스터 소자)(30)를 형성하는 공정에 있어서 막 박리 등의 불량이 발생하는 것을 방지할 수 있다. 따라서, 제품의 양품률을 향상시킬 수 있다.
다음에, 대향 기판(20)의 제조 방법 및 TFT 어레이 기판(10)과 대향 기판(20)으로부터 액정 장치를 제조하는 방법에 대하여 설명한다.
도 3에 나타낸 대향 기판(20)에 관해서는, 기판 본체(20A)로서 유리 기판 등의 광투과성 기판을 준비한다. 그후, 기판 본체(20A)의 표면상에 제 2 차광막(23) 및 후술하는 주변 경계로서의 제 2 차광막을 형성한다. 제 2 차광막(23) 및 후술하는 주변 경계로서의 제 2 차광막은, 예를 들어 Cr, Ni, Aℓ 등의 금속재료를 스퍼터링한 후, 포토 리소그래피 공정, 에칭 공정을 거쳐서 형성된다. 또한, 이들 제 2 차광막은 상기한 금속재료 이외에, 카본이나 Ti 등을 포토 레지스트로 분산시킨 수지 블랙 등의 재료로 형성해도 좋다.
그 후, 기판 본체(20A)의 표면상의 전면에 스퍼터링법 등에 의해, ITO 등의 투명 도전성 박막을 약 50∼200㎚의 두께로 퇴적시킨다. 따라서, 대향 전극(21)을 형성한다. 또한, 대향 전극(21)의 표면상의 전면에 폴리이미드 등의 배향막의 도포막을 도포한 후, 소정의 사전 경사각(pre-tilt angle)을 갖도록 또한 소정 방향으로 연마 처리를 실시하는 것 등에 의해, 배향막(22)(도 3 참조)을 형성한다. 이상과 같이 하여, 대향 기판(20)이 제조된다.
마지막으로, 상술한 바와 같이 제조된 TFT 어레이 기판(10)과 대향 기판(20)을, 배향막(16) 및 (22)이 서로 대향하도록 밀봉재(seal member)에 의해 적층, 즉 접합한다. 그후, 진공흡인법 등의 방법에 의해 양 기판 사이의 공간으로 예를 들어 여러 종류의 네마틱(nematic) 액정을 혼합해서 이루어지는 액정을 흡인한다. 그래서, 소정의 두께를 갖는 액정층(50)을 형성하는 것에 의해서, 상기 구조의 액정 장치가 제조된다.
(액정 장치의 전체 구성)
상기한 바와 같이 구성된 본 실시예의 액정 장치의 전체구성을 도 12 및 도 13을 참조하여 설명한다. 또한, 도 12는 TFT 어레이 기판(10)을 대향 기판(20)측에서 본 평면도이고, 도 13은 대향 기판(20)을 포함해서 도시하는 도 12의 H-H’단면도이다.
도 12에 있어서, TFT 어레이 기판(10)의 표면상에는 밀봉재(seal member)(52)가 그의 둘레를 따라 마련되어 있다. 도 13에 도시하는 바와 같이, 도 12에 나타낸 밀봉재(52)와 거의 동일한 윤곽을 갖는 대향 기판(20)이 상기 밀봉재(52)에 의해 TFT 어레이 기판(10)에 고착되어 있다.
도 12에 도시하는 바와 같이, 대향 기판(20)의 표면상에는 밀봉재(52)의 내측과 병행시켜, 제 2 차광막(23)과 동일한 재료로 이루어지는 주변 경계로서의 제 2 차광막(53)이 마련되어 있다. 제 2 차광막(53)은 제 2 차광막(23)과는 다른 재료로 이루어질 수 있다.
또한, TFT 어레이 기판(10)에 있어서, 밀봉재(52)의 외측 영역에는 데이터선 구동 회로(101) 및 실장 단자(102)가 TFT 어레이 기판(10)의 한 변을 따라 마련되어 있다. 주사선 구동 회로(104)가 이 한 변에 인접하는 두 변을 따라 마련되어 있다. 주사선(3a)에 공급되는 주사 신호 지연이 문제로 되지 않는 경우에는 주사선 구동 회로(104)는 한 쪽만이라도 좋은 것은 말할 필요도 없다.
또한, 데이터선 구동 회로(101)를 표시 영역(화소부)의 변을 따라 양측에 배열하더라도 좋다. 예를 들어, 기수열의 데이터선(6a)은 표시 영역의 한쪽의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하고, 우수열의 데이터선(6a)은 표시 영역의 반대측의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하도록 해도 좋다. 이렇게 데이터선(6a)을 빗살 형상으로 구동하도록 하면, 데이터선 구동 회로의 점유면적을 확장시킬 수 있기 때문에, 복잡한 회로를 구성하는 것이 가능해진다.
또한, TFT 어레이 기판(10)의 나머지 한 변에는 표시 영역의 양측에 마련된 주사선 구동 회로(104) 사이를 연결하기 위한 복수의 배선(105)이 마련되어 있다. 또 주변 경계로서의 제 2 차광막(53)의 아래에 숨겨 프리차지 회로를 마련해도 좋다. 또한, TFT 어레이 기판(10)과 대향 기판(20) 사이의 모서리(corner)부의 적어도 1개소에서는 TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 도통재(106)가 마련되어 있다.
또한, TFT 어레이 기판(10)의 표면상에는 또한 제조 도중이나 출시시의 액정 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 형성해도 좋다. 또한, 데이터선 구동 회로(101) 및 주사선 구동 회로(104)를 TFT 어레이 기판(10)의 표면상에 마련하는 대신에, 예를 들어 TAB(Tape Automated Bonding Substrate)상에 실장된 구동용 LSI에, TFT 어레이 기판(10)의 주변 영역에 마련된 이방성 도전필름을 거쳐서 전기적 및 기계적으로 접속하도록 해도 좋다.
또한, 대향 기판(20)의 광이 입사하는 측 및 TFT 어레이 기판(10)의 광이 출사되는 측에는 각각, 예를 들어 TN(Twisted Nematic)모드, STN (Super TN) 모드, D-STN(Dual Scan-STN) 모드 등의 동작 모드나 정상 화이트 모드/정상 블랙 모드 별로 편광 필름, 위상차 필름, 편광 수단 등이 소정의 방향에 배치된다.
본 실시예의 액정 장치가 컬러 액정 프로젝트(투사형 표시 장치의 예)에 적용되는 경우에는, 3매의 액정 장치가 RGB용 라이트 밸브로서 각각 이용된다. 각 패널에는 각각 RGB 색분해용 다이크로익 미러(dichroic mirror)를 통해서 분해된 각색의 광이 투사광으로서 각각 입사되게 된다. 따라서, 그 경우에는 상기 실시예에서 나타나는 바와 같이 대향 기판(20)에 컬러 필터는 마련되어 있지 않다.
그러나, 대향 기판(20)의 기판 본체(20A)의 액정층(50)측 표면상에 있어서, 제 2 차광막(23)이 형성되어 있지 않은 화소 전극(9a)에 대향하는 소정 영역에 RGB의 컬러 필터를 그의 보호막과 함께 형성해도 좋다. 이러한 구성으로 하면, 액정프로젝터 이외의 직시형(direct view type)이나 반사형의 컬러 액정 텔레비전 등의 컬러 액정 장치에 상기 실시예의 액정 장치를 적용할 수 있다.
또한, 대향 기판(20)의 표면상에 1화소에 1개 대응하도록 마이크로 렌즈를 형성해도 좋다. 이와 같이 하면, 입사광의 집광효율을 향상시키는 것에 의해 밝은 액정 장치를 실현할 수 있다. 또한, 대향 기판(20)의 표면상에 굴절률이 다른 간섭층을 몇 층 퇴적시키는 것에 의해, 광의 간섭을 이용하여 RGB 색을 만들어내는 다이크로익 필터를 형성해도 좋다. 이 다이크로익 필터가 부착된 대향 기판에 의하면, 더 밝은 컬러 액정 장치를 실현할 수 있다.
또, 본 실시예에 있어서의 액정 장치에서는 종래와 마찬가지로 입사광을 대향 기판(20)측으로부터 입사시키는 것으로 했다. 하지만, TFT 어레이 기판(10)에 제 1 차광막(11a)을 마련하는 구성으로 하고 있기 때문에, TFT 어레이 기판(10)측으로부터 입사광을 입사시키고, 대향 기판(20)측에서 출사되도록 해도 좋다. 즉, 이와 같이 액정 장치를 액정 프로젝터에 부착하더라도 반도체층(1a)의 채널 영역(1a') 및 LDD 영역(1b, 1c)에 광이 입사하는 것을 방지할 수 있어, 고화질의 화상을 표시하는 것이 가능하다.
종래는 TFT 어레이 기판(10)의 이면측에서의 반사를 방지하기 위해, 반사방지용 AR(Anti-reflection)이 피막된 편광 수단을 별도로 배치하거나, AR 필름을 접착시킬 필요가 있었다. 그러나, 본 실시예에서는 TFT 어레이 기판(10)의 표면과 반도체층(1a)의 적어도 채널 영역(1a') 및 LDD 영역(1b, 1c) 사이에 제 1 차광막(11a)이 형성되어 있다. 따라서, 이러한 AR이 피막된 편광 수단이나 AR 필름을 이용하거나, TFT 어레이 기판(10) 그 자체를 AR 처리한 기판을 사용할 필요가 없어진다.
따라서, 상기 실시예에 따르면, 재료비용을 삭감할 수 있고 또한 편광 수단의 부착시에 먼지, 흠집 등에 의해 양품률을 떨어뜨리는 일이 없다. 따라서, 매우 유리하다. 또한, 내광성도 우수하다. 이 때문에, 밝은 광원을 사용하거나 편광 빔 스플리터에 의해 편광 변환해서 광 이용효율을 향상시키더라도, 광에 의한 누화 등의 화질의 열화를 발생시키지 않는다.
또한, 본 실시예의 액정 장치는 본 실시예의 전기 광학 장치용 기판용 기판의 제조 방법에 의해 제조된 TFT 어레이 기판(전기 광학 장치용 기판)(10)을 구비한 것이다. 그러므로, 제 1 층간 절연막(절연층)(12)과 단결정 실리콘층(206)을 적층시킨 경계면에 공극이 없거나 거의 발생하지 않는다. 또, 제 1 층간 절연막(절연층)(12)과 단결정 실리콘층(206)과의 적층 강도가 강하다. 그래서 TFT(트랜지스터 소자)(30)의 특성에 편차나 결함을 발생시키지 않는다. 따라서, 성능이 우수한 것으로 된다.
(실시예 2)
(전기 광학 장치용 기판의 제조 방법)
다음에, 본 발명에 따른 실시예 2의 전기 광학 장치용 기판의 제조 방법으로서, TFT 어레이 기판의 제조 방법에 대하여 설명한다.
본 실시예의 전기 광학 장치용 기판의 제조 방법에 있어서, 실시예 1의 전기 광학 장치용 기판의 제조 방법과 다른 점은 제 1 차광막의 형성 영역과 제 1 층간 절연막의 형성 방법뿐이다.
따라서, 도 14, 도 15에 근거하여 TFT 어레이 기판의 기판 본체의 표면상에 제 1 층간 절연막을 형성하기까지의 공정에 대해서만 설명한다. 도 14, 도 15는 실시예 1의 도 4, 도 5에 상당하는 도면이다. 또, 도 15 이후의 제조공정, 즉 제 1 층간 절연막을 형성한 후의 공정에 관해서는 실시예 1에 있어서 도 6∼도 11에 나타낸 것과 동일하다. 또한, 도 14, 도 15에 있어서, 실시예 1과 동일한 구성요소에 대해서는 동일한 참조 부호를 붙이고 설명은 생략한다.
본 실시예에 있어서는, 트랜지스터 소자의 형성 영역뿐만 아니라, 트랜지스터 소자의 비형성 영역에도 패터닝되어 있지 않은 제 1 차광막(차광층)을 형성하는 경우에 대하여 설명한다.
또, 본 실시예에 있어서, 트랜지스터 소자의 비형성 영역이라는 것은 구체적으로는 트랜지스터 소자의 형성 영역(화소부)의 주변 영역에 존재하는, 대향 기판의 적층을 위한 밀봉재를 도포하는 밀봉 영역이나, 데이터선, 주사선을 구동시키기 위한 구동 회로의 주변부, 입출력 신호선을 접속하기 위한 접속 단자를 형성하는단자 패드 영역 등을 가리킨다.
도 14(a)에 도시하는 바와 같이, 실시예 1과 마찬가지로 TFT 어레이 기판(10)의 기판 본체(10A)의 표면상에 소정 패턴의 제 1 차광막(차광층)(11a)을 형성한다. 본 실시예에 있어서는 트랜지스터 소자의 형성 영역에 소정 패턴(도 2 참조)의 제 1 차광막(차광층)(11a)을 형성하고, 트랜지스터 소자의 비형성 영역에는 패터닝되어 있지 않은 제 1 차광막(차광층)(11a)을 형성한다. 제 1 차광막(11a)의 막두께는 예를 들어 150∼200㎚ 정도로 한다.
다음에, 도 14(b)에 도시하는 바와 같이, 실시예 1과 마찬가지로 제 1 차광막(차광층)(11a)을 형성한 기판 본체(10A)의 표면상에 제 1 절연층(12A)을 형성한다. 제 1 절연층(12A)의 막두께는 적어도 제 1 차광막(11a)의 막두께보다 두껍게 설정한다. 막두께는 예를 들어 약 400∼1000㎚, 더 바람직하게는 800㎚ 정도로 한다.
다음에, 도 14(c)에 도시하는 바와 같이, 실시예 1과 마찬가지로 제 1 절연층(12A)의 표면상에 제 1 절연층(12A)보다 연마 레이트가 낮은 제 2 절연층(12B)을 형성한다. 제 2 절연층(12B)의 막두께는 다음 공정에서 형성하는 제 3 절연층(12C)과의 연마 레이트의 차이에 의해서 결정되지만, 후술하는 연마공정에서 과잉의 연마를 억제할 수 있을 정도의 두께, 예를 들어 50∼150㎚ 정도로 한다.
다음에, 도 15(a)에 도시하는 바와 같이, 제 2 절연층(12B)의 표면상에 스퍼터링법, CVD 법 등에 의해 제 2 절연층(12B)보다 연마 레이트가 높은 제 3 절연층(12C)을 형성한다. 제 3 절연층(12C)의 막두께는 적어도 제 2 절연층(12B)을 형성한 기판 본체(10A) 표면에 형성된 단차의 높이보다 두껍게 설정한다. 즉, 제 3 절연층(12C)의 막두께는 적어도 제 1 차광막(11a)의 막두께보다 두껍게 설정하고, 예를 들어 300㎚ 정도로 한다.
제 1 절연층(12A), 제 3 절연층(12C)의 재료로서는 산화 실리콘을 예시할 수 있다. 제 1 절연층(12A), 제 3 절연층(12C)보다 연마 레이트가 낮은 제 2 절연층(12B)의 재료로서는 질화 실리콘을 예시할 수 있다. 질화 실리콘의 연마 레이트는 산화 실리콘의 연마 레이트의 1/3∼1/5정도이다.
제 3 절연층(12C)을 형성한 기판 본체(10A)의 표면은, 도 15(a)에 도시하는 바와 같이 트랜지스터 소자의 형성 영역에 있어서 요철을 갖게 되며, 트랜지스터의 비형성 영역에 있어서는 평탄한 볼록부로 되어 있다.
다음에, 제 3 절연층(12C)을 형성한 기판 본체(10A)의 표면을 CMP(화학적 기계 연마)법 등의 방법에 의해 연마한다.
이 공정에 있어서, 처음에 트랜지스터 소자의 형성 영역의 볼록부 및 비형성 영역에 있어서 연마 레이트가 높은 제 3 절연층(12C)이 연마된다. 그 후, 트랜지스터 소자의 형성 영역의 볼록부 및 비형성 영역의 제 2 절연층(12B)의 높이에 연마가 도달하면, 기판 본체(10A)의 표면에 있어서의 연마 레이트가 낮은 제 2 절연층(12B)이 차지하는 면적이 증가하여 연마속도가 저하한다. 그래서, 이 시점에서 연마를 정지하는 것에 의해, 도 15(b)에 도시하는 바와 같이, 제 1 절연층(12A)과, 제 1 절연층(12A)의 표면상에 형성되고 제 1 절연층(12A)보다 연마 레이트가 낮은 제 2 절연층(12B)과, 제 2 절연층(12B)의 표면상에 부분적으로 형성되고 제 2 절연층(12B)보다 연마 레이트가 높은 제 3 절연층(12C)으로 이루어지는 제 1 층간 절연막(120)이 형성된다. 이 제 1 층간 절연막(120)의 표면이 평탄화된다.
또, 이 공정에 있어서, 트랜지스터 소자의 비형성 영역 및 형성 영역의 볼록부의 제 2 절연층(12B)을 전혀 연마하지 않아도 좋고, 약간 연마하여 얇게 해도 좋다. 하지만, 기판 본체(10A)의 표면에 제 1 절연층(12A)이 노출되지 않도록 연마를 실행한다.
본 실시예의 전기 광학 장치용 기판의 제조 방법에 따르면, 기판 본체(광투과성 기판)(10A)의 표면상에 있어서, 트랜지스터 소자의 비형성 영역에도 제 1 차광막(차광층)(11a)을 형성한다. 그후, 제 1 차광막(차광층)(11a)을 형성한 기판 본체(10A)의 표면상에 제 1 절연층(12A), 제 1 절연층(12A)보다 연마 레이트가 낮은 제 2 절연층(12B) 및 제 2 절연층(12B)보다 연마 레이트가 높은 제 3 절연층(12C)을 형성한다. 그후, 기판 본체(10A) 표면의 연마를 실행하는 것에 의해 표면이 평탄화된 제 1 층간 절연막(절연층)(120)을 형성할 수 있다. 그러므로, 제 1 층간 절연막(절연층)(120)과 단결정 실리콘층을 적층한 경계면에 공극을 거의 발생시키지 않는다. 그 때문에, TFT(트랜지스터 소자)의 특성의 열화를 방지할 수 있다.
또한, 제 1 층간 절연막(절연층)(120)과 단결정 실리콘층과의 적층 강도를 확보할 수 있기 때문에, TFT(트랜지스터 소자)를 형성하는 공정에 있어서 막 박리 등의 불량이 발생하는 것을 방지한다. 따라서, 제품의 양품률을 향상시킬 수 있다.
또한, 본 실시예의 전기 광학 장치용 기판의 제조 방법에 의해, (i)제 1 절연층(12A)과, 제 1 절연층(12A)의 표면상에 형성되고 제 1 절연층(12A)보다 연마레이트가 낮은 제 2 절연층(12B)과, 제 2 절연층(12B)의 표면상에 부분적으로 형성되고 제 2 절연층(12B)보다 연마 레이트가 높은 제 3 절연층(12C)으로 구성되어, 표면이 평탄화된 제 1 층간 절연막(절연층)(120)을 구비하고, (ii)TFT(트랜지스터 소자)를 구성하는 반도체층이 단결정 실리콘층으로 형성된 TFT 어레이 기판(전기 광학 장치용 기판)을 제공할 수 있다.
또한, 본 실시예의 전기 광학 장치용 기판용 기판의 제조 방법에 의해 제조된 TFT 어레이 기판(전기 광학 장치용 기판)을 구비하는 것에 의해, 제 1 층간 절연막(절연층)(120)과 단결정 실리콘층을 적층한 경계면에 공극이 없거나 거의 발생하지 않고, 제 1 층간 절연막(절연층)(120)과 단결정 실리콘층과의 적층 강도가 강하고, 트랜지스터 소자의 특성에 편차나 결함을 발생시키지 않는 성능이 우수한 액정 장치(전기 광학 장치)를 제공할 수 있다.
또, 본 실시예에 있어서는 트랜지스터 소자의 비형성 영역에 패터닝되어 있지 않은 제 1 차광막(차광층)을 형성하는 경우에 대해서만 설명했다. 하지만, 트랜지스터 소자의 비형성 영역에 형성하는 제 1 차광막의 패턴은 트랜지스터 소자의 형성 영역에 형성되는 제 1 차광막과 동일한 패턴 등, 어떠한 패턴이더라도 동등한 효과를 얻을 수 있다.
(실시예 3)
(전기 광학 장치의 구성)
다음에, 도 16을 참조로 하여 본 발명의 실시예 3의 전기 광학 장치의 구성에 대해 설명한다.
이 실시예와 실시예 1의 전기 광학 장치의 구성상의 차이점은, 제 1 차광막(11a)과 연관된 제 1 층간 절연막(12)에 관한 구성에 있다. 달리 말하면, 실시예 2의 구성은 도 1 내지 도 3의 실시예 1과 같다. 따라서, 여기서는 이 다른 특징에 대해서만 도 16을 참고로 하여 설명한다. 도 16은 실시예 1의 도 3에 대응하며, 도 2의 A-A' 선 단면도이다. 도 16에서는 도 1 내지 도 3에 도시한 실시예 1과 동일한 구성 요소에 대해 동일한 참조 부호를 부여하고 그 설명은 생략한다.
도 16에 도시한 바와 같이, 기판 본체(10A)의 바로 위에 있어서, 제 1 차광층(11a)이 형성되어 있지 않은 영역에는 제 1 절연층(12A')이 형성된다. 이 제 1 절연층(12A')은 제 1 차광층(11a)과 같은 막두께를 가짐과 동시에, 표면이 평탄화된다. 제 1 차광막(11a)과 제 1 절연층(12A')의 표면상에는 제 2 절연층(12B')이 마련되어 있다. 제 2 절연층(12B')은 기판 본체(10A)의 표면상의 전면에 걸쳐 형성되어 있다. 그리고, TFT 어레이 기판(10)상의 제 1 절연층(12A')과 제 2 절연층(12B')에 의해서, 화소 스위칭용 TFT(30)를 구성하는 반도체층(1a)을 제 1 차광막(11a)으로부터 전기적으로 절연하기 위한 제 1 층간 절연막(12')이 구성되어 있다.
(전기 광학 장치용 기판의 제조 방법)
다음에, 본 발명에 따른 실시예 3의 전기 광학 장치의 제조 방법에 대하여,도 17을 참조하여 설명한다.
이 실시예와 실시예 1의 전기 광학 장치 제조 방법 사이의 차이점은, 제 1 차광막(11a)과 연관된 제 1 층간 절연막(12)에 관한 공정에 있다. 달리 말하면, 실시예 2의 제조 방법은 실시예 1과 같다. 따라서, 여기서는 이 다른 특징에 대해서만 도 17을 참고로 하여 설명한다. 도 17은 실시예 1의 도 5에 대응하며, 도 16과 마찬가지로, 도 2의 A-A' 선에 대응하는, 각 공정에 있어서의 TFT 어레이 기판의 일부를 나타내는 공정도이다. 도 17에서는 실시예 1과 동일한 구성 요소에 대해 동일한 참조 부호를 부여하고 그 설명은 생략한다.
우선, 도 4(a) 내지 도 4(c)에 도시한 공정이 실시예 1과 동일한 방법으로 실행된다.
다음에, 도 17(a)에 도시하는 바와 같이 제 1 차광막(11a)을 형성한 기판 본체(10A)의 표면상의 전면에, 스퍼터링법, CVD법등에 의해, 절연층(12X)을 형성한다. 절연층(12X)의 재료로서는, 산화 실리콘이나 질화 실리콘, 또는 NSG(비도핑된 실리콘 글라스), PSG(인 실리콘 글래스), BSG (붕소 실리콘 글래스), BPSG(붕소 인 실리콘 글래스) 등의 고절연성 글래스 등을 예시할 수 있다. 또한, 절연층(12X)의 막두께는, 적어도 제 1 차광막(11a)의 막두께보다도 두껍게 설정하고, 예컨대, 약 400∼1000nm, 보다 바람직하게는 800nm 정도로 한다.
다음에, 도 17(b)에 도시하는 바와 같이 절연층(12X)을 형성한 기판 본체(10A)의 표면을 CMP법 등의 방법을 이용하여, 제 1 차광막(11a) 표면이 노출할 때까지 연마한다.
이와 같이 기판 본체(10A) 표면의 연마를 실행하면, 제 1 차광막(11a)보다 상측에 형성되어 있던 절연층(12X)이 제거되어, 제 1 차광막(11a)이 형성되어 있지 않은 영역에 절연층(12X)의 부분이 남는다. 즉, 제 1 차광막(11a)과 같은 막두께를 갖는 제 1 절연층(12A')만이 잔존하여, 기판 본체(10A)의 표면이 평탄화된다.
또한, 이 공정에서, 제 1 차광막(11a)과 절연층(12X)(즉,제 1 절연층(12A'))의 재질이 다른 것을 이용하여, 연마의 종점을 용이하게 검출하는 것이 가능하다. 예컨대, CMP(화학적 기계 연마)법을 이용한 경우, 금속 등으로 이루어지는 제 1 차광막(11a)은 연마액과 화학 반응을 일으키지 않기 때문에, 제 1 차광막(11a) 표면이 노출한 순간에, 기판 본체(10A)의 연마를 하는 연마 패드와 기판 본체(10A)와의 사이의 마찰력이 저하한다. 또한, 기판 본체(10A)를 유지하는 기판 홀더의 진동도 변화된다. 따라서, 연마 패드와 기판 본체(10A)와의 사이의 마찰력 또는 기판 홀더의 진동을 검출하는 것에 의해, 용이하게 연마의 종점을 검출할 수 있다.
이와 같이, 본 실시예에 있어서, 제 1 차광막(11a)의 표면이 노출한 순간을검출함으로써 연마의 종점을 검출할 수 있기 때문에, 제 1 차광막(11a)은 연마 정지 기능, 즉, 소위 연마의 "스토퍼"의 기능을 갖는 것으로 되어 있다.
다음에, 도 5(c)에 도시하는 바와 같이 제 1 차광막(11a)과 제 1 절연층(12A')을 형성한 기판 본체(10A)의 표면상의 전면에, 스퍼터링법, CVD 법등에 의해, 제 2 절연층(12B')을 형성한다. 제 2 절연층(12B')의 재료로서는, 산화 실리콘이나 질화 실리콘, 또는 NSG, PSG , BSG, BPSG 등의 고 절연성 글래스 등을 예시할 수 있다. 또, 제 2 절연층(12B')은 제 1 절연층(12A')과는 다른 재료로구성되어 있더라도 무방하지만, 제조 공정을 간략화하기 위해서, 제 2 절연층(12B')을 제 1 절연층(12A')과 같은 재료로 구성하는 것이 바람직하다.
또한,이 공정에서 형성되는 제 2 절연층(12A')은, 표면이 평탄화된 제 1 차광막(11a)과 제 1 절연층(12A')의 표면상에 형성되기 때문에, 표면이 평탄화된 것으로 된다. 이상과 같이 하여, 제 1 절연층(12A')과 제 2 절연층(12B')으로 이루어지고, 표면이 평탄화된 제 1 층간 절연막(12')이 형성된다.
그후, 도 6 내지 도 11에 도시한 실시예 1과 동일한 공정이 실행된다.
본 실시예의 전기 광학 장치용 기판의 제조 방법에 의하면, 제 1 차광막(차광층)(11a)을 형성한 기판 본체(광투과성 기판)(10A) 상에 절연층(12X)을 형성하고, 절연층(12X)를 형성한 기판 본체(10A)의 표면을, 제 1 차광막(11a) 표면이 노출할 때까지 연마하기 때문에, 제 1 차광막(11a)이 형성되어 있지 않은 영역에, 제 1 차광막(11a)과 같은 막두께를 갖는 제 1 절연층(12A')을 형성하여, 제 1 차광막(11a)과 제 1 절연층(12A')을 형성한 기판 본체(10A)의 표면을 평탄화할 수 있음과 동시에 연마의 종점을 용이하게 검출할 수 있을 수 있다.
또한, 표면이 평탄화된 제 1 차광막(11a)과 제 1 절연층(12A')상에 제 2 절연층(12B')을 형성하는 것에 의해, 제 1 절연층(12A')과 제 2 절연층(12B')으로 이루어지고, 표면이 평탄화된 제 1 층간 절연막(12)을 형성할 수 있다. 그 때문에, 단결정 실리콘층(206)상에 적층하는 기판 본체(10A)의 표면을 평탄화할 수 있다.
이와 같이, 단결정 실리콘층(206) 상에 적층하는 기판 본체(10A)의 표면을 평탄화할 수 있기 때문에, 제 1 층간 절연막(12)과 단결정 실리콘층(206)을 적층한경계면에 공극을 발생시키지 않아, TFT(트랜지스터 소자)(30)의 특성의 열화를 방지할 수 있다.
또한, 제 1 층간 절연막(12)과 단결정 실리콘층(206)과의 적층 강도를 확보할 수 있기 때문에, TFT(트랜지스터 소자)(30)를 형성하는 공정에서 막이 벗겨지는 등의 불량이 발생하는 것을 방지할 수 있다. 따라서, 제품의 양품율을 향상시킬수 있다.
또한, 본 실시예에 있어서는, 제 1 절연층(12A')을 형성한 후, 또한 제 1 차광막(11a)과 제 1 절연층(12A')의 표면상에 제 2 절연층(12B')을 마련하고, 제 2 절연층(12B')의 표면 상에 TFT(트랜지스터 소자)(30)를 마련하는 구성으로 했다. 그때문에, 제 1 차광막(11a)으로부터 TFT(트랜지스터 소자)(30)로의 오염을 거의 완전히 방지할 수 있다.
또한, 적층하는데 이용하는 단결정 실리콘 기판(206a)의 적층측의 표면에는 미리 산화막(206b)을 형성해 두기 때문에, 금속 등으로 이루어지는 제 1 차광막(11a)의 표면 상에 직접 단결정 실리콘 기판(206a)을 적층하여, TFT(트랜지스터 소자)(30)를 형성하더라도, 산화막(206b)에 의해서, 제 1 차광막(11a)으로부터 TFT(트랜지스터 소자)(30)로의 오염을 충분히 방지할 수 있는 경우에는, 제 1 차광막(11a)과 제 1 절연층(12A')을 형성한 후, 제 2 절연층(12B')을 형성하지 않고서, 직접 단결정 실리콘 기판(206a)을 적층하는 것이 바람직하다. 이것에 의해, 제 2 절연층(12B')을 형성하는 공정이 생략되기 때문에, 제조 공정을 간략화할 수 있다.
또한, 이 경우에는, 기판 본체(광투과성 기판)(10A)의 한쪽의 표면상에, 소정 패턴의 제 1 차광막(차광층)(11a)과, 제 1 차광막(11a)이 형성되어 있지 않은 영역에 형성되고, 제 1 차광막(차광층)(11a)과 같은 막두께를 갖고, 표면이 평탄화된 제 1 절연층(12A')과, 제 1 차광막(11a)의 표면상에 직접 형성된 TFT(트랜지스터 소자)(30)를 구비하는 TFT 어레이 기판(전기 광학 장치용 기판)을 제공할 수 있다.
또한, 본 실시예에 있어서는, 제 1 차광막(11a)이 트랜지스터 소자의 형성 영역(화소부) 내에만 마련된 경우에 대하여만 설명했다. 하지만, 본 발명은 이것에 한정되는 것이 아니라, 제 1 차광막(11a)은 트랜지스터 소자의 비형성 영역에 마련되어 있더라도 무방하여, 본 실시예와 동등한 효과를 얻을 수 있다. 또, 제 1 차광막(11a)을 트랜지스터 소자의 비형성 영역에도 마련하는 경우, 트랜지스터 소자의 비형성 영역에서의 제 1 차광막(11a)의 패턴은 트랜지스터 소자의 형성 영역내와 같은 패턴이더라도 무방하고, 다른 패턴이라도 무방하며, 패터닝되어 있지 않더라도 무방하고, 어떠한 패턴이더라도 무방하다.
(전자 기기)
상기한 실시예 1, 2 또는 3의 전기 광학 장치용 기판의 제조 방법에 의해 제조되는 전기 광학 장치용 기판을 구비한 액정 장치(전기 광학 장치)를 이용한 전자 기기의 일례로서, 투사형 표시 장치의 구성에 대해서 도 18을 참조하여 설명한다.
도 18에 있어서, 투사형 표시 장치(1100)는 실시예 1, 2 또는 3의 전기 광학장치용 기판의 제조 방법에 의해 제조되는 전기 광학 장치용 기판을 각각 구비한 액정 장치를 3개 구비한다. 도면에서는 RGB 용의 액정 장치(962R), (962G) 및 (962B)로서 각 장치를 이용한 투사형 액정 장치의 광학계의 개략 구성도를 나타낸다.
본 예의 투사형 표시 장치의 광학계에는 광원 장치(920)와 균일 조명 광학계(923)가 채용되어 있다. 그리고, 투사형 표시 장치는 이 균일 조명 광학계(923)로부터 출사되는 광속 W를 빨강(R), 녹색(G), 파랑(B)으로 분리하는 광분리수단으로서의 색분리 광학계(924)와, 각 색광속 R, G, B를 변조하는 변조 수단으로서의 3개의 라이트 밸브(925R), (925G), (925B)와, 변조된 후의 색광속을 재합성하는 색합성수단으로서의 색합성 프리즘(910)과, 합성된 광속을 투사면(100)의 표면에 확대 투사하는 투사 수단으로서의 투사 렌즈유닛(906)을 구비하고 있다. 또한, 청색광속 B를 대응하는 라이트 밸브(925B)로 안내하는 도광계(light guiding system)(927)도 구비하고 있다.
균일 조명 광학계(923)는 2개의 렌즈판(921), (922)과 반사 미러(931)를 구비하고 있다. 반사 미러(931)를 사이에 두고 2개의 렌즈판(921), (922)이 직교하는 상태로 배치되어 있다. 균일 조명 광학계(923)의 2개의 렌즈판(921), (922)은 각각 매트릭스 형상으로 배치된 복수의 직사각형 렌즈를 구비하고 있다. 광원 장치(920)로부터 출사된 광속은 제 1 렌즈판(921)의 직사각형 렌즈에 의해서 복수의 부분광속으로 분할된다. 그리고, 이들 부분광속은 제 2 렌즈판(922)의 직사각형 렌즈에 의해서 3개의 라이트 밸브(925R), (925G), (925B) 부근에서 중첩된다. 따라서, 균일 조명 광학계(923)를 이용하는 것에 의해, 광원 장치(920)가 출사광속의 단면내에서 불균일한 조도분포를 갖고 있는 경우에도 3개의 라이트 밸브(925R), (925G), (925B)를 균일한 조명광으로 조명하는 것이 가능해진다.
각 색분리 광학계(924)는 청록 반사 다이크로익 미러(941)와, 녹색 반사 다이크로익 미러(942)와, 반사 미러(943)로 구성된다. 우선, 청록 반사 다이크로익 미러(941)에 있어서, 광속 W에 포함되어 있는 청색광속 B 및 녹색광속 G가 직각으로 반사되어 녹색 반사 다이크로익 미러(942) 측을 향한다. 적색광속 R은 이 미러(941)를 통과하여 후방의 반사 미러(943)에 의해 직각으로 반사되고, 적색광속 R의 출사부(944)로부터 프리즘 유닛(910) 측으로 출사된다.
다음에, 녹색 반사 다이크로익 미러(942)에 있어서, 청록 반사 다이크로익 미러(941)에 있어서 반사된 청색, 녹색 광속 B, G 중, 녹색광속 G만이 직각으로 반사된다. 그후, 녹색 광속 G의 출사부(945)로부터 색합성 광학계 측으로 출사된다. 녹색 반사 다이크로익 미러(942)를 통과한 청색광속 B는 청색광속 B의 출사부(946)로부터 도광계(927) 측으로 출사된다. 본 예에서는 균일 조명광학 소자의 광속 W의 출사부로부터 색분리 광학계(924)에 있어서의 각 색광속의 출사부(944, 945, 946)까지의 거리가 거의 동일하게 되도록 설정되어 있다.
색분리 광학계(924)의 적색, 녹색 광속 R, G의 출사부(944, 945)의 출사측에는 각각 집광 렌즈(951, 952)가 배치되어 있다. 따라서, 각 출사부로부터 출사된 적색, 녹색 광속 R, G는 이들 집광 렌즈(951, 952)에 입사되어 평행화된다.
이와 같이 평행화된 적색, 녹색 광속 R, G는 라이트 밸브(925R, 925G)에 입사되어 변조된다. 그후, 각 색광에 대응한 화상 정보가 부가된다. 즉, 이들 액정 장치는 도시를 생략하고 있는 구동 수단에 의해서 화상 정보에 따라 스위칭 제어된다. 이것에 의해, 이곳을 통과하는 각 색광의 변조가 실행된다. 한편, 청색광속 B는 도광계(927)를 거쳐서 대응하는 라이트 밸브(925B)로 안내된다. 이곳에서 마찬가지로 화상 정보에 따라 변조가 실시된다. 또한, 본 예의 라이트 밸브(925R, 925G, 925B)는 각각 또 입사측 편광 수단(960R, 960G, 960B)과, 출사측 편광수단(961R, 961G, 961B)과, 이들의 사이에 배치된 액정 장치(962R, 962G, 962B)로 이루어지는 액정 라이트 밸브이다.
도광계(927)는 청색광속 B의 출사부(946)의 출사측에 배치한 집광 렌즈(954)와, 입사측 반사 미러(971)와, 출사측 반사 미러(972)와, 이들의 반사 미러 사이에 배치한 중간 렌즈(973)와, 라이트 밸브(925B)의 바로 앞쪽에 배치한 집광 렌즈(953)로 구성되어 있다. 집광 렌즈(946)로부터 출사된 청색광속 B는 도광계(927)를 거쳐서 액정 장치(962B)로 안내되어 변조된다. 각 색광속의 광 길이, 즉, 광속 W의 출사부로부터 각 액정 장치(962R, 962G, 962B)까지의 거리는 청색광속 B가 가장 길게 된다. 따라서, 청색광속의 광량 손실이 가장 많아진다. 그러나, 도광계(927)를 개재시키는 것에 의해 광량 손실을 억제할 수 있다.
각 라이트 밸브(925R, 925G, 925B)를 통해 변조된 각 색광속 R, G, B는 색합성 프리즘(910)에 입사되고, 여기서 합성된다. 그리고, 이 색합성 프리즘(910)에 의해서 합성된 광이 투사 렌즈유닛(906)을 거쳐서 소정의 위치에 있는 투사면(100)의 표면에 확대 투사되도록 되어 있다.
본 예에 있어서, 액정 장치(962R, 962G, 962B)에는 TFT의 하측에 제 1 차광막(차광층)이 마련되어 있다. 그 때문에, 상기 액정 장치(962R, 962G, 962B)로부터의 투사광에 근거한 액정 프로젝터내의 투사광학계에 의한 반사광과, 투사광이 통과할 때의 TFT 어레이 기판의 표면으로부터의 반사광과, 다른 액정 장치로부터 출사된 후에 투사광학계를 관통해 오는 투사광의 일부 등이 귀환광으로서 TFT 어레이 기판 측으로부터 입사되더라도, 화소 전극 스위칭용의 TFT의 채널에 대한 차광동작을 충분히 실행할 수 있다.
이 때문에, 소형화에 적합한 프리즘 유닛을 투사광학계에 이용하더라도, 각 액정 장치(962R, 962G, 962B)와 프리즘 유닛 사이에 있어서 귀환광 방지용 필름을 별도로 배치하거나, 편광 수단에 귀환광 방지 처리를 실시하거나 하는 것이 불필요하게 된다. 그러므로, 구성을 소형이고 또한 간이화하는 데에 있어서 대단히 유리하다.
또한, 본 실시예에서는 귀환광에 의한 TFT의 채널 영역으로의 영향을 억제할 수 있다. 그러므로, 액정 장치에 직접 귀환광 방지 처리를 실시한 편광 수단(961R, 961G, 961B)을 부착시키지 않아도 좋다. 그래서, 도 19에 도시된 바와 같이, 편광 수단을 액정 장치로부터 분리하여 형성할 수 있다. 더 구체적으로는 한쪽의 편광 수단(961R, 961G, 961B)은 프리즘 유닛(910)에 부착하고, 다른쪽의 편광 수단(960R, 960G, 960B)은 집광 렌즈(953, 945, 944)에 부착하는 것이 가능하다. 이와 같이, 편광 수단을 프리즘 유닛 또는 집광 렌즈에 부착하는 것에 의해, 편광 수단의 열은 프리즘 유닛 또는 집광 렌즈에 의해 흡수된다. 그 때문에, 액정장치의 온도 상승을 방지할 수 있다.
또한, 도시를 생략하지만, 액정 장치와 편광 수단을 서로 분리해서 형성하는 것에 의해 액정 장치와 편광 수단 사이에는 공기층이 생긴다. 그 때문에, 냉각 수단을 마련하고 액정 장치와 편광 수단 사이로 냉풍 등의 송풍을 하는 것에 의해, 액정 장치의 온도 상승을 더욱 방지할 있다. 따라서, 액정 장치의 온도상승에 의한 오동작을 방지할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위 내에서 여러가지로 변경가능한 것은 물론이다.
본 명세서에는 일본국 특허 출원 제 2000-288460호(2000년 9월 22일 출원)와일본국 특허 출원 제 2000-291005호(2000년 9월 25일 출원)에 개시된 내용(발명의 상세한 설명, 특허청구의 범위, 도면 및 요약서 포함)이 전체적으로 참고하여 포함되어 있다.
본 발명에 의하면, 단결정 실리콘층을 적층하는 절연층 표면을 평탄화할 수 있는 전기 광학 장치용 기판의 제조 방법 및 전기 광학 장치용 기판, 이 전기 광학 장치용 기판을 구비한 전기 광학 장치 및 이 전기 광학 장치를 구비한 전자 기기를 제공할수 있고, 또한, 단결정 실리콘층을 적층하고 또한 차광층과 절연층을 형성한 광투과성 기판의 표면을 평탄화할 수 있음과 동시에, 절연층을 연마할 때에 연마의종점을 용이하게 검출할 수 있는 전기 광학 장치용 기판의 제조 방법 및 전기 광학 장치용 기판, 이 전기 광학 장치용 기판을 구비한 전기 광학 장치 및 이 전기 광학 장치를 구비한 전자 기기를 제공할 수 있다.
Claims (36)
- 광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층상에 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 형성하는 공정과,상기 제 2 절연층의 표면을 연마하는 공정과,상기 제 2 절연층의 상기 연마된 표면 상에 단결정 실리콘층을 적층하는 공정과,상기 단결정 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연층은 제 2 절연층의 표면을 연마하는 공정에 의해 부분적으로 노출되는 전기 광학 장치용 기판의 제조 방법.
- 제 2 항에 있어서,상기 광투과성 기판의 한쪽 표면에 대한 상기 제 1 절연층의 노출된 표면의 높이는 상기 제 2 절연층의 상기 연마된 표면의 높이와 동일한 전기 광학 장치용 기판의 제조 방법.
- 제 1 항에 있어서,상기 차광층을 패터닝하는 공정에 있어서, 상기 각 트랜지스터 소자의 형성 영역에만 상기 패터닝된 차광층을 형성하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층 상에 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 형성하는 공정과,상기 제 2 절연층 상에 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 형성하는 공정과,상기 제 3 절연층의 표면을 연마하는 공정과,상기 제 3 절연층의 상기 연마된 표면 상에 단결정 실리콘층을 적층하는 공정과,상기 단결정 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 제 5 항에 있어서,상기 제 2 절연층은 상기 제 3 절연층의 표면을 연마하는 공정에 의해 부분적으로 노출되는 전기 광학 장치용 기판의 제조 방법.
- 제 6 항에 있어서,상기 광투과성 기판의 상기 한쪽 표면에 대한 상기 제 2 절연층의 노출된 표면의 높이는 상기 제 3 절연층의 상기 연마된 표면의 높이와 동일한 전기 광학 장치용 기판의 제조 방법.
- 제 5 항에 있어서,상기 차광층을 패터닝하는 공정에 있어서, 상기 각 트랜지스터 소자가 형성되지 않는 상기 각 트랜지스터 소자의 비형성 영역에 상기 패터닝된 차광층을 형성하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽의 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 절연층을 형성하는 공정과,상기 패터닝된 차광층의 표면이 노출될 때까지, 상기 절연층의 표면을 연마하는 공정과,상기 절연층의 상기 연마된 표면과 상기 패터닝된 차광층의 상기 노출된 표면 상에 단결정 실리콘층을 적층하는 공정과,상기 단결정 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽의 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 제 1 절연층을 형성하는 공정과,상기 패터닝된 차광층의 표면이 노출될 때까지, 상기 제 1 절연층의 표면을 연마하는 공정과,상기 제 1 절연층의 상기 연마된 표면 상에 제 2 절연층을 형성하는 공정과,상기 제 2 절연층 상에 단결정 실리콘층을 적층하는 공정과,상기 단결정 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하는 전기 광학 장치용 기판에 있어서,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 부분적으로 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 포함하며,상기 트랜지스터 소자는 단결정 실리콘층을 포함하는 반도체층을 갖는전기 광학 장치용 기판.
- 제 11 항에 있어서,상기 패터닝된 차광층이 상기 트랜지스터 소자의 형성 영역에만 형성되는 전기 광학 장치용 기판.
- 제 11 항에 있어서,상기 제 1 절연층이 산화 실리콘을 포함하고, 상기 제 2 절연층이 질화 실리콘을 포함하는 전기 광학 장치용 기판.
- 광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하는 전기 광학 장치용 기판에 있어서,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층과, (iii)상기 제 2 절연층 상에 부분적으로 형성되고 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 포함하며,상기 트랜지스터 소자는, 단결정 실리콘층을 포함하는 반도체층을 갖는전기 광학 장치용 기판.
- 제 14 항에 있어서,상기 패터닝된 차광층이, 상기 각 트랜지스터 소자가 형성되지 않는 상기 각 트랜지스터 소자의 비형성 영역에 형성되는 전기 광학 장치용 기판.
- 제 14 항에 있어서,상기 제 1 절연층 및 상기 제 3 절연층이 산화 실리콘을 포함하고, 상기 제 2 절연층이 질화 실리콘을 포함하는 전기 광학 장치용 기판.
- 광투과성 기판의 한쪽 표면상에 표면 및 사전 결정된 패턴을 갖는 패터닝된 차광층과,상기 패터닝된 차광층이 형성되지 않는 영역에서 상기 광투과성 기판의 상기 한쪽 표면상에 형성되고, 표면이 상기 패터닝된 차광층의 상기 표면과 나란히 평탄화된 절연층과,상기 패터닝된 차광층 상에 형성되고 단결정 실리콘층을 포함하는 반도체층을 갖는 트랜지스터 소자를 포함하는 전기 광학 장치용 기판.
- 제 17 항에 있어서,상기 절연층이, 상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 형성된 절연막의 표면이 연마되어 형성되고,상기 패터닝된 차광층이, 상기 절연막의 연마 공정에서 연마 정지층(stopper)으로서 이용되는 전기 광학 장치용 기판.
- 제 17 항에 있어서,상기 패터닝된 차광층과 상기 절연층의 표면상에 제 2 절연층이 형성되고,상기 제 2 절연층의 표면상에 상기 트랜지스터 소자가 마련되는 전기 광학 장치용 기판.
- (A)광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하되,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 부분적으로 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 포함하며,상기 트랜지스터 소자가 단결정 실리콘층을 포함하는 반도체층을 갖는 전기광학 장치용 기판과,(B)상기 전기 광학 장치용 기판의 상기 광투과성 기판의 상기 한쪽 면과 대향하도록 배치된 다른 광투과성 기판과,(C)상기 2개의 광투과성 기판 사이에 끼워진 전기 광학 재료층을 포함하는 전기 광학 장치.
- (A)광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하되,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층과, (iii)상기 제 2 절연층 상에 부분적으로 형성되고 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 포함하며,상기 트랜지스터 소자가 단결정 실리콘층을 포함하는 반도체층을 갖는 전기 광학 장치용 기판과,(B)상기 전기 광학 장치용 기판의 상기 광투과성 기판의 상기 한쪽 면과 대향하도록 배치된 다른 광투과성 기판과,(C)상기 2개의 광투과성 기판 사이에 끼워진 전기 광학 재료층을 포함하는 전기 광학 장치.
- (A)광투과성 기판의 한쪽 표면상에 표면 및 사전 결정된 패턴을 갖는 패터닝된 차광층과,상기 패터닝된 차광층이 형성되지 않는 영역에서 상기 광투과성 기판의 상기 한쪽 표면상에 형성되고, 표면이 상기 패터닝된 차광층의 상기 표면과 나란히 평탄화된 절연층과,상기 패터닝된 차광층 위에 형성되고 단결정 실리콘층을 포함하는 반도체층을 갖는 트랜지스터 소자를 포함하는 전기 광학 장치용 기판과,(B)상기 전기 광학 장치용 기판의 상기 광투과성 기판의 상기 한쪽 면과 대향하도록 배치된 다른 광투과성 기판과,(C)상기 2개의 광투과성 기판 사이에 끼워진 전기 광학 재료층을 포함하는 전기 광학 장치.
- (A)광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하되,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 부분적으로 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 포함하며,상기 트랜지스터 소자가 단결정 실리콘층을 포함하는 반도체층을 갖는 전기광학 장치용 기판과,(B)상기 전기 광학 장치용 기판의 상기 광투과성 기판의 상기 한쪽 면과 대향하도록 배치된 다른 광투과성 기판과,(C)상기 2개의 광투과성 기판 사이에 끼워진 전기 광학 재료층을 포함하는 전자 기기.
- (A)광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하되,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층과, (iii)상기 제 2 절연층 상에 부분적으로 형성되고 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 포함하며,상기 트랜지스터 소자가 단결정 실리콘층을 포함하는 반도체층을 갖는 전기 광학 장치용 기판과,(B)상기 전기 광학 장치용 기판의 상기 광투과성 기판의 상기 한쪽 면과 대향하도록 배치된 다른 광투과성 기판과,(C)상기 2개의 광투과성 기판 사이에 끼워진 전기 광학 재료층을 포함하는 전자 기기.
- (A)광투과성 기판의 한쪽 표면상에 표면 및 사전 결정된 패턴을 갖는 패터닝된 차광층과,상기 패터닝된 차광층이 형성되지 않는 영역에서 상기 광투과성 기판의 상기 한쪽 표면상에 형성되고, 표면이 상기 패터닝된 차광층의 상기 표면과 나란히 평탄화된 절연층과,상기 패터닝된 차광층 상에 형성되고 단결정 실리콘층을 포함하는 반도체층을 갖는 트랜지스터 소자를 포함하는 전기 광학 장치용 기판과,(B)상기 전기 광학 장치용 기판의 상기 광투과성 기판의 한쪽 면과 대향하도록 배치된 다른 광투과성 기판과,(C)상기 2개의 광투과성 기판 사이에 끼워진 전기 광학 재료층을 포함하는 전자 기기.
- 광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층상에 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 형성하는 공정과,상기 제 2 절연층의 표면을 연마하는 공정과,상기 제 2 절연층의 상기 연마된 표면 상에 실리콘층을 형성하는 공정과,상기 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층 상에 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 형성하는 공정과,상기 제 2 절연층 상에 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 형성하는 공정과,상기 제 3 절연층의 표면을 연마하는 공정과,상기 제 3 절연층의 상기 연마된 표면 상에 실리콘층을 형성하는 공정과,상기 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽의 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 절연층을 형성하는 공정과,상기 패터닝된 차광층의 표면이 노출될 때까지, 상기 절연층의 표면을 연마하는 공정과,상기 절연층의 상기 연마된 표면과 상기 패터닝된 차광층의 상기 노출된 표면 상에 실리콘층을 형성하는 공정과,상기 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽의 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여, 적어도, 트랜지스터가 형성될 각 트랜지스터 소자의 형성 영역에 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 제 1 절연층을 형성하는 공정과,상기 패터닝된 차광층의 표면이 노출될 때까지, 상기 제 1 절연층의 표면을 연마하는 공정과,상기 제 1 절연층의 상기 연마된 표면 상에 제 2 절연층을 형성하는 공정과,상기 제 2 절연층 상에 실리콘층을 형성하는 공정과,상기 실리콘층을 이용하여 상기 각 트랜지스터 소자를 형성하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하는 전기 광학 장치용 기판에 있어서,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 부분적으로 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 포함하는전기 광학 장치용 기판.
- 광투과성 기판의 한쪽 표면상에 순차적으로 형성되는, 사전 결정된 패턴을 갖는 패터닝된 차광층과, 절연막과, 트랜지스터를 구비하는 전기 광학 장치용 기판에 있어서,상기 절연막은, 상기 절연막의 표면이 평탄화되도록, (i)제 1 절연층과, (ii)상기 제 1 절연층 상에 형성되고 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층과, (iii)상기 제 2 절연층 상에 부분적으로 형성되고 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 포함하는전기 광학 장치용 기판.
- 광투과성 기판의 한쪽 표면상에 표면 및 사전 결정된 패턴을 갖는 패터닝된 차광층과,상기 패터닝된 차광층이 형성되지 않는 영역에서 상기 광투과성 기판의 상기 한쪽 표면상에 형성되고, 표면이 상기 패터닝된 차광층의 상기 표면과 나란히 평탄화된 절연층과,상기 패터닝된 차광층 상에 형성되는 반도체층을 갖는 트랜지스터 소자를 포함하는 전기 광학 장치용 기판.
- 광투과성 기판의 한쪽 표면상에 차광층을 형성하는 공정과,상기 차광층을 패터닝하여 패터닝된 차광층을 형성하는 공정과,상기 패터닝된 차광층이 형성된 상기 광투과성 기판의 상기 한쪽 표면상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층 상에 상기 제 1 절연층보다 연마 레이트가 낮은 제 2 절연층을 형성하는 공정과,상기 제 2 절연층 상에 상기 제 2 절연층보다 연마 레이트가 높은 제 3 절연층을 형성하는 공정과,상기 제 3 절연층의 표면을 연마하는 공정을 포함하는 전기 광학 장치용 기판의 제조 방법.
- 제 11 항에 있어서,상기 제 1 절연층 및 상기 제 2 절연층은 동일한 평탄화된 표면을 형성하는 전기 광학 장치용 기판.
- 제 14 항에 있어서,상기 제 2 절연층 및 상기 제 3 절연층은 동일한 평탄화된 표면을 형성하는 전기 광학 장치용 기판.
- 제 17 항에 있어서,상기 패터닝된 차광층 및 상기 절연층은 동일한 평탄화된 표면을 형성하는 전기 광학 장치용 기판.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288460A JP4701487B2 (ja) | 2000-09-22 | 2000-09-22 | 電気光学装置用基板の製造方法 |
| JPJP-P-2000-00288460 | 2000-09-22 | ||
| JP2000291005A JP4843840B2 (ja) | 2000-09-25 | 2000-09-25 | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置及び電子機器 |
| JPJP-P-2000-00291005 | 2000-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020023161A KR20020023161A (ko) | 2002-03-28 |
| KR100454515B1 true KR100454515B1 (ko) | 2004-11-05 |
Family
ID=26600508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0058728A KR100454515B1 (ko) | 2000-09-22 | 2001-09-21 | 전기 광학 장치용 기판의 제조 방법, 전기 광학 장치용기판, 전기 광학 장치 및 전자 기기 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6661025B2 (ko) |
| KR (1) | KR100454515B1 (ko) |
| CN (1) | CN1165967C (ko) |
| TW (1) | TW510056B (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3909583B2 (ja) | 2001-08-27 | 2007-04-25 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| JP3700697B2 (ja) * | 2002-02-12 | 2005-09-28 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| US6692983B1 (en) * | 2002-08-01 | 2004-02-17 | Chih-Chiang Chen | Method of forming a color filter on a substrate having pixel driving elements |
| KR101032337B1 (ko) | 2002-12-13 | 2011-05-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광장치 및 그의 제조방법 |
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| CN101840899B (zh) * | 2009-03-19 | 2012-05-02 | 瀚宇彩晶股份有限公司 | 接地结构 |
| KR102238994B1 (ko) * | 2014-07-17 | 2021-04-12 | 엘지디스플레이 주식회사 | 표시장치 |
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| JP3531415B2 (ja) | 1997-04-22 | 2004-05-31 | セイコーエプソン株式会社 | Ｓｏｉ基板とその製造方法及びこれを用いた半導体装置及び液晶パネル |
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- 2001-09-05 US US09/945,830 patent/US6661025B2/en not_active Expired - Lifetime
- 2001-09-11 TW TW090122518A patent/TW510056B/zh active
- 2001-09-21 KR KR10-2001-0058728A patent/KR100454515B1/ko not_active IP Right Cessation
- 2001-09-22 CN CNB01137232XA patent/CN1165967C/zh not_active Expired - Fee Related
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| WO2000031714A1 (fr) * | 1998-11-26 | 2000-06-02 | Seiko Epson Corporation | Dispositif optronique et son procede de production, et materiel optronique |
| KR20010033465A (ko) * | 1998-11-26 | 2001-04-25 | 야스카와 히데아키 | 전기 광학 장치 및 그 제조방법 및 전자기기 |
| KR20000077279A (ko) * | 1999-05-18 | 2000-12-26 | 이데이 노부유끼 | 액정 표시 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020037600A1 (en) | 2002-03-28 |
| TW510056B (en) | 2002-11-11 |
| CN1346146A (zh) | 2002-04-24 |
| US6661025B2 (en) | 2003-12-09 |
| KR20020023161A (ko) | 2002-03-28 |
| CN1165967C (zh) | 2004-09-08 |
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