JP4232641B2 - 電気光学装置の製造方法 - Google Patents
電気光学装置の製造方法 Download PDFInfo
- Publication number
- JP4232641B2 JP4232641B2 JP2004014218A JP2004014218A JP4232641B2 JP 4232641 B2 JP4232641 B2 JP 4232641B2 JP 2004014218 A JP2004014218 A JP 2004014218A JP 2004014218 A JP2004014218 A JP 2004014218A JP 4232641 B2 JP4232641 B2 JP 4232641B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- oxide film
- single crystal
- crystal semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
酸化膜の除去工程においてドライエッチングを採用することにより、エッチング速度を大きくすることができ、処理時間を短縮することができる。一般にドライエッチングが施された基板表面は荒れるが、これに続いてウエットエッチングを行うことにより、酸化膜層の下にある半導体層をオーバーエッチすることなく酸化膜を除去することができる。また除去すべき酸化膜の膜厚が大きくても、ドライエッチングとウエットエッチングとを併用することにより、エッチング時間が短時間で済むので、半導体膜の剥がれ等の不良が発生し難くなる。
この条件は犠牲酸化法における酸化膜除去をエッチング処理で完全に除去できるように規定するものであって、この条件を満たすように除去工程を行うことにより、単結晶半導体層にダメージを与えることなく効率良く、かつ除去すべき酸化膜を過不足なく除去することができる。
ドライエッチングはプラズマを使ったものであるので、酸化膜の除去工程をすべてドライエッチングで行うと、単結晶半導体層の表層部が活性雰囲気に曝されることとなる。このような状態では単結晶半導体層に活性化雰囲気処理によるダメージが誘起されることがある。単結晶半導体層は後にTFTの能動層となるので、このようなダメージ誘起を避けるようにエッチング条件を規定する必要がある。ドライエッチングの最大量を、除去すべき酸化膜の最も薄いところよりも小さく規定することによって、単結晶半導体層がドライエッチングに曝されるのを避けることができる。よって、単結晶半導体層にダメージを加えることなく、酸化膜の除去を効率良く行うことができる。
半導体層と支持基板との貼り合わせ端面から50μm以上の深度でエッチャントが侵入すると、貼り合わせ端面からの剥がれの発生度合いが急激に増加する。これを防止するには、エッチャントの浸入深度を30μm未満に制御すればよい。ウエットエッチングにおけるエッチングレートはエッチャントの種類に依存してほぼ一定であり、犠牲酸化法で好適に用いられる汎用エッチャントの場合には800Å/分である。また、貼り合わせ端面からの接合界面へのエッチャントの侵入速度は、上記エッチングレートと比例関係にあり、その速度は20μm/分程度である。よって貼り合わせ端面からのエッチャントの侵入深度を30μm未満に抑えるためには、ウエットエッチングの処理時間は90秒未満である必要があり、これを、除去すべき酸化膜のウエットエッチング量に直すと1200Å未満となる。ウエットエッチングの最大量を規定することにより、半導体層と支持基板との剥がれを発生させることなく酸化膜の除去を行うことができる。
はじめに本発明に係る一実施形態の電気光学装置の構造についてアクティブマトリクス型の電気光学装置を取り上げて説明する。この電気光学装置は、本発明の電気光学装置の製造方法により製造されたものである。
図1は、TFTアレイ基板10をその上に形成された各構成要素とともに対向基板20の側から見たものである。図1に示すように、TFTアレイ基板10の上には、シール材51がその縁に沿って設けられており、その内側には、シール材51に並行して額縁としての遮光膜53が設けられている。また、図1において、符号52は、表示領域を示している。表示領域52は、額縁としての遮光膜53の内側の領域であり、液晶パネルの表示に実質的に寄与する領域である。また符号54は、表示領域の外側の領域である周辺回路領域を示している。
このように構成され、画素電極9aと対向電極21とが対向するように配置されたTFTアレイ基板10と対向基板20との間には、液晶層50が形成されている。
なお本実施形態において、半導体膜1aは単結晶シリコン膜に限定されるものではなく、多結晶半導体からなる場合についても本実施の態様と同様の構造を適用することが勿論である。
以下に、上記構造を有する電気光学装置の製造方法について図面を参照して説明する。
まず、図4、図5および図8に基づいて、支持基板10Aの表面上に遮光層11と第1層間絶縁膜12、半導体膜1a、ゲート絶縁膜2とを形成して複合基板250とするまでの工程について詳細に説明する。なお、図1〜図3と、図4、図5および図8とは、異なる縮尺で示している。図4、図5および図8は、いずれもこの工程における支持基板10Aを図2および図3に示した液晶パネルの断面図に対応させて示す工程図である。
まず、単結晶半導体基板206として単結晶シリコン基板を用意する。単結晶半導体基板206の厚さは例えば600μmであり、支持基板10Aと貼り合わされる側の表面には、酸化膜層206bが形成されると共に、水素イオン(H+)が例えば加速電圧100keV、ドーズ量10×1016/cm2にて注入されている。酸化膜層206bは、単結晶半導体基板206の表面を0.05〜0.8μm程度、酸化することにより形成できる。
本発明では、単結晶半導体層206aの最小膜厚Tsiに着目することにより、犠牲酸化膜206cを過不足なく除去するための条件を規定することができる。以下に、その理由を説明する。
よって犠牲酸化膜206cの除去工程では、表層部の犠牲酸化膜206cが除去された後、遅れて微細ピンホール内に浸入してくるエッチャントによって、ピンホール内の犠牲酸化膜が完全に除去されない限りはその下層部の絶縁膜13や遮光膜11にエッチャントが浸入することがない。加えて、このピンホール内に充填された犠牲酸化膜206cのエッチングレートは他の部分よりも小さいので、このピンホール内の犠牲酸化膜の膜厚(単結晶半導体層206aの膜厚に等しい。)と、表層部の犠牲酸化膜206cの膜厚との合計量を規定することによって、単結晶半導体層206aの下層へのエッチャントの侵入が起こらない状態でのエッチング条件を決定することができる。
つまり最大エッチング量Emaxを、犠牲酸化膜206cの最小膜厚Tox minと単結晶半導体層206aの膜厚Tsiとの合計値より小さく設定することにより、下地層および支持基板へのエッチャントの浸入を許さない除去条件が得られることとなる。
上記の4条件を満たすような除去工程を実際に設定するには、図6に示したようなグラフから求めることができる。図6は、単結晶半導体層206aの初期膜厚が1500Åの複合基板250に犠牲酸化処理を行って、単結晶半導体層206aの膜厚Tsiを500Åに薄膜化する際の条件を決定するために作図したものである。ここでは、1000Åの膜厚のシリコンを除去するものであって、縦軸は犠牲酸化処理におけるドライエッチング量(Å)、横軸は同処理におけるウエットエッチング量(Å)である。形成される犠牲酸化膜206cのばらつきは±1%、犠牲酸化膜206cのエッチングにおける各エッチングレートの面内バラつきはドライエッチングで±5%、ウエットエッチングで±10%である。図中、条件(1)は◇によって示される直線、条件(2)は□によって示される直線、条件(3)は△で示される直線、条件(4)は×で示される直線である。これらの4条件を表す直線の交点A−B−C−Dに囲まれたウインドウ(グラフ中の斜線部分)内で犠牲酸化処理におけるドライエッチングとウエットエッチングの割合を規定することができる。つまり犠牲酸化処理を施す複合基板250の初期仕様であるところの犠牲酸化膜206cの膜厚値と、目標とする単結晶半導体層206aの膜厚値とを用いて、エッチングの条件を決定することができるわけである。
[TFTの製造方法]
まず、図9(a)に示すように、Nチャネルの半導体膜1aに対応する位置にレジスト膜301を形成し、Pチャネルの半導体膜1aにPなどのV族元素のドーパント302を低濃度で(例えば、Pイオンを70keVの加速電圧、2×1011/cm2のドーズ量にて)ドープする。
図9(b)に示すように、図示を省略するPチャネルの半導体膜1aに対応する位置にレジスト膜を形成し、Nチャネルの半導体膜1aにBなどのIII族元素のドーパント303を低濃度で(例えば、Bイオンを35keVの加速電圧、1×1012/cm2のドーズ量にて)ドープする。
次に、図9(d)に示すように、半導体膜1aを延設してなる第1蓄積容量電極1fを低抵抗化するため、支持基板10A表面の第1蓄積容量電極1f以外の部分に対応する部分にレジスト膜307(走査線3aよりも幅が広い)を形成し、これをマスクとしてその上からPなどのV族元素のドーパント308を低濃度で(例えば、Pイオンを70keVの加速電圧、3×1014/cm2のドーズ量にて)ドープする。
次に、図10(b)に示すように、レジストマスクを用いたフォトリソグラフィー工程、エッチング工程等により、図2に示した如き所定パターンの走査線3aと共に容量線3bを形成する。尚、この後、支持基板10Aの裏面に残存するポリシリコンを支持基板10Aの表面をレジスト膜で覆ってエッチングすることにより除去する。
この後、高濃度ソース領域1d、1i及び高濃度ドレイン領域1e、1jを活性化するために約850℃のアニール処理を20分程度行う。
さらに、図12(b)に示すように、フォトリソグラフィー工程、エッチング工程等により、データ線6aを形成する。
次に、図12(c)に示すように、データ線6a上を覆うように、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第3層間絶縁膜7を形成する。第3層間絶縁膜7の膜厚は、約500〜1500nmが好ましく、更に800nmがより好ましい。
次に、図13(b)に示すように、第3層間絶縁膜7の上に、スパッタ処理等により、ITO等の透明導電性薄膜9を、約50〜200nmの厚さに堆積する。
続いて、画素電極9aの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜16が形成される。
以上のようにして、TFTアレイ基板(電気光学装置用基板)10が製造される。
対向基板20の製造方法及びTFTアレイ基板10と対向基板20とから液晶パネルを製造する方法について説明する。
図2に示した対向基板20については、基板本体20Aとしてガラス基板等の光透過性基板を用意し、基板本体20Aの表面上に、遮光膜23及び周辺見切りとしての遮光膜53を形成する。遮光膜23及び周辺見切りとしての遮光膜53は、例えばCr、Ni、Alなどの金属材料をスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成される。なお、これらの遮光膜23、53は、上記の金属材料の他、カーボンやTiなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
そして、最後に、対向基板20の投射光が入射する側およびTFTアレイ基板10の出射光が出射する側に各々、例えば、TN(Twisted Nematic)モード、VA(VerticallyAligned)モード、PDLC(Polymer Dipersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
このようにして製造された液晶パネルでは、TFTアレイ基板10において半導体層の欠損を原因とした表示階調の変動バラつきや画素欠陥等の表示特性の劣化のほか、周辺駆動回路における動作不良が起こらないので、高品位の画像表示が可能となる。
次に、上記実施態様の電気光学装置を備えた電子機器の一例である投射型表示装置ついて説明する。
図14は、本発明の投射型表示装置の一例を示した概略構成図である。図14において、投射型表示装置1100は、上述した液晶パネル(電気光学装置)を3個用意し、おのおのRGB用の液晶装置962R、962Gおよび962Bとして用いた投射型表示装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、光源装置(光源)920と、均一照明光学系923が採用されている。そして、投射型表示装置は、この均一照明光学系923から出射される光束Wを赤(R)、緑(G)、青(B)に分離する色分離手段としての色分離光学系924と、各色光束R、G、Bを変調する変調手段としての3つのライトバルブ925R、925G、925Bと、変調された後の色光束を再合成する色合成手段としての色合成プリズム910と、合成された光束を投射面100の表面に拡大投射する投射光学系としての投射レンズユニット906を備えている。また、青色光束Bを対応するライトバルブ925Bに導く導光系927をも備えている。
次に、緑反射ダイクロイックミラー942において、青緑反射ダイクロイックミラー941において反射された青色、緑色光束B、Gのうち、緑色光束Gのみが直角に反射されて、緑色光束Gの出射部945から色合成光学系の側に出射される。緑反射ダイクロイックミラー942を通過した青色光束Bは、青色光束Bの出射部946から導光系927の側に出射される。本例では、均一照明光学素子の光束Wの出射部から、色分離光学系924における各色光束の出射部944、945、946までの距離がほぼ等しくなるように設定されている。
このように平行化された赤色、緑色光束R、Gは、ライトバルブ925R、925Gに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示しない駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Bは、導光系927を介して対応するライトバルブ925Bに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。なお、本例のライトバルブ925R、925G、925Bは、それぞれさらに入射側偏光手段960R、960G、960Bと、出射側偏光手段961R、961G、961Bと、これらの間に配置された液晶パネル962R、962G、962Bとからなる液晶ライトバルブである。
各ライトバルブ925R、925G、925Bを通って変調された各色光束R、G、Bは、色合成プリズム910に入射され、ここで合成される。そして、この色合成プリズム910によって合成された光が投射レンズユニット906を介して所定の位置にある投射面100の表面に拡大投射されるようになっている。
Claims (4)
- 支持基板と単結晶半導体基板とを貼り合わせて複合基板とする工程と、
この複合基板を酸化処理して単結晶半導体基板側の表層に酸化膜を形成する工程と、
この酸化膜をエッチングにより除去して所定の膜厚の単結晶半導体層とする工程とを具備し、
上記酸化膜の除去工程において、ドライエッチングの後にウエットエッチングを行い、上記酸化膜の除去工程における最大エッチング量は、除去すべき酸化膜の最小膜厚と単結晶半導体層の最小膜厚との合計よりも小さく、上記酸化膜の除去工程における最小エッチング量は除去すべき酸化膜の最大膜厚よりも大きく、上記酸化膜の除去工程における最大ドライエッチング量は、除去すべき酸化膜の最小膜厚より小さく、上記単結晶半導体基板として単結晶シリコン基板を用いるとともに、上記ウエットエッチングのエッチャントとして温度80℃のKOH水溶液を用い、上記酸化膜の除去工程における最大ウエットエッチング量は1200Å未満であることを特徴とする電気光学装置の製造方法。 - 上記酸化膜の除去工程において、ドライエッチング量をウエットエッチング量よりも大きくすることを特徴とする請求項1記載の電気光学装置の製造方法。
- 上記支持基板は、透明基板であることを特徴とする請求項1または請求項2に記載の電気光学装置の製造方法。
- 上記支持基板は、ガラス基板または石英基板であることを特徴とする請求項1ないし請求項3のいずれか一項に記載の電気光学装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004014218A JP4232641B2 (ja) | 2004-01-22 | 2004-01-22 | 電気光学装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004014218A JP4232641B2 (ja) | 2004-01-22 | 2004-01-22 | 電気光学装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005209851A JP2005209851A (ja) | 2005-08-04 |
JP4232641B2 true JP4232641B2 (ja) | 2009-03-04 |
Family
ID=34900072
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004014218A Expired - Fee Related JP4232641B2 (ja) | 2004-01-22 | 2004-01-22 | 電気光学装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4232641B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8803781B2 (en) * | 2007-05-18 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
-
2004
- 2004-01-22 JP JP2004014218A patent/JP4232641B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005209851A (ja) | 2005-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4507395B2 (ja) | 電気光学装置用素子基板の製造方法 | |
KR100505804B1 (ko) | 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기 | |
KR100449795B1 (ko) | 기판 장치의 제조 방법 | |
JP3575402B2 (ja) | 電気光学装置の製造方法、電気光学装置及び電子機器 | |
KR100490496B1 (ko) | 전기광학 장치 및 전기광학 장치의 제조 방법, 및 투사형표시 장치, 전자기기 | |
KR100454515B1 (ko) | 전기 광학 장치용 기판의 제조 방법, 전기 광학 장치용기판, 전기 광학 장치 및 전자 기기 | |
US20040155244A1 (en) | Transistor and method of manufacturing the same, electro-optical device, semiconductor device, and electronic apparatus | |
JP3757658B2 (ja) | 電気光学装置の製造方法、電気光学装置及び電子機器 | |
JP4232641B2 (ja) | 電気光学装置の製造方法 | |
JP3941401B2 (ja) | 液晶装置の製造方法 | |
JP4792694B2 (ja) | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、電子機器 | |
JP4366953B2 (ja) | 複合半導体基板の製造方法 | |
JP3855976B2 (ja) | 電気光学装置及び電子機器 | |
JP4556378B2 (ja) | トランジスタの製造方法及び複合基板の製造方法 | |
JP4214702B2 (ja) | 電気光学装置の製造方法、及び電気光学装置、並びに投写型表示装置、電子機器 | |
JP4701487B2 (ja) | 電気光学装置用基板の製造方法 | |
JP2008124179A (ja) | 半導体基板の製造方法、半導体基板、半導体装置、電気光学装置、及び電子機器 | |
JP2004296487A (ja) | トランジスタの製造方法、トランジスタ、電気光学基板、電気光学装置、電子機器 | |
JP4843840B2 (ja) | 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置及び電子機器 | |
JP2002353466A (ja) | 電気光学装置の製造方法および電気光学装置 | |
JP4333176B2 (ja) | トランジスタの製造方法、電気光学基板、電気光学装置、電子機器 | |
JP2005285975A (ja) | 半導体装置及びその製造方法、電気光学装置並びに電子機器 | |
JP4366983B2 (ja) | 複合半導体基板の製造方法 | |
JP2005057044A (ja) | 薄膜トランジスタおよびその製造方法、電気光学装置用基板およびその製造方法、電気光学装置、電子機器 | |
JP2004259833A (ja) | 半導体装置の製造方法、半導体装置、電気光学装置、投射型表示装置及び電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060906 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080828 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081024 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081201 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |