JP2005044864A - 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 - Google Patents
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Abstract
【課題】半導体基板の上に付着するパーティクルの発生を防止し、品質の良い複合半導体基板を製造できる複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器を提供する。
【解決手段】支持基板10A上に半導体層206aを含む半導体基板が設けられてなる複合半導体基板の製造方法であって、支持基板10Aと半導体基板とを貼り合わせる工程と、貼り合わせの後に、半導体基板の周端部をドライエッチングにより除去する周端部除去工程と、を含み、周端部除去工程の後に、支持基板10A上にドライエッチングされずに残された半導体基板からなる残渣部Pをウエットエッチングにより除去することを特徴とする。
【選択図】 図6
【解決手段】支持基板10A上に半導体層206aを含む半導体基板が設けられてなる複合半導体基板の製造方法であって、支持基板10Aと半導体基板とを貼り合わせる工程と、貼り合わせの後に、半導体基板の周端部をドライエッチングにより除去する周端部除去工程と、を含み、周端部除去工程の後に、支持基板10A上にドライエッチングされずに残された半導体基板からなる残渣部Pをウエットエッチングにより除去することを特徴とする。
【選択図】 図6
Description
【0001】
【発明の属する技術分野】
本発明は、複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器に関する。
【0002】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するSOI(Silicon on Insulator)技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【0003】
SOI技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合半導体基板とする。次いで、この複合半導体基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ(Thin Film Transistor、以下、「TFT」と略記する)等のデバイスに形成するといった手法が採られる。
【0004】
ところで、このようなSOI技術を用いた複合半導体基板(貼り合わせSOI基板)にあっては、支持基板と半導体基板との間の貼り合わせ強度が弱い箇所、すなわち半導体基板の周端部において、この半導体基板が支持基板から浮いてしまう局部的な剥離が生じることがある。特に、薄膜単結晶半導体層(デバイス形成層)からデバイスを作る際のウエットエッチング工程により、半導体基板と支持基板との貼り合わせ界面にウエットエッチング液が浸入し、膜浮き(剥離)を引き起こしてしまう。
【0005】
このような膜浮き(剥離)が生じると、この膜浮き箇所の薄膜単結晶半導体層が複合半導体基板から剥がれ落ち、これが複合半導体基板の薄膜単結晶半導体層上に異物(パーティクル)として残ってしまい、歩留りを低下させるといった問題を引き起こしていた。そこで、上記問題を解決するために、ドライエッチングにより膜浮き部の除去を行う技術が開示されている(例えば、特許文献1参照)。
【0006】
【特許文献1】
特開平7−99295号公報 (第3−4頁、第1図)
【0007】
【発明が解決しようとする課題】
上述したように、従来の複合半導体基板の製造方法においては、膜浮き部の除去をドライエッチングで行っていたが、ドライエッチングの際に浮いている膜へのプラズマの回り込みや、膜が除去される不安定さにより、ウエハ表面にシリコンの残渣が発生していた。この残渣がドライエッチングの際に用いたレジストを除去する剥離液中でウエハ表面から剥離してパーティクルが発生する。このパーティクルが剥離液を介して複合半導体基板の薄膜単結晶半導体層上に異物として残ってしまい、複合半導体基板製造時の歩留りが低下してしまうという問題があった。
【0008】
本発明は、上記の課題を解決するためになされたものであって、半導体基板の上に付着するパーティクルの発生を防止し、品質の良い複合半導体基板を歩留りよく製造できる複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するために、本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、支持基板と半導体基板とを貼り合わせる工程と、貼り合わせの後に、半導体基板の周端部をドライエッチングにより除去する周端部除去工程と、を含み、周端部除去工程の後に、支持基板上にドライエッチングされずに残された半導体基板からなる残渣部をウエットエッチングにより除去することを特徴とする。
【0010】
すなわち、本発明の複合半導体基板の製造方法は、周端部除去工程の後に、支持基板上にドライエッチングされずに残された半導体基板からなる残渣部をウエットエッチングにより除去している。そのため、その後の工程において残渣部が支持基板から離脱または残渣部の途中から折れて離脱して半導体基板の上に付着することを防止することができ、品質の良い複合半導体基板を歩留りよく製造することができる。
上記ウエットエッチングに用いるエッチャントとしては、半導体基板と半導体基板の酸化物を溶かすものを使用することができる。例えば半導体基板がシリコンの場合にはシリコンもシリコン酸化物も溶かすことのできるフッ酸を用いることができる。
【0011】
上記の構成を実現するために、周端部除去工程の前に、半導体基板のドライエッチングに用いるレジストを塗布する面に第1の酸化膜を形成し、レジストを第1の酸化膜上に形成することが望ましい。
この構成によれば、半導体基板とレジストとの間に第1の酸化膜が配置されることになり、第1の酸化膜によりレジストの中に含まれる不純物成分が半導体基板に侵入することを防ぐことができる。そのため、品質の良い複合半導体基板を歩留りよく製造することができる。
【0012】
上記の構成を実現するために、より具体的には、ウエットエッチングを行った後に、第1の酸化膜に対向した半導体基板の面に半導体基板を酸化させた第2の酸化膜を形成し、第2の酸化膜と同時に第1の酸化膜を除去することが望ましい。
この構成によれば、第1の酸化膜に対向した半導体基板の面に半導体基板を酸化させた第2の酸化膜を形成し、その第2の酸化膜を除去するため、半導体基板の厚さを所望の厚さに調整することができる。
また、第2の酸化膜の除去と第1の酸化膜の除去とを同時に行うため、複合半導体基板の製造工程を1つ削減することができ、複合半導体基板を製造するのに要する時間を短縮することができる。
【0013】
上記の構成を実現するために、より具体的には、第1の酸化膜がCVD法により形成されてもよい。
この構成によれば、CVD法を用いて酸化膜からなる第1の酸化膜を形成するため、半導体基板の厚さを薄くすることなく第1の酸化膜を形成することができる。
【0014】
上記の構成を実現するために、より具体的には、支持基板が石英基板から形成されてもよい。
この構成によれば、支持基板が石英基板(SiO2)から形成されているため、例えば半導体基板がシリコン(Si)の場合、石英基板もシリコンも溶かすことのできるフッ酸をエッチャントに使用したウエットエッチングにより、上記残渣部を容易に取り除くことができる。
【0015】
本発明の複合半導体基板は、上記本発明の複合半導体基板の製造方法によって得られたことを特徴とする。
この構成によれば、支持基板上のパーティクルとなり得る残渣部を予め支持基板上から取り除くことができるため、品質の良い複合半導体基板とすることができる。
【0016】
上記本発明のデバイスの製造方法は、デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、前記複合半導体基板が上記本発明の複合半導体基板の製造方法によって製造されることを特徴とする。
このデバイスの製造方法によれば、前述したように、パーティクルの発生を防止することができ、安定した歩留りを確保することができる。
【0017】
上記本発明のデバイスは、上記本発明のデバイスの製造方法によって得られたことを特徴とする。
このデバイスによれば、パーティクルの発生が防止されて異物の発生に起因する不良が防止されることにより、安定した歩留りが確保されたものとなる。
【0018】
本発明の電気光学装置は、上記本発明のデバイスを具備することを特徴とする。
この電子光学装置によれば、パーティクル発生に起因する不良が防止されて安定した歩留りが確保されたデバイスを具備しているので、電気光学装置自体も安定した歩留りが確保されたものになる。
【0019】
本発明の電子機器は、上記本発明の電気光学装置を具備することを特徴とする。
この電子機器によれば、安定した歩留りが確保された電気光学装置を具備しているので、電子機器自体も安定した歩留りが確保されたものとなる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について図1から図11を参照して説明する。
まず、本発明の複合半導体基板の製造方法、およびデバイスの製造方法を適用して製造される、本発明の電気光学装置の一例としての液晶パネルを説明する。図1は、この液晶パネルの全体構成を説明するための平面図であり、TFTアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図2は図1のA−A’断面図である。
【0021】
図1および図2に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ(Thin Film Transistor、以下、TFTと略記する)アレイ基板10と、これに対向配置された他方の基板をなす対向基板20とを備えている。
図1は、TFTアレイ基板10をその上に形成された各構成要素とともに対向基板20の側から見た状態を示している。図1に示すように、TFTアレイ基板10の上には、シール材51がその縁に沿って設けられており、その内側には、シール材51に並行して額縁としての遮光膜53が設けられている。また、図1において、符号52は、表示領域を示している。表示領域52は、額縁としての遮光膜53の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号54は、表示領域の外側の領域である非表示領域を示している。
【0022】
非表示領域54には、データ線駆動回路101および外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられ、走査線駆動回路104がこの一辺に隣接する2辺に沿って設けられ、プリチャージ回路103が残る一辺に沿って設けられている。さらに、データ線駆動回路101、プリチャージ回路103、走査線駆動回路104と外部回路接続端子102との間をつなぐための複数の配線105が設けられている。
また、対向基板20のコーナー部に対応する位置には、TFTアレイ基板10と対向基板20との間で電気的導通をとるための導通材106が設けられている。そして、シール材51とほぼ同じ輪郭を持つ対向基板20が当該シール材51によりTFTアレイ基板10に固着されている。
【0023】
また、図2に示すように、TFTアレイ基板10は、石英などの光透過性の絶縁基板からなる基板本体(支持基板)10Aと、その液晶層50側表面上に形成され、ITO(Indium Tin Oxide)膜などの透明導電性膜からなる画素電極9aと、表示領域に設けられた画素スイッチング用TFT(スイッチング素子)30および非表示領域に設けられた駆動回路用TFT(スイッチング素子)(図示せず)と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜16とを主体として構成されている。
【0024】
他方、対向基板20は、透明なガラスや石英などの光透過性基板からなる基板本体20Aと、その液晶層50側表面上に形成された対向電極21と、配向膜22と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜23、および、遮光膜23と同じかあるいは異なる材料からなる額縁としての遮光膜53とを主体として構成されている。
このように構成され、画素電極9aと対向電極21とが対向するように配置されたTFTアレイ基板10と対向基板20との間には、液晶層50が形成されている。
【0025】
また、図2に示すように、TFTアレイ基板10の基板本体10Aの液晶層50側表面上において、各画素スイッチング用TFT30に対応する位置には、遮光層11aが設けられている。また、遮光層11aと画素スイッチング用TFT30との間には、第1層間絶縁膜12が設けられている。第1層間絶縁膜12は、画素スイッチング用TFT30を構成する半導体層1aを遮光層11aから電気的に絶縁するために設けられるものである。
【0026】
図2に示すように、画素スイッチング用TFT30は、LDD(Lightly Doped Drain )構造を有しており、走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜2、データ線6a、半導体層1aの低濃度ソース領域1b及び低濃度ドレイン領域1c、半導体層1aの高濃度ソース領域(ソース領域)1d並びに高濃度ドレイン領域1e(ドレイン領域)を備えている。
【0027】
ここで、半導体層1aは単結晶シリコンからなっており、この半導体層1aの厚さは150nm以上であるのが望ましい。150nm未満であると、画素電極9aとスイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)とを接続するコンタクトホールを設ける際の加工や、スイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜2は、その厚さが例えば60〜80nm程度とされているのが好ましい。これは、特に画素スイッチング用TFT30や駆動回路用TFT(図示せず)の駆動電圧を10〜15V程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【0028】
また、この液晶パネルにおいては、ゲート絶縁膜2を走査線3aに対向する位置から延設して誘電体膜として用い、半導体膜1aを延設して第1蓄積容量電極1fとし、さらにこれらに対向する容量線3bの一部を第2蓄積容量電極とすることにより、蓄積容量70が構成されている。容量線3bおよび走査線3aは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量70の誘電体膜と画素スイッチング用TFT30および駆動回路用TFT(図示せず)のゲート絶縁膜2とは、同一の高温酸化膜からなっている。また、画素スイッチング用TFT30のチャネル領域1a’、ソース領域1d、ドレイン領域1eと、駆動回路用TFT(図示せず)のチャネル領域、ソース領域、ドレイン領域と、第1蓄積容量電極とは、同一の半導体層1aからなっている。半導体層1aは、前述したように単結晶シリコンによって形成されたもので、SOI(Silicon On Insulator)技術が適用されたTFTアレイ基板10に設けられたものである。
【0029】
また、図2に示すように、走査線3a、ゲート絶縁膜2及び第1層間絶縁膜12の上には第2層間絶縁膜4が形成されており、この第2層間絶縁膜4には、画素スイッチング用TFT30の高濃度ソース領域1dへ通じるコンタクトホール5、及び画素スイッチング用TFT30の高濃度ドレイン領域1eへ通じるコンタクトホール8がそれぞれ形成されている。さらに、データ線6a及び第2層間絶縁膜4の上には第3層間絶縁膜7が形成されており、この第3層間絶縁膜7には画素スイッチング用TFT30の高濃度ドレイン領域1eへのコンタクトホール8が形成されている。また、画素電極9aは、このように構成された第3層間絶縁膜7の上面に設けられている。
【0030】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のデバイスの製造方法および複合半導体基板の製造方法について、その一例を説明する。
まず、図3〜図10に基づき、図1および図2に示した液晶パネルの製造方法におけるTFTアレイ基板10の製造方法について説明する。なお、図3および図4と図5〜図7、さらに図8〜図10とはそれぞれ異なる縮尺で示している。まず、図3および図4に基づいて、TFTアレイ基板10の基板本体10Aの表面上に、遮光層11aと第1層間絶縁膜12とを形成する工程について説明する。なお、図3および図4は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
【0031】
はじめに、石英基板、ハードガラス等の透光性の基板本体(支持基板)10Aを用意する。ここで、この基板本体10Aは、本発明における支持基板となるものである。この基板本体10Aについては、好ましくはN2(窒素)等の不活性ガス雰囲気下で約850〜1300℃、より好ましくは1000℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体10Aに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体10Aを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【0032】
このように処理された基板本体10Aの表面上の全面に、図3(a)に示すように、Ti、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積することにより、遮光材料層11を形成する。
【0033】
次に、基板本体10Aの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層11aのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図3(b)に示すように、最終的に形成する遮光層11aのパターンを有するフォトレジスト207を形成する。
【0034】
次に、フォトレジスト207をマスクとして遮光材料層11のエッチングを行い、その後、フォトレジスト207を剥離することにより、基板本体10Aの表面上における画素スイッチング用TFT30の形成領域に、図3(c)に示すように、所定のパターン(図2参照)を有する遮光層11aを形成する。遮光層11aの膜厚は、例えば150〜200nmとする。
【0035】
次に、図4(a)に示すように、遮光層11aを形成した基板本体10Aの表面上に、スパッタリング法、CVD法などにより、第1層間絶縁膜12を形成する。このとき、遮光層11aを形成した領域上には、第1層間絶縁膜12の表層部に凸部12aが形成される。第1層間絶縁膜12の材料としては、酸化シリコンや、NSG(ノンドープトシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)などの高絶縁性ガラス等を例示することができる。
【0036】
次に、第1層間絶縁膜12の表面をCMP(化学的機械的研磨)法などの方法を用いて研磨し、図4(b)に示すように前記凹部12aを除去して第1層間絶縁膜12の表面を平坦化する。第1層間絶縁膜12の膜厚については、約400〜1000nm程度、より好ましくは800nm程度とする。
【0037】
次に、図5〜図10に基づいて、第1層間絶縁膜12が形成された基板本体10AからTFTアレイ基板10を製造する方法について説明する。なお、図5〜図10は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
図5(a)は、図4(b)の一部分を取り出して異なる縮尺で示す図である。図5(b)に示すように、図5(a)に示した表面が平坦化された第1層間絶縁膜12を有する基板本体10Aと、単結晶シリコン層(半導体層)206aを形成した単結晶シリコン基板(半導体基板)206との貼り合わせを行う。なお、基板本体10Aと単結晶シリコン基板206との貼り合わせは、コストなどの点から、通常は図5(b)に示したように単結晶シリコン基板206の周端部が基板本体10Aの周端部より例えば3mm程度内側となるようにしている。
【0038】
ここで、この単結晶シリコン基板206は本発明における半導体基板となるものであり、単結晶シリコン層206aは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板206と前記基板本体10Aおよび第1層間絶縁膜12とから、本発明における貼合せ基板Sが形成される。
単結晶シリコン基板206の厚さは例えば600μmであり、予め単結晶シリコン基板206の基板本体10Aと貼り合わせる側の表面には酸化膜層206bが形成されている。酸化膜層206bは、単結晶シリコン基板206の一方の表面が0.05〜0.8μm程度酸化されたことにより形成されたものである。
【0039】
貼り合わせ工程は、例えば300℃で2時間熱処理することにより2枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて450℃程度にする必要があるが、石英などからなる基板本体10Aの熱膨張係数と単結晶シリコン基板206の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層206aにクラックなどの欠陥が発生し、製造されるTFTアレイ基板10の品質が劣化するおそれがある。
【0040】
クラックなどの欠陥の発生を抑制するためには、一度300℃にて熱処理を行った単結晶シリコン基板206を、ウエットエッチングまたはCMPによって100〜150μm程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、80℃のKOH水溶液を用いて単結晶シリコン基板206の厚さが150μmとなるようにエッチングし、その後、基板本体10Aとの貼り合わせを行い、さらに450℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【0041】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体10Aと単結晶シリコン基板206とを貼り合わせた後に、急速熱処理法(RTA)などによって加熱するといった手法も採用可能である。加熱温度としては、600℃〜1200℃、望ましくは第1層間絶縁膜12や酸化膜層206bの粘度を下げ、原子的に密着性を高めるため1050℃〜1200℃で加熱することが望ましい。
【0042】
このようにして貼合せ基板Sを形成したら、その単結晶シリコン層206からデバイスを形成するに際して、単結晶シリコン基板206の周端部、すなわち単結晶シリコン層206aと酸化膜層206bとの周端部をドライエッチング処理によって除去する(周端部除去工程)。これは、貼り合わせ工程後、特に基板本体10Aと単結晶シリコン基板206との間の熱膨張係数の差などによって応力がかかり、これによって図5(b)に示したように単結晶シリコン基板206の周端部にて、単結晶シリコン基板206と基板本体10Aとの間の露出した界面、本例では酸化膜層206bと第1層間絶縁膜12との界面で剥離による膜浮き部Tが生じてしまうことがあるからである。
【0043】
単結晶シリコン基板206の周端部のドライエッチング処理については、まず、図5(c)に示すように、単結晶シリコン基板206の上面に、CVD法を用いて20〜30nm程度の高温酸化シリコン層(High Temperature Oxide;以後、HTO層と表記する)(第1の酸化膜)206eを堆積する。このHTO層206eの堆積を行うCVD法の条件については、従来公知の条件を採用することができる。
なお、HTO層206eは、CVD法により堆積されるものに限られることなく、その他熱酸化膜など、各種の方法で形成される酸化膜でも良い。また、HTO層206eは後述するレジストパターンの成分が単結晶シリコン層206aに侵入するのを防止できる程度の厚さに形成されていれば良い。
そして、公知のフォトリソグラフィ技術、エッチング技術等によって図5(d)に示すようにHTO層206e上にレジストパターン(レジスト)80を形成する。ここで、このレジストパターン80については、単結晶シリコン基板206の周端部を例えば2mm程度の幅で露出させ、その内側の全面を覆うようにして形成する。
【0044】
次いで、このレジストパターン80をマスクとして、図6(a)に示すように、単結晶シリコン基板206の周端部におけるHTO層206eと単結晶シリコン層206aと酸化膜層206bとをそれぞれドライエッチングで除去する。このドライエッチングについては、従来公知の条件を採用することができる。なお、HTO層206eについてはドライエッチングに限られることなく、ウエットエッチングで除去してもよい。
上記のドライエッチングを行うと、膜浮き部Tへのプラズマの回り込みや、膜が除去される際の不安定さにより、膜浮き部Tのあった領域の単結晶シリコン層206aおよび酸化膜層206bが完全にエッチングされずに残り残渣部Pが形成される。
ドライエッチングが終了すると、図6(b)に示すように、ウエットエッチングを行い、残渣部Pを酸化膜層206bと基板本体10Aとの界面から除去する。ウエットエッチングについては、単結晶シリコン層206aおよび酸化膜層206bを若干溶かすフッ酸(HF)を使用する。なお、上記ウエットエッチングについては、フッ酸以外にも従来公知のエッチャントを使用することもできる。
【0045】
残渣部Pを取り除くと次に、図6(c)に示すように、硫酸を使用してレジストパターン80を除去する。
このようにすれば、前述したように単結晶シリコン基板206と基板本体10Aとの界面に膜浮き部Tが生じていても、図6(c)に示したように、この膜浮き部Tが生じていた箇所(周端部)に発生する残渣部Pを除去することができる。
ここで、酸化膜層206bの下地となる第1層間絶縁膜12も基本的に酸化膜層206bと同じ材質となるため、エッチング時間等を管理することでこの第1層間絶縁膜12に対するオーバーエッチングを最小限に抑えるのが好ましい。ただし、第1層間絶縁膜12をオーバーエッチングしても特に後のデバイス形成に支障はない。
【0046】
次に、図6(d)に示すように、単結晶シリコン層206aを薄厚化して所望の厚さにするべく、図6(d)に示すように単結晶シリコン層206aを熱酸化してHTO層206eと対向する面に犠牲酸化層(第2の酸化膜)206cを形成する。そして、HTO層206eと形成した犠牲酸化層206cとを、フッ酸(HF)などのウエットエッチング液によってウエットエッチングし、図6(e)に示すように、犠牲酸化層206cおよびHTO層206eを同時に除去して単結晶シリコン層206aの厚さを例えば50nm程度にする。
なお、本実施の形態においては、HTO層206eを除去しないで犠牲酸化層206cを形成し、HTO層206eと犠牲酸化層206cとを同時に除去する実施の形態に適応して説明したが、この他にも、HTO層206eをウエットエッチングで除去した後、犠牲酸化層206cを形成して犠牲酸化層206cを除去する実施の形態に適応して説明することができる。
【0047】
このとき、犠牲酸化層206cおよびHTO層206eのエッチングをドライエッチングでなくウエットエッチングで行うのは、ドライエッチングで行った場合に犠牲酸化層206cの下地層である単結晶シリコン層206aにダメージが与えられ、この単結晶シリコン層206aからデバイスを作った場合に所望の特性が得られなくなるおそれがあるからである。
【0048】
次いで、このようにして単結晶シリコン層206aの膜厚調整がなされた貼合せ基板Sに対し、そのデバイス形成層となる単結晶シリコン層206aを分離形成する工程について説明する。
まず、図7(a)に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、単結晶シリコン層206aをパターニングする。特に、デバイスを形成する領域に対応して島状の半導体層が残余する形にてパターニングを行い複合半導体基板Wを得る。
本実施の形態では、エッチング技術としてドライエッチングを用い、その単結晶シリコン層206aのパターニングと同時に、該単結晶シリコン層206aの周端部208をエッチング除去するものとしている。つまり、単結晶シリコン層206aをエッチングする際のマスクとして、該単結晶シリコン層206aの周端部208において開口部(マスクの非形成領域)を有したものを用い、上記パターニング工程のドライエッチング処理にて周端部208を除去するものとしている。
次に、図7(b)に示すように、パターニングした単結晶シリコン層206aを約800〜1050℃の温度で熱酸化することによって、熱酸化膜(シリコン酸化膜)206dを形成する。
【0049】
次に、このようにしてパターニングがされた単結晶シリコン層206aを含む複合半導体基板Wからデバイスを形成する工程について説明する。なお、以降の工程を説明する図については、図5〜図7とは異なる縮尺で、かつ図5〜図7に示した部位を一部として含んだ状態で示すとともに、酸化膜層206bについては図7(a)の状態であることを前提に図示を省略する。
まず、図8(a)に示すように、単結晶シリコン層206aの所定領域を半導体層1aとする。特に、図2に示すようなデータ線6a下で容量線3bが形成される領域及び走査線3aに沿って容量線3bが形成される領域には、画素スイッチング用TFT30を構成する半導体層1aから延設された第1蓄積容量電極1fを形成する。そして、図7(b)に示した熱酸化膜(シリコン酸化膜)206dをゲート酸化膜2として構成する。
【0050】
そして、図8(a)に示すように、Nチャネルの半導体層1aに対応する位置にレジスト膜301を形成し、Pチャネルの半導体層1aにP(リン)などのV族元素のドーパント302を低濃度で(例えば、Pイオンを70keVの加速電圧、2×1011/cm2のドーズ量にて)ドープする。
次に、図8(b)に示すように、図示を省略するPチャネルの半導体層1aと対応する位置にレジスト膜を形成し、Nチャネルの半導体層1aにB(ホウ素)などのIII 族元素のドーパント303を低濃度で(例えば、Bイオンを35keVの加速電圧、1×1012/cm2のドーズ量にて)ドープする。
【0051】
次に、図8(c)に示すように、Pチャネル、Nチャネル毎に各半導体層1aのチャネル領域1a’の端部を除く基板10の表面にレジスト膜305を形成し、Pチャネルについて、図8(a)に示した工程の約1〜10倍のドーズ量のPなどのV族元素のドーパント306、Nチャネルについて図8(b)に示した工程の約1〜10倍のドーズ量のBなどのIII族元素のドーパント306をドープする。
次に、図8(d)に示すように、半導体層1aを延設してなる第1蓄積容量電極1fを低抵抗化するため、基板本体10A表面の第1蓄積容量電極1f以外の部分に対応する部分にレジスト膜307(走査線3aよりも幅が広い)を形成し、これをマスクとしてその上からPなどのV族元素のドーパント308を低濃度で(例えば、Pイオンを70keVの加速電圧、3×1014/cm2のドーズ量にて)ドープする。
【0052】
次に、図9(a)に示すように、第1層間絶縁膜12に遮光層11aに達するコンタクトホール13を反応性イオンエッチング(RIE)等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール13等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール13等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【0053】
次に、図9(b)に示すように、減圧CVD法等によりポリシリコン層3を350nm程度の厚さで堆積し、その後、リン(P)を熱拡散してポリシリコン膜3を導電化する。又は、Pイオンをポリシリコン膜3の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層3の導電性を高めることができる。さらに、ポリシリコン層3の導電性を高めるため、ポリシリコン層3の上部に、Ti、W、Co及びMoのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積した層構造にしてもよい。
次に、図9(c)に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図2に示した所定パターンの走査線3aと共に容量線3bを形成する。なお、この後、基板本体10Aの裏面に残存するポリシリコンを基板本体10Aの表面をレジスト膜で覆ってエッチングすることにより除去する。
【0054】
次に、図9(d)に示すように、半導体層1aに駆動回路用TFT(図示せず)のPチャネルのLDD領域を形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆い、ゲート電極3cを拡散マスクとして、BなどのIII 族元素のドーパント310を低濃度で(例えば、BF2イオンを90keVの加速電圧、3×1013/cm2のドーズ量にて)ドープし、Pチャネルの低濃度ソース領域(図示せず)及び低濃度ドレイン領域(図示せず)を形成する。
【0055】
続いて、図9(e)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のPチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆った状態で、かつ、図示はしていないが走査線3aよりも幅の広いマスクでレジスト層をPチャネルに対応する走査線3a上に形成した状態で、同じくBなどのIII 族元素のドーパント311を高濃度で(例えば、BF2イオンを90keVの加速電圧、2×1015/cm2のドーズ量にて)ドープする。
【0056】
次に、図10(a)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルのLDD領域を形成するため、Pチャネルの半導体層1aに対応する位置をレジスト膜(図示せず)で覆い、走査線3a(ゲート電極)を拡散マスクとして、PなどのV族元素のドーパント60を低濃度で(例えば、Pイオンを70keVの加速電圧、6×1012/cm2のドーズ量にて)ドープし、Nチャネルの低濃度ソース領域1b及び低濃度ドレイン領域1cを形成する。
【0057】
続いて、図10(b)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するため、走査線3aよりも幅の広いマスクでレジスト62をNチャネルに対応する走査線3a上に形成した後、同じくPなどのV族元素のドーパント61を高濃度で(例えば、Pイオンを70keVの加速電圧、4×1015/cm2のドーズ量にて)ドープする。
【0058】
次に、図10(c)に示すように、容量線3b及び走査線3aを覆うように、例えば常圧又は減圧CVD法によってNSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜4を形成し、本発明に言うデバイスDを製造する。なお、この第2層間絶縁膜4の膜厚としては、約500〜1500nmとするのが好ましく、800nmとするのがより好ましい。
【0059】
以下、従来と同様にして層間膜や各種配線などの形成を行い、さらに画素電極9a、配向膜16を形成することにより、TFTアレイ基板10を製造する。
また、対向基板20については従来と同様にして製造しておき、この対向基板20と前記TFTアレイ基板10とから液晶パネルを製造する。
すなわち、前述のように製造されたTFTアレイ基板10と対向基板20とを、配向膜16及び22が互いに対向するようにシール材51によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層50を形成する。これにより、前記構造の液晶パネルが得られる。
【0060】
上記の構成によれば、単結晶シリコン基板206の周端部208を除去するドライエッチングの後に、単結晶シリコン層206aおよび酸化膜層206bを溶かすフッ酸を用いて複合半導体基板にウエットエッチング処理を施している。そのため、上記ドライエッチングで形成された残渣部Pを予め基板本体10A上から取り除くことができる。つまり、膜浮き部Tを除去する際におけるパーティクルの発生を防止し、品質の良い複合半導体基板を製造することができる。
【0061】
また、単結晶シリコン層206aとレジスト80との間にHTO層206eを形成することにより、レジスト80の成分が単結晶シリコン層206a中に混入することを防ぐことができる。そのため、品質の良い複合半導体基板を製造することができる。
【0062】
HTO層206eに対向した単結晶シリコン層206aの面に犠牲酸化膜206cを形成し、その犠牲酸化膜206cを除去するため、単結晶シリコン層206aの厚さを薄くすることができる。
また、犠牲酸化膜206cの除去とHTO層206eの除去とを同時に行うため、製造工程を1つ削減することができ、複合半導体基板を製造するのに要する時間を短縮することができる。
【0063】
CVD法によりHTO層206eを堆積させることによりHTO層206eが形成されるため、単結晶シリコン層206aの厚さを薄くすることなくHTO層206eを形成することができる。
【0064】
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図11は、例えば図1、図2に示した電気光学装置(液晶パネル)を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、3つの液晶パネルを使用した、いわゆる3板式の投射型液晶表示装置である。
図11において、符号510は光源、513,514はダイクロイックミラー、515,516,517は反射ミラー、518,519,520はリレーレンズ、522,523,524は液晶ライトバルブ、525はクロスダイクロイックプリズム、526は投射レンズ系を示している。
【0065】
光源510は、超高圧水銀灯等のランプ511とランプ511の光を反射するリフレクタ512とから構成されている。青色光・緑色光反射のダイクロイックミラー513は、光源510からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー517で反射され、赤色光用液晶ライトバルブ522に入射される。
【0066】
一方、ダイクロイックミラー513で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー514によって反射され、緑色用液晶ライトバルブ523に入射される。一方、青色光は、第2のダイクロイックミラー514も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ518、リレーレンズ519、出射レンズ520を含むリレーレンズ系からなる導光手段521が設けられ、これを介して青色光が青色光用液晶ライトバルブ524に入射される。
【0067】
各ライトバルブにより変調された3つの色光は、クロスダイクロイックプリズム525に入射する。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系526によってスクリーン527上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置(液晶装置)を備えたものであるので、安定した歩留りが確保されたものとなり、信頼性の高い電子機器となる。
【0068】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本実施の形態では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するデバイスについても、液晶パネルにおけるTFTなどに限定されず、種々の半導体素子を備えたデバイスの製造に適用することができる。
また、本実施の形態では、電気光学装置として液晶パネルを例に挙げたが、これに限るものではなく、本発明では、EL(Electro−Luminescence)ディスプレイ、PDP(Plasma Display Panel)、FED(Field Emission Display)、SED(Surfacs−Conduction Electron−Emitter Display)等にも適宜適応することができる。
【図面の簡単な説明】
【図1】本発明の電気光学装置の一例である液晶パネルの平面図である。
【図2】図1のA−A’断面図である。
【図3】本発明の製造方法に係る液晶パネルの一製造工程を示す図である。
【図4】図3に続く液晶パネルの製造工程図である。
【図5】図4に続く液晶パネルの製造工程図である。
【図6】図5に続く液晶パネルの製造工程図である。
【図7】図6に続く液晶パネルの製造工程図である。
【図8】図7に続く液晶パネルの製造工程図である。
【図9】図8に続く液晶パネルの製造工程図である。
【図10】図9に続く液晶パネルの製造工程図である。
【図11】投射型表示装置の構成図である。
【符号の説明】
10A・・・基板本体(支持基板)、 80・・・レジストパターン(レジスト) 206・・・単結晶シリコン基板(半導体基板)、 206a・・・単結晶シリコン層(半導体層)、 206c・・・犠牲酸化層(第2の酸化膜)、 206e・・・HTO層(第1の酸化膜)、 208・・・周端部、 P・・・残渣部、 W・・・複合半導体基板
【発明の属する技術分野】
本発明は、複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器に関する。
【0002】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するSOI(Silicon on Insulator)技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【0003】
SOI技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合半導体基板とする。次いで、この複合半導体基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ(Thin Film Transistor、以下、「TFT」と略記する)等のデバイスに形成するといった手法が採られる。
【0004】
ところで、このようなSOI技術を用いた複合半導体基板(貼り合わせSOI基板)にあっては、支持基板と半導体基板との間の貼り合わせ強度が弱い箇所、すなわち半導体基板の周端部において、この半導体基板が支持基板から浮いてしまう局部的な剥離が生じることがある。特に、薄膜単結晶半導体層(デバイス形成層)からデバイスを作る際のウエットエッチング工程により、半導体基板と支持基板との貼り合わせ界面にウエットエッチング液が浸入し、膜浮き(剥離)を引き起こしてしまう。
【0005】
このような膜浮き(剥離)が生じると、この膜浮き箇所の薄膜単結晶半導体層が複合半導体基板から剥がれ落ち、これが複合半導体基板の薄膜単結晶半導体層上に異物(パーティクル)として残ってしまい、歩留りを低下させるといった問題を引き起こしていた。そこで、上記問題を解決するために、ドライエッチングにより膜浮き部の除去を行う技術が開示されている(例えば、特許文献1参照)。
【0006】
【特許文献1】
特開平7−99295号公報 (第3−4頁、第1図)
【0007】
【発明が解決しようとする課題】
上述したように、従来の複合半導体基板の製造方法においては、膜浮き部の除去をドライエッチングで行っていたが、ドライエッチングの際に浮いている膜へのプラズマの回り込みや、膜が除去される不安定さにより、ウエハ表面にシリコンの残渣が発生していた。この残渣がドライエッチングの際に用いたレジストを除去する剥離液中でウエハ表面から剥離してパーティクルが発生する。このパーティクルが剥離液を介して複合半導体基板の薄膜単結晶半導体層上に異物として残ってしまい、複合半導体基板製造時の歩留りが低下してしまうという問題があった。
【0008】
本発明は、上記の課題を解決するためになされたものであって、半導体基板の上に付着するパーティクルの発生を防止し、品質の良い複合半導体基板を歩留りよく製造できる複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するために、本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、支持基板と半導体基板とを貼り合わせる工程と、貼り合わせの後に、半導体基板の周端部をドライエッチングにより除去する周端部除去工程と、を含み、周端部除去工程の後に、支持基板上にドライエッチングされずに残された半導体基板からなる残渣部をウエットエッチングにより除去することを特徴とする。
【0010】
すなわち、本発明の複合半導体基板の製造方法は、周端部除去工程の後に、支持基板上にドライエッチングされずに残された半導体基板からなる残渣部をウエットエッチングにより除去している。そのため、その後の工程において残渣部が支持基板から離脱または残渣部の途中から折れて離脱して半導体基板の上に付着することを防止することができ、品質の良い複合半導体基板を歩留りよく製造することができる。
上記ウエットエッチングに用いるエッチャントとしては、半導体基板と半導体基板の酸化物を溶かすものを使用することができる。例えば半導体基板がシリコンの場合にはシリコンもシリコン酸化物も溶かすことのできるフッ酸を用いることができる。
【0011】
上記の構成を実現するために、周端部除去工程の前に、半導体基板のドライエッチングに用いるレジストを塗布する面に第1の酸化膜を形成し、レジストを第1の酸化膜上に形成することが望ましい。
この構成によれば、半導体基板とレジストとの間に第1の酸化膜が配置されることになり、第1の酸化膜によりレジストの中に含まれる不純物成分が半導体基板に侵入することを防ぐことができる。そのため、品質の良い複合半導体基板を歩留りよく製造することができる。
【0012】
上記の構成を実現するために、より具体的には、ウエットエッチングを行った後に、第1の酸化膜に対向した半導体基板の面に半導体基板を酸化させた第2の酸化膜を形成し、第2の酸化膜と同時に第1の酸化膜を除去することが望ましい。
この構成によれば、第1の酸化膜に対向した半導体基板の面に半導体基板を酸化させた第2の酸化膜を形成し、その第2の酸化膜を除去するため、半導体基板の厚さを所望の厚さに調整することができる。
また、第2の酸化膜の除去と第1の酸化膜の除去とを同時に行うため、複合半導体基板の製造工程を1つ削減することができ、複合半導体基板を製造するのに要する時間を短縮することができる。
【0013】
上記の構成を実現するために、より具体的には、第1の酸化膜がCVD法により形成されてもよい。
この構成によれば、CVD法を用いて酸化膜からなる第1の酸化膜を形成するため、半導体基板の厚さを薄くすることなく第1の酸化膜を形成することができる。
【0014】
上記の構成を実現するために、より具体的には、支持基板が石英基板から形成されてもよい。
この構成によれば、支持基板が石英基板(SiO2)から形成されているため、例えば半導体基板がシリコン(Si)の場合、石英基板もシリコンも溶かすことのできるフッ酸をエッチャントに使用したウエットエッチングにより、上記残渣部を容易に取り除くことができる。
【0015】
本発明の複合半導体基板は、上記本発明の複合半導体基板の製造方法によって得られたことを特徴とする。
この構成によれば、支持基板上のパーティクルとなり得る残渣部を予め支持基板上から取り除くことができるため、品質の良い複合半導体基板とすることができる。
【0016】
上記本発明のデバイスの製造方法は、デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、前記複合半導体基板が上記本発明の複合半導体基板の製造方法によって製造されることを特徴とする。
このデバイスの製造方法によれば、前述したように、パーティクルの発生を防止することができ、安定した歩留りを確保することができる。
【0017】
上記本発明のデバイスは、上記本発明のデバイスの製造方法によって得られたことを特徴とする。
このデバイスによれば、パーティクルの発生が防止されて異物の発生に起因する不良が防止されることにより、安定した歩留りが確保されたものとなる。
【0018】
本発明の電気光学装置は、上記本発明のデバイスを具備することを特徴とする。
この電子光学装置によれば、パーティクル発生に起因する不良が防止されて安定した歩留りが確保されたデバイスを具備しているので、電気光学装置自体も安定した歩留りが確保されたものになる。
【0019】
本発明の電子機器は、上記本発明の電気光学装置を具備することを特徴とする。
この電子機器によれば、安定した歩留りが確保された電気光学装置を具備しているので、電子機器自体も安定した歩留りが確保されたものとなる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について図1から図11を参照して説明する。
まず、本発明の複合半導体基板の製造方法、およびデバイスの製造方法を適用して製造される、本発明の電気光学装置の一例としての液晶パネルを説明する。図1は、この液晶パネルの全体構成を説明するための平面図であり、TFTアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図2は図1のA−A’断面図である。
【0021】
図1および図2に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ(Thin Film Transistor、以下、TFTと略記する)アレイ基板10と、これに対向配置された他方の基板をなす対向基板20とを備えている。
図1は、TFTアレイ基板10をその上に形成された各構成要素とともに対向基板20の側から見た状態を示している。図1に示すように、TFTアレイ基板10の上には、シール材51がその縁に沿って設けられており、その内側には、シール材51に並行して額縁としての遮光膜53が設けられている。また、図1において、符号52は、表示領域を示している。表示領域52は、額縁としての遮光膜53の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号54は、表示領域の外側の領域である非表示領域を示している。
【0022】
非表示領域54には、データ線駆動回路101および外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられ、走査線駆動回路104がこの一辺に隣接する2辺に沿って設けられ、プリチャージ回路103が残る一辺に沿って設けられている。さらに、データ線駆動回路101、プリチャージ回路103、走査線駆動回路104と外部回路接続端子102との間をつなぐための複数の配線105が設けられている。
また、対向基板20のコーナー部に対応する位置には、TFTアレイ基板10と対向基板20との間で電気的導通をとるための導通材106が設けられている。そして、シール材51とほぼ同じ輪郭を持つ対向基板20が当該シール材51によりTFTアレイ基板10に固着されている。
【0023】
また、図2に示すように、TFTアレイ基板10は、石英などの光透過性の絶縁基板からなる基板本体(支持基板)10Aと、その液晶層50側表面上に形成され、ITO(Indium Tin Oxide)膜などの透明導電性膜からなる画素電極9aと、表示領域に設けられた画素スイッチング用TFT(スイッチング素子)30および非表示領域に設けられた駆動回路用TFT(スイッチング素子)(図示せず)と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜16とを主体として構成されている。
【0024】
他方、対向基板20は、透明なガラスや石英などの光透過性基板からなる基板本体20Aと、その液晶層50側表面上に形成された対向電極21と、配向膜22と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜23、および、遮光膜23と同じかあるいは異なる材料からなる額縁としての遮光膜53とを主体として構成されている。
このように構成され、画素電極9aと対向電極21とが対向するように配置されたTFTアレイ基板10と対向基板20との間には、液晶層50が形成されている。
【0025】
また、図2に示すように、TFTアレイ基板10の基板本体10Aの液晶層50側表面上において、各画素スイッチング用TFT30に対応する位置には、遮光層11aが設けられている。また、遮光層11aと画素スイッチング用TFT30との間には、第1層間絶縁膜12が設けられている。第1層間絶縁膜12は、画素スイッチング用TFT30を構成する半導体層1aを遮光層11aから電気的に絶縁するために設けられるものである。
【0026】
図2に示すように、画素スイッチング用TFT30は、LDD(Lightly Doped Drain )構造を有しており、走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜2、データ線6a、半導体層1aの低濃度ソース領域1b及び低濃度ドレイン領域1c、半導体層1aの高濃度ソース領域(ソース領域)1d並びに高濃度ドレイン領域1e(ドレイン領域)を備えている。
【0027】
ここで、半導体層1aは単結晶シリコンからなっており、この半導体層1aの厚さは150nm以上であるのが望ましい。150nm未満であると、画素電極9aとスイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)とを接続するコンタクトホールを設ける際の加工や、スイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜2は、その厚さが例えば60〜80nm程度とされているのが好ましい。これは、特に画素スイッチング用TFT30や駆動回路用TFT(図示せず)の駆動電圧を10〜15V程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【0028】
また、この液晶パネルにおいては、ゲート絶縁膜2を走査線3aに対向する位置から延設して誘電体膜として用い、半導体膜1aを延設して第1蓄積容量電極1fとし、さらにこれらに対向する容量線3bの一部を第2蓄積容量電極とすることにより、蓄積容量70が構成されている。容量線3bおよび走査線3aは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量70の誘電体膜と画素スイッチング用TFT30および駆動回路用TFT(図示せず)のゲート絶縁膜2とは、同一の高温酸化膜からなっている。また、画素スイッチング用TFT30のチャネル領域1a’、ソース領域1d、ドレイン領域1eと、駆動回路用TFT(図示せず)のチャネル領域、ソース領域、ドレイン領域と、第1蓄積容量電極とは、同一の半導体層1aからなっている。半導体層1aは、前述したように単結晶シリコンによって形成されたもので、SOI(Silicon On Insulator)技術が適用されたTFTアレイ基板10に設けられたものである。
【0029】
また、図2に示すように、走査線3a、ゲート絶縁膜2及び第1層間絶縁膜12の上には第2層間絶縁膜4が形成されており、この第2層間絶縁膜4には、画素スイッチング用TFT30の高濃度ソース領域1dへ通じるコンタクトホール5、及び画素スイッチング用TFT30の高濃度ドレイン領域1eへ通じるコンタクトホール8がそれぞれ形成されている。さらに、データ線6a及び第2層間絶縁膜4の上には第3層間絶縁膜7が形成されており、この第3層間絶縁膜7には画素スイッチング用TFT30の高濃度ドレイン領域1eへのコンタクトホール8が形成されている。また、画素電極9aは、このように構成された第3層間絶縁膜7の上面に設けられている。
【0030】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のデバイスの製造方法および複合半導体基板の製造方法について、その一例を説明する。
まず、図3〜図10に基づき、図1および図2に示した液晶パネルの製造方法におけるTFTアレイ基板10の製造方法について説明する。なお、図3および図4と図5〜図7、さらに図8〜図10とはそれぞれ異なる縮尺で示している。まず、図3および図4に基づいて、TFTアレイ基板10の基板本体10Aの表面上に、遮光層11aと第1層間絶縁膜12とを形成する工程について説明する。なお、図3および図4は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
【0031】
はじめに、石英基板、ハードガラス等の透光性の基板本体(支持基板)10Aを用意する。ここで、この基板本体10Aは、本発明における支持基板となるものである。この基板本体10Aについては、好ましくはN2(窒素)等の不活性ガス雰囲気下で約850〜1300℃、より好ましくは1000℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体10Aに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体10Aを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【0032】
このように処理された基板本体10Aの表面上の全面に、図3(a)に示すように、Ti、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積することにより、遮光材料層11を形成する。
【0033】
次に、基板本体10Aの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層11aのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図3(b)に示すように、最終的に形成する遮光層11aのパターンを有するフォトレジスト207を形成する。
【0034】
次に、フォトレジスト207をマスクとして遮光材料層11のエッチングを行い、その後、フォトレジスト207を剥離することにより、基板本体10Aの表面上における画素スイッチング用TFT30の形成領域に、図3(c)に示すように、所定のパターン(図2参照)を有する遮光層11aを形成する。遮光層11aの膜厚は、例えば150〜200nmとする。
【0035】
次に、図4(a)に示すように、遮光層11aを形成した基板本体10Aの表面上に、スパッタリング法、CVD法などにより、第1層間絶縁膜12を形成する。このとき、遮光層11aを形成した領域上には、第1層間絶縁膜12の表層部に凸部12aが形成される。第1層間絶縁膜12の材料としては、酸化シリコンや、NSG(ノンドープトシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)などの高絶縁性ガラス等を例示することができる。
【0036】
次に、第1層間絶縁膜12の表面をCMP(化学的機械的研磨)法などの方法を用いて研磨し、図4(b)に示すように前記凹部12aを除去して第1層間絶縁膜12の表面を平坦化する。第1層間絶縁膜12の膜厚については、約400〜1000nm程度、より好ましくは800nm程度とする。
【0037】
次に、図5〜図10に基づいて、第1層間絶縁膜12が形成された基板本体10AからTFTアレイ基板10を製造する方法について説明する。なお、図5〜図10は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
図5(a)は、図4(b)の一部分を取り出して異なる縮尺で示す図である。図5(b)に示すように、図5(a)に示した表面が平坦化された第1層間絶縁膜12を有する基板本体10Aと、単結晶シリコン層(半導体層)206aを形成した単結晶シリコン基板(半導体基板)206との貼り合わせを行う。なお、基板本体10Aと単結晶シリコン基板206との貼り合わせは、コストなどの点から、通常は図5(b)に示したように単結晶シリコン基板206の周端部が基板本体10Aの周端部より例えば3mm程度内側となるようにしている。
【0038】
ここで、この単結晶シリコン基板206は本発明における半導体基板となるものであり、単結晶シリコン層206aは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板206と前記基板本体10Aおよび第1層間絶縁膜12とから、本発明における貼合せ基板Sが形成される。
単結晶シリコン基板206の厚さは例えば600μmであり、予め単結晶シリコン基板206の基板本体10Aと貼り合わせる側の表面には酸化膜層206bが形成されている。酸化膜層206bは、単結晶シリコン基板206の一方の表面が0.05〜0.8μm程度酸化されたことにより形成されたものである。
【0039】
貼り合わせ工程は、例えば300℃で2時間熱処理することにより2枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて450℃程度にする必要があるが、石英などからなる基板本体10Aの熱膨張係数と単結晶シリコン基板206の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層206aにクラックなどの欠陥が発生し、製造されるTFTアレイ基板10の品質が劣化するおそれがある。
【0040】
クラックなどの欠陥の発生を抑制するためには、一度300℃にて熱処理を行った単結晶シリコン基板206を、ウエットエッチングまたはCMPによって100〜150μm程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、80℃のKOH水溶液を用いて単結晶シリコン基板206の厚さが150μmとなるようにエッチングし、その後、基板本体10Aとの貼り合わせを行い、さらに450℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【0041】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体10Aと単結晶シリコン基板206とを貼り合わせた後に、急速熱処理法(RTA)などによって加熱するといった手法も採用可能である。加熱温度としては、600℃〜1200℃、望ましくは第1層間絶縁膜12や酸化膜層206bの粘度を下げ、原子的に密着性を高めるため1050℃〜1200℃で加熱することが望ましい。
【0042】
このようにして貼合せ基板Sを形成したら、その単結晶シリコン層206からデバイスを形成するに際して、単結晶シリコン基板206の周端部、すなわち単結晶シリコン層206aと酸化膜層206bとの周端部をドライエッチング処理によって除去する(周端部除去工程)。これは、貼り合わせ工程後、特に基板本体10Aと単結晶シリコン基板206との間の熱膨張係数の差などによって応力がかかり、これによって図5(b)に示したように単結晶シリコン基板206の周端部にて、単結晶シリコン基板206と基板本体10Aとの間の露出した界面、本例では酸化膜層206bと第1層間絶縁膜12との界面で剥離による膜浮き部Tが生じてしまうことがあるからである。
【0043】
単結晶シリコン基板206の周端部のドライエッチング処理については、まず、図5(c)に示すように、単結晶シリコン基板206の上面に、CVD法を用いて20〜30nm程度の高温酸化シリコン層(High Temperature Oxide;以後、HTO層と表記する)(第1の酸化膜)206eを堆積する。このHTO層206eの堆積を行うCVD法の条件については、従来公知の条件を採用することができる。
なお、HTO層206eは、CVD法により堆積されるものに限られることなく、その他熱酸化膜など、各種の方法で形成される酸化膜でも良い。また、HTO層206eは後述するレジストパターンの成分が単結晶シリコン層206aに侵入するのを防止できる程度の厚さに形成されていれば良い。
そして、公知のフォトリソグラフィ技術、エッチング技術等によって図5(d)に示すようにHTO層206e上にレジストパターン(レジスト)80を形成する。ここで、このレジストパターン80については、単結晶シリコン基板206の周端部を例えば2mm程度の幅で露出させ、その内側の全面を覆うようにして形成する。
【0044】
次いで、このレジストパターン80をマスクとして、図6(a)に示すように、単結晶シリコン基板206の周端部におけるHTO層206eと単結晶シリコン層206aと酸化膜層206bとをそれぞれドライエッチングで除去する。このドライエッチングについては、従来公知の条件を採用することができる。なお、HTO層206eについてはドライエッチングに限られることなく、ウエットエッチングで除去してもよい。
上記のドライエッチングを行うと、膜浮き部Tへのプラズマの回り込みや、膜が除去される際の不安定さにより、膜浮き部Tのあった領域の単結晶シリコン層206aおよび酸化膜層206bが完全にエッチングされずに残り残渣部Pが形成される。
ドライエッチングが終了すると、図6(b)に示すように、ウエットエッチングを行い、残渣部Pを酸化膜層206bと基板本体10Aとの界面から除去する。ウエットエッチングについては、単結晶シリコン層206aおよび酸化膜層206bを若干溶かすフッ酸(HF)を使用する。なお、上記ウエットエッチングについては、フッ酸以外にも従来公知のエッチャントを使用することもできる。
【0045】
残渣部Pを取り除くと次に、図6(c)に示すように、硫酸を使用してレジストパターン80を除去する。
このようにすれば、前述したように単結晶シリコン基板206と基板本体10Aとの界面に膜浮き部Tが生じていても、図6(c)に示したように、この膜浮き部Tが生じていた箇所(周端部)に発生する残渣部Pを除去することができる。
ここで、酸化膜層206bの下地となる第1層間絶縁膜12も基本的に酸化膜層206bと同じ材質となるため、エッチング時間等を管理することでこの第1層間絶縁膜12に対するオーバーエッチングを最小限に抑えるのが好ましい。ただし、第1層間絶縁膜12をオーバーエッチングしても特に後のデバイス形成に支障はない。
【0046】
次に、図6(d)に示すように、単結晶シリコン層206aを薄厚化して所望の厚さにするべく、図6(d)に示すように単結晶シリコン層206aを熱酸化してHTO層206eと対向する面に犠牲酸化層(第2の酸化膜)206cを形成する。そして、HTO層206eと形成した犠牲酸化層206cとを、フッ酸(HF)などのウエットエッチング液によってウエットエッチングし、図6(e)に示すように、犠牲酸化層206cおよびHTO層206eを同時に除去して単結晶シリコン層206aの厚さを例えば50nm程度にする。
なお、本実施の形態においては、HTO層206eを除去しないで犠牲酸化層206cを形成し、HTO層206eと犠牲酸化層206cとを同時に除去する実施の形態に適応して説明したが、この他にも、HTO層206eをウエットエッチングで除去した後、犠牲酸化層206cを形成して犠牲酸化層206cを除去する実施の形態に適応して説明することができる。
【0047】
このとき、犠牲酸化層206cおよびHTO層206eのエッチングをドライエッチングでなくウエットエッチングで行うのは、ドライエッチングで行った場合に犠牲酸化層206cの下地層である単結晶シリコン層206aにダメージが与えられ、この単結晶シリコン層206aからデバイスを作った場合に所望の特性が得られなくなるおそれがあるからである。
【0048】
次いで、このようにして単結晶シリコン層206aの膜厚調整がなされた貼合せ基板Sに対し、そのデバイス形成層となる単結晶シリコン層206aを分離形成する工程について説明する。
まず、図7(a)に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、単結晶シリコン層206aをパターニングする。特に、デバイスを形成する領域に対応して島状の半導体層が残余する形にてパターニングを行い複合半導体基板Wを得る。
本実施の形態では、エッチング技術としてドライエッチングを用い、その単結晶シリコン層206aのパターニングと同時に、該単結晶シリコン層206aの周端部208をエッチング除去するものとしている。つまり、単結晶シリコン層206aをエッチングする際のマスクとして、該単結晶シリコン層206aの周端部208において開口部(マスクの非形成領域)を有したものを用い、上記パターニング工程のドライエッチング処理にて周端部208を除去するものとしている。
次に、図7(b)に示すように、パターニングした単結晶シリコン層206aを約800〜1050℃の温度で熱酸化することによって、熱酸化膜(シリコン酸化膜)206dを形成する。
【0049】
次に、このようにしてパターニングがされた単結晶シリコン層206aを含む複合半導体基板Wからデバイスを形成する工程について説明する。なお、以降の工程を説明する図については、図5〜図7とは異なる縮尺で、かつ図5〜図7に示した部位を一部として含んだ状態で示すとともに、酸化膜層206bについては図7(a)の状態であることを前提に図示を省略する。
まず、図8(a)に示すように、単結晶シリコン層206aの所定領域を半導体層1aとする。特に、図2に示すようなデータ線6a下で容量線3bが形成される領域及び走査線3aに沿って容量線3bが形成される領域には、画素スイッチング用TFT30を構成する半導体層1aから延設された第1蓄積容量電極1fを形成する。そして、図7(b)に示した熱酸化膜(シリコン酸化膜)206dをゲート酸化膜2として構成する。
【0050】
そして、図8(a)に示すように、Nチャネルの半導体層1aに対応する位置にレジスト膜301を形成し、Pチャネルの半導体層1aにP(リン)などのV族元素のドーパント302を低濃度で(例えば、Pイオンを70keVの加速電圧、2×1011/cm2のドーズ量にて)ドープする。
次に、図8(b)に示すように、図示を省略するPチャネルの半導体層1aと対応する位置にレジスト膜を形成し、Nチャネルの半導体層1aにB(ホウ素)などのIII 族元素のドーパント303を低濃度で(例えば、Bイオンを35keVの加速電圧、1×1012/cm2のドーズ量にて)ドープする。
【0051】
次に、図8(c)に示すように、Pチャネル、Nチャネル毎に各半導体層1aのチャネル領域1a’の端部を除く基板10の表面にレジスト膜305を形成し、Pチャネルについて、図8(a)に示した工程の約1〜10倍のドーズ量のPなどのV族元素のドーパント306、Nチャネルについて図8(b)に示した工程の約1〜10倍のドーズ量のBなどのIII族元素のドーパント306をドープする。
次に、図8(d)に示すように、半導体層1aを延設してなる第1蓄積容量電極1fを低抵抗化するため、基板本体10A表面の第1蓄積容量電極1f以外の部分に対応する部分にレジスト膜307(走査線3aよりも幅が広い)を形成し、これをマスクとしてその上からPなどのV族元素のドーパント308を低濃度で(例えば、Pイオンを70keVの加速電圧、3×1014/cm2のドーズ量にて)ドープする。
【0052】
次に、図9(a)に示すように、第1層間絶縁膜12に遮光層11aに達するコンタクトホール13を反応性イオンエッチング(RIE)等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール13等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール13等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【0053】
次に、図9(b)に示すように、減圧CVD法等によりポリシリコン層3を350nm程度の厚さで堆積し、その後、リン(P)を熱拡散してポリシリコン膜3を導電化する。又は、Pイオンをポリシリコン膜3の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層3の導電性を高めることができる。さらに、ポリシリコン層3の導電性を高めるため、ポリシリコン層3の上部に、Ti、W、Co及びMoのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積した層構造にしてもよい。
次に、図9(c)に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図2に示した所定パターンの走査線3aと共に容量線3bを形成する。なお、この後、基板本体10Aの裏面に残存するポリシリコンを基板本体10Aの表面をレジスト膜で覆ってエッチングすることにより除去する。
【0054】
次に、図9(d)に示すように、半導体層1aに駆動回路用TFT(図示せず)のPチャネルのLDD領域を形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆い、ゲート電極3cを拡散マスクとして、BなどのIII 族元素のドーパント310を低濃度で(例えば、BF2イオンを90keVの加速電圧、3×1013/cm2のドーズ量にて)ドープし、Pチャネルの低濃度ソース領域(図示せず)及び低濃度ドレイン領域(図示せず)を形成する。
【0055】
続いて、図9(e)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のPチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆った状態で、かつ、図示はしていないが走査線3aよりも幅の広いマスクでレジスト層をPチャネルに対応する走査線3a上に形成した状態で、同じくBなどのIII 族元素のドーパント311を高濃度で(例えば、BF2イオンを90keVの加速電圧、2×1015/cm2のドーズ量にて)ドープする。
【0056】
次に、図10(a)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルのLDD領域を形成するため、Pチャネルの半導体層1aに対応する位置をレジスト膜(図示せず)で覆い、走査線3a(ゲート電極)を拡散マスクとして、PなどのV族元素のドーパント60を低濃度で(例えば、Pイオンを70keVの加速電圧、6×1012/cm2のドーズ量にて)ドープし、Nチャネルの低濃度ソース領域1b及び低濃度ドレイン領域1cを形成する。
【0057】
続いて、図10(b)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するため、走査線3aよりも幅の広いマスクでレジスト62をNチャネルに対応する走査線3a上に形成した後、同じくPなどのV族元素のドーパント61を高濃度で(例えば、Pイオンを70keVの加速電圧、4×1015/cm2のドーズ量にて)ドープする。
【0058】
次に、図10(c)に示すように、容量線3b及び走査線3aを覆うように、例えば常圧又は減圧CVD法によってNSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜4を形成し、本発明に言うデバイスDを製造する。なお、この第2層間絶縁膜4の膜厚としては、約500〜1500nmとするのが好ましく、800nmとするのがより好ましい。
【0059】
以下、従来と同様にして層間膜や各種配線などの形成を行い、さらに画素電極9a、配向膜16を形成することにより、TFTアレイ基板10を製造する。
また、対向基板20については従来と同様にして製造しておき、この対向基板20と前記TFTアレイ基板10とから液晶パネルを製造する。
すなわち、前述のように製造されたTFTアレイ基板10と対向基板20とを、配向膜16及び22が互いに対向するようにシール材51によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層50を形成する。これにより、前記構造の液晶パネルが得られる。
【0060】
上記の構成によれば、単結晶シリコン基板206の周端部208を除去するドライエッチングの後に、単結晶シリコン層206aおよび酸化膜層206bを溶かすフッ酸を用いて複合半導体基板にウエットエッチング処理を施している。そのため、上記ドライエッチングで形成された残渣部Pを予め基板本体10A上から取り除くことができる。つまり、膜浮き部Tを除去する際におけるパーティクルの発生を防止し、品質の良い複合半導体基板を製造することができる。
【0061】
また、単結晶シリコン層206aとレジスト80との間にHTO層206eを形成することにより、レジスト80の成分が単結晶シリコン層206a中に混入することを防ぐことができる。そのため、品質の良い複合半導体基板を製造することができる。
【0062】
HTO層206eに対向した単結晶シリコン層206aの面に犠牲酸化膜206cを形成し、その犠牲酸化膜206cを除去するため、単結晶シリコン層206aの厚さを薄くすることができる。
また、犠牲酸化膜206cの除去とHTO層206eの除去とを同時に行うため、製造工程を1つ削減することができ、複合半導体基板を製造するのに要する時間を短縮することができる。
【0063】
CVD法によりHTO層206eを堆積させることによりHTO層206eが形成されるため、単結晶シリコン層206aの厚さを薄くすることなくHTO層206eを形成することができる。
【0064】
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図11は、例えば図1、図2に示した電気光学装置(液晶パネル)を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、3つの液晶パネルを使用した、いわゆる3板式の投射型液晶表示装置である。
図11において、符号510は光源、513,514はダイクロイックミラー、515,516,517は反射ミラー、518,519,520はリレーレンズ、522,523,524は液晶ライトバルブ、525はクロスダイクロイックプリズム、526は投射レンズ系を示している。
【0065】
光源510は、超高圧水銀灯等のランプ511とランプ511の光を反射するリフレクタ512とから構成されている。青色光・緑色光反射のダイクロイックミラー513は、光源510からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー517で反射され、赤色光用液晶ライトバルブ522に入射される。
【0066】
一方、ダイクロイックミラー513で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー514によって反射され、緑色用液晶ライトバルブ523に入射される。一方、青色光は、第2のダイクロイックミラー514も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ518、リレーレンズ519、出射レンズ520を含むリレーレンズ系からなる導光手段521が設けられ、これを介して青色光が青色光用液晶ライトバルブ524に入射される。
【0067】
各ライトバルブにより変調された3つの色光は、クロスダイクロイックプリズム525に入射する。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系526によってスクリーン527上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置(液晶装置)を備えたものであるので、安定した歩留りが確保されたものとなり、信頼性の高い電子機器となる。
【0068】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本実施の形態では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するデバイスについても、液晶パネルにおけるTFTなどに限定されず、種々の半導体素子を備えたデバイスの製造に適用することができる。
また、本実施の形態では、電気光学装置として液晶パネルを例に挙げたが、これに限るものではなく、本発明では、EL(Electro−Luminescence)ディスプレイ、PDP(Plasma Display Panel)、FED(Field Emission Display)、SED(Surfacs−Conduction Electron−Emitter Display)等にも適宜適応することができる。
【図面の簡単な説明】
【図1】本発明の電気光学装置の一例である液晶パネルの平面図である。
【図2】図1のA−A’断面図である。
【図3】本発明の製造方法に係る液晶パネルの一製造工程を示す図である。
【図4】図3に続く液晶パネルの製造工程図である。
【図5】図4に続く液晶パネルの製造工程図である。
【図6】図5に続く液晶パネルの製造工程図である。
【図7】図6に続く液晶パネルの製造工程図である。
【図8】図7に続く液晶パネルの製造工程図である。
【図9】図8に続く液晶パネルの製造工程図である。
【図10】図9に続く液晶パネルの製造工程図である。
【図11】投射型表示装置の構成図である。
【符号の説明】
10A・・・基板本体(支持基板)、 80・・・レジストパターン(レジスト) 206・・・単結晶シリコン基板(半導体基板)、 206a・・・単結晶シリコン層(半導体層)、 206c・・・犠牲酸化層(第2の酸化膜)、 206e・・・HTO層(第1の酸化膜)、 208・・・周端部、 P・・・残渣部、 W・・・複合半導体基板
Claims (10)
- 支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、
前記支持基板と前記半導体基板とを貼り合わせる工程と、
貼り合わせの後に、前記半導体基板の周端部をドライエッチングにより除去する周端部除去工程と、を含み、
前記周端部除去工程の後に、前記支持基板上にドライエッチングされずに残された半導体基板からなる残渣部をウエットエッチングにより除去することを特徴とする複合半導体基板の製造方法。 - 前記周端部除去工程の前に、前記半導体基板の前記ドライエッチングに用いるレジストを塗布する面に第1の酸化膜を形成し、
前記レジストを前記第1の酸化膜上に形成することを特徴とする請求項1記載の複合半導体基板の製造方法。 - 前記ウエットエッチングを行った後に、前記第1の酸化膜に対向した前記半導体基板の面に前記半導体基板を酸化させた第2の酸化膜を形成し、
該第2の酸化膜と同時に前記第1の酸化膜を除去することを特徴とする請求項2記載の複合半導体基板の製造方法。 - 前記第1の酸化膜がCVD法により形成されることを特徴とする請求項2または3に記載の複合半導体基板の製造方法。
- 前記支持基板が石英基板からなることを特徴とする請求項1から4のいずれかに記載の複合半導体基板の製造方法。
- 請求項1から5のいずれかに記載の製造方法によって得られたことを特徴とする複合半導体基板。
- デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、
前記複合半導体基板が請求項1から5のいずれかに記載の製造方法によって製造されることを特徴とするデバイスの製造方法。 - 請求項7記載の製造方法によって得られたことを特徴とするデバイス。
- 請求項8に記載のデバイスを具備することを特徴とする電気光学装置。
- 請求項9に記載の電気光学装置を具備することを特徴とする電子機器。
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JP2003200639A JP2005044864A (ja) | 2003-07-23 | 2003-07-23 | 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 |
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JP2007317988A (ja) * | 2006-05-29 | 2007-12-06 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法 |
JP2010093241A (ja) * | 2008-09-11 | 2010-04-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
2003
- 2003-07-23 JP JP2003200639A patent/JP2005044864A/ja not_active Withdrawn
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