JP2004356533A - 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 - Google Patents
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Abstract
【課題】半導体層上に薄膜を形成した場合にも、膜浮き(剥離)等の不具合が生じ難く、歩留まり低下を簡便に防止することが可能な複合半導体基板の製造方法を提供する。
【解決手段】本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、支持基板と半導体基板とを貼り合わせる工程と、貼り合わせの後に半導体層をパターニングする工程と、該パターニングした半導体層1f上に薄膜3を形成する工程と、半導体層1f上に形成した薄膜3の基板面内周端部281を除去する工程とを含むことを特徴とする。
【選択図】 図9
【解決手段】本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、支持基板と半導体基板とを貼り合わせる工程と、貼り合わせの後に半導体層をパターニングする工程と、該パターニングした半導体層1f上に薄膜3を形成する工程と、半導体層1f上に形成した薄膜3の基板面内周端部281を除去する工程とを含むことを特徴とする。
【選択図】 図9
Description
【0001】
【発明の属する技術分野】
本発明は、半導体層を有した半導体基板と支持基板とを貼り合せてなる複合半導体基板の製造方法、及び半導体層を有したデバイス形成層と支持基板とを貼り合わせてなる複合半導体基板を用いたデバイスの製造方法に関し、またこれら製造方法により得られた複合半導体基板及びデバイス、さらには電気光学装置、並びに電子機器に関する。
【0002】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するSOI(Silicon on Insulator)技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【0003】
SOI技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合半導体基板とする。次いで、この複合半導体基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ(Thin Film Transistor、以下、「TFT」と略記する)等のデバイスに形成するといった手法が採られる。
【0004】
ところで、このようなSOI技術を用いた複合半導体基板(貼り合わせSOI基板)にあっては、支持基板と半導体基板との間の貼り合わせ強度が弱い箇所、すなわち半導体基板の基板面内周端部において、この半導体基板が支持基板から浮いてしまう局部的な剥離が生じることがある。特に、当該半導体基板上に機能性の薄膜を形成し、これを薄膜トランジスタ(TFT)形成用等として用いた場合には、該薄膜と支持基板との膨張係数の違いに基づいて、基板周端部には膜浮き(剥離)が生じ易くなる。
【0005】
このような膜浮き(剥離)が生じると、この膜浮き箇所の薄膜単結晶半導体層が例えばウエットエッチング工程において複合半導体基板から剥がれ落ち、これがウエットエッチング液を介して複合半導体基板の薄膜単結晶半導体層上に異物として残ってしまい、歩留まりを低下させるといった問題を引き起こしていた。そこで、上記問題を解決するために、例えば下地酸化膜よりもウェハ内側に単結晶半導体層を配置し、膜浮き部上に単結晶半導体層が存在しない構成とすることにより、異物を減らす技術が開示されている(例えば、特許文献1参照)。
【0006】
【特許文献1】
特開2000−243942号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記特許文献1の方法では、単結晶半導体層を下地酸化膜よりもウェハ内側に配置させる工程を別途有しているため、製造プロセスが複雑化し、製造効率が低下するとともに、コスト増大に繋がる場合もある。また、例えば半導体層上に遮光膜や容量電極等の薄膜を形成した場合には、これら薄膜を形成した後に膜浮き(剥離)が生じる惧れがある。
【0008】
本発明は前記事情に鑑みてなされたもので、支持基板と半導体基板とを貼り合せてなる複合半導体基板において、特に半導体層上に薄膜を形成した場合にも、膜浮き(剥離)が生じ難く、この膜浮きに起因して異物が発生し、これによって歩留まりが低下するのを簡便に防止することが可能な複合半導体基板の製造方法、並びにデバイスの製造方法を提供することを目的とする。また、更にはこれら製造方法を用いて得られた複合半導体基板、或いはデバイスを提供することを目的とするとともに、このデバイスを備えた電気光学装置、並びに電子機器を提供することを目的としている。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、前記支持基板と前記半導体基板とを貼り合わせる貼り合わせ工程と、前記半導体基板における前記半導体層をパターニングする工程と、前記支持基板上に薄膜を形成する工程と、前記薄膜の前記支持基板面内における周端部を除去する工程と、を含むことを特徴とする。
【0010】
このような製造方法によると、半導体層上に形成した薄膜について、その基板面内周端部を除去するものとしたために、支持基板と薄膜との間の膨張係数の違いにより発生する応力を効果的に緩和することが可能となる。すなわち、複合半導体基板上に形成する薄膜について、該薄膜を必ず支持基板の面内内側に位置するように形成することで、基板周端部において発生する応力を緩和することができたのである。したがって、例えば後のウェットエッチング工程において膜剥がれ等も生じ難く、信頼性の高い複合半導体基板を簡便に製造することが可能となる。
【0011】
なお、前記貼り合わせ工程においては前記支持基板と前記半導体基板とが絶縁層を介して貼り合わされ、前記薄膜の周端部を除去する工程においては、前記絶縁層を残存させる形にて該薄膜が除去されるものとすることができる。この場合、絶縁層が貼り合わせ界面を保護しているため、ウェットエッチング工程において貼り合わせ界面からエッチャントが入り込み、膜剥がれが生じるのを防ぎ、信頼性の高い複合半導体基板を簡便に製造することが可能となる。ここで、支持基板として絶縁層を用いることが好適で、この場合、支持基板と絶縁層との間には応力が発生し難いため、該絶縁層を残存させることが好ましく、これにより複合半導体基板全体の強度を向上させることが可能となる。
【0012】
また、前記薄膜をパターニングするパターニング工程を更に含むものとすることができ、そのパターニング工程では、除去された前記周端部以外の部分の前記薄膜がパターニングされるものとすることができる。この場合、周端部以外の部分の薄膜において大きなパターンが残らないため発生する応力を一層効果的に緩和することが可能となる。さらに、パターニング工程と前記薄膜の周端部を除去する工程とを同時に行うものとすれば、薄膜の周端部除去工程を別途行う必要もないために、プロセスが一層簡便化され、製造コスト低減にも繋がることとなる。
【0013】
次に、本発明の複合半導体基板は、上記製造方法によって得られたことを特徴とする。このような複合半導体基板は、例えばデバイス用の基板等として用いるのが好適で、すなわち不良の少ない信頼性の高いデバイス形成用基板として好適なものとなるのである。
【0014】
次に、上記課題を解決するために、本発明のデバイスの製造方法は、デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、前記半導体層を前記デバイス形成用にパターニングする工程と、該パターニングした半導体層上に薄膜を形成する工程と、を含み、前記半導体層上に形成する薄膜に関して、その基板面内周端部を除去することを特徴とする。
【0015】
このような製造方法によると、デバイス形成用にパターニングされた半導体層に対し、その上層に形成した薄膜について、その基板面内周端部を除去するものとしたために、複合半導体基板(特に支持基板)と薄膜との間の膨張係数の違いにより発生する応力を効果的に緩和することが可能となる。すなわち、複合半導体基板上に形成する薄膜について、該薄膜を必ず支持基板の内側に位置するように形成することで、基板周端部において発生する応力を緩和することができたのである。したがって、例えばデバイスを形成する際のウェットエッチング工程において膜剥がれ等も生じ難く、信頼性の高いデバイスを簡便に製造することが可能となる。なお、前記薄膜としては、遮光膜、ゲート配線、容量電極のうちの1つ又は複数を例示することができる。
【0016】
ここで、前記薄膜の周端部を除去する工程において、前記支持基板と前記半導体基板の貼合せ界面に形成された絶縁層を残存させる形にて、その周端部の除去するものとすることができる。この場合、複合半導体基板の絶縁層上に形成された半導体層及び薄膜が除去されることとなり、支持基板とその上層膜(半導体層及び薄膜)との間に生じる応力を一層効果的に緩和することが可能となる。ここで、支持基板として絶縁層を用いることが好適で、この場合、支持基板と貼合せ界面の絶縁層との間には応力が発生し難いため、該絶縁層を残存させることが好ましく、これにより複合半導体基板全体の強度を向上させることが可能となり、更にデバイスの信頼性を高めることが可能となる。
【0017】
また、前記薄膜をパターニングする工程を更に含み、該パターニング工程と前記薄膜の周端部を除去する工程とを同時に行うものとすることができる。この場合、薄膜の周端部除去工程を別途行う必要もないために、プロセスが一層簡便化され、製造コスト低減にも繋がることとなる。
【0018】
次に、本発明のデバイスは上記製造方法によって得られたことを特徴とする。このようなデバイスによれば、その製造工程において異物発生が防止され、該異物発生に起因する不良発生が防止されていることにより、安定した歩留まりが確保され、非常に信頼性の高いものとなる。
【0019】
また、本発明の電気光学装置は、前記デバイスを具備することを特徴としている。この電気光学装置によれば、信頼性の高いデバイスを具備しているので、電気光学装置自体も不良が少なく、信頼性の高いものとなる。また、本発明の電子機器は、前記電気光学装置を具備することを特徴としている。この電子機器によれば、信頼性の高い電気光学装置を具備しているので、電子機器自体もまた不良が少なく、信頼性の高いものとなる。
【0020】
【発明の実施の形態】
(第1の実施の形態)
まず、本発明の複合半導体基板の製造方法、およびデバイスの製造方法を適用して製造される、本発明の電気光学装置の一例としての液晶パネルを説明する。図1は、この液晶パネルの全体構成を説明するための平面図であり、TFTアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図2は図1のA−A’断面図である。
【0021】
図1および図2に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ(Thin Film Transistor、以下、TFTと略記する)アレイ基板10と、これに対向配置された他方の基板をなす対向基板20とを備えている。
図1は、TFTアレイ基板10をその上に形成された各構成要素とともに対向基板20の側から見た状態を示している。図1に示すように、TFTアレイ基板10の上には、シール材51がその縁に沿って設けられており、その内側には、シール材51に並行して額縁としての遮光膜53が設けられている。また、図1において、符号52は、表示領域を示している。表示領域52は、額縁としての遮光膜53の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号54は、表示領域の外側の領域である非表示領域を示している。
【0022】
非表示領域54には、データ線駆動回路101および外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられ、走査線駆動回路104がこの一辺に隣接する2辺に沿って設けられ、プリチャージ回路103が残る一辺に沿って設けられている。さらに、データ線駆動回路101、プリチャージ回路103、走査線駆動回路104と外部回路接続端子102との間をつなぐための複数の配線105が設けられている。
また、対向基板20のコーナー部に対応する位置には、TFTアレイ基板10と対向基板20との間で電気的導通をとるための導通材106が設けられている。そして、シール材51とほぼ同じ輪郭を持つ対向基板20が当該シール材51によりTFTアレイ基板10に固着されている。
【0023】
また、図2に示すように、TFTアレイ基板10は、石英などの光透過性の絶縁基板からなる基板本体10Aと、その液晶層50側表面上に形成され、ITO(Indium Tin Oxide)膜などの透明導電性膜からなる画素電極9aと、表示領域に設けられた画素スイッチング用TFT(スイッチング素子)30および非表示領域に設けられた駆動回路用TFT(スイッチング素子)(図示せず)と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜16とを主体として構成されている。
【0024】
他方、対向基板20は、透明なガラスや石英などの光透過性基板からなる基板本体20Aと、その液晶層50側表面上に形成された対向電極21と、配向膜22と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜23、および、遮光膜23と同じかあるいは異なる材料からなる額縁としての遮光膜53とを主体として構成されている。
このように構成され、画素電極9aと対向電極21とが対向するように配置されたTFTアレイ基板10と対向基板20との間には、液晶層50が形成されている。
【0025】
また、図2に示すように、TFTアレイ基板10の基板本体10Aの液晶層50側表面上において、各画素スイッチング用TFT30に対応する位置には、遮光層11aが設けられている。また、遮光層11aと画素スイッチング用TFT30との間には、第1層間絶縁膜12が設けられている。第1層間絶縁膜12は、画素スイッチング用TFT30を構成する半導体層1aを遮光層11aから電気的に絶縁するために設けられるものである。
【0026】
図2に示すように、画素スイッチング用TFT30は、LDD(Lightly Doped Drain )構造を有しており、走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜2、データ線6a、半導体層1aの低濃度ソース領域1b及び低濃度ドレイン領域1c、半導体層1aの高濃度ソース領域(ソース領域)1d並びに高濃度ドレイン領域1e(ドレイン領域)を備えている。
【0027】
ここで、半導体層1aは単結晶シリコンからなっており、この半導体層1aの厚さは150nm以上であるのが望ましい。150nm未満であると、画素電極9aとスイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)とを接続するコンタクトホールを設ける際の加工や、スイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜2は、その厚さが例えば60〜80nm程度とされているのが好ましい。これは、特に画素スイッチング用TFT30や駆動回路用TFT(図示せず)の駆動電圧を10〜15V程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【0028】
また、この液晶パネルにおいては、ゲート絶縁膜2を走査線3aに対向する位置から延設して誘電体膜として用い、半導体膜1aを延設して第1蓄積容量電極1fとし、さらにこれらに対向する容量線3bの一部を第2蓄積容量電極とすることにより、蓄積容量70が構成されている。
容量線3bおよび走査線3aは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量70の誘電体膜と画素スイッチング用TFT30および駆動回路用TFT(図示せず)のゲート絶縁膜2とは、同一の高温酸化膜からなっている。また、画素スイッチング用TFT30のチャネル領域1a’、ソース領域1d、ドレイン領域1eと、駆動回路用TFT(図示せず)のチャネル領域、ソース領域、ドレイン領域と、第1蓄積容量電極とは、同一の半導体層1aからなっている。半導体層1aは、前述したように単結晶シリコンによって形成されたもので、SOI(Silicon On Insulator)技術が適用されたTFTアレイ基板10に設けられたものである。
【0029】
また、図2に示すように、走査線3a、ゲート絶縁膜2及び第1層間絶縁膜12の上には第2層間絶縁膜4が形成されており、この第2層間絶縁膜4には、画素スイッチング用TFT30の高濃度ソース領域1dへ通じるコンタクトホール5、及び画素スイッチング用TFT30の高濃度ドレイン領域1eへ通じるコンタクトホール8がそれぞれ形成されている。さらに、データ線6a及び第2層間絶縁膜4の上には第3層間絶縁膜7が形成されており、この第3層間絶縁膜7には画素スイッチング用TFT30の高濃度ドレイン領域1eへのコンタクトホール8が形成されている。また、画素電極9aは、このように構成された第3層間絶縁膜7の上面に設けられている。
【0030】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のデバイスの製造方法および複合半導体基板の製造方法について、その一例を説明する。
まず、図3〜図10に基づき、図1および図2に示した液晶パネルの製造方法におけるTFTアレイ基板10の製造方法について説明する。なお、図3および図4と図5〜図7、さらに図8〜図10とはそれぞれ異なる縮尺で示している。
まず、図3および図4に基づいて、TFTアレイ基板10の基板本体10Aの表面上に、遮光層11aと第1層間絶縁膜12とを形成する工程について説明する。なお、図3および図4は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
【0031】
はじめに、石英基板、ハードガラス等の透光性の基板本体10Aを用意する。ここで、この基板本体10Aは、本発明における支持基板となるものである。この基板本体10Aについては、好ましくはN2(窒素)等の不活性ガス雰囲気下で約850〜1300℃、より好ましくは1000℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体10Aに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体10Aを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【0032】
このように処理された基板本体10Aの表面上の全面に、図3(a)に示すように、Ti、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積することにより、遮光材料層11を形成する。
【0033】
次に、基板本体10Aの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層11aのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図3(b)に示すように、最終的に形成する遮光層11aのパターンを有するフォトレジスト207を形成する。
【0034】
さらに、フォトレジスト207をマスクとして遮光材料層11のエッチングを行い、その後、フォトレジスト207を剥離することにより、基板本体10Aの表面上における画素スイッチング用TFT30の形成領域に、図3(c)に示すように、所定のパターン(図2参照)を有する遮光層11aを形成する。遮光層11aの膜厚は、例えば150〜200nmとする。
【0035】
次に、図4(a)に示すように、遮光層11aを形成した基板本体10Aの表面上に、スパッタリング法、CVD法などにより、第1層間絶縁膜12を形成する。このとき、遮光層11aを形成した領域上には、第1層間絶縁膜12の表層部に凸部12aが形成される。第1層間絶縁膜12の材料としては、酸化シリコンや、NSG(ノンドープトシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)などの高絶縁性ガラス等を例示することができる。
【0036】
次に、第1層間絶縁膜12の表面をCMP(化学的機械的研磨)法などの方法を用いて研磨し、図4(b)に示すように前記凹部12aを除去して第1層間絶縁膜12の表面を平坦化する。第1層間絶縁膜12の膜厚については、約400〜1000nm程度、より好ましくは800nm程度とする。
【0037】
次に、図5〜図10に基づいて、第1層間絶縁膜12が形成された基板本体(支持基板)10AからTFTアレイ基板10を製造する方法について説明する。なお、図5〜図10は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
図5(a)は、図4(b)の一部分を取り出して異なる縮尺で示す図である。図5(b)に示すように、図5(a)に示した表面が平坦化された第1層間絶縁膜12を有する基板本体10Aと、単結晶シリコン層206aを形成した単結晶シリコン基板206との貼り合わせを行う。なお、基板本体10Aと単結晶シリコン基板206との貼り合わせは、コストなどの点から、通常は図5(b)に示したように単結晶シリコン基板206の基板面内周端部が基板本体10Aの基板面内周端部より例えば3mm程度内側となるようにしている。
【0038】
ここで、この単結晶シリコン基板206は本発明における半導体基板となるものであり、単結晶シリコン層206aは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板206と前記基板本体10Aおよび第1層間絶縁膜12とから、本発明における貼合せ基板Sが形成される。
単結晶シリコン基板206の厚さは例えば600μmであり、予め単結晶シリコン基板206の基板本体10Aと貼り合わせる側の表面には酸化膜層206bが形成されている。また、この単結晶シリコン基板206には、水素イオン(H+)が、例えば加速電圧100keV、ドーズ量10×1016/cm2の条件で注入されている。酸化膜層206bは、単結晶シリコン基板206の表面が0.05〜0.8μm程度酸化されたことにより形成されたものである。
【0039】
貼り合わせ工程は、例えば300℃で2時間熱処理することにより2枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて450℃程度にする必要があるが、石英などからなる基板本体10Aの熱膨張係数と単結晶シリコン基板206の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層206aにクラックなどの欠陥が発生し、製造されるTFTアレイ基板10の品質が劣化するおそれがある。
【0040】
クラックなどの欠陥の発生を抑制するためには、一度300℃にて熱処理を行った単結晶シリコン基板206を、ウエットエッチングまたはCMPによって100〜150μm程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、80℃のKOH水溶液を用いて単結晶シリコン基板206の厚さが150μmとなるようにエッチングし、その後、基板本体10Aとの貼り合わせを行い、さらに450℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【0041】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体10Aと単結晶シリコン基板206とを貼り合わせた後に、急速熱処理法(RTA)などによって加熱するといった手法も採用可能である。加熱温度としては、600℃〜1200℃、望ましくは第1層間絶縁膜12や酸化膜層206bの粘度を下げ、原子的に密着性を高めるため1050℃〜1200℃で加熱することが望ましい。
【0042】
このようにして貼合せ基板Sを形成したら、その単結晶シリコン層206からデバイスを形成するに際して、特にこの貼合せ基板Sを最初にウエットエッチング処理するに先立ち、単結晶シリコン層206aの基板面内周端部をドライエッチング処理によって除去する。
ここで、単結晶シリコン層206aの貼合せ界面の結合力は相対的に弱く、貼り合わせ工程後、基板周端部において膜剥がれが生じやすいが、上述のように周端部を予め除去しておくことで、単結晶シリコン層206aの貼合せ界面に生じる応力を効果的に解放することができ、該貼合せ界面の周端部における膜剥がれを防止ないし抑制することが可能となる。なお、ここでは酸化膜層206bの周端部は残存する形にてエッチング処理するものとしている。これは、酸化膜層206bと第1層間絶縁膜12とでは熱膨張係数が略等しいため、剥がれが生じ難いことを考慮したものである。
【0043】
単結晶シリコン層206aの基板面内周端部のドライエッチング処理については、まず、公知のフォトリソグラフィ技術、エッチング技術等によって図5(c)に示すように単結晶シリコン層206a上にレジストパターン80を形成する。ここで、このレジストパターン80については、単結晶シリコン層206aの基板面内周端部を例えば2mm程度の幅で露出させ、その内側の全面を覆うようにして形成する。
【0044】
次いで、このレジストパターン80をマスクとして、単結晶シリコン基板206の基板面内周端部における単結晶シリコン層206aを選択的にドライエッチングで除去する。このドライエッチングについては、従来公知の条件を採用することができる。その後、図5(d)に示すようにレジストパターン80を除去する。
【0045】
次に、図6(a)に示すように、貼り合わせた単結晶シリコン基板206の貼り合わせ面側の酸化膜層206bと単結晶シリコン層206aの一部とを残したまま、単結晶シリコン層206aの残部を基板本体10A側から剥離(分離)するべく熱処理を行う。この基板の剥離現象は、単結晶シリコン基板206中に導入された水素イオンによって、単結晶シリコン基板206の表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた2枚の基板を毎分20℃の昇温速度にて600℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板206の一部が基板本体10Aから分離し、基板本体10Aの表面上には約200nm±5nm程度の単結晶シリコン層206aが形成される。
【0046】
また、このような単結晶シリコン層206aの薄厚化の後、さらに単結晶シリコン層206aを薄厚化して所望の厚さにするべく、図6(b)に示すように単結晶シリコン層206aを熱酸化してその表層部に厚さ300nm程度の犠牲酸化層206cを形成する。そして、形成した犠牲酸化層206cを、HF(フッ酸)などのウエットエッチング液によってウエットエッチングし、図6(c)に示すようにこれを除去して単結晶シリコン層206aの厚さを例えば50nm程度にする。このとき、犠牲酸化層206cのエッチングをドライエッチングでなくウエットエッチングで行うのは、ドライエッチングで行った場合に犠牲酸化層206cの下地層である単結晶シリコン層206aにダメージが与えられ、この単結晶シリコン層206aからデバイスを作った場合に所望の特性が得られなくなるおそれがあるからである。
【0047】
次いで、このようにして単結晶シリコン層206aの膜厚調整がなされた貼合せ基板Sに対し、そのデバイス形成層となる単結晶シリコン層206aを分離形成する工程について説明する。
まず、図7(a)に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、単結晶シリコン層206aをパターニングする。特に、デバイスを形成する領域に対応して島状の半導体層が残余する形にてパターニングを行う。その後、図7(b)に示すように、パターニングした単結晶シリコン層206aを約800〜1050℃の温度で熱酸化することによって、熱酸化膜(シリコン酸化膜)206dを形成する。
【0048】
次に、このようにしてパターニングがされた単結晶シリコン層206aを含む複合半導体基板Wからデバイスを形成する工程について説明する。なお、以降の工程を説明する図については、図5〜図7とは異なる縮尺で、かつ図5〜図7に示した部位を一部として含んだ状態で示すとともに、酸化膜層206bについては図7(a)の状態であることを前提に図示を省略する。
まず、図8(a)に示すように、単結晶シリコン層206aの所定領域を半導体層1aとする。特に、図2に示すようなデータ線6a下で容量線3bが形成される領域及び走査線3aに沿って容量線3bが形成される領域には、画素スイッチング用TFT30を構成する半導体層1aから延設された第1蓄積容量電極1fを形成する。そして、図7(b)に示した熱酸化膜(シリコン酸化膜)206dをゲート酸化膜2として構成する。
【0049】
そして、図8(a)に示すように、Nチャネルの半導体層1aに対応する位置にレジスト膜301を形成し、Pチャネルの半導体層1aにP(リン)などのV族元素のドーパント302を低濃度で(例えば、Pイオンを70keVの加速電圧、2×1011/cm2のドーズ量にて)ドープする。なお、この場合、基板面内の周端部部281にもレジスト膜301が形成され、その第1蓄積容量電極(半導体層)1f内にもドーパント302がドープされるものとされている。
次に、図8(b)に示すように、図示を省略するPチャネルの半導体層1aと対応する位置にレジスト膜を形成し、Nチャネルの半導体層1aにB(ホウ素)などのIII族元素のドーパント303を低濃度で(例えば、Bイオンを35keVの加速電圧、1×1012/cm2のドーズ量にて)ドープする。
【0050】
次に、図8(c)に示すように、Pチャネル、Nチャネル毎に各半導体層1aのチャネル領域1a’の端部を除く基板10の表面にレジスト膜305を形成し、Pチャネルについて、図8(a)に示した工程の約1〜10倍のドーズ量のPなどのV族元素のドーパント306、Nチャネルについて図8(b)に示した工程の約1〜10倍のドーズ量のBなどのIII族元素のドーパント306をドープする。
次に、図8(d)に示すように、半導体層1aを延設してなる第1蓄積容量電極1fを低抵抗化するため、基板本体10A表面の第1蓄積容量電極1f以外の部分に対応する部分にレジスト膜307(走査線3aよりも幅が広い)を形成し、これをマスクとしてその上からPなどのV族元素のドーパント308を低濃度で(例えば、Pイオンを70keVの加速電圧、3×1014/cm2のドーズ量にて)ドープする。
【0051】
次に、図9(a)に示すように、第1層間絶縁膜12に遮光層11aに達するコンタクトホール13を反応性イオンエッチング(RIE)等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール13等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール13等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【0052】
次に、図9(b)に示すように、減圧CVD法等によりポリシリコン層3を350nm程度の厚さで堆積し、その後、リン(P)を熱拡散してポリシリコン膜3を導電化する。又は、Pイオンをポリシリコン膜3の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層3の導電性を高めることができる。さらに、ポリシリコン層3の導電性を高めるため、ポリシリコン層3の上部に、Ti、W、Co及びMoのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積した層構造にしてもよい。
次に、図9(c)に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図2に示した所定パターンの走査線3aと共に容量線3bを形成する。この場合、基板面内周端部281においても、第1蓄積容量電極(半導体層)1f上にポリシリコンからなる容量線3bを形成するものとしており、該基板面内周端部281においては、容量線3bが基板本体10A及び第1層間絶縁膜12の周端部よりも内側に位置するように形成する。
【0053】
次に、図9(d)に示すように、半導体層1aに駆動回路用TFT(図示せず)のPチャネルのLDD領域を形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆い、ゲート電極3cを拡散マスクとして、BなどのIII 族元素のドーパント310を低濃度で(例えば、BF2イオンを90keVの加速電圧、3×1013/cm2のドーズ量にて)ドープし、Pチャネルの低濃度ソース領域(図示せず)及び低濃度ドレイン領域(図示せず)を形成する。
【0054】
続いて、図9(e)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のPチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆った状態で、かつ、図示はしていないが走査線3aよりも幅の広いマスクでレジスト層をPチャネルに対応する走査線3a上に形成した状態で、同じくBなどのIII族元素のドーパント311を高濃度で(例えば、BF2イオンを90keVの加速電圧、2×1015/cm2のドーズ量にて)ドープする。
【0055】
次に、図10(a)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルのLDD領域を形成するため、Pチャネルの半導体層1aに対応する位置をレジスト膜(図示せず)で覆い、走査線3a(ゲート電極)を拡散マスクとして、PなどのV族元素のドーパント60を低濃度で(例えば、Pイオンを70keVの加速電圧、6×1012/cm2のドーズ量にて)ドープし、Nチャネルの低濃度ソース領域1b及び低濃度ドレイン領域1cを形成する。
【0056】
続いて、図10(b)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するため、走査線3aよりも幅の広いマスクでレジスト62をNチャネルに対応する走査線3a上に形成した後、同じくPなどのV族元素のドーパント61を高濃度で(例えば、Pイオンを70keVの加速電圧、4×1015/cm2のドーズ量にて)ドープする。
【0057】
次に、図10(c)に示すように、容量線3b及び走査線3aを覆うように、例えば常圧又は減圧CVD法によってNSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜4を形成し、本発明に言うデバイスDを製造する。なお、この第2層間絶縁膜4の膜厚としては、約500〜1500nmとするのが好ましく、800nmとするのがより好ましい。
【0058】
以下、従来と同様にして層間膜や各種配線などの形成を行い、さらに画素電極9a、配向膜16を形成することによりTFTアレイ基板10を製造する。
また、対向基板20については従来と同様にして製造しておき、この対向基板20と前記TFTアレイ基板10とから液晶パネルを製造する。
すなわち、前述のように製造されたTFTアレイ基板10と対向基板20とを、配向膜16及び22が互いに対向するようにシール材51によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層50を形成する。これにより、前記構造の液晶パネルが得られる。
【0059】
このような複合半導体基板の製造方法、及びデバイスの製造方法にあっては、貼合せ基板Sの単結晶シリコン層206aの基板面内周端部をドライエッチング処理で除去するようにしたので、該単結晶シリコン層206aの貼合せ界面で応力が発生した場合にも、除去された周辺部においてその応力が緩和され、単結晶シリコン層206aが剥がれてしまう等の不具合が生じ難いものとなる。したがって、複合半導体基板Wの製造工程において、上記剥がれに基づく異物が発生し難く、その異物により不良が生じる等の不具合が生じ難くなり、信頼性の高い複合半導体基板Wを提供することが可能となる。
【0060】
また、単結晶シリコン層206a上に形成した容量線3b等の薄膜について、その基板面内周端部をドライエッチング処理によって除去しているので、基板本体10Aの周端部上には容量線3bが形成されない。したがって、該容量線3bと基板本体10A(或いは第1層間絶縁膜12)との界面で応力が発生した場合にも、周端部においてその応力が緩和され、容量線3bが剥がれてしまう等の不具合が生じ難いものとなる。その結果、上記デバイスDの製造工程において、上記剥がれに基づく異物が発生し難く、その異物により不良が生じる等の不具合が生じ難くなり、信頼性の高いデバイスDを提供することが可能となる。さらに、このような容量線3bの基板面内周端部除去工程を、該容量線3bのパターニング工程と同時に行うものとしているため、製造プロセスが複雑化することもない。
【0061】
なお、本実施の形態では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するデバイスについても、液晶パネルにおけるTFTなどに限定されず、種々の半導体素子を備えたデバイスの製造に適用することができる。
【0062】
(第2の実施の形態)
次に、第2の実施の形態の液晶パネルについて図11を参照しつつ説明する。図11は、第2の実施の形態の液晶パネルについて、その断面構成を模式的に示す図であって、第1の実施の形態の図2に対応する断面模式図である。なお、図11において、図2に示した第1の実施の形態と同様の構成要素には、該第1の実施の形態と同一の符号を付し説明を省略する。
図11に示すように、本実施形態の液晶装置においては、TFTアレイ基板10と、これに対向配置される対向基板20との間に液晶層50が挟持されている。TFTアレイ基板10は、基板本体10Aとその液晶層50側表面に形成された画素電極9、TFT素子(画素スイッチング用TFT)30、配向膜16を主体として構成されており、対向基板20は基板本体20Aとその液晶層50側表面に形成された共通電極21と配向膜22とを主体として構成されている。
【0063】
より詳細には、TFTアレイ基板10において、基板本体10Aの液晶層50側表面には画素電極9が設けられ、各画素電極9に隣接する位置に、各画素電極9をスイッチング制御する画素スイッチング用TFT素子30が設けられている。また、TFTアレイ基板10の基板本体10Aの液晶層50側の面には、平面視格子状の溝10CVが刻設されており、走査線3a、データ線6a、TFT素子30等の配線や素子等はこの溝10CV内に形成されている。このような構造とされていることで、配線や素子などが形成されている領域と、これらが形成されていない領域との間における段差が緩和されており、最終的にはこの段差に起因する液晶の配向不良などの表示不良を低減することができる。
【0064】
また、TFT素子30の走査線3a上、ゲート絶縁膜2上を含む基板本体10A上には、高濃度ソース領域1dへ通じるコンタクトホール82、及び高濃度ドレイン領域1eへ通じるコンタクトホール83が開孔した第2層間絶縁膜41が形成されている。そして、この第2層間絶縁膜41上には中継層71a、71bが形成されており、中継層71aは、図2に示す平面図では走査線3aとデータ線6aとの交差する位置を基点として走査線3a及びデータ線6aに沿って延出する略L字型に形成されており、中継層71bは、データ線6aの延在方向において隣接する中継層71aの間にデータ線6aに沿うように形成されている。また、これらの中継層71a、71bは互いに接触しないように離間されて画素毎に形成されている。上記中継層71aは、コンタクトホール83を介して半導体層1aの高濃度ドレイン領域1eに電気的に接続され、中継層71bは、コンタクトホール82を介して高濃度ソース領域1dに電気的に接続されている。
【0065】
前記第2層間絶縁膜41上に形成された中継層71a、71bを覆うように、誘電体膜75が形成されており、この誘電体膜75を介して中継層71aと対向するように、容量線300が形成されている。本実施形態では、蓄積容量70は、TFT30の高濃度ドレイン領域1e(及び画素電極9a)に接続された画素電位側容量電極としての中継層71aと、固定電位側容量電極としての容量線300の一部とが、誘電体膜75を介して対向配置されることにより形成されている。画素電位側容量電極としての中継層71aは導電性のポリシリコン膜等からなる。固定電位側容量電極としての容量線300は、導電性のポリシリコン膜や非晶質、単結晶からなるシリコン膜等からなる第1膜72と、高融点金属を含む金属シリサイド膜などからなる第2膜73とが積層形成された多層膜からなる。
【0066】
この蓄積容量70は第2の遮光膜としても機能しており、ポリシリコン膜からなる中継層71aは第2膜73と比較して光吸収性が強く、第2膜73とTFT30との間に配置された光吸収層としての機能を有する。また、容量線300は、それ自体で遮光膜として機能し、ポリシリコン膜等からなる第1膜72は第2膜73とTFT30との間に配置された光吸収層としての機能を持ち、高融点金属を含む金属シリサイド膜等からなる第2膜73はTFT30の図示上側から入射する光からTFT30を遮光する遮光層として機能を持つ。すなわち、第2の基板20A側から入射する光は、第2膜73で遮光され、第2膜73とTFT30との間に入った光は中継層71aと第1膜72で吸収されるようになっている。
【0067】
上記の積層構造を有する容量線300は、その第1膜72が導電性のポリシリコン膜から構成されているので、遮光膜として機能する第2膜73については、導電性を有しない材料で構成することもできるが、この第2膜73を導電性材料で構成するならば、容量線300をより低抵抗化することができる。
【0068】
これら遮光膜として機能する第1遮光膜11a、第2膜73(第2遮光膜)は、例えばCr,Ti,W,Ta,Mo,Pb等の高融点金属、あるいはこれらの金属を含む金属シリサイド、ポリシリサイドや、これらを積層したものにより構成することが好ましく、場合によってはAl等からなる構成としてもよい。
また、上記中継層71a、容量線300とともに蓄積容量70を構成する誘電体膜75は、例えば膜厚5〜200nm程度の比較的薄いHTO膜、LTO膜などの酸化シリコン膜、窒化シリコン膜、窒化酸化膜や、それらの積層膜で構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて誘電体膜75は薄い程良い。
【0069】
容量線300の一部を構成する第1膜72は、例えば膜厚50〜150nmのポリシリコン膜又は非晶質、単結晶からなるシリコン膜からなり、容量線300の一部を構成する第2膜73は、例えば膜厚150nm程度のタングステンシリサイド膜からなる。また、中継層71aは、第1膜72と同様のポリシリコン膜で構成されている。このように、誘電体膜75と接する側に配置される第1膜72及び中継層71aをポリシリコン膜から構成することで、誘電体膜75の劣化を防止し、液晶装置の信頼性を向上させることができる。仮に、蓄積容量を構成する場合に、誘電体膜75と金属シリサイド膜が当接するように構成すると、誘電体膜75へ金属シリサイド膜に含まれる金属成分が拡散し、誘電体膜75の特性を劣化させることとなる。
【0070】
上記容量線300は、平面的には画素電極9が配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて固定電位とされる。係る定電位源としてはTFT素子30を駆動するための走査信号を走査線3aに供給するための走査線駆動回路(後述する)や画像信号をデータ線6aに供給するためのサンプリング回路を制御するデータ線駆動回路(後述する)に供給される正電源や負電源の定電位源でもよいし、対向基板20の電極21に供給される定電位でも構わない。更に、第1遮光膜11aについてもその電位変動がTFT素子30に対して悪影響を及ぼすのを避けるために、容量線300と同様に画像表示領域からその周囲に延設して定電位源に接続しておくのが好ましい。
【0071】
また、上記誘電体膜75上、容量線300を含む基板本体10A上には、中継層71aへ通じるコンタクトホール8、及び中継層71bへ通じるコンタクトホール81が開孔した第3層間絶縁膜42が形成されている。この第3層間絶縁膜42上には、走査線3aと直行する方向に延在するデータ線6aが形成されている。データ線6aはコンタクトホール81を介して中継層71bに電気的に接続されており、この中継層71bを介して半導体層1aの高濃度ソース領域1dに電気的に接続されている。
【0072】
上記第3層間絶縁膜42上、データ線6aを含む基板本体10A上には、中継層71aへ通じるコンタクトホール8が開孔した第4層間絶縁膜43が形成されている。すなわち、コンタクトホール8は、第4層間絶縁膜43及び第3層間絶縁膜42を貫通して中継層71aに到るようにこれらの層間絶縁膜に設けられている。この第4層間絶縁膜43上には、コンタクトホール8を介して中継層71aへ通じる画素電極9が形成されている。画素電極9は、コンタクトホール8を介して中継層71aに電気的に接続されており、この中継層71aを介して半導体層1aの高濃度ドレイン領域1eに電気的に接続されている。またこの画素電極9は、平面的には図2に示すように画像表示領域を含む領域に四角形状に形成されている。
【0073】
このように、中継層71aは蓄積容量70の画素電位側容量電極としての機能、及び光吸収層としての機能のほかに、画素電極9と高濃度ドレイン領域1eとの電気的接続を中継する機能を有している。このような中継層71aを設けることで、層間距離が例えば1000〜2000nmと長くなる場合にも、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ、比較的小径の直列なコンタクトホールで両者間を良好に接続でき、コンタクトホールの小径化による画素開口率の向上を実現することができる。また、コンタクトホール開孔時にも、開孔深さが比較的小さくなるので、エッチング時の突抜けが起こりにくくなるという効果も得られる。
【0074】
また、TFTアレイ基板10の液晶層50側最表面、すなわち、画素電極9を含む第4層間絶縁膜43上には、電圧無印加時における液晶層50内の液晶分子の配向を規制するための配向膜16が形成されている。TFTアレイ基板10の液晶層50と反対側の面には、偏光子17が設けられている。
【0075】
他方、対向基板20においては、基板本体20Aの液晶層50側表面に、そのほぼ全面に渡って、インジウム錫酸化物(ITO)等からなる共通電極21が形成され、その液晶層50側には、電圧無印加時における液晶層50内の液晶分子の配向を規制するための配向膜22が形成されている。また対向基板20の液晶層50と反対側の面にも偏光子24が設けられている。
【0076】
このような第2の実施の形態の液晶パネルを製造するに際しても、貼合せ基板から複合半導体基板を作成し、この複合半導体基板を用いてTFT素子30を得る工程を採用することができる。
具体的には、基板本体10A(層間絶縁膜12)に対し貼り合わせにより形成された半導体層1a上に、例えば走査線3a、中継層(画素電位側容量電極)71a、容量線(固定電位側容量電極)300、データ線6a等の薄膜を積層していく。この場合において、各薄膜は基板面内ベタ状に成膜した後、図9(c)に示したものと同様に、基板面内周端部281を除去する形にて、それぞれパターニングを行うものとする。
【0077】
このようにすることで、各工程において、基板面内周端部が除去されることとなり、基板本体10Aの周端部上には走査線3a、中継層(画素電位側容量電極)71a、容量線(固定電位側容量電極)300、データ線6a等の薄膜が形成されないこととなる。したがって、これら薄膜と基板本体10A(或いは第1層間絶縁膜12)との界面で応力が発生した場合にも、周端部においてその応力が緩和され、薄膜が剥がれてしまう等の不具合が生じ難いものとなる。
【0078】
その結果、上記液晶パネルのデバイス製造工程において、上記剥がれに基づく異物が発生し難くなり、その異物により不良が生じる等の不具合が生じ難く、信頼性の高いデバイスを提供することが可能となる。さらに、このような容量線3bの基板面内周端部除去工程を、各薄膜のパターニング工程と同時に行うものとしているため、製造プロセスが複雑化することもない。
【0079】
(第3の実施の形態)
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図12は、例えば図1、図2に示した電気光学装置(液晶パネル)を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、3つの液晶パネルを使用した、いわゆる3板式の投射型液晶表示装置である。
図12において、符号510は光源、513,514はダイクロイックミラー、515,516,517は反射ミラー、518,519,520はリレーレンズ、522,523,524は液晶ライトバルブ、525はクロスダイクロイックプリズム、526は投射レンズ系を示している。
【0080】
光源510は、超高圧水銀灯等のランプ511とランプ511の光を反射するリフレクタ512とから構成されている。青色光・緑色光反射のダイクロイックミラー513は、光源510からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー517で反射され、赤色光用液晶ライトバルブ522に入射される。
【0081】
一方、ダイクロイックミラー513で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー514によって反射され、緑色用液晶ライトバルブ523に入射される。一方、青色光は、第2のダイクロイックミラー514も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ518、リレーレンズ519、出射レンズ520を含むリレーレンズ系からなる導光手段521が設けられ、これを介して青色光が青色光用液晶ライトバルブ524に入射される。
【0082】
各ライトバルブにより変調された3つの色光は、クロスダイクロイックプリズム525に入射する。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系526によってスクリーン527上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置(液晶装置)を備えたものであるので、安定した歩留まりが確保されたものとなり、信頼性の高い電子機器となる。
【0083】
なお、本発明の技術範囲は前記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図1】第1実施形態の液晶パネルについての平面模式図。
【図2】図1のA−A’断面模式図。
【図3】本発明の製造方法に係る液晶パネルの一製造工程を示す図。
【図4】図3に続く液晶パネルの製造工程図。
【図5】図4に続く液晶パネルの製造工程図。
【図6】図5に続く液晶パネルの製造工程図。
【図7】図6に続く液晶パネルの製造工程図。
【図8】図7に続く液晶パネルの製造工程図。
【図9】図8に続く液晶パネルの製造工程図。
【図10】図9に続く液晶パネルの製造工程図。
【図11】第2実施形態の液晶パネルについての断面模式図。
【図12】第3実施形態の投射型表示装置の構成図。
【符号の説明】
10A…基板本体(支持基板)、12…第1層間絶縁膜、80、81…レジストパターン、206…単結晶シリコン基板(半導体基板)、206a…単結晶シリコン層(半導体層)、206b…酸化膜層、S…貼合せ基板、W…複合半導体基板
【発明の属する技術分野】
本発明は、半導体層を有した半導体基板と支持基板とを貼り合せてなる複合半導体基板の製造方法、及び半導体層を有したデバイス形成層と支持基板とを貼り合わせてなる複合半導体基板を用いたデバイスの製造方法に関し、またこれら製造方法により得られた複合半導体基板及びデバイス、さらには電気光学装置、並びに電子機器に関する。
【0002】
【従来の技術】
絶縁体上にシリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するSOI(Silicon on Insulator)技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、例えば液晶装置等の電気光学装置を製造するための基板の製造に適用されている。
【0003】
SOI技術を用いて電気光学装置用の基板を製造するには、まず、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨法等により薄膜単結晶半導体層を形成して複合半導体基板とする。次いで、この複合半導体基板の薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ(Thin Film Transistor、以下、「TFT」と略記する)等のデバイスに形成するといった手法が採られる。
【0004】
ところで、このようなSOI技術を用いた複合半導体基板(貼り合わせSOI基板)にあっては、支持基板と半導体基板との間の貼り合わせ強度が弱い箇所、すなわち半導体基板の基板面内周端部において、この半導体基板が支持基板から浮いてしまう局部的な剥離が生じることがある。特に、当該半導体基板上に機能性の薄膜を形成し、これを薄膜トランジスタ(TFT)形成用等として用いた場合には、該薄膜と支持基板との膨張係数の違いに基づいて、基板周端部には膜浮き(剥離)が生じ易くなる。
【0005】
このような膜浮き(剥離)が生じると、この膜浮き箇所の薄膜単結晶半導体層が例えばウエットエッチング工程において複合半導体基板から剥がれ落ち、これがウエットエッチング液を介して複合半導体基板の薄膜単結晶半導体層上に異物として残ってしまい、歩留まりを低下させるといった問題を引き起こしていた。そこで、上記問題を解決するために、例えば下地酸化膜よりもウェハ内側に単結晶半導体層を配置し、膜浮き部上に単結晶半導体層が存在しない構成とすることにより、異物を減らす技術が開示されている(例えば、特許文献1参照)。
【0006】
【特許文献1】
特開2000−243942号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記特許文献1の方法では、単結晶半導体層を下地酸化膜よりもウェハ内側に配置させる工程を別途有しているため、製造プロセスが複雑化し、製造効率が低下するとともに、コスト増大に繋がる場合もある。また、例えば半導体層上に遮光膜や容量電極等の薄膜を形成した場合には、これら薄膜を形成した後に膜浮き(剥離)が生じる惧れがある。
【0008】
本発明は前記事情に鑑みてなされたもので、支持基板と半導体基板とを貼り合せてなる複合半導体基板において、特に半導体層上に薄膜を形成した場合にも、膜浮き(剥離)が生じ難く、この膜浮きに起因して異物が発生し、これによって歩留まりが低下するのを簡便に防止することが可能な複合半導体基板の製造方法、並びにデバイスの製造方法を提供することを目的とする。また、更にはこれら製造方法を用いて得られた複合半導体基板、或いはデバイスを提供することを目的とするとともに、このデバイスを備えた電気光学装置、並びに電子機器を提供することを目的としている。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明の複合半導体基板の製造方法は、支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、前記支持基板と前記半導体基板とを貼り合わせる貼り合わせ工程と、前記半導体基板における前記半導体層をパターニングする工程と、前記支持基板上に薄膜を形成する工程と、前記薄膜の前記支持基板面内における周端部を除去する工程と、を含むことを特徴とする。
【0010】
このような製造方法によると、半導体層上に形成した薄膜について、その基板面内周端部を除去するものとしたために、支持基板と薄膜との間の膨張係数の違いにより発生する応力を効果的に緩和することが可能となる。すなわち、複合半導体基板上に形成する薄膜について、該薄膜を必ず支持基板の面内内側に位置するように形成することで、基板周端部において発生する応力を緩和することができたのである。したがって、例えば後のウェットエッチング工程において膜剥がれ等も生じ難く、信頼性の高い複合半導体基板を簡便に製造することが可能となる。
【0011】
なお、前記貼り合わせ工程においては前記支持基板と前記半導体基板とが絶縁層を介して貼り合わされ、前記薄膜の周端部を除去する工程においては、前記絶縁層を残存させる形にて該薄膜が除去されるものとすることができる。この場合、絶縁層が貼り合わせ界面を保護しているため、ウェットエッチング工程において貼り合わせ界面からエッチャントが入り込み、膜剥がれが生じるのを防ぎ、信頼性の高い複合半導体基板を簡便に製造することが可能となる。ここで、支持基板として絶縁層を用いることが好適で、この場合、支持基板と絶縁層との間には応力が発生し難いため、該絶縁層を残存させることが好ましく、これにより複合半導体基板全体の強度を向上させることが可能となる。
【0012】
また、前記薄膜をパターニングするパターニング工程を更に含むものとすることができ、そのパターニング工程では、除去された前記周端部以外の部分の前記薄膜がパターニングされるものとすることができる。この場合、周端部以外の部分の薄膜において大きなパターンが残らないため発生する応力を一層効果的に緩和することが可能となる。さらに、パターニング工程と前記薄膜の周端部を除去する工程とを同時に行うものとすれば、薄膜の周端部除去工程を別途行う必要もないために、プロセスが一層簡便化され、製造コスト低減にも繋がることとなる。
【0013】
次に、本発明の複合半導体基板は、上記製造方法によって得られたことを特徴とする。このような複合半導体基板は、例えばデバイス用の基板等として用いるのが好適で、すなわち不良の少ない信頼性の高いデバイス形成用基板として好適なものとなるのである。
【0014】
次に、上記課題を解決するために、本発明のデバイスの製造方法は、デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、前記半導体層を前記デバイス形成用にパターニングする工程と、該パターニングした半導体層上に薄膜を形成する工程と、を含み、前記半導体層上に形成する薄膜に関して、その基板面内周端部を除去することを特徴とする。
【0015】
このような製造方法によると、デバイス形成用にパターニングされた半導体層に対し、その上層に形成した薄膜について、その基板面内周端部を除去するものとしたために、複合半導体基板(特に支持基板)と薄膜との間の膨張係数の違いにより発生する応力を効果的に緩和することが可能となる。すなわち、複合半導体基板上に形成する薄膜について、該薄膜を必ず支持基板の内側に位置するように形成することで、基板周端部において発生する応力を緩和することができたのである。したがって、例えばデバイスを形成する際のウェットエッチング工程において膜剥がれ等も生じ難く、信頼性の高いデバイスを簡便に製造することが可能となる。なお、前記薄膜としては、遮光膜、ゲート配線、容量電極のうちの1つ又は複数を例示することができる。
【0016】
ここで、前記薄膜の周端部を除去する工程において、前記支持基板と前記半導体基板の貼合せ界面に形成された絶縁層を残存させる形にて、その周端部の除去するものとすることができる。この場合、複合半導体基板の絶縁層上に形成された半導体層及び薄膜が除去されることとなり、支持基板とその上層膜(半導体層及び薄膜)との間に生じる応力を一層効果的に緩和することが可能となる。ここで、支持基板として絶縁層を用いることが好適で、この場合、支持基板と貼合せ界面の絶縁層との間には応力が発生し難いため、該絶縁層を残存させることが好ましく、これにより複合半導体基板全体の強度を向上させることが可能となり、更にデバイスの信頼性を高めることが可能となる。
【0017】
また、前記薄膜をパターニングする工程を更に含み、該パターニング工程と前記薄膜の周端部を除去する工程とを同時に行うものとすることができる。この場合、薄膜の周端部除去工程を別途行う必要もないために、プロセスが一層簡便化され、製造コスト低減にも繋がることとなる。
【0018】
次に、本発明のデバイスは上記製造方法によって得られたことを特徴とする。このようなデバイスによれば、その製造工程において異物発生が防止され、該異物発生に起因する不良発生が防止されていることにより、安定した歩留まりが確保され、非常に信頼性の高いものとなる。
【0019】
また、本発明の電気光学装置は、前記デバイスを具備することを特徴としている。この電気光学装置によれば、信頼性の高いデバイスを具備しているので、電気光学装置自体も不良が少なく、信頼性の高いものとなる。また、本発明の電子機器は、前記電気光学装置を具備することを特徴としている。この電子機器によれば、信頼性の高い電気光学装置を具備しているので、電子機器自体もまた不良が少なく、信頼性の高いものとなる。
【0020】
【発明の実施の形態】
(第1の実施の形態)
まず、本発明の複合半導体基板の製造方法、およびデバイスの製造方法を適用して製造される、本発明の電気光学装置の一例としての液晶パネルを説明する。図1は、この液晶パネルの全体構成を説明するための平面図であり、TFTアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図2は図1のA−A’断面図である。
【0021】
図1および図2に示す液晶パネルは、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ(Thin Film Transistor、以下、TFTと略記する)アレイ基板10と、これに対向配置された他方の基板をなす対向基板20とを備えている。
図1は、TFTアレイ基板10をその上に形成された各構成要素とともに対向基板20の側から見た状態を示している。図1に示すように、TFTアレイ基板10の上には、シール材51がその縁に沿って設けられており、その内側には、シール材51に並行して額縁としての遮光膜53が設けられている。また、図1において、符号52は、表示領域を示している。表示領域52は、額縁としての遮光膜53の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号54は、表示領域の外側の領域である非表示領域を示している。
【0022】
非表示領域54には、データ線駆動回路101および外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられ、走査線駆動回路104がこの一辺に隣接する2辺に沿って設けられ、プリチャージ回路103が残る一辺に沿って設けられている。さらに、データ線駆動回路101、プリチャージ回路103、走査線駆動回路104と外部回路接続端子102との間をつなぐための複数の配線105が設けられている。
また、対向基板20のコーナー部に対応する位置には、TFTアレイ基板10と対向基板20との間で電気的導通をとるための導通材106が設けられている。そして、シール材51とほぼ同じ輪郭を持つ対向基板20が当該シール材51によりTFTアレイ基板10に固着されている。
【0023】
また、図2に示すように、TFTアレイ基板10は、石英などの光透過性の絶縁基板からなる基板本体10Aと、その液晶層50側表面上に形成され、ITO(Indium Tin Oxide)膜などの透明導電性膜からなる画素電極9aと、表示領域に設けられた画素スイッチング用TFT(スイッチング素子)30および非表示領域に設けられた駆動回路用TFT(スイッチング素子)(図示せず)と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜16とを主体として構成されている。
【0024】
他方、対向基板20は、透明なガラスや石英などの光透過性基板からなる基板本体20Aと、その液晶層50側表面上に形成された対向電極21と、配向膜22と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜23、および、遮光膜23と同じかあるいは異なる材料からなる額縁としての遮光膜53とを主体として構成されている。
このように構成され、画素電極9aと対向電極21とが対向するように配置されたTFTアレイ基板10と対向基板20との間には、液晶層50が形成されている。
【0025】
また、図2に示すように、TFTアレイ基板10の基板本体10Aの液晶層50側表面上において、各画素スイッチング用TFT30に対応する位置には、遮光層11aが設けられている。また、遮光層11aと画素スイッチング用TFT30との間には、第1層間絶縁膜12が設けられている。第1層間絶縁膜12は、画素スイッチング用TFT30を構成する半導体層1aを遮光層11aから電気的に絶縁するために設けられるものである。
【0026】
図2に示すように、画素スイッチング用TFT30は、LDD(Lightly Doped Drain )構造を有しており、走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜2、データ線6a、半導体層1aの低濃度ソース領域1b及び低濃度ドレイン領域1c、半導体層1aの高濃度ソース領域(ソース領域)1d並びに高濃度ドレイン領域1e(ドレイン領域)を備えている。
【0027】
ここで、半導体層1aは単結晶シリコンからなっており、この半導体層1aの厚さは150nm以上であるのが望ましい。150nm未満であると、画素電極9aとスイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)とを接続するコンタクトホールを設ける際の加工や、スイッチング素子(画素スイッチング用TFT30や駆動回路用TFT)の耐圧に悪影響を及ぼすおそれがあるからである。
ゲート絶縁膜2は、その厚さが例えば60〜80nm程度とされているのが好ましい。これは、特に画素スイッチング用TFT30や駆動回路用TFT(図示せず)の駆動電圧を10〜15V程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【0028】
また、この液晶パネルにおいては、ゲート絶縁膜2を走査線3aに対向する位置から延設して誘電体膜として用い、半導体膜1aを延設して第1蓄積容量電極1fとし、さらにこれらに対向する容量線3bの一部を第2蓄積容量電極とすることにより、蓄積容量70が構成されている。
容量線3bおよび走査線3aは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量70の誘電体膜と画素スイッチング用TFT30および駆動回路用TFT(図示せず)のゲート絶縁膜2とは、同一の高温酸化膜からなっている。また、画素スイッチング用TFT30のチャネル領域1a’、ソース領域1d、ドレイン領域1eと、駆動回路用TFT(図示せず)のチャネル領域、ソース領域、ドレイン領域と、第1蓄積容量電極とは、同一の半導体層1aからなっている。半導体層1aは、前述したように単結晶シリコンによって形成されたもので、SOI(Silicon On Insulator)技術が適用されたTFTアレイ基板10に設けられたものである。
【0029】
また、図2に示すように、走査線3a、ゲート絶縁膜2及び第1層間絶縁膜12の上には第2層間絶縁膜4が形成されており、この第2層間絶縁膜4には、画素スイッチング用TFT30の高濃度ソース領域1dへ通じるコンタクトホール5、及び画素スイッチング用TFT30の高濃度ドレイン領域1eへ通じるコンタクトホール8がそれぞれ形成されている。さらに、データ線6a及び第2層間絶縁膜4の上には第3層間絶縁膜7が形成されており、この第3層間絶縁膜7には画素スイッチング用TFT30の高濃度ドレイン領域1eへのコンタクトホール8が形成されている。また、画素電極9aは、このように構成された第3層間絶縁膜7の上面に設けられている。
【0030】
次に、このような構成の液晶パネルの製造方法に基づき、本発明のデバイスの製造方法および複合半導体基板の製造方法について、その一例を説明する。
まず、図3〜図10に基づき、図1および図2に示した液晶パネルの製造方法におけるTFTアレイ基板10の製造方法について説明する。なお、図3および図4と図5〜図7、さらに図8〜図10とはそれぞれ異なる縮尺で示している。
まず、図3および図4に基づいて、TFTアレイ基板10の基板本体10Aの表面上に、遮光層11aと第1層間絶縁膜12とを形成する工程について説明する。なお、図3および図4は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
【0031】
はじめに、石英基板、ハードガラス等の透光性の基板本体10Aを用意する。ここで、この基板本体10Aは、本発明における支持基板となるものである。この基板本体10Aについては、好ましくはN2(窒素)等の不活性ガス雰囲気下で約850〜1300℃、より好ましくは1000℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体10Aに生じる歪みが少なくなるように前処理しておくのが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体10Aを同じ温度かそれ以上の温度で熱処理しておくのが望ましい。
【0032】
このように処理された基板本体10Aの表面上の全面に、図3(a)に示すように、Ti、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積することにより、遮光材料層11を形成する。
【0033】
次に、基板本体10Aの表面上の全面にフォトレジスト層を形成し、最終的に形成する遮光層11aのパターンを有するフォトマスクを用いてフォトレジスト層を露光する。その後、フォトレジスト層を現像することにより、図3(b)に示すように、最終的に形成する遮光層11aのパターンを有するフォトレジスト207を形成する。
【0034】
さらに、フォトレジスト207をマスクとして遮光材料層11のエッチングを行い、その後、フォトレジスト207を剥離することにより、基板本体10Aの表面上における画素スイッチング用TFT30の形成領域に、図3(c)に示すように、所定のパターン(図2参照)を有する遮光層11aを形成する。遮光層11aの膜厚は、例えば150〜200nmとする。
【0035】
次に、図4(a)に示すように、遮光層11aを形成した基板本体10Aの表面上に、スパッタリング法、CVD法などにより、第1層間絶縁膜12を形成する。このとき、遮光層11aを形成した領域上には、第1層間絶縁膜12の表層部に凸部12aが形成される。第1層間絶縁膜12の材料としては、酸化シリコンや、NSG(ノンドープトシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)などの高絶縁性ガラス等を例示することができる。
【0036】
次に、第1層間絶縁膜12の表面をCMP(化学的機械的研磨)法などの方法を用いて研磨し、図4(b)に示すように前記凹部12aを除去して第1層間絶縁膜12の表面を平坦化する。第1層間絶縁膜12の膜厚については、約400〜1000nm程度、より好ましくは800nm程度とする。
【0037】
次に、図5〜図10に基づいて、第1層間絶縁膜12が形成された基板本体(支持基板)10AからTFTアレイ基板10を製造する方法について説明する。なお、図5〜図10は、各工程におけるTFTアレイ基板の一部分を、図2に示した液晶パネルの断面図に対応させて示す工程図である。
図5(a)は、図4(b)の一部分を取り出して異なる縮尺で示す図である。図5(b)に示すように、図5(a)に示した表面が平坦化された第1層間絶縁膜12を有する基板本体10Aと、単結晶シリコン層206aを形成した単結晶シリコン基板206との貼り合わせを行う。なお、基板本体10Aと単結晶シリコン基板206との貼り合わせは、コストなどの点から、通常は図5(b)に示したように単結晶シリコン基板206の基板面内周端部が基板本体10Aの基板面内周端部より例えば3mm程度内側となるようにしている。
【0038】
ここで、この単結晶シリコン基板206は本発明における半導体基板となるものであり、単結晶シリコン層206aは本発明における半導体層、すなわちデバイスを形成するためのデバイス形成層となるものである。そして、この単結晶シリコン基板206と前記基板本体10Aおよび第1層間絶縁膜12とから、本発明における貼合せ基板Sが形成される。
単結晶シリコン基板206の厚さは例えば600μmであり、予め単結晶シリコン基板206の基板本体10Aと貼り合わせる側の表面には酸化膜層206bが形成されている。また、この単結晶シリコン基板206には、水素イオン(H+)が、例えば加速電圧100keV、ドーズ量10×1016/cm2の条件で注入されている。酸化膜層206bは、単結晶シリコン基板206の表面が0.05〜0.8μm程度酸化されたことにより形成されたものである。
【0039】
貼り合わせ工程は、例えば300℃で2時間熱処理することにより2枚の基板を直接貼り合わせる方法を採用することができる。また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて450℃程度にする必要があるが、石英などからなる基板本体10Aの熱膨張係数と単結晶シリコン基板206の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層206aにクラックなどの欠陥が発生し、製造されるTFTアレイ基板10の品質が劣化するおそれがある。
【0040】
クラックなどの欠陥の発生を抑制するためには、一度300℃にて熱処理を行った単結晶シリコン基板206を、ウエットエッチングまたはCMPによって100〜150μm程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、80℃のKOH水溶液を用いて単結晶シリコン基板206の厚さが150μmとなるようにエッチングし、その後、基板本体10Aとの貼り合わせを行い、さらに450℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【0041】
また、貼り合わせ強度をさらに高める別の方法としては、基板本体10Aと単結晶シリコン基板206とを貼り合わせた後に、急速熱処理法(RTA)などによって加熱するといった手法も採用可能である。加熱温度としては、600℃〜1200℃、望ましくは第1層間絶縁膜12や酸化膜層206bの粘度を下げ、原子的に密着性を高めるため1050℃〜1200℃で加熱することが望ましい。
【0042】
このようにして貼合せ基板Sを形成したら、その単結晶シリコン層206からデバイスを形成するに際して、特にこの貼合せ基板Sを最初にウエットエッチング処理するに先立ち、単結晶シリコン層206aの基板面内周端部をドライエッチング処理によって除去する。
ここで、単結晶シリコン層206aの貼合せ界面の結合力は相対的に弱く、貼り合わせ工程後、基板周端部において膜剥がれが生じやすいが、上述のように周端部を予め除去しておくことで、単結晶シリコン層206aの貼合せ界面に生じる応力を効果的に解放することができ、該貼合せ界面の周端部における膜剥がれを防止ないし抑制することが可能となる。なお、ここでは酸化膜層206bの周端部は残存する形にてエッチング処理するものとしている。これは、酸化膜層206bと第1層間絶縁膜12とでは熱膨張係数が略等しいため、剥がれが生じ難いことを考慮したものである。
【0043】
単結晶シリコン層206aの基板面内周端部のドライエッチング処理については、まず、公知のフォトリソグラフィ技術、エッチング技術等によって図5(c)に示すように単結晶シリコン層206a上にレジストパターン80を形成する。ここで、このレジストパターン80については、単結晶シリコン層206aの基板面内周端部を例えば2mm程度の幅で露出させ、その内側の全面を覆うようにして形成する。
【0044】
次いで、このレジストパターン80をマスクとして、単結晶シリコン基板206の基板面内周端部における単結晶シリコン層206aを選択的にドライエッチングで除去する。このドライエッチングについては、従来公知の条件を採用することができる。その後、図5(d)に示すようにレジストパターン80を除去する。
【0045】
次に、図6(a)に示すように、貼り合わせた単結晶シリコン基板206の貼り合わせ面側の酸化膜層206bと単結晶シリコン層206aの一部とを残したまま、単結晶シリコン層206aの残部を基板本体10A側から剥離(分離)するべく熱処理を行う。この基板の剥離現象は、単結晶シリコン基板206中に導入された水素イオンによって、単結晶シリコン基板206の表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた2枚の基板を毎分20℃の昇温速度にて600℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板206の一部が基板本体10Aから分離し、基板本体10Aの表面上には約200nm±5nm程度の単結晶シリコン層206aが形成される。
【0046】
また、このような単結晶シリコン層206aの薄厚化の後、さらに単結晶シリコン層206aを薄厚化して所望の厚さにするべく、図6(b)に示すように単結晶シリコン層206aを熱酸化してその表層部に厚さ300nm程度の犠牲酸化層206cを形成する。そして、形成した犠牲酸化層206cを、HF(フッ酸)などのウエットエッチング液によってウエットエッチングし、図6(c)に示すようにこれを除去して単結晶シリコン層206aの厚さを例えば50nm程度にする。このとき、犠牲酸化層206cのエッチングをドライエッチングでなくウエットエッチングで行うのは、ドライエッチングで行った場合に犠牲酸化層206cの下地層である単結晶シリコン層206aにダメージが与えられ、この単結晶シリコン層206aからデバイスを作った場合に所望の特性が得られなくなるおそれがあるからである。
【0047】
次いで、このようにして単結晶シリコン層206aの膜厚調整がなされた貼合せ基板Sに対し、そのデバイス形成層となる単結晶シリコン層206aを分離形成する工程について説明する。
まず、図7(a)に示すように、フォトリソグラフィ技術、エッチング技術等によるメサ型分離法により、単結晶シリコン層206aをパターニングする。特に、デバイスを形成する領域に対応して島状の半導体層が残余する形にてパターニングを行う。その後、図7(b)に示すように、パターニングした単結晶シリコン層206aを約800〜1050℃の温度で熱酸化することによって、熱酸化膜(シリコン酸化膜)206dを形成する。
【0048】
次に、このようにしてパターニングがされた単結晶シリコン層206aを含む複合半導体基板Wからデバイスを形成する工程について説明する。なお、以降の工程を説明する図については、図5〜図7とは異なる縮尺で、かつ図5〜図7に示した部位を一部として含んだ状態で示すとともに、酸化膜層206bについては図7(a)の状態であることを前提に図示を省略する。
まず、図8(a)に示すように、単結晶シリコン層206aの所定領域を半導体層1aとする。特に、図2に示すようなデータ線6a下で容量線3bが形成される領域及び走査線3aに沿って容量線3bが形成される領域には、画素スイッチング用TFT30を構成する半導体層1aから延設された第1蓄積容量電極1fを形成する。そして、図7(b)に示した熱酸化膜(シリコン酸化膜)206dをゲート酸化膜2として構成する。
【0049】
そして、図8(a)に示すように、Nチャネルの半導体層1aに対応する位置にレジスト膜301を形成し、Pチャネルの半導体層1aにP(リン)などのV族元素のドーパント302を低濃度で(例えば、Pイオンを70keVの加速電圧、2×1011/cm2のドーズ量にて)ドープする。なお、この場合、基板面内の周端部部281にもレジスト膜301が形成され、その第1蓄積容量電極(半導体層)1f内にもドーパント302がドープされるものとされている。
次に、図8(b)に示すように、図示を省略するPチャネルの半導体層1aと対応する位置にレジスト膜を形成し、Nチャネルの半導体層1aにB(ホウ素)などのIII族元素のドーパント303を低濃度で(例えば、Bイオンを35keVの加速電圧、1×1012/cm2のドーズ量にて)ドープする。
【0050】
次に、図8(c)に示すように、Pチャネル、Nチャネル毎に各半導体層1aのチャネル領域1a’の端部を除く基板10の表面にレジスト膜305を形成し、Pチャネルについて、図8(a)に示した工程の約1〜10倍のドーズ量のPなどのV族元素のドーパント306、Nチャネルについて図8(b)に示した工程の約1〜10倍のドーズ量のBなどのIII族元素のドーパント306をドープする。
次に、図8(d)に示すように、半導体層1aを延設してなる第1蓄積容量電極1fを低抵抗化するため、基板本体10A表面の第1蓄積容量電極1f以外の部分に対応する部分にレジスト膜307(走査線3aよりも幅が広い)を形成し、これをマスクとしてその上からPなどのV族元素のドーパント308を低濃度で(例えば、Pイオンを70keVの加速電圧、3×1014/cm2のドーズ量にて)ドープする。
【0051】
次に、図9(a)に示すように、第1層間絶縁膜12に遮光層11aに達するコンタクトホール13を反応性イオンエッチング(RIE)等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール13等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール13等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【0052】
次に、図9(b)に示すように、減圧CVD法等によりポリシリコン層3を350nm程度の厚さで堆積し、その後、リン(P)を熱拡散してポリシリコン膜3を導電化する。又は、Pイオンをポリシリコン膜3の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層3の導電性を高めることができる。さらに、ポリシリコン層3の導電性を高めるため、ポリシリコン層3の上部に、Ti、W、Co及びMoのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、CVD法、電子ビーム加熱蒸着法などにより、例えば150〜200nmの膜厚に堆積した層構造にしてもよい。
次に、図9(c)に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図2に示した所定パターンの走査線3aと共に容量線3bを形成する。この場合、基板面内周端部281においても、第1蓄積容量電極(半導体層)1f上にポリシリコンからなる容量線3bを形成するものとしており、該基板面内周端部281においては、容量線3bが基板本体10A及び第1層間絶縁膜12の周端部よりも内側に位置するように形成する。
【0053】
次に、図9(d)に示すように、半導体層1aに駆動回路用TFT(図示せず)のPチャネルのLDD領域を形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆い、ゲート電極3cを拡散マスクとして、BなどのIII 族元素のドーパント310を低濃度で(例えば、BF2イオンを90keVの加速電圧、3×1013/cm2のドーズ量にて)ドープし、Pチャネルの低濃度ソース領域(図示せず)及び低濃度ドレイン領域(図示せず)を形成する。
【0054】
続いて、図9(e)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のPチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するために、Nチャネルの半導体層1aに対応する位置をレジスト膜309で覆った状態で、かつ、図示はしていないが走査線3aよりも幅の広いマスクでレジスト層をPチャネルに対応する走査線3a上に形成した状態で、同じくBなどのIII族元素のドーパント311を高濃度で(例えば、BF2イオンを90keVの加速電圧、2×1015/cm2のドーズ量にて)ドープする。
【0055】
次に、図10(a)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルのLDD領域を形成するため、Pチャネルの半導体層1aに対応する位置をレジスト膜(図示せず)で覆い、走査線3a(ゲート電極)を拡散マスクとして、PなどのV族元素のドーパント60を低濃度で(例えば、Pイオンを70keVの加速電圧、6×1012/cm2のドーズ量にて)ドープし、Nチャネルの低濃度ソース領域1b及び低濃度ドレイン領域1cを形成する。
【0056】
続いて、図10(b)に示すように、半導体層1aに画素スイッチング用TFT30および駆動回路用TFT(図示せず)のNチャネルの高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するため、走査線3aよりも幅の広いマスクでレジスト62をNチャネルに対応する走査線3a上に形成した後、同じくPなどのV族元素のドーパント61を高濃度で(例えば、Pイオンを70keVの加速電圧、4×1015/cm2のドーズ量にて)ドープする。
【0057】
次に、図10(c)に示すように、容量線3b及び走査線3aを覆うように、例えば常圧又は減圧CVD法によってNSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜4を形成し、本発明に言うデバイスDを製造する。なお、この第2層間絶縁膜4の膜厚としては、約500〜1500nmとするのが好ましく、800nmとするのがより好ましい。
【0058】
以下、従来と同様にして層間膜や各種配線などの形成を行い、さらに画素電極9a、配向膜16を形成することによりTFTアレイ基板10を製造する。
また、対向基板20については従来と同様にして製造しておき、この対向基板20と前記TFTアレイ基板10とから液晶パネルを製造する。
すなわち、前述のように製造されたTFTアレイ基板10と対向基板20とを、配向膜16及び22が互いに対向するようにシール材51によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層50を形成する。これにより、前記構造の液晶パネルが得られる。
【0059】
このような複合半導体基板の製造方法、及びデバイスの製造方法にあっては、貼合せ基板Sの単結晶シリコン層206aの基板面内周端部をドライエッチング処理で除去するようにしたので、該単結晶シリコン層206aの貼合せ界面で応力が発生した場合にも、除去された周辺部においてその応力が緩和され、単結晶シリコン層206aが剥がれてしまう等の不具合が生じ難いものとなる。したがって、複合半導体基板Wの製造工程において、上記剥がれに基づく異物が発生し難く、その異物により不良が生じる等の不具合が生じ難くなり、信頼性の高い複合半導体基板Wを提供することが可能となる。
【0060】
また、単結晶シリコン層206a上に形成した容量線3b等の薄膜について、その基板面内周端部をドライエッチング処理によって除去しているので、基板本体10Aの周端部上には容量線3bが形成されない。したがって、該容量線3bと基板本体10A(或いは第1層間絶縁膜12)との界面で応力が発生した場合にも、周端部においてその応力が緩和され、容量線3bが剥がれてしまう等の不具合が生じ難いものとなる。その結果、上記デバイスDの製造工程において、上記剥がれに基づく異物が発生し難く、その異物により不良が生じる等の不具合が生じ難くなり、信頼性の高いデバイスDを提供することが可能となる。さらに、このような容量線3bの基板面内周端部除去工程を、該容量線3bのパターニング工程と同時に行うものとしているため、製造プロセスが複雑化することもない。
【0061】
なお、本実施の形態では、本発明における半導体層として単結晶シリコンを用いたが、これに代えて多結晶シリコンや非晶質シリコンを用いるようにしてもよく、さらには化合物半導体を用いるようにしてもよい。
また、製造するデバイスについても、液晶パネルにおけるTFTなどに限定されず、種々の半導体素子を備えたデバイスの製造に適用することができる。
【0062】
(第2の実施の形態)
次に、第2の実施の形態の液晶パネルについて図11を参照しつつ説明する。図11は、第2の実施の形態の液晶パネルについて、その断面構成を模式的に示す図であって、第1の実施の形態の図2に対応する断面模式図である。なお、図11において、図2に示した第1の実施の形態と同様の構成要素には、該第1の実施の形態と同一の符号を付し説明を省略する。
図11に示すように、本実施形態の液晶装置においては、TFTアレイ基板10と、これに対向配置される対向基板20との間に液晶層50が挟持されている。TFTアレイ基板10は、基板本体10Aとその液晶層50側表面に形成された画素電極9、TFT素子(画素スイッチング用TFT)30、配向膜16を主体として構成されており、対向基板20は基板本体20Aとその液晶層50側表面に形成された共通電極21と配向膜22とを主体として構成されている。
【0063】
より詳細には、TFTアレイ基板10において、基板本体10Aの液晶層50側表面には画素電極9が設けられ、各画素電極9に隣接する位置に、各画素電極9をスイッチング制御する画素スイッチング用TFT素子30が設けられている。また、TFTアレイ基板10の基板本体10Aの液晶層50側の面には、平面視格子状の溝10CVが刻設されており、走査線3a、データ線6a、TFT素子30等の配線や素子等はこの溝10CV内に形成されている。このような構造とされていることで、配線や素子などが形成されている領域と、これらが形成されていない領域との間における段差が緩和されており、最終的にはこの段差に起因する液晶の配向不良などの表示不良を低減することができる。
【0064】
また、TFT素子30の走査線3a上、ゲート絶縁膜2上を含む基板本体10A上には、高濃度ソース領域1dへ通じるコンタクトホール82、及び高濃度ドレイン領域1eへ通じるコンタクトホール83が開孔した第2層間絶縁膜41が形成されている。そして、この第2層間絶縁膜41上には中継層71a、71bが形成されており、中継層71aは、図2に示す平面図では走査線3aとデータ線6aとの交差する位置を基点として走査線3a及びデータ線6aに沿って延出する略L字型に形成されており、中継層71bは、データ線6aの延在方向において隣接する中継層71aの間にデータ線6aに沿うように形成されている。また、これらの中継層71a、71bは互いに接触しないように離間されて画素毎に形成されている。上記中継層71aは、コンタクトホール83を介して半導体層1aの高濃度ドレイン領域1eに電気的に接続され、中継層71bは、コンタクトホール82を介して高濃度ソース領域1dに電気的に接続されている。
【0065】
前記第2層間絶縁膜41上に形成された中継層71a、71bを覆うように、誘電体膜75が形成されており、この誘電体膜75を介して中継層71aと対向するように、容量線300が形成されている。本実施形態では、蓄積容量70は、TFT30の高濃度ドレイン領域1e(及び画素電極9a)に接続された画素電位側容量電極としての中継層71aと、固定電位側容量電極としての容量線300の一部とが、誘電体膜75を介して対向配置されることにより形成されている。画素電位側容量電極としての中継層71aは導電性のポリシリコン膜等からなる。固定電位側容量電極としての容量線300は、導電性のポリシリコン膜や非晶質、単結晶からなるシリコン膜等からなる第1膜72と、高融点金属を含む金属シリサイド膜などからなる第2膜73とが積層形成された多層膜からなる。
【0066】
この蓄積容量70は第2の遮光膜としても機能しており、ポリシリコン膜からなる中継層71aは第2膜73と比較して光吸収性が強く、第2膜73とTFT30との間に配置された光吸収層としての機能を有する。また、容量線300は、それ自体で遮光膜として機能し、ポリシリコン膜等からなる第1膜72は第2膜73とTFT30との間に配置された光吸収層としての機能を持ち、高融点金属を含む金属シリサイド膜等からなる第2膜73はTFT30の図示上側から入射する光からTFT30を遮光する遮光層として機能を持つ。すなわち、第2の基板20A側から入射する光は、第2膜73で遮光され、第2膜73とTFT30との間に入った光は中継層71aと第1膜72で吸収されるようになっている。
【0067】
上記の積層構造を有する容量線300は、その第1膜72が導電性のポリシリコン膜から構成されているので、遮光膜として機能する第2膜73については、導電性を有しない材料で構成することもできるが、この第2膜73を導電性材料で構成するならば、容量線300をより低抵抗化することができる。
【0068】
これら遮光膜として機能する第1遮光膜11a、第2膜73(第2遮光膜)は、例えばCr,Ti,W,Ta,Mo,Pb等の高融点金属、あるいはこれらの金属を含む金属シリサイド、ポリシリサイドや、これらを積層したものにより構成することが好ましく、場合によってはAl等からなる構成としてもよい。
また、上記中継層71a、容量線300とともに蓄積容量70を構成する誘電体膜75は、例えば膜厚5〜200nm程度の比較的薄いHTO膜、LTO膜などの酸化シリコン膜、窒化シリコン膜、窒化酸化膜や、それらの積層膜で構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて誘電体膜75は薄い程良い。
【0069】
容量線300の一部を構成する第1膜72は、例えば膜厚50〜150nmのポリシリコン膜又は非晶質、単結晶からなるシリコン膜からなり、容量線300の一部を構成する第2膜73は、例えば膜厚150nm程度のタングステンシリサイド膜からなる。また、中継層71aは、第1膜72と同様のポリシリコン膜で構成されている。このように、誘電体膜75と接する側に配置される第1膜72及び中継層71aをポリシリコン膜から構成することで、誘電体膜75の劣化を防止し、液晶装置の信頼性を向上させることができる。仮に、蓄積容量を構成する場合に、誘電体膜75と金属シリサイド膜が当接するように構成すると、誘電体膜75へ金属シリサイド膜に含まれる金属成分が拡散し、誘電体膜75の特性を劣化させることとなる。
【0070】
上記容量線300は、平面的には画素電極9が配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて固定電位とされる。係る定電位源としてはTFT素子30を駆動するための走査信号を走査線3aに供給するための走査線駆動回路(後述する)や画像信号をデータ線6aに供給するためのサンプリング回路を制御するデータ線駆動回路(後述する)に供給される正電源や負電源の定電位源でもよいし、対向基板20の電極21に供給される定電位でも構わない。更に、第1遮光膜11aについてもその電位変動がTFT素子30に対して悪影響を及ぼすのを避けるために、容量線300と同様に画像表示領域からその周囲に延設して定電位源に接続しておくのが好ましい。
【0071】
また、上記誘電体膜75上、容量線300を含む基板本体10A上には、中継層71aへ通じるコンタクトホール8、及び中継層71bへ通じるコンタクトホール81が開孔した第3層間絶縁膜42が形成されている。この第3層間絶縁膜42上には、走査線3aと直行する方向に延在するデータ線6aが形成されている。データ線6aはコンタクトホール81を介して中継層71bに電気的に接続されており、この中継層71bを介して半導体層1aの高濃度ソース領域1dに電気的に接続されている。
【0072】
上記第3層間絶縁膜42上、データ線6aを含む基板本体10A上には、中継層71aへ通じるコンタクトホール8が開孔した第4層間絶縁膜43が形成されている。すなわち、コンタクトホール8は、第4層間絶縁膜43及び第3層間絶縁膜42を貫通して中継層71aに到るようにこれらの層間絶縁膜に設けられている。この第4層間絶縁膜43上には、コンタクトホール8を介して中継層71aへ通じる画素電極9が形成されている。画素電極9は、コンタクトホール8を介して中継層71aに電気的に接続されており、この中継層71aを介して半導体層1aの高濃度ドレイン領域1eに電気的に接続されている。またこの画素電極9は、平面的には図2に示すように画像表示領域を含む領域に四角形状に形成されている。
【0073】
このように、中継層71aは蓄積容量70の画素電位側容量電極としての機能、及び光吸収層としての機能のほかに、画素電極9と高濃度ドレイン領域1eとの電気的接続を中継する機能を有している。このような中継層71aを設けることで、層間距離が例えば1000〜2000nmと長くなる場合にも、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ、比較的小径の直列なコンタクトホールで両者間を良好に接続でき、コンタクトホールの小径化による画素開口率の向上を実現することができる。また、コンタクトホール開孔時にも、開孔深さが比較的小さくなるので、エッチング時の突抜けが起こりにくくなるという効果も得られる。
【0074】
また、TFTアレイ基板10の液晶層50側最表面、すなわち、画素電極9を含む第4層間絶縁膜43上には、電圧無印加時における液晶層50内の液晶分子の配向を規制するための配向膜16が形成されている。TFTアレイ基板10の液晶層50と反対側の面には、偏光子17が設けられている。
【0075】
他方、対向基板20においては、基板本体20Aの液晶層50側表面に、そのほぼ全面に渡って、インジウム錫酸化物(ITO)等からなる共通電極21が形成され、その液晶層50側には、電圧無印加時における液晶層50内の液晶分子の配向を規制するための配向膜22が形成されている。また対向基板20の液晶層50と反対側の面にも偏光子24が設けられている。
【0076】
このような第2の実施の形態の液晶パネルを製造するに際しても、貼合せ基板から複合半導体基板を作成し、この複合半導体基板を用いてTFT素子30を得る工程を採用することができる。
具体的には、基板本体10A(層間絶縁膜12)に対し貼り合わせにより形成された半導体層1a上に、例えば走査線3a、中継層(画素電位側容量電極)71a、容量線(固定電位側容量電極)300、データ線6a等の薄膜を積層していく。この場合において、各薄膜は基板面内ベタ状に成膜した後、図9(c)に示したものと同様に、基板面内周端部281を除去する形にて、それぞれパターニングを行うものとする。
【0077】
このようにすることで、各工程において、基板面内周端部が除去されることとなり、基板本体10Aの周端部上には走査線3a、中継層(画素電位側容量電極)71a、容量線(固定電位側容量電極)300、データ線6a等の薄膜が形成されないこととなる。したがって、これら薄膜と基板本体10A(或いは第1層間絶縁膜12)との界面で応力が発生した場合にも、周端部においてその応力が緩和され、薄膜が剥がれてしまう等の不具合が生じ難いものとなる。
【0078】
その結果、上記液晶パネルのデバイス製造工程において、上記剥がれに基づく異物が発生し難くなり、その異物により不良が生じる等の不具合が生じ難く、信頼性の高いデバイスを提供することが可能となる。さらに、このような容量線3bの基板面内周端部除去工程を、各薄膜のパターニング工程と同時に行うものとしているため、製造プロセスが複雑化することもない。
【0079】
(第3の実施の形態)
次に、本発明の電子機器の一例として、投射型表示装置について説明する。
図12は、例えば図1、図2に示した電気光学装置(液晶パネル)を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、3つの液晶パネルを使用した、いわゆる3板式の投射型液晶表示装置である。
図12において、符号510は光源、513,514はダイクロイックミラー、515,516,517は反射ミラー、518,519,520はリレーレンズ、522,523,524は液晶ライトバルブ、525はクロスダイクロイックプリズム、526は投射レンズ系を示している。
【0080】
光源510は、超高圧水銀灯等のランプ511とランプ511の光を反射するリフレクタ512とから構成されている。青色光・緑色光反射のダイクロイックミラー513は、光源510からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー517で反射され、赤色光用液晶ライトバルブ522に入射される。
【0081】
一方、ダイクロイックミラー513で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー514によって反射され、緑色用液晶ライトバルブ523に入射される。一方、青色光は、第2のダイクロイックミラー514も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ518、リレーレンズ519、出射レンズ520を含むリレーレンズ系からなる導光手段521が設けられ、これを介して青色光が青色光用液晶ライトバルブ524に入射される。
【0082】
各ライトバルブにより変調された3つの色光は、クロスダイクロイックプリズム525に入射する。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系526によってスクリーン527上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、前記の電気光学装置(液晶装置)を備えたものであるので、安定した歩留まりが確保されたものとなり、信頼性の高い電子機器となる。
【0083】
なお、本発明の技術範囲は前記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図1】第1実施形態の液晶パネルについての平面模式図。
【図2】図1のA−A’断面模式図。
【図3】本発明の製造方法に係る液晶パネルの一製造工程を示す図。
【図4】図3に続く液晶パネルの製造工程図。
【図5】図4に続く液晶パネルの製造工程図。
【図6】図5に続く液晶パネルの製造工程図。
【図7】図6に続く液晶パネルの製造工程図。
【図8】図7に続く液晶パネルの製造工程図。
【図9】図8に続く液晶パネルの製造工程図。
【図10】図9に続く液晶パネルの製造工程図。
【図11】第2実施形態の液晶パネルについての断面模式図。
【図12】第3実施形態の投射型表示装置の構成図。
【符号の説明】
10A…基板本体(支持基板)、12…第1層間絶縁膜、80、81…レジストパターン、206…単結晶シリコン基板(半導体基板)、206a…単結晶シリコン層(半導体層)、206b…酸化膜層、S…貼合せ基板、W…複合半導体基板
Claims (14)
- 支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、
前記支持基板と前記半導体基板とを貼り合わせる貼り合わせ工程と、
前記半導体基板における前記半導体層をパターニングする工程と、
前記支持基板上に薄膜を形成する工程と、
前記薄膜の前記支持基板面内における周端部を除去する工程と、
を含むことを特徴とする複合半導体基板の製造方法。 - 前記貼り合わせ工程においては前記支持基板と前記半導体基板とが絶縁層を介して貼り合わされ、
前記薄膜の周端部を除去する工程においては前記絶縁層を残存させる形にて該薄膜が除去されることを特徴とする請求項1に記載の複合半導体基板の製造方法。 - 前記薄膜をパターニングするパターニング工程を更に含むことを特徴とする請求項1又は2に記載の複合半導体基板の製造方法。
- 前記パターニング工程では、除去された前記周端部以外の部分の前記薄膜がパターニングされることを特徴とする請求項1ないし3のいずれか1項に記載の複合半導体基板の製造方法。
- 前記パターニング工程と前記薄膜の周端部を除去する工程とを同時に行うことを特徴とする請求項1ないし4のいずれか1項に記載の複合半導体基板の製造方法。
- 支持基板上に半導体層を含む半導体基板が設けられてなる複合半導体基板の製造方法であって、
前記支持基板と前記半導体基板とを貼り合わせる貼り合わせ工程と、
前記半導体基板における前記半導体層をパターニングする工程と、
前記支持基板上に薄膜を形成する工程と、
前記薄膜をパターニングする工程とを具備し、
前記薄膜は前記支持基板面内における周辺部までパターニングされることを特徴とする複合半導体基板の製造方法。 - 請求項1ないし6のいずれか1項に記載の製造方法によって得られたことを特徴とする複合半導体基板。
- デバイス形成層となる半導体層を有した半導体基板と支持基板とを貼り合わせてなる複合半導体基板を用い、前記半導体層からデバイスを形成するデバイスの製造方法において、
前記半導体層を前記デバイス形成用にパターニングする工程と、
該パターニングした半導体層上に薄膜を形成する工程と、を含み、
前記半導体層上に形成する薄膜に関して、その基板面内周端部を除去することを特徴とするデバイスの製造方法。 - 前記薄膜が、遮光膜、ゲート配線、容量電極のうちの1つ又は複数であることを特徴とする請求項8に記載のデバイスの製造方法。
- 前記薄膜の周端部を除去する工程において、前記支持基板と前記半導体基板の貼合せ界面に形成された絶縁層を残存させる形にて、その周端部の除去を行うことを特徴とする請求項8又は9に記載のデバイスの製造方法。
- 前記薄膜をパターニングする工程を含み、該パターニング工程と前記薄膜の周端部を除去する工程とを同時に行うことを特徴とする請求項8ないし10のいずれか1項に記載のデバイスの製造方法。
- 請求項8ないし11のいずれか1項に記載の製造方法によって得られたことを特徴とするデバイス。
- 請求項12に記載のデバイスを具備することを特徴とする電気光学装置。
- 請求項13に記載の電気光学装置を具備することを特徴とする電子機器。
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JP2003154861A JP2004356533A (ja) | 2003-05-30 | 2003-05-30 | 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 |
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JP2003154861A JP2004356533A (ja) | 2003-05-30 | 2003-05-30 | 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器 |
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JP2011209539A (ja) * | 2010-03-30 | 2011-10-20 | Dainippon Printing Co Ltd | アクティブマトリクス型駆動基板、その製造方法及び表示装置 |
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JP2011209539A (ja) * | 2010-03-30 | 2011-10-20 | Dainippon Printing Co Ltd | アクティブマトリクス型駆動基板、その製造方法及び表示装置 |
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