JP4453693B2 - 半導体装置の製造方法及び電子機器の製造方法 - Google Patents

半導体装置の製造方法及び電子機器の製造方法 Download PDF

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Description

本発明は、半導体装置の製造方法及び電子機器の製造方法に関するものである。
ＣＶＤ（chemical vapor deposition、化学気相成長）法などによって基板上に成膜したシリコンの再結晶化を図る結晶化方法には、６００〜１０００℃の高温熱処理による固相成長法、エキシマレーザ照射を行うレーザアニール法、熱プラズマを熱源とする熱プラズマジェット法（特許文献１、非特許文献１）等がある。
また、再結晶化されたシリコン膜上に絶縁膜として酸化膜を形成する方法としては、熱酸化膜法（ドライ酸素酸化、ウェット酸化、スチーム酸化、水素燃焼酸化）、ＣＶＤ法（ＴＥＯＳ法、ＰＥＣＶＤ法）、スパッタ法等が用いられている。
形成された酸化膜の膜質を向上させる方法としては、酸化膜を高圧水蒸気アニール法で処理する方法が知られている（例えば、特許文献２〜４等を参照）。
特開平１１−１４５１４８号公報 特開平６−１３４０７号公報 特開平１１−１３５４９２号公報 特開平４−２８４６３０号公報 Crystallization of Si Thin Film Using Thermal Plasma Jet and Its Application to Thin-Film Transistor Fabrication, S.Higashi, AM-LCD '04 Technical Digest Papers, p.179
しかしながら、上述した熱処理による固相成長法では、基板が６００〜１０００℃の高温に加熱されるため、安価なガラス基板を用いることができない。また、基板に対する熱負荷が大きく、基板の歪みや割れが生じやすい。また、結晶化に長時間を必要とし、生産性に乏しい。また、レーザアニール法によれば、耐熱性の低いガラス基板を用いることができるものの、高価な設備が必要とされるとともに、素子特性のばらつきが大きくなる傾向がある。また熱プラズマジェット法もコストがかかる。
一方、本発明者らは、基板に対する熱負荷が軽減でき、大面積の基板の熱処理を行うことが可能な半導体装置の製造方法として、水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を施すことによる熱処理を研究対象とし（例えば、特願２００５−３２９２０５等参照）、当該研究の中で、良好な半導体装置を得るためのプロセスやその条件を鋭意検討している。
よって、本発明は、基板に対する熱負荷を低減できる半導体装置の製造方法等を提供することを目的とする。また、本発明は、半導体素子の特性を向上させることができる半導体装置の製造方法等を提供することを目的とする。
（１）本発明に係る半導体装置の製造方法は、水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を熱源として、基板上に成膜された半導体層を熱処理する工程を有し、上記熱処理によって、上記半導体層が再結晶化され、上記半導体層の表面に酸化膜が形成される。
かかる方法によれば、ガスバーナーの火炎により半導体層の再結晶化を行なうことができる。また、燃焼によって生じる反応活性種（酸素ラジカル、水素ラジカル、水酸基ラジカル等）により、半導体層の原子間不対結合（ダングリングボンド）と水素又は酸素原子とを結合させることができる。その結果、電荷のトラップ密度を減少させ、半導体層の特性を向上させることができる。また、半導体層の再結晶化の際に形成される酸化膜の利用が可能であり、製造工程の簡略化を図ることが可能となる。
（２）本発明に係る半導体装置の製造方法は、水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を熱源として、基板上に成膜された半導体層を熱処理する工程であって、上記半導体層が再結晶化され、上記半導体層の表面に酸化膜が形成される熱処理工程と、上記酸化膜上に導電性膜を形成する工程と、を有する。
かかる方法によれば、ガスバーナーの火炎により半導体層の再結晶化を行なうことができる。また、燃焼によって生じる反応活性種（酸素ラジカル、水素ラジカル、水酸基ラジカル等）により、半導体層の原子間不対結合（ダングリングボンド）と水素又は酸素原子とを結合させることができる。その結果、電荷のトラップ密度を減少させ、半導体層の特性を向上させることができる。また、半導体層の再結晶化の際に形成される酸化膜の利用が可能となり、製造工程の簡略化を図ることが可能となる。当該酸化膜上に導電性膜を形成することにより、例えば、ＴＦＴや容量（キャパシタ）などの半導体素子を形成することができる。
例えば、上記酸化膜上に絶縁膜を形成する工程を有する。このように、酸化膜のみでは、半導体素子を構成する酸化膜として薄い場合には、さらに、絶縁膜を形成してもよい。
（３）本発明に係る半導体装置の製造方法は、水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を熱源として、基板上に成膜された半導体層を熱処理する工程であって、上記半導体層が再結晶化され、上記半導体層の表面に酸窒化膜が形成される熱処理工程と、上記酸窒化膜上に導電性膜を形成する工程と、を有する。
かかる方法によれば、ガスバーナーの火炎により半導体層の再結晶化を行なうことができる。また、燃焼によって生じる反応活性種（酸素ラジカル、水素ラジカル、水酸基ラジカル等）により、半導体層の原子間不対結合（ダングリングボンド）と水素又は酸素原子とを結合させることができる。その結果、電荷のトラップ密度を減少させ、半導体層の特性を向上させることができる。また、半導体層の再結晶化の際に酸窒化膜が形成されるよう熱処理条件を工夫することで、酸化膜より誘電率の高い、また、緻密な膜である酸窒化膜を半導体層の表面に残存させることができる。よって、当該酸窒化膜を半導体素子（例えば、ＴＦＴや容量など）の一部として利用することで素子の特性の向上を図ることができる。また、製造工程の簡略化を図ることが可能となる。当該酸化膜上に導電性膜を形成することにより、例えば、半導体素子を形成することができる。
例えば、上記条件で行う上記熱処理は、上記水素及び酸素の混合ガスに窒素を含有させて行う熱処理、もしくは、窒素雰囲気で行なわれる熱処理である。かかる方法によれば、半導体層の表面に効率よく酸窒化膜を形成することができる。
例えば、上記酸化膜もしくは酸窒化膜はゲート絶縁膜であり、上記導電性膜は、ゲート電極である。かかる方法によれば、ＴＦＴの製造工程を簡略化でき、また、ＴＦＴの特性を向上させることができる。
例えば、上記酸化膜もしくは酸窒化膜は容量絶縁膜であり、上記導電性膜は、容量電極である。かかる方法によれば、容量素子の製造工程を簡略化でき、また、容量素子の特性を向上させることができる。
例えば、上記酸化膜を除去する工程と、上記半導体層の表面に他の絶縁膜を形成する工程と、を有してもよい。このように、半導体層の再結晶化の際形成される酸化膜を除去し、他の絶縁膜を形成してもよい。
例えば、上記熱処理は、上記水素及び酸素の混合ガスを酸素過剰に設定して行う熱処理である。かかる方法によれば、酸化膜の形成を促進することができる。
例えば、上記熱処理は、上記条件で行う上記熱処理の後、上記水素及び酸素の混合ガスを水素過剰に設定して行い、上記半導体層と上記酸化膜との改質を行う熱処理をさらに含む。かかる方法によれば、半導体層の原子間不対結合（ダングリングボンド）が水素原子によって低減され、電荷のトラップ密度を減少させることができる。また、特に、酸化膜と半導体層との界面に生じ易い結晶欠陥が、水素により低減され、半導体層と酸化膜の界面準位密度も低減される。
例えば、上記熱処理する工程に先立って、上記基板上に成膜された半導体層をエッチング法によりパターニングする工程を行う。かかる方法によれば、所望のパターンの半導体層の再結晶化を行なうことができる。また、半導体層の側面にも酸化膜が形成され、半導体層を当該酸化膜で覆うことができる。
例えば、上記熱処理が上記ガスバーナーの火炎を直線状に形成し、該直線状火炎によって上記半導体層を相対的に走査することによって行われる。かかる方法によれば、大面積の半導体基板を効率よく熱処理することができる。
例えば、上記ガスバーナーと上記基板との距離を調整して該半導体層が曝される火炎の温度あるいは圧力を調整する。かかる方法によれば、熱処理条件を容易に調整することができる。
例えば、上記ガスバーナーの上記基板に対する姿勢を調整して該半導体層が曝される火炎の圧力を調整する。かかる方法によれば、熱処理条件を容易に調整することができる。
上記ガスバーナーを、混合ガスを導出する導気管と、上記導気管を覆って混合ガスを燃焼させる燃焼室と、燃焼ガスを排出するノズル部とを含む遮蔽器と、を含むように構成する。かかる方法によれば、ノズルによって燃焼ガス（火炎）の排出状態をコントロールすることが可能となる。
例えば、上記導気管に一定のピッチで複数の開口部を形成して、該開口部から火炎を照射する。かかる方法によれば、大面積の半導体基板を効率よく熱処理することができる。また、導気管を延長し、開口部を増やすことで、基板の大型化に容易に対応することができる。
例えば、不活性ガスを上記水素及び酸素の混合ガスに加えて上記火炎の温度を調整する。かかる方法によれば、不活性ガスの添加により燃焼温度やノズルから流出するガス圧力の調整範囲が拡大する。
例えば、上記基板及びガスバーナーをチャンバ内に配置し、上記チャンバ内に不活性ガスを導入してチャンバ内の圧力を調整する。かかる方法によれば、不活性ガスの導入の程度により半導体層の酸化（酸化速度）を抑制することが可能となる。
例えば、上記熱処理を行う前および／または処理中に上記基板を加熱する工程を含む。かかる方法によれば、火炎照射部と基板全体（バルク）の温度差によるヒートショックを低減することができる。
（４）本発明に係る電子機器の製造方法は、半導体装置を有する電子機器の製造方法であって、上記半導体装置の製造方法を有する。これにより、電子機器の特性の向上を図ることができる。電子機器とは、本発明にかかる半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記半導体装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、携帯型情報機器（いわゆるＰＤＡ）、電子手帳、ＩＣカード、ビデオカメラ、テレビ、大型スクリーンなど、半導体装置を必要とするあらゆる装置が含まれる。
また、本発明に係る電子機器は上述した半導体の製造方法を使用して製造される半導体を備える。これにより、信頼性の高い電子機器を得ることが可能となる。
本実施の形態では、水素及び酸素の混合ガスを燃料とするガスバーナーを用いて、半導体層に対し、熱処理を行なう。以下、この熱処理を「水素火炎処理」と言うことがある。また、上記ガスバーナーの火炎を「水素火炎」と言うことがある。この熱処理には、例えば、シリコン膜（半導体膜、半導体層）への再結晶化の際の熱処理がある。
以下、本発明に係る実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
１）半導体製造装置
まず、本実施の形態の半導体装置の製造に用いられる半導体製造装置について図１〜図９を参照しながら説明する。
図１は、本実施の形態の半導体装置の製造に用いられる半導体製造装置の構成例を示す図である。図１において、水タンク１１には純水が蓄えられおり、電気分解槽（電気分解装置）１２に水を供給する。水は電気分解槽１２によって電気分解されて水素ガス及び酸素ガスに分離される。分離された水素ガス及び酸素ガスはガスコントローラ１５に供給される。ガスコントローラ１５はコンピュータシステムと調圧弁、流量調整弁、各種センサ等によって構成されており、予め設定されたプログラムに従って下流のガスバーナー２２に供給する水素ガス及び酸素ガス（混合ガス）の供給量、供給圧力、両ガスの混合比等を調整する。
また、ガスコントローラ１５は図示しないガス貯蔵タンクから供給される、水素ガス（Ｈ2）、酸素ガス（Ｏ2）を更に前述の混合ガスに導入し、ガスバーナー２２に供給する。これにより、混合ガスの水素および酸素の混合比（混合比率）を水（Ｈ2Ｏ）の化学量論組成比（Ｈ2：Ｏ2＝２ｍｏｌ：１ｍｏｌ）からずらし、水素過剰（水素リッチ）あるいは酸素過剰（酸素リッチ）な混合ガスを得る。
また、ガスコントローラ１５は、図示しないガス貯蔵タンクから供給される、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、窒素（Ｎ2）等の不活性ガスを更に上記混合ガスに導入することができる。これにより、ガスバーナー２２の火炎温度（燃焼温度）や火炎状態の制御を行っている。
上述した水タンク１１、電気分解槽１２およびガスコントローラ１５は燃料（原料）供給部を構成する。
ガスコントローラ１５の下流には閉空間を形成するチャンバ（処理室）２１が配置されている。チャンバ２１には、熱処理の火炎を発生するガスバーナー２２、処理対象の基板（半導体基板やガラス基板等）１００を載置してガスバーナー２２に対して相対的に移動可能とするステージ部（載置台）５１等が配置されている。
チャンバ２１内の雰囲気は、これに限定されないが、例えば、内部圧力が大気圧〜０．５ＭＰａ程度、内部温度が室温〜１００℃程度に設定可能なよう構成されている。チャンバ２１内の気圧を所望状態に保つために、前述のアルゴンなどの不活性ガスをチャンバ２１内に導入することができる。
ステージ部５１はパーティクル防止のために基板を載置した台を一定速度で移動する機構が設けられている。また、急激な温度差等による基板１００のヒートショックを防止するため、基板１００の載置台に加熱（予熱）や冷却を行う機構が設けられており、外部の温度調節部５２によってこの温度制御がなされる。加熱には電気ヒーター機構、冷却には冷却ガスや冷却水を用いる冷却機構などが用いられる。
図２は、半導体製造装置のガスバーナー部の構成例を示す平面図である。図２に示すように、図１の半導体製造装置のガスバーナー２２はステージ部５１の幅（図示の上下方向）よりも大きい長手部材によって形成され、ステージ部５１の幅より広い幅の火炎を放射できる。ガスバーナー２２の長手方向と直交する方向（図中の矢印方向）にステージ部５１を移動することにより、あるいはガスバーナー２２を移動することによって、ガスバーナー２２が基板１００を走査するように構成されている。
図３は、半導体製造装置のガスバーナー部の構成例を示す断面図である。図３に示すように、ガスバーナー２２は、混合ガスを燃焼室に導出するガスの出口穴が設けられた導気管２２ａ、導気管２２ａを囲む遮蔽器２２ｂ、遮蔽器２２ｂによって囲まれて混合ガスが燃焼する燃焼室２２ｃ、燃焼ガスが遮蔽器２２ｂから外方に出る出口となるノズル２２ｄ、導気管２２ａに設けられた混合ガスの流出口２２ｅなどによって構成されている。
ノズル２２ｄと基板１００とのギャップ（距離）を広く設定すると、燃焼ガスがノズルから放出される際に圧力が低下する。ノズル２２ｄと基板１００とのギャップをせまく設定する（しぼる）と、燃焼ガスの圧力低下が抑制され、圧力は高くなる。従って、ギャップを調整することによってガス圧力を調整することができる。加圧によって水蒸気アニール、水素リッチアニール、酸素リッチアニールなどを促進することができる。各種アニールは混合ガスの設定によって選択可能である。図中には、水蒸気（Ｈ2Ｏ蒸気）の噴出の様子を示す。
後述するように、混合ガスの流出口２２ｅを複数あるいは線状に形成することによって、ガスバーナー２２の燃焼室２２ｃの火炎（トーチ）形状を線状（長尺の火炎）、複数のトーチ状等にすることができる。ガスバーナー２２近傍の温度プロファイルは流出口２２ｅや遮蔽器２２ｂのノズル２２ｄ等の設計により、好ましくは、火炎の走査方向において矩形となるように設定される。
図４は、半導体製造装置のガスバーナー部の第１構成例を示す図である。図４（Ａ）はガスバーナー２２の短手方向における断面図、図４（Ｂ）はガスバーナー２２の長手方向における部分断面図を示し、図４（Ｃ）はガスバーナー部を模式的に示した斜視図である。これらの図において、図３と対応する部分には同一符号を付している。
この例では、導気管２２ａを囲むように遮蔽器２２ｂが形成されている。遮蔽器２２ｂの下方がノズル２２ｄとなっており、導気管２２ａの下方（ノズル２２ｄ側）にガス流出口２２ｅが線状（長穴）に設けられている。なお、直線状のガス流出口２２ｅの各部位の流出量を同じにするために穴の幅を場所に応じて変えるようにしてもよい。
図５は、半導体製造装置のガスバーナー部の第２構成例を示す図である。ガスバーナー２２の他の構成例を示している。図５（Ａ）はガスバーナー２２の短手方向における断面図、図５（Ｂ）はガスバーナー２２の長手方向における部分断面図を示している。両図において、図３と対応する部分には同一符号を付している。
この例では、導気管２２ａを囲むように遮蔽器２２ｂが形成されている。遮蔽器２２ｂの下方がノズル２２ｄとなっており、導気管２２ａの下方（ノズル２２ｄ側）に複数のガス流出口２２ｅが等間隔で設けられている。この構成では燃焼室のガス密度を一様とし、ノズル２２ｄから外部に流れるガス流量を均一にするために、導気管２２ａを例えば図示の左右方向に適宜移動可能なように構成されている。なお、導気管２２ａを固定とし、ガス流出口２２ｅの各部位の流出量を同じにするために、必要によりガス流出口２２ｅの間隔を場所に応じて変えるようにしてもよい。
図６は、半導体製造装置のガスバーナー部の第３構成例を示す図である。図６（Ａ）はガスバーナー２２の短手方向における断面図、図６（Ｂ）はガスバーナー２２の長手方向における部分断面図を示している。両図において、図３と対応する部分には同一符号を付している。
この例でも、導気管２２ａを囲むように遮蔽器２２ｂが形成されている。遮蔽器２２ｂの下方がノズル２２ｄとなっており、導気管２２ａの側面に複数のガス流出口２２ｅが螺旋状に等間隔で設けられている。この構成では燃焼室のガス密度を一様とし、ノズル２２ｄから外部に流れるガス流量を均一にするために、導気管２２ａを図中の矢印のように回転可能に構成している。
図７は、ノズルの高さと流出ガスの圧力との関係を示す図である。図７（Ａ）に示すように、基板１００の表面からノズル２２ｄを離間させることによって流出燃焼ガスの圧力を下げることができる。また、図７（Ｂ）に示すように、基板１００の表面にノズル２２ｄを接近させることによって流出燃焼ガスの圧力を上げることができる。
図８は、ノズルの形状および角度と流出ガスの圧力との関係を示す図である。図８に示すように、ノズル２２ｄの形状や姿勢の調整（例えば、流出口の形状や基板に対する角度の調整）により流出ガス圧力を調整することができる。この例では、図８（Ａ）に示すように、ノズル２２ｄの流出口形状を片側に開放した形状としている。このため、ガスバーナー２２が直立した状態では流出燃焼ガスの圧力を下げることができる。また、図８（Ｂ）に示すように、ガスバーナー２２を回動あるいは傾斜させると、基板１００の表面にノズル２２ｄの流出口が接近して流出燃焼ガスの圧力を上げることができる。
図９は、ノズルと導気管との距離と流出ガスの圧力との関係を示す図である。図９に示すように、導気管２２ａと遮蔽器２２ｂとの相対的な位置関係を可変としてノズル２２ｄから流出する燃焼ガスの温度を調整することができる。例えば、導気管２２ａが遮蔽器２２ｂ内でノズル２２ｄに向かって進退可能である構造にして、燃焼室２２ｃを移動し、熱源とノズル２２ｄ間の距離を変えることが可能となる。また、熱源と基板間との距離の調整が可能となる。
従って、図９（Ａ）に示すように、導気管２２ａがノズル２２ｄに相対的に接近する場合にはノズル２２ｄから流出する燃焼ガスは相対的に高温になる。また、図９（Ｂ）に示すように、導気管２２ａがノズル２２ｄから相対的に離間する場合にはノズル２２ｄから流出する燃焼ガスは相対的に低温になる。
このような構造は、ガスバーナー２２と基板１００間のギャップを変えることなく、流出燃焼ガスの温度を調整することを可能とし、具合がよい。もちろん、ガスバーナー２２と基板間のギャップを変えて基板温度を調整してもよい。もちろん、ガスバーナー２２と基板間のギャップを変えて、更に、導気管２２ａと遮蔽器２２ｂとの相対的な位置関係を調整してガス温度を調整する構成とすることができる。また、ガスバーナー２２の基板に対する走査速度を変えることにより基板温度を調整することができる。
なお、図４〜図９に示したガスバーナーの構造は、これらを適宜に組み合わせることが可能である。
例えば、図７に示す構成と図９に示す構成とを組み合わせることができる。図７に示すガスバーナー２２全体を基板１００に対して接近あるいは離間する構成としてノズル２２ｄと基板１００間のギャップを調整可能とし、基板１００の温度（例えば、表面温度）を調節する。更に、図９に示したようにガスバーナー２２内の導気管２２ａをノズル２２ｄに向かって進退可能とすることによって基板１００の温度を微調節する。これによって、基板１００の温度を目標とする熱処理温度とすることがより容易となる。
また、図７と図８に示す構成を組み合わせることができる。ガスバーナー２２全体を基板１００に対して接近あるいは離間する構成としてノズル２２ｄと基板１００間のギャップを調整可能とし（図７参照）、基板１００の表面温度や火炎の圧力を調節する。更に、ガスバーナー２２全体の基板１００に対する姿勢を調整することによって基板１００の表面温度や火炎の圧力を調節する（図８参照）。
また、図７と図８と図９に示す構成を組み合わせることができる。ガスバーナー２２全体を基板１００に対して接近あるいは離間する構成としてノズル２２ｄと基板１００間のギャップを調整可能とし、基板１００の表面温度や火炎の圧力を粗調節する（図７参照）。更に、ガスバーナー２２全体の基板１００に対する姿勢を調整することによって基板１００表面の火炎の圧力を調節する（図８参照）。更に、ガスバーナー２２内の導気管２２ａをノズル２２ｄに向かって進退可能とすることによって基板１００の表面温度を微調節する（図９参照）。かかる構成により、より正確な熱処理が可能となる。
また、図示していないが、ガスバーナー２２の遮蔽板２２ｂを可動式として、ノズル２２ｄの開口（流出口、絞り）をガスバーナー２２の走査方向において広狭に変更可能とすることができる。それにより、ガスバーナー２２の走査方向における基板１００の被処理部分の暴露時間、基板１００の熱処理の温度プロファイル、熱処理温度、火炎圧などを調整することが可能となる。
以上説明した半導体製造装置においては、基板を横切るような長尺のガスバーナーを備えるので、窓ガラスのような大面積の基板の熱処理を行うことができる。また、燃料となる水素と酸素を水の電気分解によって得ることができるので、ガス材料の入手が容易でランニングコストが安価である。
また、上記半導体製造装置においては、ガスバーナー２２に遮蔽器２２ｂを設けたが、遮蔽器２２ｂを用いず、ガスバーナー２２を外気にさらした状態、即ち、導気管２２ａから直接火炎を放射することにより処理を行ってもよい。また、上記半導体製造装置においては、遮蔽器２２ｂから燃焼ガスが噴出している場合について説明したが、遮蔽器２２ｂから火炎が出るよう調整してもよい。
また、基板に対する処理は、燃焼ガスによる処理でも、火炎を直接接触させる処理でもよい。これらの処理の制御は、各処理の条件毎に適宜設定することができる。
特に、火炎は、還元性の強い内炎（還元炎）と酸化性の強い外炎（酸化炎）とを有し、いずれを基板に接触させるかによって、処理条件に応じた設定をすることができる。また、内炎は比較的低温（５００℃程度）であり、外炎は、高温（１４００〜１５００℃程度）である。内炎と外炎との間は、さらに高温で１８００℃程度となる。従って、処理条件に応じた設定をすることができる。
また、熱処理工程において、水素と酸素の混合比及び供給量を適宜に設定することによって還元雰囲気（水素リッチ）あるいは酸化雰囲気（酸素リッチ）を容易に設定できる。
また、燃料となる水素と酸素を水の電気分解によって得るので、水（Ｈ2Ｏ）の化学量論組成比である２ｍｏｌ：１ｍｏｌの水素及び酸素の混合ガスを容易に得ることができ、この混合ガスに別途酸素もしくは水素を添加することで、還元雰囲気（水素リッチ）あるいは酸化雰囲気（酸素リッチ）を容易に設定できる。
また、火炎温度の調整も容易である。更に、必要により不活性ガスを導入し、もしくは原料ガスの流量を調整して火炎状態（温度、ガス圧力など）を調整することができる。
また、ガスバーナーのノズル形状などを調整することによって所望の温度プロファイルを得ることが容易である。
このようなガスバーナーを用いた処理は、生産性が高く、また、安価に処理を行うことができる。また、火炎の原料ガスが水素や酸素など、クリーンなエネルギーであり、主生成物が水であるため、環境負荷（環境破壊）を低減できる。
２）半導体装置の製造方法
（製造方法１）
次に、前述した半導体製造装置を使用した半導体装置（ＴＦＴ：薄膜トランジスタ、Thin Film Transistor）の製造方法１について図１０〜図１５を参照しながら説明する。図１０は、製造方法１による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である（図１５も同じ）。
まず、図１０（Ａ）に示すように、ガラス基板（基板、透明基板、絶縁性基板）１００を準備する。ガラス基板は、液晶表示装置等に用いられ、装置によっては大面積の基板が用いられる。この基板１００上に、下地保護膜（下地酸化膜、下地絶縁膜）１０１として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、ＴＥＯＳ（tetra ethyl ortho silicate、テトラエトキシシラン）および酸素ガスなどを原料ガスとして、例えばプラズマＣＶＤ（chemical vapor deposition、化学気相成長）法を用いて形成する。
次いで、下地保護膜１０１上に半導体膜として例えばアモルファス状のシリコン膜１０２を形成する。このシリコン膜は、例えば、ＳｉＨ4（モノシラン）ガスを用いたＣＶＤ法で形成する。
次に、図１０（Ｂ）に示すように、シリコン膜１０２上に、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）を形成し、露光および現像（フォトリソグラフィー）することにより、島状にレジスト膜（マスク膜、レジストマスク）を残存させる。次いで、かかるレジスト膜をマスクに、シリコン膜１０２をエッチングし、半導体素子領域（島状領域）を形成する。次いで、レジスト膜を除去する。以下、このフォトリソグラフィー、エッチングおよびレジスト膜の除去の処理をパターニングと言う。
次いで、シリコン膜１０２に水素火炎処理を施し、シリコンを再結晶化し、多結晶シリコン膜１０２ａとする（図１０（Ｃ）〜（Ｅ））。この際、多結晶シリコン膜１０２ａ上に酸化シリコン膜１０２ｂが形成される。
即ち、基板１００をステージ部５１（図１等参照）に搭載し、ガスバーナー２２を基板１００（シリコン膜１０２）上に走査することによって熱処理を施しシリコン膜１０２を再結晶化する。この際、図１０（Ｃ）〜（Ｅ）に示すように、水素火炎の走査に伴って、シリコン膜１０２が多結晶シリコン１０２ａに変化するとともに、その表面に酸化シリコン膜１０２ｂが形成される。
例えば、基板温度６００〜１５００℃、ノズル２２ｄから流出する火炎（高温ガス）の走査方向における幅１０ｍｍ、火炎のガス圧０．１〜０．２ＭＰａとして、シリコン膜１０３を火炎の１スポット面積当り１ｍ秒〜１００ｍ秒程度暴露する。短時間の加熱により、基板温度が６００〜７５０℃程度となる熱処理であれば、耐熱性の低い液晶表示器用ガラス（例えば、ソーダガラス）等も上記基板として使用できる。もちろん、水素火炎の走査速度やバーナーの先端と基板との距離（ギャップ、Ｇａｐ）等を調整し、基板温度が７５０〜９００℃、もしくはそれ以上となる熱処理を行なうこともできる。この場合は、耐熱性の高い基板（例えば、石英基板）を使用すればよい。また、この熱処理に際しては、予めガスコントローラ１５にセットされたプログラムによって水素（Ｈ2）と酸素（Ｏ2）の反応比率をモル比で２：１とすることができる。また、酸素の比率を変えてもよい。また、他のガス（不活性ガス）を添加してもよい。
次いで、本発明者による実験結果を説明する。種々の条件で水素火炎処理を施したＡ〜Ｅの５つのサンプルについて、再結晶化後のシリコン膜厚および酸化シリコン膜厚を測定した。その結果を、図１１に示す。
各種サンプルについては、以下に示す条件で水素火炎処理を行なった後、図１２（Ａ）に示すｘ方向において、３０ｍｍの間、０．３ｍｍ間隔で測定位置を設定し、当該ポイントにおける酸化シリコン膜厚等を測定した。なお、水素火炎処理（熱処理、再結晶化処理）は、図１２（Ｂ）に示す、孔状のガス流出口２２ｅが複数設けられた導気管２２ａから放射される火炎（スポット火炎）を、図１２（Ａ）のｙ方向に走査することにより行なった。図１２は、水素火炎処理および測定位置を示す図である。
サンプルＡは、Ｇａｐ５０ｍｍ、走査速度６２ｍｍ／ｓとした場合、サンプルＢは、Ｇａｐ５０ｍｍ、走査速度５０ｍｍ／ｓとした場合、サンプルＣは、Ｇａｐ３０ｍｍ、走査速度９８ｍｍ／ｓとした場合であり、また、サンプルＤは、Ｇａｐ３０ｍｍ、走査速度６５ｍｍ／ｓとした場合、サンプルＥは、Ｇａｐ３０ｍｍ、走査速度３８ｍｍ／ｓとした場合を示す。
図１１に示すように、結晶化後のシリコン膜の膜厚については、サンプルＡ〜Ｄでほぼ０．０５１μｍ程度であり、また、その表面の酸化シリコン膜の膜厚はほぼ０．００４μｍ程度であった。サンプルＥでは、結晶化後のシリコン膜は、０．０４μｍ、酸化シリコン膜は０．００９μｍ程度であった。このサンプルＥでは、シリコン膜の表面の酸化の程度が他のサンプルより大きかった。よって、Ｇａｐを小さく、また、ゆっくりとした走査により酸化シリコン膜の膜厚が増加することが判明した。なお、走査速度の低下に伴って、火炎温度の不均一による各種データのばらつきが顕著となるため、図１１においては、各種データの最高値によりサンプルＡ〜Ｅを比較した。
このように、本発明者の実験結果により、結晶化後のシリコン膜の表面に酸化シリコン膜が形成されることが確認された。
よって、当該酸化膜をゲート絶縁膜として利用することができる。このように、本製造方法によれば、ガスバーナー２２の火炎による熱処理という簡易かつ迅速な一つの工程によって、シリコン膜１０２の再結晶化と、酸化シリコン膜１０２ｂの形成をすることができる。また、ガスバーナー２２の幅を、半導体基板１００よりも広くすれば（図２参照）、一走査で基板１００全体を熱処理可能である。また、ガスバーナー２２の火炎の大きさに対して、シリコン膜１０２は極めて薄いので、シリコン膜１０２の側面にも酸化シリコン膜１０２ｂが形成される。よって、シリコン膜１０２をパターニングした後、水素火炎処理を施すことにより、多結晶シリコン膜１０２ａを酸化シリコン膜１０２ｂで覆うことができる（図１０（Ｅ）参照）。
また、水素火炎処理によれば、火炎中もしくは火炎の周囲には、原料ガス（Ｏ2、Ｈ2）や燃焼による生成物であるＨ2Ｏ（水蒸気）の他、酸素ラジカル（Ｏ*）、水素ラジカル（Ｈ*）、水酸基ラジカル（ＯＨ*）等が存在する。また、燃焼ガス中に生じた水蒸気の電離によって水素と酸素とが生じる。あるいは、完全に燃焼されない水素および酸素ガスも存在する。よって、いわゆる水素アニールや水蒸気アニールの効果をも奏する。
（１）即ち、シリコンの再結晶化の際には、結晶粒界や結晶粒の内部にシリコンのタングリングボンドが生じる。かかるタングリングボンドによって、キャリアの移動度が低減する。しかしながら、上記工程（製造方法１）によれば、水素火炎処理を施すことにより、このタングリングボンドと水素を結合させることができる。よって、図１３に示すように、キャリアｃの移動度を向上させることができる。図１３は、製造方法１による効果を説明するための断面図である。なお、３００は、基板、３０１は、下地保護膜、３０２ａは、多結晶シリコン膜、３０４ａ、３０４ｂはソース、ドレイン領域、３０３は、ゲート絶縁膜、Ｇは、ゲート電極、３０５は、層間絶縁膜、３０６ａ、３０６ｂは、ソース、ドレイン電極を示す（図１４（Ａ）について同じ）。
また、水素リッチな水素火炎処理を行なうことにより、タングリングボンドと水素の結合を促進させることができる。水素リッチとは、供給ガスである水素ガス（Ｈ2）、酸素ガス（Ｏ2）の比率を、水（Ｈ2Ｏ）の化学量論組成である２ｍｏｌ：１ｍｏｌより水素の組成比を大きくすることである。
（２）また、多結晶シリコン膜１０２ａと酸化シリコン膜１０２ｂとの界面には、欠陥が生じやすい。かかる欠陥によって、界面準位が生じ、ＴＦＴの特性が低下する。具体的には、チャネル電流の急峻な立ち上がりの阻害、ＴＦＴのスイッチング速度の低下や閾値電位の上昇をもたらす。しかしながら、上記工程（製造方法１）によれば、水素火炎処理を施すことにより、このタングリングボンドと水素や酸素を結合させることができる。よって、図１４（Ａ）に示すような、欠陥ｄによるキャリアｃのトラップを低減でき、チャネル電流の急峻な立ち上がりの確保、ＴＦＴのスイッチング速度の向上や閾値電位の低電圧化を図ることができる。また、図１４（Ｂ）に示すように、プラズマＣＶＤによる酸化シリコン（ＳｉＯ2）の堆積によれば、堆積初期のプラズマダメージにより多結晶シリコン膜３０２ａと堆積酸化膜との界面に欠陥ｄが生じ易い。即ち、プラズマ（Ｐｌａｓｍａ）によって生じた荷電粒子ｑが、多結晶シリコン膜３０２ａの表面に衝突し、欠陥ｄを生じさせる。その欠陥ｄの上に順次酸化シリコン粒子（ＳｉＯ2）が堆積する。しかしながら、上記工程によれば、水素火炎処理を施すことにより、酸化シリコン膜１０２ｂの成膜時のプラズマダメージを回避することができ、さらに、欠陥を低減することができる。図１４は、製造方法１による効果を説明するための断面図である。
また、（３）酸素リッチな水素火炎処理を行なうことにより、（ａ）酸化膜の成長を促進させることができる。（ｂ）また、酸化膜中の酸素欠陥を修復することができる。また、（ｃ）多結晶シリコン膜１０２ａと酸化シリコン膜１０２ｂとの界面の欠陥を酸素により修復することができる。かかる部位の欠陥は、Ｈ原子での修復も可能であるが、Ｏ原子による修復の方が、より特性が向上すると考えられる。酸素リッチとは、供給ガスである水素ガス（Ｈ2）、酸素ガス（Ｏ2）の比率を、水（Ｈ2Ｏ）の化学量論組成である２ｍｏｌ：１ｍｏｌより酸素の組成比を大きくすることである。
以上、詳細に説明したように、水素火炎処理によれば、多結晶シリコン膜１０２ａおよび酸化シリコン膜１０２ｂの特性を向上させることができる。また、これらの界面準位密度を低減することができ、ＴＦＴの特性を向上させることができる。さらに、供給ガス中の水素ガス（Ｈ2）もしくは酸素ガス（Ｏ2）の比率を変え、水素リッチもしくは酸素リッチとすることで、上記効果を奏する。もちろん、水素ガス（Ｈ2）、酸素ガス（Ｏ2）の比率を、水（Ｈ2Ｏ）の化学量論組成である２ｍｏｌ：１ｍｏｌとした場合でも、水素や酸素により上記欠陥修復効果を奏する。
共有ガスの流量の切り替えには種々の方法があるが、例えば、酸素リッチな処理の後、水素リッチな処理を行なってもよい。この場合、シリコン膜の再結晶化の際の酸化膜の形成が促進され、その後、多結晶シリコン膜の欠陥を水素により低減できる。もちろん、酸化膜の酸素欠陥の修復や、水素もしくは酸素による界面準位密度の低減も図ることができる。
引き続き、ＴＦＴの製造工程を説明する。シリコン膜１０２の再結晶化後、図１５（Ａ）に示すように、酸化シリコン膜（ゲート絶縁膜）１０２ｂ上に、導電性膜１０４として例えばＡｌ（アルミニウム）等の金属材料を例えばスパッタ法により形成する。次に、導電性膜１０４を所望の形状にパターニングし、ゲート電極（ゲート電極配線）Ｇを形成する。導電性膜１０４としては、Ａｌの他、Ｔａ（タンタル）等の高融点金属を用いてもよい。また、ゾルゲル法やＭＯＤ（Metal-organic decomposition 、有機金属堆積法)法を用いて導電性膜１０４を形成してもよい。即ち、金属化合物溶液を塗布および焼成することで、導電性膜１０４を形成してもよい。この際、液滴吐出法により、ゲート電極のパターンに応じて上記溶液を塗布し、焼成することができる。この場合、パターニング工程を省略できる。
次いで、ゲート電極Ｇをマスクとしてシリコン膜１０２中に、不純物イオンを打ち込む（ドープする、注入する）ことにより、ソース、ドレイン領域１０４ａ、１０４ｂを形成する。なお、１０４ａ、１０４ｂのうち、いずれか一方がソース領域となり、他方がドレイン領域となる。また、不純物イオンは、ｎ型半導体層を形成する場合には、例えば、ＰＨ3（リン化水素、Phosphine）を、ｐ型半導体層を形成する場合には、例えば、Ｂ2Ｈ6（ジボラン）をイオン打ち込みする。その後、熱処理を行ない、不純物イオンを活性化する。
ここで、上述したガスバーナー２２による熱処理を施し、不純物を活性化させてもよい。この熱処理では、好ましくはガスバーナー２２の火炎を酸化性とする。酸化性火炎は混合ガスを酸素リッチとすることによって得られる。雰囲気中の酸素が多結晶シリコン膜１０２ａとシリコン酸化膜（ゲート絶縁層）１０２ｂとの界面等におけるシリコン原子のダングリングボンドに結合し、該シリコン原子を電気的に不活性にして、界面準位密度を減少させる。このため、この熱処理においては、上述した半導体製造装置におけるプロセスパラメータを、例えば、ガスバーナー２２の火炎を３００〜６００℃の低温に、火炎の吹き出し圧力を、例えば、１．０〜２．０ＭＰａの高圧力に設定する。
次いで、図１５（Ｂ）に示すように、ゲート電極Ｇ上に、層間絶縁膜１０５を形成する。この層間絶縁膜１０５は、例えば、ＴＥＯＳおよび酸素ガスなどを原料ガスとしたプラズマＣＶＤにより形成することができる。また、ポリシラザン溶液などの絶縁性の液体材料を塗布し、熱処理を施す（焼成する）ことにより形成してもよい。ポリシラザン溶液を用いた場合、その焼成により酸化シリコン膜が形成される。ポリシラザン溶液とは、ポリシラザンを有機溶媒（例えばキシレン溶液）に溶かしたものである。
次いで、図１５（Ｃ）に示すように、層間絶縁膜１０５をパターニングすることにより、ソース、ドレイン領域１０４ａ、１０４ｂ上にコンタクトホールを形成する。
次いで、このコンタクトホールの内部を含む層間絶縁膜１０５上に、導電性膜１０６として例えばＩＴＯ（インジウム・スズ酸化膜）をスパッタリング法を用いて形成する。導電性膜１０６としては、ＩＴＯの他、例えばＡｌ、Ｍｏ（モリブデン）もしくはＣｕ（銅）等の金属材料を用いてもよい。また、ゾルゲル法やＭＯＤ法を用いて導電性膜１０６を形成してもよい。
次いで、導電性膜１０６を所望の形状にパターニングし、ソース、ドレイン電極（ソース、ドレイン引き出し電極、引き出し配線）１０６ａ、１０６ｂを形成する。なお、１０６ａ、１０６ｂのうち、いずれか一方がソース電極となり、他方がドレイン電極となる。
以上の工程によって、ＴＦＴがほぼ完成する。当該ＴＦＴは、例えば、液晶表示装置、電気泳動装置や有機ＥＬ装置などの画素電極の駆動素子、また、画素領域周辺の論理回路として使用される。また、メモリを構成する素子として、また、メモリを駆動する論理回路等として使用される。
なお、本製造方法においては、シリコン膜１０２をパターニングした後、水素火炎処理を施したが、シリコン膜１０２に水素火炎処理を施した後、パターニングを行なってもよい。但し、シリコン膜１０２をパターニングした後、水素火炎処理を施した場合、シリコン膜１０２の側壁にも水素火炎処理による熱酸化膜（ゲート絶縁膜１０２ｂ）が形成されるため、より好適である（図１０（Ｅ）参照）。
このように、本製造方法１によれば、水素と酸素の混合ガスを燃料とするガスバーナーによる熱処理により、半導体層を再結晶化するのと同時に半導体層表面に酸化膜を形成することが可能となる。よって、工程の簡略化を図ることができる。さらに、前述したように、再結晶化後の膜、酸化膜およびこれらの界面の特性を向上させることができる。
また、ＣＶＤ法では、荷電粒子がぶつかることによって、膜中に欠陥が生じやすく（図１４（Ｂ）参照）、半導体層と酸化膜との界面準位が高くなりやすいが、本製造方法によれば、欠陥や界面準位の低減を図ることができる。また、高価な装置が必要な高圧水蒸気アニール法での膜の改質と比較し、簡易な工程で安価な処理を可能とすることができる。
（製造方法２）
製造方法１においては、再結晶化の際に形成された酸化シリコン膜１０２ｂをゲート絶縁膜として利用したが、この酸化シリコン膜１０２ｂ上にさらにＣＶＤ法などで酸化シリコン膜を堆積し、熱酸化膜と堆積膜の積層膜でゲート絶縁膜を構成してもよい。
図１６および図１７は、製造方法２による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。
図１６（Ａ）に示すように、製造方法１と同様に、ガラス基板１００上に下地保護膜１０１を形成し、さらに、その上部に半導体膜として例えばシリコン膜１０２を形成した後、シリコン膜１０２をパターニングする。
次いで、シリコン膜１０２に水素火炎処理を施し、シリコンを再結晶化し、多結晶シリコン膜１０２ａとする。この際、多結晶シリコン膜１０２ａ上に酸化シリコン膜１０２ｂが形成される（図１６（Ｂ））。
次いで、図１６（Ｃ）に示すように、酸化シリコン膜１０２ｂ上に、絶縁膜として例えば酸化シリコン膜１０３を形成する。この酸化シリコン膜１０３は、例えばＴＥＯＳおよび酸素ガスなどを原料ガスとして、プラズマＣＶＤ法を用いて形成する。熱酸化膜である酸化シリコン膜１０２ｂと堆積膜である酸化シリコン膜１０３との積層膜でゲート絶縁膜ＧＯを構成する。
このように、上記工程によれば、ゲート絶縁膜ＧＯを水素火炎処理により形成された熱酸化膜と、堆積膜（追加絶縁膜）との積層膜で構成したので、ゲート絶縁膜の膜厚を容易に調整することができる。製造方法１で説明したように、本発明者の検討によると、水素火炎処理により形成される熱酸化膜は、数ｎｍであった。走査速度やギャップの制御によりこの熱酸化膜の厚膜化を図ることは可能である。しかしながら、その厚膜化には限界があるため、所望のゲート絶縁膜の膜厚に満たない場合には、堆積膜を追加することが好ましい。
かかる場合においても、製造方法１において詳細に説明したように、多結晶シリコン膜１０２ａと酸化シリコン膜１０２ｂとの界面の欠陥が低減され、さらに、界面準位密度の低減が図られているため、ＴＦＴ特性の向上を図ることができる。
次いで、図１７（Ａ）に示すように、製造方法１と同様に、ゲート絶縁膜ＧＯ上にゲート電極Ｇを形成する。次いで、ゲート電極Ｇをマスクとしてシリコン膜１０２中に、不純物イオンを打ち込むことにより、ソース、ドレイン領域１０４ａ、１０４ｂを形成する。次いで、ゲート電極Ｇ上に、層間絶縁膜１０５を形成する。
ここで、層間絶縁膜１０５を介して水素火炎処理を施してもよい。即ち、層間絶縁膜１０５上に水素火炎を走査する。前述したように、火炎中もしくは火炎の周囲には、原料ガス（Ｏ2、Ｈ2）や燃焼による生成物であるＨ2Ｏ（水蒸気）の他、酸素ラジカル（Ｏ*）、水素ラジカル（Ｈ*）、水酸基ラジカル（ＯＨ*）等が存在する。かかる反応活性種、原子および分子は、層間絶縁膜１０５等を介して進入可能である。よって、ゲート電極Ｇの形成時のエッチングや不純物イオン打ち込みの際に生じたゲート絶縁ＧＯに対するダメージ（欠陥）を修復することができる。
特に、水素原子、水素ラジカル、水素分子等は、分子（原子）サイズが小さいため、拡散係数が大きい。従って、ゲート絶縁膜ＧＯ近傍まで拡散し易く、欠陥修復に寄与する。よって、水素リッチな水素火炎処理を施してもよい。
また、このような欠陥修復のための水素火炎処理は、欠陥が生じ易いエッチング工程や不純物イオン打ち込み工程の後、適宜行なうことができる。よって、製造工程１で説明したように、不純物イオン打ち込みの後に、水素火炎処理を行なってもよい。また、このような欠陥修復のための水素火炎処理を、複数回行なってもよい。例えば、後述するソース、ドレイン電極１０６ａ、１０６ｂ上に絶縁膜を形成した後、もしくは、さらに上層の配線を覆う絶縁膜を形成した後など、種々のタイミングで行なってもよい。このように、絶縁膜の形成工程の後に、絶縁膜を介して水素火炎処理を行なうことにより、下層の配線がゲート電極に対する酸化や熱負荷を低減することができる。
次いで、図１７（Ｂ）に示すように、層間絶縁膜１０５をパターニングすることにより、ソース、ドレイン領域１０４ａ、１０４ｂ上にコンタクトホールを形成する。次いで、製造工程１と同様に、ソース、ドレイン電極１０６ａ、１０６ｂを形成する。この後、さらに、層間絶縁膜および配線の形成工程を繰り返し、多層の配線を形成してもよい。以上の工程によって、ＴＦＴがほぼ完成する。
このように、本工程によれば、製造工程１の効果に加え、ゲート絶縁膜ＧＯの膜厚を調整し易くなるという効果を奏する。
（製造方法３）
製造方法２においては、シリコン膜１０２をパターニングした後、水素火炎処理を施したが、シリコン膜１０２に水素火炎処理を施した後、パターニングを行なってもよい。
図１８および図１９は、製造方法３による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。
図１８（Ａ）に示すように、製造方法２と同様に、ガラス基板１００上に下地保護膜１０１を形成し、さらに、その上部に半導体膜として例えばシリコン膜１０２を形成する。
次いで、シリコン膜１０２に水素火炎処理を施し、シリコンを再結晶化し、多結晶シリコン膜１０２ａとする。この際、多結晶シリコン膜１０２ａ上に酸化シリコン膜１０２ｂが形成される。
次いで、図１８（Ｂ）に示すように、多結晶シリコン膜１０２ａおよび酸化シリコン膜１０２ｂをパターニングする。次いで、図１８（Ｃ）に示すように、酸化シリコン膜１０２ｂ上に、絶縁膜として例えば酸化シリコン膜１０３を形成する。この酸化シリコン膜１０３は、例えばＴＥＯＳおよび酸素ガスなどを原料ガスとして、プラズマＣＶＤ法を用いて形成する。熱酸化膜である酸化シリコン膜１０２ｂと堆積膜である酸化シリコン膜１０３との積層膜でゲート絶縁膜ＧＯを構成する。
このように、上記工程によれば、製造方法２と同様に、ゲート絶縁膜ＧＯの膜厚を容易に調整することができる。また、ゲート絶縁膜ＧＯを積層膜で構成しても、水素火炎処理により、多結晶シリコン膜１０２ａと酸化シリコン膜１０２ｂとの界面の欠陥が低減され、ＴＦＴ特性の向上を図ることができる。また、多結晶シリコン膜１０２ａのパターニングの際に露出した多結晶シリコン膜１０２ａの側壁を酸化シリコン膜１０３で覆うことができる。
次いで、図１９に示すように、製造方法１と同様に、ゲート絶縁膜ＧＯ上にゲート電極Ｇを形成する。次いで、ゲート電極Ｇをマスクとしてシリコン膜１０２中に、不純物イオンを打ち込むことにより、ソース、ドレイン領域１０４ａ、１０４ｂを形成する。次いで、ゲート電極Ｇ上に、層間絶縁膜１０５を形成し、ソース、ドレイン電極１０６ａ、１０６ｂを形成する。この後、さらに、層間絶縁膜および配線の形成工程を繰り返し、多層の配線を形成してもよい。以上の工程によって、ＴＦＴがほぼ完成する。
このように、本工程によれば、製造工程１の効果に加え、ゲート絶縁膜ＧＯの膜厚を調整し易くなるという効果を奏する。また、パターニング後の多結晶シリコン膜１０２ａの側壁が、酸化シリコン膜１０３で覆われるため、側壁部をゲート電極が横切っても、ゲート電極と多結晶シリコン１０２ａがショートしない。
なお、本製造方法においても、製造方法２と同様に、層間絶縁膜１０５を介して欠陥修復のための水素火炎処理を施してもよい。
（製造方法４）
製造方法１〜３においては、水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を走査することにより水素火炎処理を行なったが、上記混合ガスにさらに窒素（Ｎ2）を添加し、酸窒化膜を形成してもよい。図２０は、製造方法４による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。
即ち、図２０に示すように、シリコン膜１０２の水素火炎処理を、例えば、図１に示すガスコントローラ１５によって水素ガス（Ｈ2）、酸素ガス（Ｏ2）の混合ガスに、窒素（Ｎ2）を添加しつつ行なう。かかる処理によっても、シリコン膜１０２が多結晶シリコン１０２ａに変化するとともに、その表面に酸窒化シリコン膜１０２ｃが形成される。なお、他の工程は、製造方法１〜３と同様であるため、その詳細な説明を省略する。
このように、本製造方法によれば、多結晶シリコン膜１０２ａに、誘電率がより高く、より緻密な酸窒化シリコン膜１０２ｃを形成することができる。よって、ＴＦＴの特性を向上させることができる。
なお、窒素の添加は、処理当初から添加してもよく、また、処理の途中から添加してもよい。また、チャンバ内（図１参照）に窒素を導入して、酸窒化膜を形成してもよい。即ち、窒素雰囲気中で水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を走査することにより酸窒化膜を形成してもよい。また、この酸窒化膜と堆積膜の積層膜でゲート絶縁膜を構成してもよい。
（製造方法５）
製造方法１〜４においては、シリコン膜の水素火炎処理の際に形成された熱酸化膜を、ＴＦＴのゲート絶縁膜として利用したが、他の素子の一部として利用してもよい。本製造方法においては、上記熱酸化膜を容量絶縁膜として利用する。
図２１は、製造方法５による半導体装置（容量）の製造方法を示す工程断面図である。
図２１（Ａ）に示すように、製造方法２と同様に、ガラス基板１００上に下地保護膜１０１を形成し、さらに、その上部に半導体膜として例えばシリコン膜１０２を形成する。次いで、シリコン膜１０２を所望の形状にパターニングした後、水素火炎処理を施し、シリコンを再結晶化し、多結晶シリコン膜１０２ａとする。この際、多結晶シリコン膜１０２ａ上に酸化シリコン膜１０２ｂが形成される。多結晶シリコン１０２ａは、容量の下部電極となる。また、酸化シリコン膜１０２ｂは、容量絶縁膜となる。
次いで、図２１（Ｂ）に示すように、酸化シリコン膜１０２ｂ上に導電性膜１１１として例えばＡｌ等の金属材料を例えばスパッタ法により形成する。次に、導電性膜１１１を所望の形状にパターニングし、容量の上部電極（１１１）を形成する。
この後、必要に応じて、層間絶縁膜や配線を形成する。このように、シリコン膜の水素火炎処理の際に形成された熱酸化膜を、容量絶縁膜として利用してもよい。
また、上記工程においては、熱酸化膜のみを容量絶縁膜としたが、当該膜上に堆積絶縁膜を形成し、これらの積層膜で容量絶縁膜を構成してもよい。
また、上記工程においては、シリコン膜をパターニングした後、水素火炎処理を行なったが、シリコン膜の水素火炎処理を行なった後、パターニングしてもよい。さらに、上部電極を構成する金属材料を堆積した後に、パターニングしてもよい。
また、水素火炎処理の際、混合ガス中に窒素を導入し、形成される膜を酸窒化膜としてもよい。この場合、酸化膜より誘電率が大きくなる。また、この酸窒化膜と堆積絶縁膜の積層膜で容量絶縁膜を構成してもよい。
なお、製造方法１〜５においては、シリコン膜１０２の再結晶化の際に形成された熱酸化膜や熱窒化膜（１０２ｂ）をゲート絶縁膜もしくは容量絶縁膜として用いたが、当該熱酸化膜等をエッチングなどにより除去し、多結晶シリコン膜１０２ａの表面に再度水素火炎処理を施し、熱酸化膜（１０２ｂ）等を形成してもよい。また、ＣＶＤ法などにより堆積絶縁膜を形成してもよい。
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。
３）電気光学装置および電子機器の説明
次に、前述の実施の形態で説明した方法で形成される半導体装置（例えばＴＦＴ）が使用される電気光学装置（電子機器）について説明する。
前述の半導体装置（例えばＴＦＴ）は、例えば、電気光学装置（表示装置）の駆動素子として用いられる。図２２に、電気光学装置を用いた電子機器の例を示す。図２２（Ａ）は携帯電話への適用例であり、図２２（Ｂ）は、ビデオカメラへの適用例である。また、図２２（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図２２（Ｄ）は、ロールアップ式テレビジョンへの適用例である。
図２２（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明により形成された半導体装置を使用する（組み込む）ことができる。
図２２（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明により形成された半導体装置を使用する（組み込む）ことができる。
図２２（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明により形成された半導体装置を使用する（組み込む）ことができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも、本発明により形成された半導体装置を使用する（組み込む）ことができる。
図２２（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明により形成された半導体装置を使用する（組み込む）ことができる。
なお、電気光学装置を有する電子機器には、上記の他、大型スクリーン、パーソナルコンピュータ、携帯型情報機器（いわゆるＰＤＡ、電子手帳）等、さらには、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電光掲示板、宣伝広告用ディスプレイなど、各種のものが含まれる。
実施の形態１の半導体装置の製造に用いられる半導体製造装置の構成例を示す図である。 半導体製造装置のガスバーナー部の構成例を示す平面図である。 半導体製造装置のガスバーナー部の構成例を示す断面図である。 半導体製造装置のガスバーナー部の第１構成例を示す図である。 半導体製造装置のガスバーナー部の第２構成例を示す図である。 半導体製造装置のガスバーナー部の第３構成例を示す図である。 ノズルの高さと流出ガスの圧力との関係を示す図である。 ノズルの形状および角度と流出ガスの圧力との関係を示す図である。 ノズルと導気管との距離と流出ガスの圧力との関係を示す図である。 製造方法１による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。 再結晶化後のシリコン膜厚および酸化シリコン膜厚を測定した結果を示す図である。 水素火炎処理および測定位置を示す図である。 製造方法１による効果を説明するための断面図である。 製造方法１による効果を説明するための断面図である。 製造方法１による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。 製造方法２による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。 製造方法２による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。 製造方法３による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。 製造方法３による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。 製造方法４による半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。 製造方法５による半導体装置（容量）の製造方法を示す工程断面図である。 電気光学装置を用いた電子機器の例を示す図である。
符号の説明
１１…水タンク、１２…電気分解槽、１５…ガスコントローラ、２１…チャンバ（処理室）、２２…ガスバーナー、２２ａ…導気管、２２ｂ…遮蔽器、２２ｃ…燃焼室、２２ｄ…ノズル、２２ｅ…流出口、５１…ステージ部、１００…ガラス基板（基板）、１０１…下地保護膜、１０２…シリコン膜、１０２ａ…多結晶シリコン膜、１０２ｂ…酸化シリコン膜、１０２ｃ…酸窒化シリコン膜、１０３…ゲート絶縁膜、１０４…導電性膜、１０４ａ、１０４ｂ…ソース、ドレイン領域、１０５…層間絶縁膜、１０６…導電性膜、１０６ａ、１０６ｂ…ソース、ドレイン電極、１１１…導電性膜、３００…ガラス基板（基板）、３０１…下地保護膜、３０２ａ…多結晶シリコン膜、３０３…ゲート絶縁膜、３０４ａ、３０４ｂ…ソース、ドレイン領域、３０５…層間絶縁膜、３０６ａ、３０６ｂ…ソース、ドレイン電極、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、ｃ…キャリア、ｄ…ダメージ、Ｇ…ゲート電極、ＧＯ…ゲート絶縁膜

Claims (17)

  1. 水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を熱源として、基板上に成膜された半導体層を熱処理する工程であって、前記半導体層が再結晶化され、前記半導体層の表面に酸化膜が形成される熱処理工程と、
    前記酸化膜上に導電性膜を形成する工程と、
    を有し、
    前記ガスバーナーを、混合ガスを導出する導気管と、前記導気管を覆って混合ガスを燃焼させる燃焼室と、燃焼ガスを排出するノズル部とを含む遮蔽器と、を含むように構成することを特徴とする半導体装置の製造方法。
  2. 前記酸化膜上に絶縁膜を形成する工程を有し、前記導電性膜は、前記絶縁膜上に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 水素及び酸素の混合ガスを燃料とするガスバーナーの火炎を熱源として、基板上に成膜された半導体層を熱処理する工程であって、前記半導体層が再結晶化され、前記半導体層の表面に酸窒化膜が形成される熱処理工程と、
    前記酸窒化膜上に導電性膜を形成する工程と、
    を有し、
    前記熱処理は、前記水素及び酸素の混合ガスに窒素を含有させて行う熱処理、もしくは、窒素雰囲気で行なわれる熱処理であることを特徴とする半導体装置の製造方法。
  4. 前記酸化膜もしくは酸窒化膜はゲート絶縁膜であり、前記導電性膜は、ゲート電極であることを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  5. 前記酸化膜もしくは酸窒化膜は容量絶縁膜であり、前記導電性膜は、容量電極であることを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  6. 前記熱処理は、前記水素及び酸素の混合ガスを酸素過剰に設定して行う熱処理であることを特徴とする請求項１〜５のいずれか一項記載の半導体装置の製造方法。
  7. 前記熱処理の後、前記水素及び酸素の混合ガスを水素過剰に設定して行い、前記半導体層と前記酸化膜との改質を行う熱処理をさらに含むことを特徴とする請求項１〜６のいずれか一項記載の半導体装置の製造方法。
  8. 前記熱処理する工程に先立って、前記基板上に成膜された半導体層をエッチング法によりパターニングする工程を行うことを特徴とする請求項１〜７のいずれか一項記載の半導体装置の製造方法。
  9. 前記熱処理が前記ガスバーナーの火炎を直線状に形成し、該直線状火炎によって前記半導体層を相対的に走査することによって行われる請求項１〜８のいずれか一項記載の半導体装置の製造方法。
  10. 前記ガスバーナーと前記基板との距離を調整して該半導体層が曝される火炎の温度あるいは圧力を調整する請求項１〜９のいずれか一項記載の半導体装置の製造方法。
  11. 前記ガスバーナーの前記基板に対する姿勢を調整して該半導体層が曝される火炎の圧力を調整する、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
  12. 不活性ガスを前記水素及び酸素の混合ガスに加えて前記火炎の温度を調整する、請求項１〜１１のいずれか一項記載の半導体装置の製造方法。
  13. 前記基板及びガスバーナーをチャンバ内に配置し、前記チャンバ内に不活性ガスを導入してチャンバ内の圧力を調整する請求項１〜１２のいずれか一項記載の半導体装置の製造方法。
  14. 前記熱処理を行う前および／または処理中に前記基板を加熱する工程を含む請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記ガスバーナーを、混合ガスを導出する導気管と、前記導気管を覆って混合ガスを燃焼させる燃焼室と、燃焼ガスを排出するノズル部とを含む遮蔽器と、を含むように構成する請求項３〜１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記導気管に一定のピッチで複数の開口部を形成して、該開口部から火炎を照射する請求項１５記載の半導体装置の製造方法。
  17. 請求項１〜１６のいずれか一項記載の半導体装置の製造方法を有することを特徴とする電子機器の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4453021B2 (ja) * 2005-04-01 2010-04-21 セイコーエプソン株式会社 半導体装置の製造方法及び半導体製造装置
JP4434167B2 (ja) * 2006-03-28 2010-03-17 セイコーエプソン株式会社 半導体装置の製造方法
JP4362834B2 (ja) * 2006-10-11 2009-11-11 セイコーエプソン株式会社 半導体装置の製造方法、電子機器の製造方法および半導体製造装置
JP4407685B2 (ja) * 2006-10-11 2010-02-03 セイコーエプソン株式会社 半導体装置の製造方法および電子機器の製造方法
US8197908B2 (en) * 2008-03-14 2012-06-12 Hestia Tec, Llc Method for preparing electrically conducting materials
FR2943050A1 (fr) * 2009-03-11 2010-09-17 Saint Gobain Procede de depot de couche mince.
JP5371831B2 (ja) * 2010-02-25 2013-12-18 三菱電機株式会社 半導体装置の製造方法
DE102010062386B4 (de) * 2010-12-03 2014-10-09 Evonik Degussa Gmbh Verfahren zum Konvertieren von Halbleiterschichten, derartig hergestellte Halbleiterschichten sowie derartige Halbleiterschichten umfassende elektronische und optoelektronische Erzeugnisse
JP5610486B2 (ja) * 2011-11-18 2014-10-22 株式会社日本製鋼所 レーザ処理装置のガス噴射手段
CN103943538B (zh) * 2014-04-25 2016-09-07 苏州天霖电子科技有限公司 一种氮气加热装置
US9613828B2 (en) 2014-06-24 2017-04-04 Ultratech, Inc. Method of laser annealing a semiconductor wafer with localized control of ambient oxygen
JP6185512B2 (ja) * 2014-06-24 2017-08-23 ウルトラテック インク 周囲酸素ガスの局在化制御を用いた半導体ウエハのレーザアニーリング方法
CN106087040B (zh) * 2016-07-14 2018-07-27 京东方科技集团股份有限公司 半导体多晶化系统和对单晶半导体基板进行多晶化的方法
KR101918851B1 (ko) 2017-06-22 2018-11-14 중앙대학교 산학협력단 반도체 특성을 갖는 전도성 고분자 박막의 제조방법 및 반도체 특성을 갖는 전도성 고분자 박막을 포함하는 박막 트랜지스터

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3272591A (en) * 1959-05-08 1966-09-13 Union Carbide Corp Production of single crystals from incongruently melting material
US3876382A (en) * 1970-03-24 1975-04-08 Siemens Ag Verneuil apparatus for growing spinel-type oxide monocrystals
DE2324783A1 (de) * 1973-05-16 1974-12-12 Siemens Ag Verfahren und vorrichtung zum herstellen eines kristalls nach verneuil
JPS56137643A (en) 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Thermal processing of semiconductor
JPH088255B2 (ja) 1990-02-20 1996-01-29 株式会社東芝 半導体基板表面処理方法および半導体基板表面処理装置
KR940010509B1 (ko) 1990-02-20 1994-10-24 가부시끼가이샤 도시바 반도체 기판 표면 처리 방법
JP3360139B2 (ja) 1991-03-13 2002-12-24 株式会社アルバック ゲート絶縁膜形成方法
JP2884203B2 (ja) 1991-12-04 1999-04-19 正國 鈴木 半導体結晶層の製造方法
JP3173135B2 (ja) 1992-06-24 2001-06-04 セイコーエプソン株式会社 薄膜半導体装置及びその製造方法
JPH06302511A (ja) 1992-07-27 1994-10-28 Masakuni Suzuki 半導体単結晶層の製造方法
JP2624451B2 (ja) * 1994-06-23 1997-06-25 山形日本電気株式会社 半導体装置の製造装置
JP3105770B2 (ja) 1995-09-29 2000-11-06 日本電気株式会社 半導体装置の製造方法
JPH11135492A (ja) 1997-11-04 1999-05-21 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
JPH11145148A (ja) 1997-11-06 1999-05-28 Tdk Corp 熱プラズマアニール装置およびアニール方法
WO1999041777A1 (fr) 1998-02-13 1999-08-19 Seiko Epson Corporation Procede de production d'un dispositif semi-conducteur et appareil de traitement a chaud
JP2000219523A (ja) * 1999-01-28 2000-08-08 Nikon Corp 石英ガラスの成形方法、成形装置、及びそれにより得られた石英ガラス
JP2002241135A (ja) 2001-02-09 2002-08-28 Toshiba Ceramics Co Ltd 不透明合成石英ガラスの製造方法
JP2003130315A (ja) 2001-10-26 2003-05-08 Zetto:Kk バーナ装置
JP2003197618A (ja) 2001-12-25 2003-07-11 Sanyo Electric Co Ltd 薄膜形成方法
JP2004281998A (ja) 2003-01-23 2004-10-07 Seiko Epson Corp トランジスタとその製造方法、電気光学装置、半導体装置並びに電子機器
JP4453021B2 (ja) * 2005-04-01 2010-04-21 セイコーエプソン株式会社 半導体装置の製造方法及び半導体製造装置
JP4434167B2 (ja) * 2006-03-28 2010-03-17 セイコーエプソン株式会社 半導体装置の製造方法
JP4407685B2 (ja) * 2006-10-11 2010-02-03 セイコーエプソン株式会社 半導体装置の製造方法および電子機器の製造方法
JP4362834B2 (ja) * 2006-10-11 2009-11-11 セイコーエプソン株式会社 半導体装置の製造方法、電子機器の製造方法および半導体製造装置

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