WO2007094230A1 - Ｓｏｉ基板の製造方法 - Google Patents

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WO2007094230A1
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silicon
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soi
manufacturing
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Shoji Akiyama
Yoshihiro Kubota
Atsuo Ito
Makoto Kawai
Yuuji Tobisaka
Koichi Tanaka
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Shin-Etsu Chemical Co., Ltd.
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Definitions

  • the present invention relates to a method for manufacturing an S0I substrate having a single crystal silicon thin film on a quartz substrate which is a transparent insulating substrate.
  • a SOQ substrate Silicon on Quartz having a silicon thin film on a quartz substrate is an SOI substrate that is expected to be applied to optical devices such as TFT liquid crystal monitor manufacturing devices.
  • As a method there has been proposed a method in which substrates of different materials such as a silicon substrate and a quartz substrate are bonded to each other.
  • SmartCut method, SiGen method, and the like are known as methods for manufacturing an SOI substrate by bonding substrates together.
  • the SmartCut method bonds a silicon substrate, in which hydrogen bubbles are injected into the bonding surface side to generate “bubbles” at a high density, called a “microbubble layer”, and a support substrate (Nodrueha).
  • heat treatment at 400 ° C or higher for example, 500 ° C
  • Patent Document 1 AJ Auberton-Herve et al, "SMART CUT TECHNOLOGY: IND USTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL D EVELOPMENTS" (Electrochemical Society Proceedings Volume 99-3 (1999 p.93-106) (Non-Patent Document 1)).
  • the difference between these two methods is mainly in the silicon thin film peeling process.
  • the SmartCut method requires high-temperature processing to peel off the silicon thin film.
  • the SiGen method can be peeled off at room temperature. It is.
  • the SiGen method capable of low-temperature peeling is difficult to generate cracks and local cracks due to the difference in thermal characteristics as described above, but mechanically applies external force for peeling silicon thin films.
  • this method of performing thin film peeling by applying and cutting the bond of silicon atoms excessive external force is easily applied during the peeling process, and the adhesion surface of the substrate is peeled off or peeling marks are generated, or the silicon thin film There is a problem that mechanical damage is easily introduced.
  • the present invention has been made in view of such problems, and an object of the present invention is to produce a SOQ substrate by bonding a single crystal silicon substrate and a quartz substrate to each other between the substrates. Avoids cracks, local cracks, etc. caused by differences in thermal characteristics and mechanical damage into the silicon thin film layer (SOI layer), thereby ensuring film thickness uniformity, crystallinity, and electrical characteristics.
  • SOI layer silicon thin film layer
  • the manufacturing method of the S0I substrate of the present invention has a dose amount of 8 X 10 16 to 4 X 10 on the surface side of the first substrate which is a single crystal silicon substrate.
  • a first step of implanting hydrogen of 17 atomsZcm 2 to form a hydrogen ion implanted layer, and surface activation treatment is performed on at least one of the surface of the second substrate that is a quartz substrate and the surface of the first substrate. Applying the second step, and bonding the surface of the first substrate and the surface of the second substrate together
  • the surface activation process of the second step is performed by at least one of a plasma process and an ozone process.
  • the fifth step can be executed by applying a mechanical shock from an end of the hydrogen ion implanted layer.
  • a vibration shock is applied to the bonded substrate.
  • a thermal shock is applied to the bonded substrate.
  • the first substrate may be a single crystal silicon substrate having an oxide film on the surface side.
  • a heat treatment caused by a difference in thermal expansion coefficient between the two substrates is performed by performing a relatively low temperature heat treatment on the bonded substrate in which a high concentration of hydrogen is ion-implanted into the silicon substrate as compared with the conventional case. Since stress is generated to weaken the chemical bonds of silicon atoms in the ion implantation layer, it is possible to remarkably reduce the external impact level required for peeling the silicon thin film.
  • FIG. 1 is a diagram for explaining an example of a manufacturing process of an SOI substrate according to the present invention.
  • FIG. 2 is a conceptual diagram for explaining the state of heat treatment for peeling a silicon thin film.
  • FIG. 1 is a diagram for explaining a process example of a method for manufacturing an SOI substrate according to the present invention.
  • the first substrate 10 shown in A) is a single crystal Si substrate, and the second substrate 20 is a quartz substrate.
  • the single-crystal Si substrate 10 is a commercially available Si substrate grown by, for example, the CZ method (Tyochralski method).
  • the diameter is appropriately selected depending on the design value and process of the device provided with the S0I substrate manufactured by the method of the present invention or the display area of the manufactured device.
  • the single crystal Si substrate 10 may be in a state where an oxide film is formed in advance on the surface (bonding surface).
  • the quartz substrate 20 is also the same as the orientation flat (O F) provided in the single crystal Si substrate 10. It is convenient to provide OFs so that these OFs are aligned and bonded together.
  • hydrogen ions are implanted into the surface of the first substrate (single crystal Si group) 10 to form a hydrogen ion implanted layer (FIG. 1 (B)).
  • This ion-implanted surface becomes the later “bonding surface (bonding surface)”.
  • a uniform ion implantation layer 11 is formed at a predetermined depth near the surface of the single crystal Si substrate 10 (average ion implantation depth L). In the region corresponding to the average ion implantation depth L, a “microbubble layer” localized in the region is formed (Fig. 1 (C)).
  • the hydrogen ion implantation amount is set higher than the value adopted in the SmartCut method, which is the conventional method, and the dose amount is 8 X 10 16 to 4 X 10 17 atoms / cm. 2
  • the dose amount is set to about X 10 16 atoms / cm 2 .
  • the cause of the surface roughness of the SOI layer generated under the above-described ion implantation conditions in the conventional method is not the hydrogen ion dose itself, but the silicon thin film is peeled off. It became clear that it was in the heat treatment process at a relatively high temperature (for example, 500 ° C) used to obtain the S0I layer.
  • the present inventors investigated the influence on the surface roughness of the S O1 layer by performing hydrogen ion implantation with various doses. As shown below, surface roughness was not observed at doses up to at least 4 X 10 17 atoms / cm 2 .
  • the depth of the ion-implanted layer 11 from the surface of the single-crystal Si substrate 10 is controlled by the acceleration voltage during ion implantation, and the thickness of the SOI layer is peeled off.
  • the average ion implantation depth L is set to 0.5 / im or less, and the acceleration voltage is set to 50-:! OOkeV.
  • an insulating film such as an oxide film is formed in advance on the ion implantation surface of the single crystal Si substrate 10 as is normally done in order to suppress channeling of implantation ions in the ion implantation process into the Si crystal.
  • ion implantation may be performed through this insulating film.
  • Plasma treatment and ozone treatment for the purpose of surface cleaning and surface activation are performed on the respective joint surfaces of the single-crystal Si substrate 10 and the quartz substrate 20 on which the ion-implanted layer 11 is formed in this manner. (Fig. 1 (D)).
  • Such surface treatment is performed for the purpose of surface activation by removing organic substances on the bonding surface or increasing the OH groups on the surface.
  • the single crystal Si substrate 10 and the quartz substrate are used. It is not always necessary to apply treatment to both of the 20 joining surfaces, and it may be applied to only one of the joining surfaces.
  • a surface-cleaned single crystal Si substrate and Z or quartz substrate that have been subjected to RCA cleaning or the like are placed on a sample stage in a vacuum chamber, and the vacuum treatment is performed. Introduce plasma gas into the chamber to a predetermined vacuum level To do.
  • the plasma gas used here include oxygen gas, hydrogen gas, argon gas, or a mixed gas thereof, or a mixed gas of hydrogen gas and helium gas for surface treatment of a single crystal Si substrate. Yes, it can be changed as appropriate depending on the surface condition and purpose of the single crystal Si substrate.
  • a gas containing at least oxygen gas is used as the plasma gas.
  • the surface of the quartz substrate is in an oxidized state, there is no particular restriction on the selection of such a plasma gas species.
  • high-frequency plasma with a power of about 100 W is generated, and the surface of the single crystal Si substrate and / or quartz substrate to be plasma-treated is treated for about 5 to 10 seconds to complete.
  • a surface-cleaned single crystal Si substrate and / or quartz substrate that has been previously subjected to RCA cleaning or the like is placed on a sample stage in an oxygen-containing chamber. Then, after introducing a plasma gas such as nitrogen gas or argon gas into the chamber, a high-frequency plasma with a predetermined power is generated, and oxygen in the atmosphere is converted into ozone by the plasma to be processed. And / or the surface of the quartz substrate is treated for a predetermined time.
  • a plasma gas such as nitrogen gas or argon gas
  • the surfaces of the single crystal Si substrate 10 and the quartz substrate 20 that have been subjected to such surface treatment are adhered and bonded together as a bonding surface (FIG. 1E).
  • a bonding surface As described above, at least one surface (bonding surface) of the single crystal Si substrate 10 and the quartz substrate 20 is activated by being subjected to surface treatment by plasma treatment, ozone treatment, or the like. In such a state, it is possible to obtain a bonding strength that can withstand mechanical peeling and mechanical polishing in the subsequent process.
  • the substrate in the shell-divided state is heated at a relatively low temperature of 150 ° C to 300 ° C (Fig. 1 (F)).
  • This heat treatment is intended to weaken the chemical bonds of silicon atoms in the ion implantation layer 11 by generating thermal stress due to the difference in thermal expansion coefficient between the silicon substrate 10 and the quartz substrate 20. It is.
  • hydrogen ions are implanted at a relatively high dose amount of 8 10 16 to 4 10 17 & 1: 0111 s / cm 2 .
  • Si atoms with unpaired bonds are generated at high density.
  • heat treatment at high temperature If applied, the surface will be roughened due to the diffusion phenomenon, so the heat treatment temperature is set to 300 ° C or lower.
  • the silicon crystal has a larger thermal expansion coefficient than that of quartz, so that a large stress is exerted between the two substrates over the entire shell-occupying substrate. Will occur.
  • S source elements having unpaired bonds and high-density Si_H bonds are generated and coupled to atoms. Since the state is locally weakened, if the stress due to the above-described difference in the thermal expansion coefficient between the substrates is added to the ion-implanted layer 11 in this state, chemical bonding in the originally weak state is easy. As a result, the chemical bond of silicon atoms in the ion implantation layer 11 is significantly weakened.
  • Another reason for setting the heat treatment temperature to 300 ° C or lower in the present invention is that the difference in thermal expansion coefficient between single crystal Si and quartz, the amount of strain resulting from the difference in thermal expansion coefficient, and the amount of strain This is because the thickness of the single crystal Si substrate 10 and the quartz substrate 20 is taken into consideration.
  • the thickness of the single-crystal Si substrate 10 and the quartz substrate 20 is generally comparable, Netsu ⁇ expansion coefficient of the single crystal Si (2. 33 X 10_ 6) and the thermal expansion coefficient of the quartz (0. 6 X 10_ 6 ), when heat treatment is performed at a temperature exceeding 320 to 350 ° C, cracks due to thermal strain, delamination at the joint surface, etc. In extreme cases, the single crystal Si substrate or quartz substrate may break.
  • the upper limit of the heat treatment temperature is selected to be 300 ° C. If the heat treatment temperature is lower than 150 ° C, it is difficult to obtain a thermal stress that is effective for weakening chemical bonds of silicon atoms in the ion-implanted layer 11. 150 ° C is selected.
  • FIG. 2 is a conceptual diagram for illustrating various methods for peeling a silicon thin film.
  • Fig. 2 (A) shows an example of peeling by thermal shock
  • Fig. 2 (B) shows peeling by mechanical impact
  • Figure 2 (C) shows an example of peeling by vibration shock.
  • reference numeral 30 denotes a heating unit.
  • a heating plate 32 having a smooth surface is placed on a hot plate 31, and the smooth surface of the heating plate 32 is a quartz substrate.
  • the single crystal Si substrate 10 bonded to 20 is in close contact with the back surface.
  • a dummy silicon substrate is used for the heating plate 32, there is no material limitation, especially if a smooth surface is easily obtained (semiconductor substrate or ceramic substrate). It is possible to use silicone rubber as a heating plate material.
  • the heat-resistant temperature is considered to be about 250 ° C, so it is not suitable for use at higher temperatures. Further, if the surface of the hot plate 31 is sufficiently smooth, the hot plate 31 itself may be used as a “heating plate” without using the heating plate 32.
  • the temperature of the heating plate 32 is maintained at a temperature of, for example, 300 ° C and the back surface of the single crystal Si substrate 10 in which the quartz substrate 20 and the shells are in close contact with the heating plate 32, the single crystal Si is heated by heat conduction.
  • the substrate 10 is heated, and a temperature difference is generated between the substrate 10 and the quartz substrate 20.
  • the thermal expansion coefficient of the silicon substrate is larger than the thermal expansion coefficient of the quartz substrate, when the bonded single crystal Si substrate 10 is heated from the back surface, the single crystal Si substrate 10 side suddenly increases. Due to the expansion, a large stress is generated between the two substrates, and the silicon thin film is peeled off by this stress.
  • the ejection of fluid is used for applying a mechanical shock, and a fluid such as gas or liquid is ejected from the tip 41 of the nozzle 40 in a jet shape.
  • the impact is given by spraying from the side of the single crystal Si substrate 10.
  • it is possible to use a technique such as applying an impact by pressing the tip of the blade against the vicinity of the ion-implanted layer 11.
  • the silicon thin film may be peeled off by applying a vibration impact with ultrasonic waves oscillated from the diaphragm 50 of the ultrasonic oscillator.
  • damage may be introduced into the SOI layer in any of the bonding process of the single crystal Si substrate 10 and the quartz substrate 20 and the peeling process of the SOI layer. It does not require any mechanical debonding treatment, and the force can be consistently processed at low temperature (300 ° C or less), so film thickness uniformity, crystallinity, and various electrical properties (carrier mobility, etc.) In addition to being able to provide an SOI substrate having an excellent SOI layer, it is extremely advantageous from the viewpoint of stabilization and simplification of the manufacturing process of the SOI substrate.
  • an SOI substrate SOQ substrate
  • a quartz substrate in the process of manufacturing an SOI substrate (SOQ substrate) by laminating a single crystal silicon substrate and a quartz substrate, cracks and localities due to differences in thermal characteristics between the substrates are obtained. It is possible to avoid the introduction of cracks and mechanical damage into the SI layer. As a result, it is possible to provide an SOI substrate having an SOI layer that is excellent in film thickness uniformity, crystallinity, and various electrical characteristics (such as carrier mobility).

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Abstract

　ドーズ量８×１０１６～４×１０１７ａｔｏｍｓ／ｃｍ２で水素イオンを注入して単結晶シリコン基板（１０）中にイオン注入層（１１）を形成する。シリコン基板（１０）と石英基板（２０）を貼り合わせた状態で１５０°C以上３００°C以下の比較的低い温度で加熱する。この加熱処理により、シリコン基板（１０）と石英基板（２０）の両基板間の熱膨張係数差に起因する熱応力が生じてイオン注入層（１１）内のシリコン原子の化学結合が弱化する。この熱処理で弱化された状態のイオン注入層（１１）に、熱衝撃、振動衝撃、あるいは機械的衝撃を外部から付与してシリコン薄膜を剥離し、石英基板（２０）上にＳＯＩ層（１２）を得る。熱処理温度は３００°C以下に制限されているから、シリコン結晶中での水素原子の拡散が顕著に生じることがなく、ＳＯＩ層の表面荒れが生じることがない。

Description

明 細 書
SOI基板の製造方法
技術分野
[0001] 本発明は、透明絶縁性基板である石英基板上に単結晶シリコン薄膜を有する S〇I 基板の製造方法に関する。
背景技術
[0002] 石英基板上にシリコン薄膜を有する SOQ基板（Silicon on Quartz)は、光学デバ イス、例えば TFT液晶モニタ製造用デバイスなどへの応用が期待されている SOI基 板であり、 SOQ基板の製造方法としてシリコン基板と石英基板という異種材料の基板 同士の貼り合わせによる方法が提案されている。
[0003] 従来より、基板を貼り合わせて SOI基板を製造するための方法として、 SmartCut法 や SiGen法などが知られている。このうち、 SmartCut法は、貼り合せ面側に水素イオン を注入して「微小気泡層」と呼ばれる「気泡」を高密度で発生させたシリコン基板と、 支持基板 (ノ、ンドルゥエーハ）とを貼り合わせ、 400°C以上 (例えば 500°C)の熱処理 を施して「微小気泡層」を「成長」させ、この「気泡成長」を利用してシリコン薄膜を熱 剥離することで SOI基板を得る方法である（例えば、特許第 3048201号公報 (特許 文献 1)や A. J. Auberton-Herve et al, "SMART CUT TECHNOLOGY: IND USTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL D EVELOPMENTS" (Electrochemical Society Proceedings Volume 99-3 (1999) p.93- 106) (非特許文献 1) )。
[0004] また、 SiGen法は、貝 り合せ面側に水素イオンを注入したシリコン基板とシリコン基板 あるいは他の材料の基板とを貼り合わせる前に、これらの基板の貼り合せ面をプラズ マ処理し、表面が活性化された状態で両基板を貼り合わせ、低温 (例えば、 100〜3 00°C)で熱処理を施して接合強度を高めた後に、常温で機械的に剥離して SOI基 板を得る方法である（例えば、米国特許第 6263941号明細書 (特許文献 2)、米国特 許第 6513564号明細書 (特許文献 3)、米国特許第 6582999号明細書 (特許文献 4) )。 発明の開示
発明が解決しょうとする課題
[0005] これら 2つの方法の相違点は、主としてシリコン薄膜の剥離プロセスにあり、 SmartC ut法はシリコン薄膜の剥離のために高温での処理を必要とする力 SiGen法は常温で の剥離が可能である。
[0006] SOQ基板をシリコン基板と石英基板との貼り合わせにより製造する場合、これら異 種材料同士は熱膨張率や固有耐熱温度などにおいて相違するから、製造工程中で 貝占り合わせ基板に施される熱処理の温度が高くなると、両基板間の熱的諸特性の相 違に起因して、割れや局所的なクラックなどが生じ易くなる。このような観点からは、シ リコン薄膜の剥離に高温を要する SmartCut法は、貼り合わせによる SOQ基板の製造 方法として好ましレ、ものとはレ、えなレ、。
[0007] 一方、低温剥離が可能な SiGen法は、上述したような熱的諸特性の相違に起因した 割れや局所的クラックは生じ難レ、ものの、シリコン薄膜剥離のための外力を機械的に 付与してシリコン原子の結合を切断することで薄膜剥離を実行するこの手法では、当 該剥離工程中に過剰な外力が付与され易ぐ基板の接着面が剥がれたり剥離痕が 生じたり或いはシリコン薄膜に機械的なダメージが導入され易いという問題がある。
[0008] 本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、単 結晶シリコン基板と石英基板とを貼り合わせて SOQ基板を製造する工程において、 基板間の熱的諸特性の相違に起因する割れや局所的クラック等および機械的ダメ ージのシリコン薄膜層（SOI層）への導入を回避し、もって膜厚均一性、結晶性、電 気的諸特性 (キャリア移動度など）に優れた SOI層を有する SOQ基板を提供すること にめる。
課題を解決するための手段
[0009] このような課題を解決するために、本発明の S〇I基板の製造方法は、単結晶シリコ ン基板である第 1の基板の表面側にドーズ量 8 X 1016〜4 X 1017atomsZcm2の水 素を注入して水素イオン注入層を形成する第 1のステップと、石英基板である第 2の 基板の表面及び前記第 1の基板の表面の少なくとも一方に表面活性化処理を施す 第 2のステップと、前記第 1の基板の表面と前記第 2の基板の表面とを貼り合わせる 第 3のステップと、前記貼り合わせた基板を 150°C以上 300°C以下の温度で加熱す る第 4のステップと、前記加熱処理後の貼り合せ基板の前記第 1の基板からシリコン 層を剥離して前記第 2の基板の表面上に SOI層を形成する第 5のステップとを備えて いる。
[0010] 本発明において、前記第 2のステップの表面活性化処理は、プラズマ処理又はォ ゾン処理の少なくとも一方で実行されることが好ましい。
[0011] また、本発明において、前記第 5のステップは、前記水素イオン注入層の端部から 機械的衝撃を付与することにより実行することができ、例えば、前記貼り合わされた基 板に振動衝撃を付与したり、熱衝撃を付与することにより実行するようにしてもよい。
[0012] さらに、本発明において、前記第 1の基板は、表面側に酸化膜を有する単結晶シリ コン基板としてもよレ、。
発明の効果
[0013] 本発明によれば、従来に比較して高濃度の水素をシリコン基板にイオン注入した貼 り合せ基板に比較的低温の熱処理を施して両基板間の熱膨張係数差に起因する熱 応力を生じさせてイオン注入層内のシリコン原子の化学結合を弱化させることとした ので、シリコン薄膜の剥離に必要とされる外部からの衝撃レベルを著しく低減させるこ とが可能となる。
[0014] これにより、基板間の熱的諸特性の相違に起因する割れや局所的クラック等および 機械的ダメージのシリコン基板の表面領域から剥離されるシリコン薄膜への導入が回 避され、その結果、膜厚均一性、結晶性、電気的諸特性 (キャリア移動度など）に優 れた SOI層を有する SOI基板を提供することが可能となる。
図面の簡単な説明
[0015] [図 1]図 1は、本発明の SOI基板の製造プロセス例を説明するための図である。
[図 2]図 2は、シリコン薄膜剥離のための熱処理の様子を説明するための概念図であ る。
発明を実施するための最良の形態
[0016] 以下に、図面を参照して本発明を実施するための最良の形態について説明する。
[0017] 図 1は、本発明の SOI基板の製造方法のプロセス例を説明するための図で、図 1 ( A)に図示された第 1の基板 10は単結晶 Si基板、第 2の基板 20は石英基板である。 ここで、単結晶 Si基板 10は、例えば、 CZ法 (チヨクラルスキ法）により育成された一般 に市販されている Si基板であり、その導電型や比抵抗率などの電気特性値や結晶 方位や結晶径は、本発明の方法で製造される S〇I基板が供されるデバイスの設計値 やプロセスあるいは製造されるデバイスの表示面積などに依存して適宜選択される。 また、この単結晶 Si基板 10はその表面 (貼り合せ面）に予め酸化膜が形成された状 態のものであってもよい。
[0018] なお、これらの基板の直径は同一であり、後のデバイス形成プロセスの便宜のため 、石英基板 20にも単結晶 Si基板 10に設けられているオリエンテーション 'フラット（〇 F)と同様の OFを設けておき、これらの OF同士を一致させて貼り合わせるようにする と好都合である。
[0019] 先ず、第 1の基板（単結晶 Si基） 10の表面に水素イオンを注入し、水素イオン注入 層を形成する（図 1 (B) )。このイオン注入面が後の「接合面 (貼り合せ面）」となる。こ の水素イオン注入により、単結晶 Si基板 10の表面近傍の所定の深さ（平均イオン注 入深さ L)に均一なイオン注入層 11が形成され、単結晶 Si基板 10の表面領域での 平均イオン注入深さ Lに対応する領域には、当該領域に局在する「微小気泡層」が 形成される（図 1 (C) )。
[0020] 本発明においては、水素のイオン注入量を従来法である SmartCut法で採用されて レ、る値に比較して高く設定し、ドーズ量 8 X 1016〜4 X 1017atoms/cm2とする。従 来、 SmartCut法で S〇I基板を作製する場合には、水素イオンのドーズ量が 1 X 1017a toms/cm2を越えるとその後に得られる S〇I層の表面荒れが生じるとされ、 Ί X 1016 atoms/cm2程度のドーズ量に設定するのが一般的であった。
[0021] し力 ながら、本発明者らの検討によれば、従来法において生じる上記イオン注入 条件で生じる SOI層の表面荒れの原因は、水素イオンのドーズ量そのものではなぐ シリコン薄膜を剥離して S〇I層を得るために採用されている比較的高温 (例えば 500 °C)の熱処理工程にあることが明らかとなった。
[0022] 上述したように、 SmartCut法で SOI基板を作製する際には、シリコン基板の貼り合 せ面側に水素イオンを注入して「微小気泡層」と呼ばれる「気泡」を高密度で発生さ せ、比較的高温の熱処理により生じる「微小気泡層」の「気泡成長」を利用してシリコ ン薄膜を熱剥離している。ここで、「気泡成長」は水素原子の拡散現象に他ならない から、高ドーズ条件で形成されることとなる極めて高密度の「気泡」が「成長」する過程 においては水素原子の拡散が顕著に生じていることとなる。そして、このような原子拡 散現象が SOI層の表面荒れを生じさせることとなるとの解釈が可能である。
[0023] したがって、シリコン薄膜の低温での剥離を可能とすれば、当該剥離処理工程中で の水素原子の拡散は著しく抑制されることとなり、高いドーズ量の水素イオン注入を 施したとしても SOI層の表面荒れを生じさせることはないはずである。
[0024] 本発明者らはこのような仮説に立ち、種々のドーズ量で水素イオン注入を施して S 〇1層の表面荒れへの影響を調査したが、後述する低温剥離工程（350°C以下）を採 用する限り、少なくとも 4 X 1017atoms/cm2までのドーズ量での表面荒れは認めら れなかった。
[0025] イオン注入層 11の単結晶 Si基板 10表面からの深さ（平均イオン注入深さ L)はィォ ン注入時の加速電圧により制御され、どの程度の厚さの SOI層を剥離させるかに依 存して決定されるが、例えば、平均イオン注入深さ Lを 0. 5 /i m以下とし、加速電圧 5 0〜： !OOkeVなどとする。なお、 Si結晶中へのイオン注入プロセスにおいて注入ィォ ンのチャネリング抑制のために通常行われているように、単結晶 Si基板 10のイオン注 入面に予め酸化膜等の絶縁膜を形成させておき、この絶縁膜を通してイオン注入を 施すようにしてもよい。
[0026] このようにしてイオン注入層 11を形成した単結晶 Si基板 10と石英基板 20のそれぞ れの接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処 理を施す（図 1 (D) )。なお、このような表面処理は、接合面となる表面の有機物除去 や表面上の OH基を増大させて表面活性化を図るなどの目的で行われるものであり 、単結晶 Si基板 10と石英基板 20の双方の接合面に処理を施す必要は必ずしもなく 、何れか一方の接合面にのみ施すこととしてもよい。
[0027] この表面処理をプラズマ処理により実行する場合には、予め RCA洗浄等を施した 表面清浄な単結晶 Si基板および Zまたは石英基板を真空チャンバ内の試料ステー ジに載置し、当該真空チャンバ内にプラズマ用ガスを所定の真空度となるように導入 する。なお、ここで用いられるプラズマ用ガス種としては、単結晶 Si基板の表面処理 用として、酸素ガス、水素ガス、アルゴンガス、またはこれらの混合ガス、あるいは水 素ガスとヘリウムガスの混合ガスなどがあり、単結晶 Si基板の表面状態や目的などに より適宜変更され得る。
[0028] また、当該表面処理が単結晶 Si表面を酸化させることをも目的とするような場合に は、少なくとも酸素ガスを含有するものをプラズマ用ガスとして用いる。なお、石英基 板はその表面が酸化状態にあるため、このようなプラズマ用ガス種の選定に特別な 制限はない。プラズマ用ガスの導入後、 100W程度の電力の高周波プラズマを発生 させ、プラズマ処理される単結晶 Si基板および/または石英基板の表面に 5〜： 10秒 程度の処理を施して終了する。
[0029] 表面処理をオゾン処理で実行する場合には、予め RCA洗浄等を施した表面清浄 な単結晶 Si基板および/または石英基板を酸素含有の雰囲気とされたチャンバ内 の試料ステージに載置し、当該チャンバ内に窒素ガスやアルゴンガスなどのプラズマ 用ガスを導入した後に所定の電力の高周波プラズマを発生させ、当該プラズマにより 雰囲気中の酸素をオゾンに変換させ、処理される単結晶 Si基板および/または石英 基板の表面に所定の時間の処理が施される。
[0030] このような表面処理が施された単結晶 Si基板 10と石英基板 20の表面を接合面とし て密着させて貼り合わせる（図 1 (E) )。上述したように、単結晶 Si基板 10と石英基板 20の少なくとも一方の表面（接合面）は、プラズマ処理やオゾン処理などにより表面 処理が施されて活性化しているために、室温で密着（貼り合せ）した状態でも後工程 での機械的剥離や機械研磨に十分耐え得るレベルの接合強度を得ることができる。
[0031] これに続いて、貝占り合わせた状態の基板を 150°C以上 300°C以下の比較的低い温 度で加熱する（図 1 (F) )。この加熱処理は、シリコン基板 10と石英基板 20の両基板 間の熱膨張係数差に起因する熱応力を生じさせてイオン注入層 11内のシリコン原子 の化学結合を弱化させることを目的とするものである。
[0032] 上述したように、本発明においては、比較的高ぃドーズ量8 1016〜4 1017&1：0111 s/cm2で水素イオンを注入してレ、るから、イオン注入層 11内には Si_H結合ゃ不 対結合手を有する Si原子が高密度で発生してレ、る。この状態で高温での熱処理を 施してしまうと拡散現象によって表面荒れが生じることとなるため、熱処理温度を 300 °C以下に設定している。
[0033] 貼り合せ基板にこのような熱処理が施されると、シリコン結晶が石英よりも大きな熱 膨張係数をもつことに起因して、貝占り合せ基板の全面において両基板間に大きな応 力が発生する。イオン注入層 11内の平均イオン注入深さ Lに対応する領域に局在す る「微小気泡層」には不対結合手をもつ S源子や高密度の Si_H結合が発生して原 子結合状態は局所的に脆弱化された状態にあるから、この状態のイオン注入層 11 に上述した基板間熱膨張係数差に起因する応力が付加されると、もともと脆弱な状 態の化学結合は容易に切断されることとなってイオン注入層 11内のシリコン原子の 化学結合は著しく弱化することとなる。
[0034] し力も、 300°C以下という温度はシリコン結晶中での水素原子の拡散が顕著には生 じない程度の低温であるから、従来法で問題とされていた SOI層の表面荒れが生じ ることちなレ、。
[0035] 本発明において熱処理温度を 300°C以下に設定するもう一つの理由は、単結晶 Si と石英との熱膨張係数差と当該熱膨張係数差に起因する歪量、およびこの歪量と単 結晶 Si基板 10ならびに石英基板 20の厚みを考慮したことによる。
[0036] 単結晶 Si基板 10と石英基板 20の厚みが概ね同程度である場合、単結晶 Siの熱膨 張係数 (2. 33 X 10_6)と石英の熱膨張係数 (0. 6 X 10_6)の間に大きな差異がある ために、 320〜350°Cを超える温度で熱処理を施した場合には、両基板間の剛性差 に起因して、熱歪によるクラックや接合面における剥離などが生じたり、極端な場合 には単結晶 Si基板や石英基板が割れてしまうということが生じ得る。
[0037] このような観点力 も、熱処理温度の上限を 300°Cと選択している。なお、熱処理温 度が 150°C未満の場合には、イオン注入層 11内のシリコン原子の化学結合の弱化 に有効な程度の熱応力を得ることは困難であるため、熱処理温度の下限値を 150°C と選択している。
[0038] このような熱処理に続いて、貼り合わされた基板に何らかの手法により外部衝撃を 付与してシリコン薄膜を剥離し (図 1 (G) )、石英基板 20上に S〇I層 12を得る（図 1 ( H) )。 [0039] ここで、シリコン薄膜の剥離のための外部からの衝撃付与の手法としては種々のも のがあり得るが、 150〜300°Cの上記熱処理によりイオン注入層 11内のシリコン原子 の化学結合は既に弱化しているため、何れの手法を採用するにしてもその衝撃レべ ルは従来法に比較して著しく低いもので十分である。したがって、シリコン薄膜の機 械的剥離によるダメージの導入は回避されることとなる。
[0040] 図 2は、シリコン薄膜剥離のための種々の手法を例示するための概念図で、図 2 (A )は熱衝撃により剥離を行う例、図 2 (B)は機械的衝撃により剥離を行う例、そして図 2 (C)は振動衝撃により剥離を行う例を図示している。
[0041] 図 2 (A)において、符号 30は加熱部であり、この図では、ホットプレート 31の上に平 滑面を有する加熱板 32を載せ、この加熱板 32の平滑面を、石英基板 20と貼り合わ された単結晶 Si基板 10の裏面に密着させるようにしている。加熱板 32にはダミーの シリコン基板を用いているが、平滑面が得られやすいもの（半導体基板やセラミック基 板）であれば特に材料的な制限はなレ、。シリコーンゴムなども加熱板材料として用い ることも可能ではある力 耐熱温度は 250°C程度と考えられるのでそれ以上の温度で の使用には適さない。また、ホットプレート 31の面が十分に平滑であれば特別に加熱 板 32を用レ、ることなく、ホットプレート 31そのものを「加熱板」としてもよい。
[0042] 加熱板 32の温度を例えば 300°Cの温度に保持し、この加熱板 32に石英基板 20と 貝占り合わされた単結晶 Si基板 10の裏面を密着させると熱伝導により単結晶 Si基板 1 0が加熱され、石英基板 20との間に温度差が生じる。上述したように、シリコン基板の 熱膨張係数は石英基板の熱膨張係数よりも大きいため、貼り合わされた状態の単結 晶 Si基板 10が裏面から加熱されると、単結晶 Si基板 10側の急激な膨張によって両 基板間で大きな応力が発生し、この応力によってシリコン薄膜の剥離が生じることとな る。
[0043] 図 2 (B)に図示した例では、機械的衝撃付与のために流体の噴出を利用しており、 ガスや液体などの流体をノズル 40の先端部 41からジェット状に噴出させて単結晶 Si 基板 10の側面から吹き付けることで衝撃を与えている。この他にも、ブレードの先端 部をイオン注入層 11の近傍領域に押し当てるなどして衝撃を付与するなどの手法に よることちでさる。 [0044] さらに、図 2 (C)に図示したように、超音波発振器の振動板 50から発振される超音 波で振動衝撃を付与してシリコン薄膜の剥離を生じさせるようにしてもよい。
[0045] このような一連のプロセスに従って得られた S〇I基板の表面状態を評価したところ、 局所的なシリコン薄膜の剥がれや剥離痕あるいは未転写領域といった欠陥もなぐ極 めて平坦な状態を呈していた。剥離後の SOI層表面の lO z m X IO z mの領域を原 子間力顕微鏡 ( AFM)で測定したところ、 RMSの平均値は 5nm以下と良好であつた 。また、 S〇I層の基板面内膜厚バラつき（PV : Peak_to-Valley)は 4nm以下であった
[0046] このように、本発明においては、単結晶 Si基板 10と石英基板 20との接合工程およ び SOI層の剥離工程の何れの工程においても、 SOI層にダメージが導入される虞の ある機械的剥離処理を必要とせず、し力も、一貫して低温（300°C以下）での処理が 可能であるため、膜厚均一性、結晶性、電気的諸特性 (キャリア移動度など）に優れ た SOI層を有する SOI基板を提供することが可能となることに加え、 SOI基板の製造 工程の安定化と簡易化の観点から極めて有利である。
産業上の利用可能性
[0047] 本発明によれば、単結晶シリコン基板と石英基板とを貼り合わせて SOI基板（SOQ 基板）を製造する工程において、基板間の熱的諸特性の相違に起因する割れや局 所的クラック等および機械的ダメージの S〇I層への導入を回避することが可能となる 。その結果、膜厚均一性、結晶性、電気的諸特性 (キャリア移動度など）に優れた SO I層を有する SOI基板を提供することが可能となる。

Claims

請求の範囲
[1] SOI基板の製造方法であって、
単結晶シリコン基板である第 1の基板の表面側にドーズ量 8 X 1016〜4 X 1017ato ms/cm2の水素を注入して水素イオン注入層を形成する第 1のステップと、
石英基板である第 2の基板の表面及び前記第 1の基板の表面の少なくとも一方に 表面活性化処理を施す第 2のステップと、
前記第 1の基板の表面と前記第 2の基板の表面とを貼り合わせる第 3のステップと、 前記貼り合わせた基板を 150°C以上 300°C以下の温度で加熱する第 4のステップ と、
前記加熱処理後の貼り合せ基板の前記第 1の基板からシリコン層を剥離して前記 第 2の基板の表面上に SOI層を形成する第 5のステップと、
を備えてレ、ることを特徴とする SOI基板の製造方法。
[2] 前記第 2のステップの表面活性化処理は、プラズマ処理又はオゾン処理の少なくと も一方で実行されることを特徴とする請求項 1に記載の S〇I基板の製造方法。
[3] 前記第 5のステップは、前記水素イオン注入層の端部から機械的衝撃を付与するこ とにより実行されることを特徴とする請求項 1または 2に記載の SOI基板の製造方法。
[4] 前記第 5のステップは、前記貼り合わされた基板に振動衝撃を付与することにより実 行されることを特徴とする請求項 1または 2に記載の S〇I基板の製造方法。
[5] 前記第 5のステップは、前記貼り合わされた基板に熱衝撃を付与することにより実行 されることを特徴とする請求項 1または 2に記載の S〇I基板の製造方法。
[6] 前記第 1の基板は、表面側に酸化膜を有する単結晶シリコン基板であることを特徴 とする請求項 1乃至 5の何れか 1項に記載の SOI基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021049768A (ja) * 2019-09-20 2021-04-01 テグ キョンブク インスティトゥート オブ サイエンス アンド テクノロジー 電子装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090139558A1 (en) * 2007-11-29 2009-06-04 Shunpei Yamazaki Photoelectric conversion device and manufacturing method thereof
JP5455445B2 (ja) * 2009-05-29 2014-03-26 信越化学工業株式会社 貼り合わせウェーハの製造方法
DE102015006971A1 (de) * 2015-04-09 2016-10-13 Siltectra Gmbh Verfahren zum verlustarmen Herstellen von Mehrkomponentenwafern
CN111799215B (zh) * 2020-06-29 2021-05-11 中国科学院上海微系统与信息技术研究所 一种降低异质结构薄膜退火热应力的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001507525A (ja) * 1997-12-30 2001-06-05 コミツサリア タ レネルジー アトミーク 包含物作成工程を含んで成る薄膜の移行法
JP2001525991A (ja) * 1997-05-12 2001-12-11 シリコン・ジェネシス・コーポレーション 制御された劈開プロセス
WO2005029576A2 (en) * 2003-02-18 2005-03-31 Corning Incorporated Glass-based soi structures
JP2005142524A (ja) * 2003-04-29 2005-06-02 Soi Tec Silicon On Insulator Technologies 半導体ウエハの接着前表面処理
JP2005166911A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001525991A (ja) * 1997-05-12 2001-12-11 シリコン・ジェネシス・コーポレーション 制御された劈開プロセス
JP2001507525A (ja) * 1997-12-30 2001-06-05 コミツサリア タ レネルジー アトミーク 包含物作成工程を含んで成る薄膜の移行法
WO2005029576A2 (en) * 2003-02-18 2005-03-31 Corning Incorporated Glass-based soi structures
JP2005142524A (ja) * 2003-04-29 2005-06-02 Soi Tec Silicon On Insulator Technologies 半導体ウエハの接着前表面処理
JP2005166911A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021049768A (ja) * 2019-09-20 2021-04-01 テグ キョンブク インスティトゥート オブ サイエンス アンド テクノロジー 電子装置の製造方法
US11367647B2 (en) 2019-09-20 2022-06-21 Daegu Gyeongbuk Institute Of Science And Technology Method of manufacturing electronic device

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