CN111799215B - 一种降低异质结构薄膜退火热应力的方法 - Google Patents

一种降低异质结构薄膜退火热应力的方法 Download PDF

Info

Publication number
CN111799215B
CN111799215B CN202010602620.8A CN202010602620A CN111799215B CN 111799215 B CN111799215 B CN 111799215B CN 202010602620 A CN202010602620 A CN 202010602620A CN 111799215 B CN111799215 B CN 111799215B
Authority
CN
China
Prior art keywords
substrate
annealing
thermal stress
reducing
thermal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010602620.8A
Other languages
English (en)
Other versions
CN111799215A (zh
Inventor
欧欣
林家杰
游天桂
沈正皓
金婷婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN202010602620.8A priority Critical patent/CN111799215B/zh
Publication of CN111799215A publication Critical patent/CN111799215A/zh
Application granted granted Critical
Publication of CN111799215B publication Critical patent/CN111799215B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及半导体技术领域，本发明公开了一种降低异质结构薄膜退火热应力的方法。该方法的具体步骤如下：提供异质衬底和支撑衬底；通过低热导率介质对该异质衬底和该支撑衬底进行键合，形成介质层键合衬底；将该介质层键合衬底置于退火炉中进行退火，该异质衬底的退火曲线满足第一预设公式，该支撑衬底的退火曲线满足第二预设公式，以使该异质衬底退火时的热膨胀量等于该支撑衬底退火时的热膨胀量。本发明提供的上述降低异质结构薄膜退火热应力的方法具有降低薄膜退火热应力，进而提高不同衬底之间的键合力和薄膜质量的特点。

Description

一种降低异质结构薄膜退火热应力的方法
技术领域
本发明涉及半导体技术领域，特别涉及一种降低异质结构薄膜退火热应力的方法。
背景技术
在过去的几十年中，微电子技术一直延续摩尔定律发展趋势，采用缩小器件特征尺寸、提高集成度来不断提升性能、效率以及降低系统成，然而，随着5G、AI等新兴技术的革新，以及AR/VR等新应用的出现，使其对系统的功能、功耗、内存计算和运行速率提出更高的要求，推动着微电子技术工艺的发展，使晶体管的尺寸从2007年的45nm缩小到如今的10nm以内，使得晶体管的尺寸已经逐渐接近物理极限，面临短沟道效应、栅极漏电增大和功耗增加的挑战。
目前，将如何通过集成的方法，将不用功能集成在一起以实现高效和低成本系统来克服晶体管的尺寸制备极限成为的研究热点，具体地，现有技术中常采用异质外延法制备，但其受限于不同材料间的晶格失配、晶型失配等，很难实现高质量的异质外延衬底。
随之，键合技术的出现，该技术可以避免异质外延中的晶格失配、晶型失配等问题，但由于键合温度以及退火、剥离转移的温度高，易在衬底内引入热应力，导致解键合甚至发生裂片现象。
发明内容
本发明要解决的是现有技术中键合技术形成的异质结构薄膜的退火热应力大，易造成解键合和裂片的技术问题。
为解决上述技术问题，本申请公开了一种降低异质结构薄膜退火热应力的方法，其包括以下步骤：
提供异质衬底和支撑衬底；
通过低热导率介质对该异质衬底和该支撑衬底进行键合，形成介质层键合衬底；
将该介质层键合衬底置于退火炉中进行退火，该异质衬底的退火曲线满足第一预设公式，该支撑衬底的退火曲线满足第二预设公式，以使该异质衬底退火时的热膨胀量等于该支撑衬底退火时的热膨胀量。
可选地，该第一预设公式为T2＝At+T1；
该第二预设公式为T3＝α1R1At/α2R2+T1；
其中，T1为异质衬底和支撑衬底退火前的初始温度，T2为异质衬底退火后的最终温度，T3为支撑衬底退火后的最终温度，A为升温速率，t为升温时间，α1为异质衬底的热膨胀系数，R1为异质衬底的晶圆直径，α2为支撑衬底的热膨胀系数，R2为支撑衬底的晶圆直径。
可选地，该低热导率介质的热导率为0.01～0.5瓦/米·度；
该低热导率介质的材料包括材料二氧化硅气凝胶、旋转涂布玻璃、聚二甲基硅氧烷或者苯并环丁烯。
可选地，支撑衬底的材料包括硅或者碳化硅；
该异质衬底的材料包括铌酸锂、钽酸锂、磷化铟、砷化镓、氮化镓、砷化铟或者锑化铟。
可选地，该退火炉的内部设有第一温度加热器和第二温度加热器；
该第一温度加热器和该第二温度加热器存在预设距离；
该键合衬底位于该第一温度加热器与该第二温度加热器之间。
可选地，该异质衬底沿径向热膨胀的第一尺寸变化值与该支撑衬底沿径向热膨胀的第二尺寸变化值相等。
可选地，该键合的温度为300开尔文。
可选地，该提供异质衬底，包括：
提供薄膜衬底；
对该薄膜衬底的顶部进行离子注入，在该薄膜衬底内形成缺陷层，得到异质衬底。
可选地，该离子注入的方法包括采用氢离子注入、氦离子注入、氖离子注入或者氢氦离子共注入。
可选地，该注入离子的温度为50～15摄氏度之间；
该离子注入的能量为1～2000千电子伏特之间；
该离子注入的剂量为1×1016～1.5×1017个/平方厘米。
采用上述技术方案，本申请提供的降低异质结构薄膜退火热应力的方法具有如下有益效果：
上述方法的具体步骤包括提供异质衬底和支撑衬底；再通过低热导率介质对该异质衬底和该支撑衬底进行键合，形成介质层键合衬底；将该介质层键合衬底置于退火炉中进行退火，该异质衬底的退火曲线满足第一预设公式，该支撑衬底的退火曲线满足第二预设公式，以使该异质衬底退火时的热膨胀量等于该支撑衬底退火时的热膨胀量，也就是说，由于本申请对异质衬底和支撑衬底进行退火过程中，时刻保持该异质衬底退火时的热膨胀量等于该支撑衬底退火时的热膨胀量，进而使得该介质层键合衬底在退火过程不会引入热应力，提高了键合力，也提高了后续剥离转移过程中薄膜的转移面积、也不易造成裂片，提高了薄膜质量。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请降低异质结构薄膜退火热应力的方法的流程图；
图2为本申请介质层键合衬底的结构示意图。
以下对附图作补充说明：
1-异质衬底；2-支撑衬底；3-低热导率介质。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
此处所称的“一个实施例”或“实施例”是指可包含于本申请至少一个实现方式中的特定特征、结构或特性。在本申请的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
如图1和图2所示，图1为本申请降低异质结构薄膜退火热应力的方法的流程图；图2为本申请介质层键合衬底的结构示意图。本申请公开了一种降低异质结构薄膜退火热应力的方法，其包括以下步骤：
S101：提供异质衬底1和支撑衬底2；
S102：通过低热导率介质3对该异质衬底1和该支撑衬底2进行键合，形成介质层键合衬底；
S103：将该介质层键合衬底置于退火炉中进行退火，该异质衬底1的退火曲线满足第一预设公式，该支撑衬底2的退火曲线满足第二预设公式，以使该异质衬底1退火时的热膨胀量等于该支撑衬底2退火时的热膨胀量。
而现有技术的键合技术虽然可以避免异质外延中的晶格失配、晶型失配等问题，但由于键合温度以及退火、剥离转移的温度高，易在衬底内引入热应力，导致解键合甚至发生裂片现象。
而本申请对异质衬底1和支撑衬底2进行退火过程中，让上述两种衬底在退火升温过程中，时刻保持上述两种衬底的热膨胀量相同，进而使得该介质层键合衬底在退火过程不会引入热应力，提高了键合力，也提高了后续剥离转移过程中薄膜的转移面积、也不易造成裂片，提高了薄膜质量。
在一种可选地实施方式中，该第一预设公式为T2＝At+T1；该第二预设公式为T3＝α1R1At/α2R2+T1；
其中，T1为异质衬底1和支撑衬底2退火前的初始温度，T2为异质衬底1退火后的最终温度，T3为支撑衬底2退火后的最终温度，A为升温速率，t为升温时间，α1为异质衬底1的热膨胀系数，R1为异质衬底1的晶圆直径，α2为支撑衬底2的热膨胀系数，R2为支撑衬底2的晶圆直径。
在一种可选地实施方式中，该低热导率介质3的热导率为0.01～0.5瓦/米·度；该低热导率介质3的材料包括材料二氧化硅气凝胶、旋转涂布玻璃、聚二甲基硅氧烷或者苯并环丁烯，优选地，该低热导率介质3的材料为二氧化硅气凝胶，使得在退火过程中更容易分别控制异质衬底1和支撑衬底2的温度，两种衬底的温度不易由介质层而发生热交换、互相影响。
在一种可选地实施方式中，支撑衬底2的材料包括硅或者碳化硅；
该异质衬底1的材料包括铌酸锂、钽酸锂、磷化铟、砷化镓、氮化镓、砷化铟或者锑化铟。
在一种可选地实施方式中，该退火炉的内部设有第一温度加热器和第二温度加热器；该第一温度加热器和该第二温度加热器存在预设距离；该键合衬底位于该第一温度加热器与该第二温度加热器之间。
在一种可选地实施方式中，该异质衬底1沿径向热膨胀的第一尺寸变化值与该支撑衬底2沿径向热膨胀的第二尺寸变化值相等；
而且，异质衬底1的热膨胀系数满足的如下公式1，和支撑衬底2的热膨胀系数满足的如下公式2；
α1＝ΔL1/R1(T2-T1)……公式1
α2＝ΔL2/R2(T3-T1)……公式2
其中，ΔL1为异质衬底1热膨胀的第一尺寸变化值；ΔL2为支撑衬底2热膨胀的第二尺寸变化值；
由于ΔL1＝ΔL2，以及公式1和公式2联立，可得到如下公式3：
T3＝[α1R1T2-(α1R1-α2R2)T1]/α2R2……公式3
将第一预设公式代入公式3即可得到第二预设公式；
在一种可选地实施方式中，T1为300开尔文。
在一种可选地实施方式中，该键合的温度为300开尔文，也就是说，键合温度环境为室温。
在一种可选地实施方式中，步骤S101中的提供异质衬底1，包括：
提供薄膜衬底；
对该薄膜衬底的顶部进行离子注入，在该薄膜衬底内形成缺陷层，得到异质衬底1。
在一种可选地实施方式中，该离子注入的方法包括采用氢离子注入、氦离子注入、氖离子注入或者氢氦离子共注入。
在一种可选地实施方式中，该注入离子的温度为50～15摄氏度之间；该离子注入的能量为1～2000千电子伏特之间；该离子注入的剂量为1×1016～1.5×1017个/平方厘米。
综上所述，本申请提供的降低异质结构薄膜退火热应力的方法由于在对异质衬底1和支撑衬底2进行退火过程中，让上述两种衬底在退火时的热膨胀量始终保持相同，进而使这两种衬底在退火过程中的热膨胀也相同，进而使得该介质层键合衬底在退火过程不会引入热应力，提高了键合力，也提高了后续剥离转移过程中薄膜的转移面积、也不易造成裂片，提高了薄膜质量。
以上所述仅为本申请可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种降低异质结构薄膜退火热应力的方法，其特征在于，包括以下步骤：
提供异质衬底(1)和支撑衬底(2)；
通过低热导率介质(3)对所述异质衬底(1)和所述支撑衬底(2)进行键合，形成介质层键合衬底；
将所述介质层键合衬底置于退火炉中进行退火，所述异质衬底(1)的退火曲线满足第一预设公式，所述支撑衬底(2)的退火曲线满足第二预设公式，以使所述异质衬底(1)退火时的热膨胀量等于所述支撑衬底(2)退火时的热膨胀量；
所述第一预设公式为T2＝At+T1；
所述第二预设公式为T3＝α1R1At/α2R2+T1；
其中，T1为异质衬底(1)和支撑衬底(2)退火前的初始温度，T2为异质衬底(1)退火后的最终温度，T3为支撑衬底(2)退火后的最终温度，A为升温速率，t为升温时间，α1为异质衬底(1)的热膨胀系数，R1为异质衬底(1)的晶圆直径，α2为支撑衬底(2)的热膨胀系数，R2为支撑衬底(2)的晶圆直径。
2.根据权利要求1所述的降低异质结构薄膜退火热应力的方法，其特征在于，所述低热导率介质(3)的热导率为0.01～0.5瓦/米·度；
所述低热导率介质(3)的材料包括材料二氧化硅气凝胶、旋转涂布玻璃、聚二甲基硅氧烷或者苯并环丁烯。
3.根据权利要求1所述的降低异质结构薄膜退火热应力的方法，其特征在于，支撑衬底(2)的材料包括硅或者碳化硅；
所述异质衬底(1)的材料包括铌酸锂、钽酸锂、磷化铟、砷化镓、氮化镓、砷化铟或者锑化铟。
4.根据权利要求1所述的降低异质结构薄膜退火热应力的方法，其特征在于，所述退火炉的内部设有第一温度加热器和第二温度加热器；
所述第一温度加热器和所述第二温度加热器存在预设距离；
所述键合衬底位于所述第一温度加热器与所述第二温度加热器之间。
5.根据权利要求1所述的降低异质结构薄膜退火热应力的方法，其特征在于，所述异质衬底(1)沿径向热膨胀的第一尺寸变化值与所述支撑衬底(2)沿径向热膨胀的第二尺寸变化值相等。
6.根据权利要求1所述的降低异质结构薄膜退火热应力的方法，其特征在于，所述键合的温度为300开尔文。
7.根据权利要求1所述的降低异质结构薄膜退火热应力的方法，其特征在于，所述提供异质衬底(1)，包括：
提供薄膜衬底；
对所述薄膜衬底的顶部进行离子注入，在所述薄膜衬底内形成缺陷层，得到异质衬底(1)。
8.根据权利要求7所述的降低异质结构薄膜退火热应力的方法，其特征在于，所述离子注入的方法包括采用氢离子注入、氦离子注入、氖离子注入或者氢氦离子共注入。
9.根据权利要求8所述的降低异质结构薄膜退火热应力的方法，其特征在于，所述注入离子的温度为50～15摄氏度之间；
所述离子注入的能量为1～2000千电子伏特之间；
所述离子注入的剂量为1×1016～1.5×1017个/平方厘米。
CN202010602620.8A 2020-06-29 2020-06-29 一种降低异质结构薄膜退火热应力的方法 Active CN111799215B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010602620.8A CN111799215B (zh) 2020-06-29 2020-06-29 一种降低异质结构薄膜退火热应力的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010602620.8A CN111799215B (zh) 2020-06-29 2020-06-29 一种降低异质结构薄膜退火热应力的方法

Publications (2)

Publication Number Publication Date
CN111799215A CN111799215A (zh) 2020-10-20
CN111799215B true CN111799215B (zh) 2021-05-11

Family

ID=72803933

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010602620.8A Active CN111799215B (zh) 2020-06-29 2020-06-29 一种降低异质结构薄膜退火热应力的方法

Country Status (1)

Country Link
CN (1) CN111799215B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1404142A (zh) * 2001-08-23 2003-03-19 精工爱普生株式会社 半导体基片制造方法、半导体基片、电光学装置及电子设备
JP2007214478A (ja) * 2006-02-13 2007-08-23 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
CN103050432A (zh) * 2012-12-20 2013-04-17 中国科学院上海微系统与信息技术研究所 一种GaAsOI结构及Ⅲ-ⅤOI结构的制备方法
CN106711027A (zh) * 2017-02-13 2017-05-24 中国科学院上海微系统与信息技术研究所 晶圆键合方法及异质衬底制备方法
CN110534474A (zh) * 2019-09-03 2019-12-03 中国科学院上海微系统与信息技术研究所 衬底上薄膜的制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6396854B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1404142A (zh) * 2001-08-23 2003-03-19 精工爱普生株式会社 半导体基片制造方法、半导体基片、电光学装置及电子设备
JP2007214478A (ja) * 2006-02-13 2007-08-23 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
CN103050432A (zh) * 2012-12-20 2013-04-17 中国科学院上海微系统与信息技术研究所 一种GaAsOI结构及Ⅲ-ⅤOI结构的制备方法
CN106711027A (zh) * 2017-02-13 2017-05-24 中国科学院上海微系统与信息技术研究所 晶圆键合方法及异质衬底制备方法
CN110534474A (zh) * 2019-09-03 2019-12-03 中国科学院上海微系统与信息技术研究所 衬底上薄膜的制备方法

Also Published As

Publication number Publication date
CN111799215A (zh) 2020-10-20

Similar Documents

Publication Publication Date Title
US6294478B1 (en) Fabrication process for a semiconductor substrate
CN101207009B (zh) Soi基板的制造方法
TW466626B (en) Separating apparatus and method, and substrate manufacturing method
JP3911901B2 (ja) Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
TW487974B (en) Manufacturing method for bonding wafer
TW201019399A (en) A microwave activation annealing process
JPH07187892A (ja) シリコン及びその形成方法
TW200913128A (en) Method for manufacturing SOI wafer
TW201546873A (zh) 貼合式soi晶圓的製造方法
CN101188190A (zh) Soq基板以及soq基板的制造方法
CN111799215B (zh) 一种降低异质结构薄膜退火热应力的方法
CN108242393B (zh) 一种半导体器件的制造方法
JP3697052B2 (ja) 基板の製造方法及び半導体膜の製造方法
CN106611740A (zh) 衬底及其制造方法
US20070264796A1 (en) Method for forming a semiconductor on insulator structure
JPH1131828A (ja) 半導体基板の製造方法
CN102403260A (zh) 一种基于SiN埋绝缘层的晶圆级单轴应变SOI的制作方法
TWI786782B (zh) 製造絕緣體上矽晶片的方法
CN102543719B (zh) 基于机械弯曲台的AlN埋绝缘层上单轴应变SGOI晶圆的制作方法
CN220509973U (zh) 高温晶圆超恒温加热台
JPH10189405A (ja) 直接接合シリコン基板の作製方法
JPH05275666A (ja) Ｓｏｉ構造体の製造方法
CN117577543A (zh) 一种键合方法以及soi衬底的制备方法
JP4554898B2 (ja) 半導体装置の製造方法
JPH1197654A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant