CN117577543A - 一种键合方法以及soi衬底的制备方法 - Google Patents
一种键合方法以及soi衬底的制备方法 Download PDFInfo
- Publication number
- CN117577543A CN117577543A CN202311629938.5A CN202311629938A CN117577543A CN 117577543 A CN117577543 A CN 117577543A CN 202311629938 A CN202311629938 A CN 202311629938A CN 117577543 A CN117577543 A CN 117577543A
- Authority
- CN
- China
- Prior art keywords
- silicon substrate
- substrate
- bonding
- silicon
- combined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 141
- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000002360 preparation method Methods 0.000 title abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 105
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 103
- 239000010703 silicon Substances 0.000 claims abstract description 103
- 230000004913 activation Effects 0.000 claims abstract description 12
- 238000004321 preservation Methods 0.000 claims abstract description 12
- 230000018044 dehydration Effects 0.000 claims abstract description 9
- 238000006297 dehydration reaction Methods 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- 230000003213 activating effect Effects 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 abstract description 6
- 238000005411 Van der Waals force Methods 0.000 abstract description 4
- 230000002708 enhancing effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 208000005156 Dehydration Diseases 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 3
- 229910008051 Si-OH Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910002808 Si–O–Si Inorganic materials 0.000 description 2
- 229910006358 Si—OH Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种键合方法以及SOI衬底的制备方法。所述键合方法，包括如下步骤：提供第一硅衬底和第二硅衬底；对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附‑OH基团；将第一硅衬底和第二硅衬底预键合形成组合衬底：加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。本发明采用活化和保温的方式，将界面处的范德华力转化成化学键力，增强了键合界面强度，降低了未键合区域宽度。将其应用在SOI衬底制备领域，可以为剥离工艺提供更好的支撑环境。
Description
技术领域
本发明涉及半导体工艺领域，尤其涉及一种键合方法以及SOI衬底的制备方法。
背景技术
半导体领域内已经有低温预键合技术，键合晶圆直接在高温退火后从注氢面剥离得到SOI衬底，但是这种工艺流程剥离后的SOI边缘存在较宽的未键合的悬空区域。因此，如何改进键合工艺，降低SOI边缘的未键合区域宽度，是现有技术需要解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种键合方法以及SOI衬底的制备方法，能够降低键合工艺边缘的未键合区域宽度。
为了解决上述问题，本发明提供了一种键合方法，包括如下步骤：提供第一硅衬底和第二硅衬底；对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团；将第一硅衬底和第二硅衬底预键合形成组合衬底：加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。
可选的，加热预键合后的组合衬底至60-120℃。
可选的，所述预定时间为3-8小时。
可选的，第一硅衬底和第二硅衬底的表面均进行活化处理。
可选的，第一硅衬底和第二硅衬底的至少其一表面具有氧化层。
为了解决上述问题，本发明提供了一种SOI衬底的制备方法，包括如下步骤：提供第一硅衬底和第二硅衬底；对第一硅衬底进行离子注入形成器件层；在第一硅衬底和/或第二硅衬底的表面形成氧化层；对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团；将第一硅衬底和第二硅衬底预键合形成组合衬底；加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。
可选的，加热预键合后的组合衬底至60-120℃。
可选的，所述预定时间为3-8小时。
可选的，第一硅衬底和第二硅衬底的表面均进行活化处理。
可选的，第一硅衬底和第二硅衬底的表面均形成氧化层。
本发明采用活化和保温的方式，将界面处的范德华力转化成化学键力，增强了键合界面强度，降低了未键合区域宽度。将其应用在SOI衬底制备领域，可以为剥离工艺提供更好的支撑环境。
附图说明
附图1所示是本发明所述键合方法一具体实施方式的实施步骤示意图。
附图2所示是本发明所述键合方法一具体实施方式的原理图。
附图3所示是本发明所述SOI衬底制备方法一具体实施方式的实施步骤示意图。
具体实施方式
下面结合附图对本发明提供的键合方法以及SOI衬底的制备方法的具体实施方式做详细说明。
附图1所示是本发明所述键合方法一具体实施方式的实施步骤示意图，包括：步骤S10，提供第一硅衬底和第二硅衬底；步骤S11，对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团；步骤S12，将第一硅衬底和第二硅衬底预键合形成组合衬底：步骤S13，加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。
具体的说，在步骤S11中，对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团。本步骤中，可以是对第一硅衬底和第二硅衬底均进行活化处理。并且第一硅衬底和第二硅衬底还可以是至少其一表面具有氧化层的。无论是否具有氧化层，其表面都是具有硅原子的，因此都不影响其表面的硅吸附-OH基团。
步骤S12中，将第一硅衬底和第二硅衬底预键合形成组合衬底。键合时的环境必须非常洁净不能有颗粒和金属的污染，键合波有一定的传导时间。
步骤S13中，加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。本步骤可以是采用一恒温恒湿的保温箱，将键合的晶圆在60-120℃温度下保温3-8h脱水处理。分子间作用力(范德华力)逐渐形成化学作用力(化学键)，增强键合力。表面的反应方程如下：
Si-OH+HO-Si＝Si-O-Si+H2O
附图2所示是上述反应在界面的原理示意图。
在键合后衬底的边缘部分，水可以通过加热蒸发，从而增强了边缘部分的键合强度，降低了边缘的未键合区域宽度。实验表明，上述方法可以将边缘的未键合区域宽度从3mm降低至1.5mm以下。
附图3所示是本发明所述SOI衬底的制备方法一具体实施方式的实施步骤示意图，包括如下步骤：步骤S20，提供第一硅衬底和第二硅衬底；步骤S21，对第一硅衬底进行离子注入形成器件层；步骤S22，在第一硅衬底和/或第二硅衬底的表面形成氧化层；步骤S23，对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团；步骤S24，将第一硅衬底和第二硅衬底预键合形成组合衬底：步骤S25，加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。
具体的说，步骤S21中的离子注入可以是注入H、He中的一种或组合，形成起泡层，从而定义出器件层。
在步骤S22中，在第一硅衬底和/或第二硅衬底的表面形成氧化层。氧化层的作用在于为SOI衬底提供埋层氧化物，故在第一硅衬底和第二硅衬底中任何一个的表面形成氧化物均可，也可以同时形成。
在步骤S23中，对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团。本步骤中，可以是对第一硅衬底和第二硅衬底均进行活化处理。并且第一硅衬底和第二硅衬底的表面无论是否具有氧化层，其表面都是具有硅原子的，因此都不影响其表面的硅吸附-OH基团。
在步骤S25中，加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。本步骤可以是采用一恒温恒湿的保温箱，将键合的晶圆在60-120℃温度下保温3-8h脱水处理。分子间作用力(范德华力)逐渐形成化学作用力(化学键)，增强键合力。表面的反应方程如下：
Si-OH+HO-Si＝Si-O-Si+H2O
附图2所示是上述反应在界面的原理示意图。
在键合后衬底的边缘部分，水可以通过加热蒸发，从而增强了边缘部分的键合强度，降低了边缘的未键合区域宽度，为后续从起泡层剥离衬底提供了更为有效的支撑环境。实验表明，上述方法可以将边缘的未键合区域宽度从3mm降低至1.5mm以下。
上述步骤实施完毕后，还需要通过退火剥离步骤，将第一衬底从起泡层位置剥离，形成SOI衬底。由于实施了保温的步骤，降低了边缘的未键合区域宽度，因此本步骤的剥离可以更为顺利的实施。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种键合方法，其特征在于，包括如下步骤：
提供第一硅衬底和第二硅衬底；
对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团；
将第一硅衬底和第二硅衬底预键合形成组合衬底：
加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。
2.根据权利要求1所述的方法，其特征在于，加热预键合后的组合衬底至60-120℃。
3.根据权利要求1所述的方法，其特征在于，所述预定时间为3-8小时。
4.根据权利要求1所述的方法，其特征在于，第一硅衬底和第二硅衬底的表面均进行活化处理。
5.根据权利要求1所述的方法，其特征在于，第一硅衬底和第二硅衬底的至少其一表面具有氧化层。
6.一种SOI衬底的制备方法，其特征在于，包括如下步骤：
提供第一硅衬底和第二硅衬底；
对第一硅衬底进行离子注入形成器件层；
在第一硅衬底和/或第二硅衬底的表面形成氧化层；
对第一硅衬底和/或第二硅衬底的表面进行活化处理，使其表面会吸附-OH基团；
将第一硅衬底和第二硅衬底预键合形成组合衬底；
加热预键合后的组合衬底，并维持一预定时间，对键合界面进行保温脱水。
7.根据权利要求6所述的方法，其特征在于，加热预键合后的组合衬底至60-120℃。
8.根据权利要求6所述的方法，其特征在于，所述预定时间为3-8小时。
9.根据权利要求6所述的方法，其特征在于，第一硅衬底和第二硅衬底的表面均进行活化处理。
10.根据权利要求6所述的方法，其特征在于，第一硅衬底和第二硅衬底的表面均形成氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311629938.5A CN117577543A (zh) | 2023-11-30 | 2023-11-30 | 一种键合方法以及soi衬底的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311629938.5A CN117577543A (zh) | 2023-11-30 | 2023-11-30 | 一种键合方法以及soi衬底的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117577543A true CN117577543A (zh) | 2024-02-20 |
Family
ID=89864035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311629938.5A Pending CN117577543A (zh) | 2023-11-30 | 2023-11-30 | 一种键合方法以及soi衬底的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117577543A (zh) |
-
2023
- 2023-11-30 CN CN202311629938.5A patent/CN117577543A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108493334B (zh) | 一种薄膜异质结构的制备方法 | |
| CN101207009B (zh) | Soi基板的制造方法 | |
| CN106711027B (zh) | 晶圆键合方法及异质衬底制备方法 | |
| WO2007094233A1 (ja) | Ｓｏｉ基板およびｓｏｉ基板の製造方法 | |
| CN110880920B (zh) | 异质薄膜结构的制备方法 | |
| JPWO2003049189A1 (ja) | 貼り合わせウェーハおよび貼り合わせウェーハの製造方法 | |
| WO2003092041B1 (en) | Method for fabricating a soi substrate a high resistivity support substrate | |
| WO2007091639A1 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2010538459A (ja) | 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用 | |
| CN101101891A (zh) | 绝缘体上硅及其制备工艺 | |
| TW201908124A (zh) | 高熱傳導性之元件基板及其製造方法 | |
| CN105118804B (zh) | 超薄硅薄膜钝化制备绝缘体上锗的方法 | |
| WO2008139684A1 (ja) | Ｓｏｉ基板の製造方法及びｓｏｉ基板 | |
| WO2015093550A1 (ja) | ＳｉＣウェハの製造方法、ＳｉＣ半導体の製造方法及び黒鉛炭化珪素複合基板 | |
| WO2014005379A1 (zh) | 一种goi晶片结构的制备方法 | |
| CN117577543A (zh) | 一种键合方法以及soi衬底的制备方法 | |
| JP2018085536A (ja) | 多層半導体デバイス作製時の低温層転写方法 | |
| JP2012519372A (ja) | ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法 | |
| CN102224568A (zh) | 贴合晶片的制造方法 | |
| JP2010278340A (ja) | 貼り合わせウェーハの製造方法 | |
| CN106531682A (zh) | GeOI结构以及制备方法 | |
| JP5019852B2 (ja) | 歪シリコン基板の製造方法 | |
| JPH10335616A (ja) | Ｓｏｉ基板の製造方法 | |
| KR101503027B1 (ko) | 웨이퍼 접합방법 | |
| CN113097124B (zh) | 异质集成GaN薄膜及GaN器件的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |