JPH07187892A - シリコン及びその形成方法 - Google Patents

シリコン及びその形成方法

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JPH07187892A
JPH07187892A JP4161988A JP16198892A JPH07187892A JP H07187892 A JPH07187892 A JP H07187892A JP 4161988 A JP4161988 A JP 4161988A JP 16198892 A JP16198892 A JP 16198892A JP H07187892 A JPH07187892 A JP H07187892A
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layer
silicon
forming
insulator
substrate
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JP4161988A
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Robert H Dennard
ロバート・ヒース・デナード
Bernard Steele Meyerson
バーナード・ステイール・マイヤーソン
Robert Rosenberg
ロバート・ローゼンバーグ
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Abstract

(57)【要約】 【目的】本発明は転移がないシリコン層をもつ絶縁体構
造上にシリコンを製造する方法を提案する。 【構成】この方法は低い温度のＵＨＶＣＶＤを適用する
ことにより、基板上に非常に鋭いドーピング形態をもつ
非常に重くドープされたエツチング停止層と、このエツ
チング停止層上に軽くドープされた活性層とを堆積す
る。絶縁体が活性層上に形成され、かつ担体ウエハが絶
縁体層上に形成される。第１のエツチングによつて層基
板が除去され、第２のエツチングによつてエツチング停
止層が除去され、その結果薄い均一な活性層が得られ
る。１つの実施例においては、小さいパーセンテージの
ゲルマニウムがエツチング停止層に付加されることによ
り、欠陥がないエピタキシヤル活性層を作る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁体構造上のシリコン
に関し、特に転移がないシリコン活性領域にそのような
構造を製造する方法に関するものである。
【０００２】
【従来の技術】従来当業者は半導体装置を製造するには
シリコン載置型絶縁体構造が望ましいと長い間認識して
いた。結果として得られる回路及び装置を絶縁すれば、
これが固有及び寄生静電容量を減少させてながら付随す
る問題を除去し、かつα粒子（または他の電離放射物）
に基づくエラーを柔軟に低減することができる。過去何
年間の間、ＶＬＳＩに適用するために、シリコン載置型
絶縁体（ＳＯＩ）構造の電気特性を改善するための努力
が拡大されてきた。そのような装置を製造する方法の１
つは実在する酸化物層上にシリコン層を形成する工程を
含む。例えば、レーザ又はストリツプヒータを用いて再
結晶させかつ選択的にエピタキシヤル成長させる方法で
ある。一般にシリコン層の品質はシリコン処理の際に通
常用いられている方法より劣つている。シリコン載置型
絶縁体（ＳＯＩ）構造を製造する第２の手法は実在する
高品質のシリコン層下に酸化物層を形成する工程を含
む。実施例としては酸化された多格性シリコン及び酸素
イオン注入である。一般にこの方法は質の低い酸化物及
び酸化物を形成する間にシリコン載置型絶縁体（ＳＯ
Ｉ）の品質を劣化させる結果になる。シリコン載置型絶
縁体構造を形成する他の手法はＬａｓｋｙ等による「Ｉ
ＥＤＭ技術ダイジエスト（1985）」 684頁に開示されて
いる。Ｌａｓｋｙ等による処理は図１に示すように、重
くドープされた基板４上に軽くドープされたエピタキシ
ヤル層２を成長する工程と、軽くドープされたエピタキ
シヤル層２上に加熱酸化物６を成長する工程を含む。そ
の後軽くドープされた担体ウエハ８が酸化物層６に接着
される。適当なエツチング技術を用いることにより、加
熱成長酸化物層上に軽くドープしたエピタキシヤル層を
残すように重くドープされた基板４を除去する。
【０００３】
【発明が解決しようとする課題】Ｌａｓｋｙ等による処
理及びその変形は、ウエハ表面上の厚さを均一にするこ
とが困難であり、かつコントロールされたドープ形状を
もつ薄い層を得る点に問題があるために、業務用装置の
製造に活発に取り入れられなかつた。これらの問題の一
部は、エツチング停止範囲とエピタキシヤル層及び基板
間の境界面において生ずるストレスの特性を決めるため
に幅広いドーピング勾配を必要とすることが原因であ
る。ストレスは結果として得られる薄い活性領域内に欠
陥を作る。このように、本発明によつて、欠点を減少さ
せる必要があり、さらに絶縁基板上に薄いシリコン層を
製造する際に欠陥を低減しかつ厚さのコントロールを改
善する必要がある。
【０００４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、絶縁体構造上にシリコンを形成す
る方法において、シリコン基板上に非常に重くドープさ
れたシリコンのエツチング停止層を形成するステツプ
と、エツチング停止層上に軽くドープされたシリコンの
活性層を形成するステツプと、活性層上に絶縁体層を形
成するステツプと、絶縁体層上に担体基板を形成するス
テツプと、シリコン基板を除去するステツプと、エツチ
ング停止層を除去するステツプとによつてシリコンを形
成するようにする。
【０００５】
【作用】本発明は絶縁体構造上に高い精度のシリコンを
作るための方法についてのものである。本発明方法は、
従来の問題なしにＳＯＩ層の形成をし得る超高真空化学
蒸着（ＵＨＶＣＶＤ）により製造される薄いエピタキシ
ヤルフイルムの長所を利用する。ＵＨＶＣＶＤは低温処
理で、この処理は約1021〔cm-3〕又はそれ以上の非常に
高いドーピングを施し、ドーパント濃度がデケイド当た
り約１〔nm〕である輪郭が非常に鋭いドーピング形態を
有する層を形成することができる。
【０００６】本発明の方法によれば、シリコンの非常に
重くドープされたエツチング停止層が軽くドープされた
シリコン基板上に形成される。次々にシリコンの軽くド
ープされた活性層がエツチング停止層上に形成される。
非常に重くドープされたエツチング停止層及び軽くドー
プされた活性層の両方がＵＨＶＣＶＤによつて形成され
る。続いて絶縁体層が活性層上に形成され、かつ担体基
板が、基板の厚みに対してポリシリコン層を成長するこ
と又は接着層を用いてウエハを付着することのいずれか
によつて、絶縁体層に接着される。その後、シリコン基
板はこのステツプの間エツチング停止手段として動作す
る重くドープされた層によつて第１のエツチングをして
除去される。その後エツチング停止層はＳＯＩ組織内で
起こる第２のエツチングによつて除去される。
【０００７】ＵＨＶＣＶＤを使用すればエツチング停止
層を非常に重くドープすることができる。さらにＵＨＶ
ＣＶＤは、層内のドーピングレベルの勾配が極端に鋭い
ためにエツチング停止層を非常に薄くできる。従つて理
想的に均一なエツチング停止層が用意されることにより
ＳＯＩ構造の活性層の厚さの制御を一段と改善する結果
になる。
【０００８】さらにＵＨＶＣＶＤを使用すればゲルマニ
ウムをエツチング停止層に付加することができ、これに
よりこの層内の高いドーピングレベルのためにそうでな
ければ通常のように生じるであろうストレスを補償する
ことによりストレスがない層を作ることができる。次
に、重くドープされたエツチング停止層及び軽くドープ
された活性層間の境界面のストレスが補償され、その結
果転移をなくしながら最終的に得られる活性デバイス層
を非常に薄くできる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１０】本発明の説明においては、特定のｐ及びｎ
電導形の材料及び領域を開示する。これらの開示は実施
例であつて本発明の教示を制限するものではない。ここ
で述べた構造に直接関連がある全ての事項において、正
反対のｐ及びｎ構成をもつ装置は等価であると理解され
るであろう。さらに、よく知られたリトグラフのマスク
スタテツプ、パターン化ステツプ及びエツチングステツ
プが製造方法として使われており、従つてここでは詳細
には述べない。
【００１１】図２〜図７において、図２には軽くドープ
された基板１０が示されており、当該基板上にＵＨＶＣ
ＶＤによつて重くドープされた層１２がエピタキシヤル
成長によつて堆積される。ここで用いられるＵＨＶＣＶ
Ｄ処理は、Meyerson等による、「Appl.Phys.Lett. 」、
Vol.50、No.2、 113〜115 頁（1987）に詳述されてお
り、この論文を参照する。以下に詳細に述べるように、
ここで用いられるＵＨＶＣＶＤ処理は、層１２を、1021
〔cm-3〕の範囲又はそれ以上の範囲に十分にドープし、
これにより極めて急な勾配をもつことができるようにす
る。次に、図３に示すように、シリコンの軽くドープさ
れた層１４が層１２上にＵＨＶＣＶＤによつて成長され
る。層１２及び１４は純粋なシリコンとして堆積でき
る。またＵＨＶＣＶＤ処理は付加されるゲルマニウムの
濃度が小さい層を成長させることができる。本発明のシ
リコン載置形絶縁体（ＳＩＯ）構造を製造する際に、付
加されたゲルマニウムを有する層１２を用意し、これに
より層１２内に導入されるドーパントのレベルが高くな
ることにより通常引き起こされるストレスを補償する利
点がある。一般に約２％のゲルマニウムが引つ張りを緩
和するために必要とされる。また活性層１４が付加され
たゲルマニウムと共に堆積され得る。
【００１２】図４に示すように、続いて絶縁体層１６が
軽くドープされた層１４上に形成される。絶縁体層１６
はシリコン酸化物又はシリコン窒化物のような通常の絶
縁材料である。例えば層１６はプラズマ拡大化学蒸着
（ＰＥＣＶＤ）方法により堆積されたシリコン二酸化物
（silicon dioxide)である。この処理が適度に低い温度
において実行されることにより、鋭いドープ勾配を破壊
するような層１２からの不純物の過度な拡散を回避する
ようにすることが重要である。これに代え、層１６の全
部又は一部を加熱成長酸化物にし得る。図５に示すよう
に、担体ウエハ１８が絶縁体層１６上に形成される。担
体ウエハ１８はＰＥＣＶＤにより堆積されたポリシリコ
ン層でなる。さらにこれに代え、担体ウエハ１８を分離
構造とし、これを適切な接着技術により絶縁体層１６に
接着するようにしても良い。いくつかの接着技術の実施
例を以下に述べる。
【００１３】担体ウエハ１８が絶縁体層１６上に形成さ
れた後に、構造は図６に示すように反転され、その後層
基板１０がエツチング又はエツチングに続いて上下を機
械的研摩をすることにより除去される。最大限まで精度
を上げるために、この除去処理における最後のステツプ
は例えばＫＯＨのような選択エツチング溶液を使用し、
これによりエツチングを重くドープされた層１２に対す
る境界面で停止させる。境界面において急に高いドープ
濃度が生ずるために、層１２は優れたエツチング停止手
段になる。その後図７に示すように、エツチング停止層
１２は、例えば容量が１：３：８の割合のＨＦ／窒素／
酢酸の混合液のような選択エツチング溶液を用いて除去
される。この溶液は高いエツチング速度で重くドープさ
れた層１２をエツチングし、その後、軽くドープされた
層１４が非常に遅い速度でエツチングされるので、層１
４の小さい部分だけを除去することになる。層１２は鋭
いドーピング勾配のためにきれいにかつ均一にエツチン
グ除去され得る。急に変化するドーピング形態を採用し
たので、層１２を非常に薄く作ることができ、これによ
り層１２を除去するためのエツチング時間を短くするこ
とができる。次に下側の基礎層１４が、層１２が除去さ
れた後短時間の間にこのエツチング処理を受ける。これ
が均一の厚さ及び滑らかな平坦面２０をもつような層１
４を生じさせ、これにより層１４を例えば 500〔Å〕程
度薄くさせることができる。層１４の均一性は、基板４
及び活性層２間にエツチング停止層をもたない図１のＬ
ａｓｋｙ等の構造から分かる均一性より大きく改善され
る。
【００１４】図７に示すように、結果として得られる構
造は、担体ウエア１８上の活性シリコン層１４及び絶縁
体層１６を有する絶縁体構造上のシリコンでなる。次に
層１４は、種々のデバイスを形成するのに必要とする次
々と生ずるエピタキシヤル層を堆積させるためのテンプ
レートとして、使用され得る。形成される種々の構造の
例には、ラテラルバイポーラトランジスタ及び電界効果
デバイスを含む。さらに、一連の薄いシリコン層が規則
格子構造を形成するように堆積され得る。
【００１５】上述したように担体ウエアを適切な技術に
よつて酸化物層１６に接着するようにしても良い。図８
に示すような接着のためのひとつの実施例は、約１〔mi
l 〕の薄い層のような絶縁体１６上のポリシリコン２２
の層を堆積し、かつゲルマニウムの薄い層２４によつて
ポリシリコン層をコーテイングすることである。担体ウ
エハ１８はシリコンでなり、かつゲルマニウムの薄い層
２６によつてコーテイングされている。続いて２つのゲ
ルマニウム層２４及び２６は互いにコンタクトする状態
に位置決めされ、構造体はウエハ１８を絶縁体１６にウ
エハ１８を接着するのに十分な温度に露呈される。温度
は溶接接着形式のためにゲルマニウムを溶解することに
より溶接接着を形成するのに十分なものでなければなら
ない。しかしながら露呈時間又は温度は層１２のドーピ
ング形状に逆に影響を与える必要はない。これに代え
て、ゲルマニウム層２６が相互拡散によつてポリシリコ
ン層２２に直接接着できるように、ゲルマニウム層２４
を除去するようにしても良い。
【００１６】他の実施例が図９に示され、この場合担体
ウエハはガラス状セラミツク基板で構成されている。ガ
ラス状セラミツク基板はシリコンと同じような膨張係数
を有する。かかるガラス状セラミツク材料の実施例とし
ては、菫青石（cordierite）及びムライト（mullite)が
ある。接着剤はシリコン二酸化物、又はガラス層で、ガ
ラス層はゾルーゲル又は粒子サイズが小さくかつ焼結温
度が低いスプレイ熱分解技術によつて両面に堆積され
る。ゾルーゲル層２８及び３０は絶縁体層１６及びガラ
ス状セラミツク基板１８上にそれぞれ堆積され、ゾルー
ゲル層はコンタクトする状態に位置決めされ、かつ構造
体は焼結されてゾルーゲルによつて基板１８を絶縁体１
６に接着される。
【００１７】本発明方法に用いられるＵＨＶＣＶＤ処理
は低温処理で、これは非常に薄い層を均一な厚さを有
し、かつ非常に鋭いドーピング形状をもつような重いド
ープピング状態で堆積させ得る。例えば重くドープされ
たエツチイング停止層１２は、図１０に示すような急な
ドーピング形状を有しかつ1021〔cm-3〕又はそれ以上の
ドーピングレベルで、約2000〔Å〕の厚さに堆積され
る。活性軽ドープ層１４は約1000〔Å〕又はそれ以下の
厚さで堆積され、また絶縁体層１６は約 10000〔Å〕の
厚さで堆積され得る。エツチング停止層１２のエツチン
グ選択のために、活性シリコン層１４は 500から1000
〔Å〕のレンジの厚さに形成される。ＵＨＶＣＶＤ処理
は 550〔°〕又はそれ以下の温度を用いる。低温処理は
ドーパントの相互拡散を回避し、この相互拡散選択エツ
チイング処理の際の溶液を低減できる。
【００１８】さらに、ＵＨＶＣＶＤ処理はゲルマニウム
をエツチング停止層１２及び活性層１４の一方又は両方
に付加することができるようにする。層１２にゲルマニ
ウムを小さいパーセンテージで付加すると、これは高い
ドーピングレベルにより通常発生されるストレスを補償
する。好適な実施例において、約２〔％〕のゲルマニウ
ムが加えられる。次にエツチング停止層１２及び活性層
１４間の境界面におけるストレスが補償されることによ
り、移転がないと共に非常に薄くてできる活性層１４を
得ることができる。例えば、２〔％〕のゲルマニウム及
び約1021〔cm-3〕のホウ素のドーピングレベルを含む20
00〔Å〕のエツチング停止層１２並びに約1017〔cm-3〕
のドーピングレベル及びに1000〔Å〕の厚さをもつ活性
層１４のとき、活性層の転移レベルが≦102 でありかつ
層１４の厚みの均一性は±５〔％〕である。
【００１９】種々の構造は活性層１４のためにエピタキ
シヤルＳｉＧｅを用いて形成され得る。層１４に付加さ
れるゲルマニウムの総量は装置の用途によるが、一般的
に最高の適用は10〔％〕及び20〔％〕間になる。これに
加えて、層１４は、エピタキシヤル層を導波管及びモジ
ユレータのような光電子構造に適用するために、ＳｉＧ
ｅ量子ウエルを含むことができた。またＳｉＧｅチヤネ
ルはＨＥＭＴタイプの装置を作るため活性層１４内に形
成され得る。
【００２０】本発明を例示的で望ましい実施例に関して
特に図示、説明したが、形状及び細部についての前述の
及び他の変更を、特許請求の範囲の精神及び範囲だけに
よつて限定される本発明の意図及び範囲から逸脱するこ
となくなし得ることは、当該技術分野の当業者により理
解されるであろう。
【００２１】
【発明の効果】上述のように本発明によれば、絶縁体層
上にシリコン活性層を載置した構造を作るために、層基
板上に順次エツチング停止層、活性層、絶縁体層を順次
形成した後、層基板及びエツチング停止層をエツチング
するようにしたことにより、結果として薄くかつ均一な
活性層を絶縁体層上に確実に形成することができる。
【図面の簡単な説明】
【図１】図１は従来技術の方法による絶縁体構造上のシ
リコンの製作における中間ステツプを示す断面図であ
る。
【図２】図２は本発明による絶縁体構造上のシリコンの
製作方法における各ステツプを示す断面図である。
【図３】図３は本発明による絶縁体構造上のシリコンの
製作方法における各ステツプを示す断面図である。
【図４】図４は本発明による絶縁体構造上のシリコンの
製作方法における各ステツプを示す断面図である。
【図５】図５は本発明による絶縁体構造上のシリコンの
製作方法における各ステツプを示す断面図である。
【図６】図６は本発明による絶縁体構造上のシリコンの
製作方法における各ステツプを示す断面図である。
【図７】図７は本発明による絶縁体構造上のシリコンの
製作方法における各ステツプを示す断面図である。
【図８】図８は本発明の絶縁体構造上のシリコンの形成
における接着ステツプを示す断面図である。
【図９】図９は本発明のシリコン絶縁体構造の形成にお
ける接着ステツプの他の実施例を示す断面図である。
【図１０】図１０は本発明のＳＯＩのＵＨＶＣＶＤによ
り形成される活性層のドーピング外形を示す曲線図であ
る。
【符号の説明】
２……エピタキシヤル層、４、１０……基板、６……酸
化物、１２、１４……軽くドープされた層、１６……絶
縁体層、１８……担体ウエハ、２２……ポリシリコン
層、２４、２６……ゲルマニウム層。
フロントページの続き (72)発明者 バーナード・ステイール・マイヤーソン アメリカ合衆国、ニユーヨーク州10598、 ヨークタウン・ヘイツ、カリフオルニア・ ロード 235番地 (72)発明者 ロバート・ローゼンバーグ アメリカ合衆国、ニユーヨーク州10566、 ピークスキル、レイクビユー・アベニユ・ ウエスト 101番地

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】絶縁体構造上にシリコンを形成する方法に
    おいて、 シリコン基板上に非常に重くドープされたシリコンのエ
    ツチング停止層を形成するステツプと、 上記エツチング停止層上に軽くドープされたシリコンの
    活性層を形成するステツプと、 上記活性層上に絶縁体層を形成するステツプと、 上記絶縁体層上に担体基板を形成するステツプと、 上記シリコン基板を除去するステツプと、 上記エツチング停止層を除去するステツプとを具えるこ
    とを特徴とするシリコン形成方法。
  2. 【請求項２】上記エツチング停止層が急なドーピング形
    態で形成されることを特徴とする請求項１に記載のシリ
    コン形成方法。
  3. 【請求項３】上記エツチング停止層が超高真空化学蒸着
    によつてエピタキシヤル成長するシリコンにより形成さ
    れることを特徴とする請求項１に記載のシリコン形成方
    法。
  4. 【請求項４】上記活性層が超高真空化学蒸着によりエピ
    タキシヤル成長するシリコンにより形成されることを特
    徴とする請求項１に記載のシリコン形成方法。
  5. 【請求項５】上記絶縁体層がＰＥＣＶＤにより絶縁体材
    料が堆積することにより形成されることを特徴とする請
    求項１に記載のシリコン形成方法。
  6. 【請求項６】上記担体基板がポリシリコンでなり、さら
    に上記形成ステツプがＰＥＣＶＤによる上記ポリシリコ
    ンの堆積を含むことを特徴とする請求項１に記載のシリ
    コン形成方法。
  7. 【請求項７】上記接着ステツプは、上記絶縁体層上にポ
    リシリコンの層を形成し、上記ポリシリコン層上にゲル
    マニウムの層を形成し、シリコンウエハ上にゲルマニウ
    ムの層を形成し、上記ゲルマニウム層間をコンタクト
    し、上記層を十分な温度に露呈することにより上記担体
    基板を上記絶縁体層に接着する工程を含むことを特徴と
    する請求項１に記載のシリコン形成方法。
  8. 【請求項８】絶縁体構造上のシリコンにおいて、 基板と、 上記基板上に形成された絶縁体層と、 上記絶縁体層上に形成され、十分に転移がなくさらに十
    分に均一な厚さのシリコンの活性層とを具えることを特
    徴とするシリコン。
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5455193A (en) * 1994-11-17 1995-10-03 Philips Electronics North America Corporation Method of forming a silicon-on-insulator (SOI) material having a high degree of thickness uniformity
WO1998042010A1 (en) * 1997-03-17 1998-09-24 Genus, Inc. Bonded soi wafers using high energy implant
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US5976941A (en) * 1997-06-06 1999-11-02 The Whitaker Corporation Ultrahigh vacuum deposition of silicon (Si-Ge) on HMIC substrates
US6107653A (en) 1997-06-24 2000-08-22 Massachusetts Institute Of Technology Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization
US6040225A (en) * 1997-08-29 2000-03-21 The Whitaker Corporation Method of fabricating polysilicon based resistors in Si-Ge heterojunction devices
US6130471A (en) * 1997-08-29 2000-10-10 The Whitaker Corporation Ballasting of high power silicon-germanium heterojunction biploar transistors
US6033995A (en) * 1997-09-16 2000-03-07 Trw Inc. Inverted layer epitaxial liftoff process
FR2775121B1 (fr) * 1998-02-13 2000-05-05 Picogiga Sa Procede de fabrication de substrats en film mince de materiau semiconducteur, structures epitaxiales de materiau semiconducteur formees sur de tels substrats, et composants obtenus a partir de ces structures
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
FR2789518B1 (fr) * 1999-02-10 2003-06-20 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure
US6323108B1 (en) 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6518644B2 (en) * 2000-01-20 2003-02-11 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
FR2805923B1 (fr) * 2000-03-06 2002-05-24 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne
EP1309989B1 (en) 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
EP1217656A1 (en) * 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
US7026219B2 (en) * 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
KR101050377B1 (ko) * 2001-02-12 2011-07-20 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US6723661B2 (en) * 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002082514A1 (en) 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
US20020158245A1 (en) * 2001-04-26 2002-10-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing binary metal oxide layers
US20030012965A1 (en) * 2001-07-10 2003-01-16 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate comprising an oxygen-doped compound semiconductor layer
US7019332B2 (en) * 2001-07-20 2006-03-28 Freescale Semiconductor, Inc. Fabrication of a wavelength locker within a semiconductor structure
US6831292B2 (en) 2001-09-21 2004-12-14 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
AU2002341803A1 (en) 2001-09-24 2003-04-07 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
WO2003091173A2 (en) * 2002-04-23 2003-11-06 Astropower, Inc. Capping layer for crystallizing germanium, and substrate having thin crystallized germanium layer
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7335545B2 (en) 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US7307273B2 (en) 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7615829B2 (en) 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
AU2003247513A1 (en) 2002-06-10 2003-12-22 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
EP1530800B1 (en) 2002-08-23 2016-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
US20040079285A1 (en) * 2002-10-24 2004-04-29 Motorola, Inc. Automation of oxide material growth in molecular beam epitaxy systems
US6885065B2 (en) * 2002-11-20 2005-04-26 Freescale Semiconductor, Inc. Ferromagnetic semiconductor structure and method for forming the same
US6963090B2 (en) * 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
US7332417B2 (en) 2003-01-27 2008-02-19 Amberwave Systems Corporation Semiconductor structures with structural homogeneity
CN100437970C (zh) 2003-03-07 2008-11-26 琥珀波系统公司 一种结构及用于形成半导体结构的方法
US7541614B2 (en) 2003-03-11 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
US20050054156A1 (en) * 2003-09-10 2005-03-10 International Business Machines Corporation Capacitor and fabrication method using ultra-high vacuum cvd of silicon nitride
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US8007675B1 (en) * 2005-07-11 2011-08-30 National Semiconductor Corporation System and method for controlling an etch process for a single crystal having a buried layer
EP2637208A1 (en) * 2006-01-31 2013-09-11 MEMC Electronic Materials, Inc. Semiconductor wafer with high thermal conductivity
ES2569660T3 (es) 2007-06-08 2016-05-12 Mannkind Corporation Inhibidores de la IRE-1alfa

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01290595A (ja) * 1988-05-16 1989-11-22 Touyoko Kagaku Kk Ｓｉ／Ａｌ↓２Ｏ↓３／Ｓｉ多層構造の形成法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3293087A (en) * 1963-03-05 1966-12-20 Fairchild Camera Instr Co Method of making isolated epitaxial field-effect device
US3829889A (en) * 1963-12-16 1974-08-13 Signetics Corp Semiconductor structure
US3455748A (en) * 1965-05-24 1969-07-15 Sprague Electric Co Method of making a narrow base transistor
US4000020A (en) * 1973-04-30 1976-12-28 Texas Instruments Incorporated Vapor epitaxial method for depositing gallium arsenide phosphide on germanium and silicon substrate wafers
US3969749A (en) * 1974-04-01 1976-07-13 Texas Instruments Incorporated Substrate for dielectric isolated integrated circuit with V-etched depth grooves for lapping guide
JPS5617083A (en) * 1979-07-20 1981-02-18 Hitachi Ltd Semiconductor device and its manufacture
US4861393A (en) * 1983-10-28 1989-08-29 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor heterostructures having Gex Si1-x layers on Si utilizing molecular beam epitaxy
US4534804A (en) * 1984-06-14 1985-08-13 International Business Machines Corporation Laser process for forming identically positioned alignment marks on the opposite sides of a semiconductor wafer
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US4979015A (en) * 1987-01-28 1990-12-18 Texas Instruments Incorporated Insulated substrate for flip-chip integrated circuit device
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
US5147808A (en) * 1988-11-02 1992-09-15 Universal Energy Systems, Inc. High energy ion implanted silicon on insulator structure
US4962051A (en) * 1988-11-18 1990-10-09 Motorola, Inc. Method of forming a defect-free semiconductor layer on insulator
US5008207A (en) * 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5261999A (en) * 1991-05-08 1993-11-16 North American Philips Corporation Process for making strain-compensated bonded silicon-on-insulator material free of dislocations

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01290595A (ja) * 1988-05-16 1989-11-22 Touyoko Kagaku Kk Ｓｉ／Ａｌ↓２Ｏ↓３／Ｓｉ多層構造の形成法

Also Published As

Publication number Publication date
DE69232749D1 (de) 2002-10-02
DE69232749T2 (de) 2003-08-07
US5540785A (en) 1996-07-30
US5462883A (en) 1995-10-31
EP0520216A3 (ja) 1995-06-07
EP0520216A2 (en) 1992-12-30
EP0520216B1 (en) 2002-08-28

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