CN1404142A - 半导体基片制造方法、半导体基片、电光学装置及电子设备 - Google Patents

半导体基片制造方法、半导体基片、电光学装置及电子设备 Download PDF

Info

Publication number
CN1404142A
CN1404142A CN02130121A CN02130121A CN1404142A CN 1404142 A CN1404142 A CN 1404142A CN 02130121 A CN02130121 A CN 02130121A CN 02130121 A CN02130121 A CN 02130121A CN 1404142 A CN1404142 A CN 1404142A
Authority
CN
China
Prior art keywords
mentioned
substrate
layer
semiconductor chip
support substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02130121A
Other languages
English (en)
Other versions
CN1207777C (zh
Inventor
山崎泰志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1404142A publication Critical patent/CN1404142A/zh
Application granted granted Critical
Publication of CN1207777C publication Critical patent/CN1207777C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Abstract

提供可形成具有SOI结构、而且支持基片与SOI层的热膨胀系数不同的半导体基片的半导体基片的制造方法、半导体基片、电光学装置及电子设备。当制造SOI结构的基片600时，在单晶硅层形成沟槽260，形成岛状单晶硅层230。然后实施热处理。其结果，由于因支持基片500与单晶硅层230的热膨胀系数差而引起的热应力在沟槽260被缓和，因而即使实施旨在提高贴合强度的热处理或氧化工序等，也可得到无位移及裂纹的高质量的单晶硅层。

Description

半导体基片制造方法、半导体基片、 电光学装置及电子设备
技术领域
本发明涉及配有SOI构造的半导体基片的制造方法、由该方法制造出的半导体基片、采用了该半导体基片的电光学装置以及电子设备，详细说涉及半导体基片的SOI构造的形成技术。
现有技术
把被设置在绝缘体层上的硅层用于半导体器件的形成的SOI(Silicon on Insulator)技术由于具有耐α射线性、自锁耐性或短沟道抑制效果等在普通的单晶硅基片上所达不到的优良特性，因而推进了旨在半导体器件的高集成化的开发。
最近面世的在100nm以下厚度的薄膜化SOI层上形成的装置具有优良的短沟道抑制效果。此外，如此形成的SOI装置具有以下优点：由于具有良好的耐放射线性因而具有较高的可靠性，同时由于能减少寄生电容因而能实现元件高速化与低耗电化，或者由于能制造出完全耗尽型场效应晶体管，因而可实现处理规则的细微化。
形成上述SOI构造的方法包括单晶硅基片贴合方式的SOI基片制造方法。一般的所谓贴合方法是：以氧化膜为中介层，使单晶硅基片与支持基片重叠，利用基片表面的OH基在室温下贴合后，对单晶硅基片进行研削和研磨，或者通过腐蚀进行薄膜化处理，然后通过在700℃～1200℃左右的温度下的热处理，与硅氧烷结合(Si-O-Si)，以提高贴合强度，在支持基片上形成单晶硅层。在该方法中，由于对单晶硅基片进行直接的薄膜化处理，因而可以生产出具有优良的硅膜结晶性的高性能装置。(阿部孝夫著《硅》，培风书馆，P.330)
此外，作为采用该贴合方法的工艺，已知的还有：在单晶硅基片上注入氢离子，将其与支持基片贴合，然后通过400～600℃左右的热处理使薄膜硅层与单晶硅基片上的氢注入区分离，接下来通过1100℃左右的热处理提高贴合强度(M.Bruel et al.，Electrochem.Soc.Proc.Vol.97-27，P.3)、在对表面进行多孔处理后的硅基片上使单晶硅层外延生长，将其与支持基片贴合后除去硅基片，通过对多孔硅层进行腐蚀处理，在支持基片上形成外延单晶硅薄膜(特开平4-346418号公报)等。
由贴合法生产的SOI基片虽然与普通的大容量半导体基片同样可以用于各种装置(半导体集成电路)的制造中，但与传统的大容量基片不同点是可以采用各种材料的支持基片。即作为支持基片，普通的硅基片当然不用说，还可以采用具有透光性的石英基片或者玻璃基片等。因此，通过在透光性基片上形成单晶硅薄膜，即使在必需具有透光性的装置，比如穿透性液晶装置等的电光学装置中，也可以在有源矩阵基片上采用具有良好结晶性的单晶硅层形成高性能的晶体管元件。即通过在作为单晶硅层的SOI层上形成用于驱动像素电极的像素开关的MIS型晶体管和用于在图像显示区的外围区域构成驱动电路的驱动电路用MIS型晶体管，可以实现显示的细微化和高速化。
发明内容
在此，在穿透型液晶装置等的电光学装置中采用SOI基片的场合下，由于作为支持基片的石英基片等的透光性基片与SOI层的热膨胀系数不同，因而在旨在提高上述贴合强度的热处理中以及在900℃～1100℃左右的温度下实施的氧化工序等半导体处理中，可能会由于热膨胀系数的不同而产生热应力，其结果是在SOI层引起不相吻合的位移及裂纹，影响装置的特性。尤其是在SOI层的膜厚较厚的场合下(比如支持基片是525μm石英基片的场合下，SOI层为0.5μm以上)更会出问题。(T.Abe et al.，Jpn.J.Appl.Phys.32(1993)p.334)
不过，对于用于液晶装置的SOI基片，在图像显示区内构成像素开关用MIS型晶体管的单晶硅层为抑制光漏电流最好很薄，具体说最好为100nm以下。与此对应，由于在驱动电路用MIS型晶体管中要求高速运作，因而对于构成驱动电路用MIS型晶体管的单晶硅层，最好降低薄膜电阻。因而，理想的是图像显示区外围的单晶硅层厚一些，最好为200～400nm左右。
为使单晶硅层的厚度产生如此局部差异，可以考虑在对单晶硅基片表面进行有选择地氧化处理后，通过湿腐蚀除去由于该表面氧化而形成的牺牲氧化膜的方法。依据该方法，在除去牺牲氧化膜后的状态下，在原来形成牺牲氧化膜的区域，针对保留下来的薄的单晶硅层，原来没有形成牺牲氧化膜的区域，保留下来的单晶硅层较厚。
然而，对于适用于液晶装置等的SOI基片，由于支持基片与SOI层的热膨胀系数不同，因而基于上述理由，通过牺牲氧化使单晶硅层的厚度产生局部差异的方法较难。
此外，为提高所贴合的SOI基片的贴合强度，采用高温退火虽然有效，但同样基于上述理由，不能充分实施为提高贴合强度所必需的700～1200℃左右的热处理。
鉴于上述问题点，本发明的课题在于提供可形成配有在支持基片与SOI层的热膨胀系数不同的SOI基片中即使实施高温处理也不会产生缺陷的SOI层的半导体基片的半导体基片制造方法、通过该方法制造出的半导体基片、采用该半导体基片的电光学装置及电子设备。
为解决上述课题，本发明涉及的半导体基片制造方法的特征是，在配有具有第1热膨胀系数的支持基片、在上述支持基片上形成的绝缘体层、在该绝缘体层上形成的具有第2热膨胀系数的单晶半导体层的半导体基片的制造方法中，形成上述单晶半导体层，在上述单晶半导体层的规定区域的外围形成沟槽，随后进行热处理。
依据本发明涉及的构成，由于在上述单晶半导体层的规定区域的外围形成有沟槽，因而即使在热处理时由于热膨胀系数不同而引起热应力，也可以通过沟槽区缓和。
这样，在支持基片与半导体层的热膨胀系数不同的SOI基片中，即使实施氧化工序等热处理，也可以制造出配有无缺陷单晶半导体层的半导体基片。
其结果是，由于能对在半导体基片中形成的各半导体器件提供最佳厚度的单晶半导体层，因而在半导体基片中形成的半导体器件中，可以实施以大电流高频率驱动的半导体器件在较厚的第2单晶半导体层形成，以低电压驱动的半导体器件在较薄的第1单晶半导体层形成等设计，可以最大限度地利用在单晶半导体层形成的半导体器件的特性。
此外，在贴合SOI基片中可以实施为提高贴合强度所必需的高温退火。
上述半导体基片制造方法的特征是：上述热处理在700℃～1200℃的范围进行。
依据本发明涉及的构成，通过热处理可以大大提高贴合SOI基片中的贴合强度。此外，由于形成有沟槽，因而热应力被缓和，缺陷不被导入。
在上述半导体基片的制造方法中，上述规定区域的外围最好是上述半导体基片的外周。这里的所谓半导体基片系指从半导体基片母材上切下的各个IC芯片。
依据本发明涉及的构成，由于在上述单晶半导体层形成沟槽的区域是半导体基片的切块区，因而不会对半导体基片的设置产生影响，可以进行任意的电路设计。
在上述的半导体基片制造方法中，上述规定区域的外围最好是元件分离区。
依据本发明涉及的构成，由于上述单晶半导体层有多个沟槽，所以可更可靠地缓和热应力。此外，由于可以兼施元件分离工序，因而具有不增加工序数的优点。
在上述半导体基片制造方法中，上述沟槽的宽度最好大于在上述半导体基片的第1热处理时在上述规定的区域内产生的、具有上述第1热膨胀系数的支持基片与具有上述第2热膨胀系数的单晶半导体层的热膨胀差。
依据本发明涉及的构成，由于上述沟槽的宽度大于在上述第1热处理时所发生的热膨胀差，因而可在上述沟槽内吸收热膨胀差，进而缓和由于热膨胀系数的不同所引起的热应力。
在上述的半导体基片制造方法中，上述热处理最好在氧气氛中进行。
依据本发明涉及的构成，热处理时在所贴合的SOI基片中可以兼施用于提高贴合强度的工序和各种目的的氧化工序。
在上述半导体基片制造方法中，最好在上述氧气氛中进行的高温退火工序中实施上述单晶半导体层的膜厚调整。
依据本发明涉及的构成，由于可以兼施用于上述单晶半导体层膜厚调整的氧化工序与提高贴合强度的退火工序，因而具有不增加工序数的优点。
本发明涉及的半导体基片制造方法的特征在于：在配有具有第1热膨胀系数的支持基片、在上述支持基片上形成的绝缘体层、在该绝缘体层上形成的具有第2热膨胀系数的单晶半导体层的半导体基片的制造方法中，在上述半导体基片中的温度向具有上述第1热膨胀系数的支持基片与具有上述第2热膨胀系数的单晶半导体层中热膨胀系数小的一方升高的状态下实施热处理。
依据本发明涉及的构成，由于上述支持基片与上述半导体层的热膨胀程度相同，因而高温时的热应力变小。此外，如果在上述单晶半导体层的规定区域的外围形成沟槽，毋庸赘言，热应力可以进一步被缓和。
本发明涉及的半导体基片的特征在于：配有具有第1热膨胀系数的支持基片、在上述支持基片上形成的绝缘体层、在该绝缘体层上形成的具有第2热膨胀系数的单晶半导体层的半导体基片，其上述绝缘体层的至少一部分由在至少1200℃以下的热处理时具有流动性或是弹性的物质构成。
依据本发明涉及的构成，即使在热处理时产生热膨胀差，由于上述绝缘体层的至少一部分具有流动性或具有弹性，因而可以缓和热应力。此外，即使不形成在本发明其它构成下的沟槽也可以缓和热应力。而且，在必要时也可以形成上述沟槽。
在由上述半导体基片的制造方法制造的半导体基片，或者上述半导体基片中，上述单晶半导体层最好是单晶硅。此外单晶半导体层也可以采用单晶硅之外的材料，可以采用单晶锗等。
在由上述半导体基片的制造方法制造的半导体基片，或者上述半导体基片中，上述支持基片可以采用各种材料。即作为支持基片可以采用具有透光性的石英基片，或者玻璃基片之类的透光性基片。因此通过在透光性基片上形成单晶半导体层，即使在必须具有透光性的装置中，比如穿透型液晶装置等的电光学装置中，也可以在有源矩阵基片上采用结晶性好的单晶半导体层形成高性能的晶体管元件。即通过在作为单晶硅层的SOI层形成用于驱动像素电极的像素开关用MIS型晶体管和用于在图像显示区的外围区域构成驱动电路的驱动电路用MIS型晶体管，可以实现显示的细微化和高速化。
这里，作为支持基片如果采用玻璃基片，则在比如液晶装置之类的比较便宜的通用装置中也可适用本发明。
此外，作为支持基片，在采用了石英基片的场合下，由于支持基片的耐热性较高，因而在针对单晶半导体层的器件处理中，可以实施高温下的热处理等。比如，通过采用用于提高MIS型晶体管等半导体器件特性的热处理或热氧化膜的形成、高温退火等处理，可以在半导体基片上形成高性能的半导体器件。
在上述半导体基片中，在上述半导体基片的外周形成的沟槽宽度最好为120μm以上。
依据本发明涉及的构成，当上述支持基片是石英，上述单晶半导体层是硅时，在制作一边为40mm的半导体基片的场合下，也可以通过上述沟槽缓和在1200℃的热处理中所产生的热膨胀差。
在上述半导体基片中，在上述元件分离区内形成的沟槽的宽度最好为0.1μm以上。
依据本发明涉及的构成，当上述支持基片是石英，上述单晶半导体层是硅时，在制作一边为25μm的半导体元件的场合下，也可以通过上述沟槽缓和在1200℃的热处理中所产生的热膨胀差。
本发明涉及的半导体基片可以用于各种半导体装置的制造，比如可以用于液晶装置等电光学装置的制造。
在该场合下，理想的是在半导体基片、与对置基片之间夹持电光学物质而成，配有在上述支持基片的单晶半导体层的图像显示区中与像素排列对应，被配置成矩阵状的多个第1开关元件；被配置在位于上述图像显示区的外围的外围区域，至少部分构成外围电路的多个第2开关元件，构成上述第1开关元件的图像显示区的单晶半导体层的厚度比构成上述第2开关元件的外围区的单晶半导体层薄。在该构成下，对于像素开关用MIS型晶体管，由于形成其的单晶半导体层较薄，因而可以抑制由于光的入射而产生的光电效果所产生的漏电流，此外，由于能在驱动电路中把单晶半导体层的薄膜电阻抑制得较低，因而即使在实施大电流驱动及高频率驱动状态下，特性也难以劣化。
因此，对驱动电路用MIS型晶体管，可以提高其可靠性。
本发明的电子设备的特征在于：配有光源、射入从上述光源射出的光，实施与图像信息对应的调制的上述电光学装置、用于投射由上述电光学装置调制后的光的投射单元。
附图说明
图1(A)～(E)分别是表示本发明实施方式1所涉及的半导体基片的制造方法的工序断面图。
图2(A)～(C)分别是表示本发明实施方式1及其变形所涉及的半导体基片的制造方法的工序断面图。
图3是从对置基片侧观看本发明实施方式3涉及的液晶装置及在其上面形成的各构成要素的平面图。
图4是图3的H-H′断面图。
图5是在液晶装置的图像显示区中，在被以矩阵状配置的多个像素中形成的各元件、配线等的等效电路图。
图6是表示在液晶装置中在有源矩阵基片中形成的各像素构成的平面图。
图7是图3及图4所示的液晶装置的图像显示区的一部分在图6的A-A′线的相当位置上被切断时的断面图。
图8是在图3及图4所示的液晶装置的图像显示区的外围区形成的电路的平面图。
图9是图8所示的驱动电路用的MIS型晶体管的断面图。
图10(A)～(D)是表示用于图3及图4所示的液晶装置的有源矩阵基片的制造方法的工序断面图。
图11(A)～(C)是表示用于图3及图4所示的液晶装置的有源矩阵基片的制造方法的工序断面图。
图12(A)～(C)是表示用于图3及图4所示的液晶装置的有源矩阵基片的制造方法的工序断面图。
图13(A)～(C)是表示用于图3及图4所示的液晶装置的有源矩阵基片的制造方法的工序断面图。
图14(A)、(B)是表示用于图3及图4所示的液晶装置的有源矩阵基片的制造方法的工序断面图。
图15是表示把本发明涉及的液晶装置作为显示部使用的电子设备的电路构成的方框图。
图16是表示作为采用了本发明涉及的液晶装置的电子设备一例的投射型电光学装置的光学系统构成的断面图。
符号说明
10        有源矩阵基片
30        像素开关用的MIS型晶体管
80、90    驱动电路用的MIS型晶体管
100       液晶装置
200       单晶硅基片(单晶半导体基片)
240       第1单晶半导体层
245       第2单晶半导体层
210，510，550    绝缘膜
275       耐氧化掩模层
280       牺牲氧化膜
500       支持基片
600       贴合基片(半导体基片)
实施方式
以下参照附图对本发明的实施方式作以说明。
[实施方式1]
图1(A)～(E)以及图2(A)～(B)分别是表示本发明实施方式1涉及的SOI构造半导体基片(贴合基片)的制造方法的工序断面图。
在本实施方式下，首先如图1(A)所示，准备厚度为比如750μm的单晶硅基片200(单晶半导体基片)后，在其第1面201与第2面202中，至少在第1面201上全部形成硅氧化膜210。虽然可以达到第1面201呈亲水性以上的厚度，但该硅氧化膜210在贴合工序中，所形成的厚度根据器件特性为比如200nm～400nm左右。
接下来，如图1(B)所示，在已形成硅氧化膜210的单晶硅基片200上从第1面201侧注入氢离子4。其结果是，具有如图1(B)的虚线所示的平均进入深度的离子注入层在单晶硅基片200的内部被形成。此时的离子注入条件为比如加速能量60～150KeV，剂量为5×1016cm-2～10×1016cm-2。
接下来，如图1(C)所示，在准备好支持基片500后，最好在支持基片500的整个表面上通过溅射法、CVD法等形成硅氧化膜、NSG(非掺杂硅酸盐玻璃)等的氧化膜510，然后利用CMP法等方法对该氧化膜510的表面进行研磨，使表面平坦。这里，氧化膜510的膜厚为比如400～1000nm，最好为800nm左右。此外，在支持基片是以石英等SiO2为主要成分的基片的场合下，也可以省略氧化膜的形成工序。
这种氧化膜210、510的设置目的是用于确保单晶硅基片200与支持基片500的密接性。支持基片500也可以是玻璃、石英玻璃等具有透光性的基片。作为支持基片500，如果采用由玻璃及石英玻璃等透光性材料形成的基片，则也可把本发明用于穿透型电光学装置等。
接下来，如图1(D)所示，以绝缘膜210、510作为结合面，将单晶硅基片200的第1表面201与支持基片500的表面重合，在室温～200℃左右的温度下贴合。其结果是，利用基片表面的OH基，如图1(E)所示，形成以绝缘膜550(氧化膜210、510)为中介层的单晶硅层220与支持基片500被贴合在一起的贴合基片600(半导体基片)。这里的单晶硅层220是在比如400℃～600℃的低温下通过热处理，在上述离子注入层的位置上单晶硅基片200被分离切断后所形成的。该现象是因为由于在单晶硅基片200内被导入的离子使半导体结晶的结合被分断而产生的，在离子注入层中的离子浓度峰值位置上更为显著，因此，通过热处理被分离切断的位置与上述离子浓度的峰值位置相同。此外，由于因上述的分离切断而露出的单晶硅层220的表面上有数nm的凹凸层，因而最好通过CMP法进行平滑处理，或者通过在氢气氛中进行热处理的氢退火法对表面进行平滑处理。
此外，也可以在支持基片500的表面上的氧化膜510的下层侧，形成钼、钨等薄膜。这种薄膜由于起着比如热传导性薄膜的作用，因而也可以改善支持基片500的温度分布。因此在比如支持基片500与单晶硅基片200的贴合工序中，由于通过该热传导性膜可以使贴合界面的温度分布均匀，因而在该界面上的贴合可以达到均匀，可提高贴合强度。此外，在用于穿透型液晶装置等的场合下，钼、钨等薄膜起着遮光层的作用。此外，可用于该薄膜的材料除了上述列举的之外，也可以采用钽、钴、钛等高融点金属或含有它们的合金，或者以钨硅化物、钼硅化物等为代表的硅化物薄膜等。
接下来，如图2(A)所示，利用光刻技术在单晶硅层220上形成图案，在单晶硅层上形成沟槽，形成岛状单晶硅层230。这里，单晶硅层230上的沟槽260最好在形成多个半导体基片的半导体基片母材中的各半导体基片的外围区域(切块区)内或者在单晶硅层230上形成的半导体元件的元件分离区内形成。此外，沟槽宽度最好大于对半导体基片600进行退火处理时的单晶硅层230与支持基片500的热膨胀差。这里的所谓热膨胀差系指支持基片的热膨胀系数与单晶硅层的热膨胀系数之差的绝对值分别乘以单晶硅层的大小与温度变化量后的值，通过
(数式1)
支持基片的热膨胀系数-单晶硅层的热膨胀系数×单晶硅层的大小×温度变化量
计算出来。这里的所谓单晶硅层大小系指单晶硅层在沟槽宽度方向上的长度。此外，虽然一般情况下热膨胀差取决于单晶硅层的厚度，但由于通常相对支持基片的厚度，单晶硅层的厚度很薄，只有其千分之一左右，因而其影响很小。因此，在计算热膨胀差时，单晶硅层的厚度也可以忽略不计。
而且，对于如此计算出的热膨胀差，为保持一定的裕度，最好取稍大一些的值作为实际沟槽宽度。
此外，在比如邻接的单晶硅层的大小各异等场合下，有必要也考虑邻接单晶硅层的热膨胀差，决定实际的沟槽宽度。在该场合下，先着眼于一方的单晶硅层，计算出与支持基片的热膨胀差(把该值设为热膨胀差1)。然后再着眼于另一方的单晶硅层，计算出与支持基片的热膨胀差(把该值设为热膨胀差2)。这样，也可以根据通过
(数式2)
(热膨胀差1+热膨胀差2)/2
计算出的值决定沟槽的宽度。
具体地说，在构成半导体基片母材的支持基片500是石英，而且制作数个一边为40mm的半导体基片的场合下，如果在半导体基片的外围形成宽度为120μm的沟槽，则实施1200℃以下的热处理。此外，如果实施1000℃以下的热处理，可在半导体基片的外围形成100μm的沟槽。
此外，在半导体元件的外围形成沟槽的场合下，为实施1200℃的热处理，如果半导体元件的一边长为25μm，则可以在外围形成宽度为0.1μm的沟槽。当然，为保持裕度，也可以形成其宽度为1μm～数μm的沟槽。这里，如果沟槽的深度达到绝缘层膜550的深度，即使实施充分的热处理，也不会在单晶硅层230内产生缺陷。此外，可以在即使在至少为最高热处理温度下的热应力下，也不会发生不吻合位移的前提下加大深度，这取决于热膨胀系数差以及单晶硅层230的厚度和面积等。
接下来，如图2(B)所示，实施700℃～1200℃左右的热处理。该工序用于提高贴合强度。该工序用于为提高半导体基片600的氧化膜210、510的贴合界面的密接性，通过热处理使存在于贴合界面上的H消失，实现Si-O-Si结合。
此外，最好在使半导体基片600中的温度向热膨胀系数小的一方升高的状态下实施热处理。其结果是，各热膨胀都达到相同程度，热应力变小。比如，可以采用灯泡退火、激光退火、微波退火等实施不均衡热处理。
此外，由于单晶硅层230被沟槽260隔断，因而即使实施高温退火，也可以缓和由支持基片500与单晶硅层230的热膨胀系数差所产生的热应力。这样，在单晶硅层230内可根据热应力，确保不产生位移和裂纹等缺陷的高质量结晶性。此外，可以实施旨在提高贴合强度的完全退火。
在如此形成的贴合基片600中，可以根据目的使局部单晶硅层的厚度有所不同。比如，考虑采用在对单晶硅基片表面进行有选择的氧化处理后，通过湿腐蚀方法除去由于表面氧化所形成的牺牲氧化膜的方法。在该方法下，在除去牺牲氧化膜后的状态下，在原来形成牺牲氧化膜的区域内，保留下来的单晶硅层较薄，而原来没有形成牺牲氧化膜的区域内，保留下来的单晶硅层较厚。这种构成的半导体基片是特别适合于电光学装置的基片。这里，为在贴合基片600中形成用于缓和热应力的沟槽260，实施上述牺牲氧化工序。此外，旨在提高上述贴合强度的热处理可以兼施牺牲氧化工序。
这样在本实施方式下，在制造SOI构造的贴合基片600(半导体基片)时，在单晶硅层220的规定区域外围形成沟槽260，并形成单晶硅层230后(沟槽形成工序)，对半导体基片600实施高温退火，提高贴合强度(提高贴合强度工序)。其结果是，由于热膨胀系数的不同在高温退火时所产生的热应力通过沟槽260被缓和，在单晶硅层230内不产生缺陷，提高贴合强度，而且可以制造出配有结晶性良好的单晶硅层230的半导体基片600。
因此，可以对单晶硅层220实施牺牲氧化处理，因此可以制造出配有其局部厚度不同的单晶半导体层220、230的贴合基片600，因而在贴合基片600中形成的半导体器件中，可以采用以大电流高频率驱动的半导体器件在较厚的第2单晶半导体层230内形成，以低电压驱动的半导体器件在较薄的第1单晶半导体层220内形成等设计。由于可以为在贴合基片600中形成的各半导体器件提供最佳厚度的单晶半导体层，因而可以最大限度利用半导体器件的特性。
[实施方式1的变形]
在上述实施方式1中，如图2(C)所示，可以在绝缘膜550的至少一部分上形成PSG(磷硅玻璃)、BSG(硼硅玻璃)、BPSG(硼磷硅玻璃)等在至少1200℃以下的热处理时具有流动性或弹性的层面520。在半导体处理中，对于一般使用的BPSG，在850℃以上具有流动性。可以根据B、P的浓度，使其在700℃以上具有流动性。由于根据该流动性层面520，热应力可以进一步被缓和，因而适合于热膨胀系数各异的SOI基片。此外由于在该场合下，即使不形成该沟槽，也能充分缓和热应力，因而也可以不形成沟槽。此外，在PSG、BSG、BPSG适用于流动性层面520的场合下，可以按照不对在单晶硅层230内形成的半导体元件产生坏影响的方式，把氮化硅膜等保护层530设置到上部。
[实施方式2]
在上述实施方式1中说明的方法可以适用于各种半导体装置的制造中。因此，在本实施方式下，对采用在实施方式1中说明过的贴合基片600，构成液晶装置的有源矩阵基片(半导体装置)的实例作以说明。
(液晶装置的总体构成)
图3是从对置基片侧观看液晶装置及在其上面形成的各构成要素的平面图，图4是表示包括对置基片的图5的H-H′断面图。
图3中，在液晶装置100的有源矩阵基片10的上面，密封材料52被沿着该边缘设置，在其内侧区域，设有由遮光性材料形成的边框53。在密封材料52的外侧区内，数据线驱动电路101及外部输入端子102被沿有源矩阵基片10的一边设置，扫描线驱动电路104被沿着与该边相邻的2边形成。
如果向扫描线提供的扫描信号的延迟没有问题，毋庸赘言，扫描线驱动电路104也可以只设置在一侧。此外，数据线驱动电路101也可以沿图像显示区10a的边沿两侧配置。比如，可以使奇数列的数据线提供来自被沿图像显示区10a的一边配置的数据线驱动电路的图像信号，使偶数列的数据线提供来自被沿图像显示区10a的对侧边配置的数据线驱动电路的图像信号。如果以上述梳状方式驱动数据线，由于数据线驱动电路101的形成面积可以扩大，因而可以构成复杂的电路。另外，在有源矩阵基片10的剩余一边，设置用于在被设置在图像显示区10a两侧的扫描线驱动电路104之间进行连接的多条配线105，此外，还利用边框53的下沿等，设置预充电电路及检查电路。此外，在对置基片20的边角部分的至少1个位置上，形成用于在有源矩阵基片10与对置基片20之间实现电力导通的上下导通材料106。
这样，如图4所示，其轮廓与图3中的密封材料52几乎相同的对置基片20通过该密封材料52被固定在有源矩阵基片10上。此外，密封材料52是用于在其外围对有源矩阵基片10与对置基片20进行贴合的由光固化树脂及热固化树脂等构成的粘合剂，其配合材料有用于使两基片的间距达到规定值的玻璃纤维或者玻璃珠等填隙材料。
详细情况在后文中说明，在有源矩阵基片10内，像素电极9a以矩阵状形成。与此对应，在对置基片20中，在与有源矩阵基片10中形成的像素电极(后述)的纵横边界区相对的区域内形成被称为黑矩阵或黑条等的遮光膜23，在其上层侧，形成由ITO膜组成的对置电极21。
如此形成的液晶装置被用于比如后述的投射型液晶显示装置(液晶投影仪)。在该场合下，3个液晶装置100各自被用作用于RGB的光照灯，在各液晶装置100中，通过RGB颜色分解用双色镜被分解的各颜色光分别被作为投射光入射。因此，在上述的各方式下的液晶装置100中不形成滤色器。
然而，通过在对置基片20中与各像素电极9a对置的区域内，同时形成RGB的滤色器及其保护膜，在投射型液晶显示装置以外，也可以作为后述的移动式计算机、便携电话机、液晶电视机等电子设备的彩色液晶显示装置使用。
此外由于对于对置基片20，通过与各像素对应的方式形成微型透镜，可以提高与入射光的像素电极9a对应的聚光效率，因而可以实施鲜明的显示。此外，也可以通过在对置基片20上叠加多层折射率各异的干涉层，利用光的干涉作用，形成能产生RGB色的双色滤色器。通过配有这种双色滤色器的对置基片，可以产生更为鲜明的彩色显示。
(液晶装置100的构成及动作)
以下参照图5至图7对有源矩阵型液晶装置(电光学装置)的电力构成及动作作以说明。
图5是用于构成液晶装置100的图像显示区10a的按矩阵状形成的多个像素中的各种元件及配线等的等效电路图。图6是形成了数据线、扫描线、像素电极等的有源矩阵基片中邻接像素的平面图。图7是表示图6的在与A-A′线相当的位置上的断面及在有源矩阵基片与对置基片之间注入作为电光学物质的液晶状态下的断面的说明图。此外，在上述图中，为使各层及各部件的大小便于在图上识别，各层及各部件的缩小比例都不同。
在图5中，在液晶装置100的图像显示区10a中，在以矩阵状形成的多个像素的每一个中，形成像素电极9a及用于控制像素电极9a的像素开关用MIS型晶体管30，用于供应像素信号的数据线6a被与该MIS型晶体管30的源极电连接。写入像素信号S1，S2......Sn依序按线路顺序供应给数据线6a。此外，在MIS型晶体管30的栅上，扫描线3a被电连接，在规定的定时下，扫描信号G1，G2......Gm依序按线路顺序被以脉冲方式被施加到扫描线3a上。像素电极9a被与MIS型晶体管30的漏极电连接，通过使作为开关元件的MIS型晶体管30只在一定期间内处于接通状态，可在规定的定时中向各像素写入由数据线6a提供的像素信号S1，S2......Sn。这样，通过像素电极9a在液晶内写入的具有规定电位的像素信号S1，S2......Sn在与后述的对置基片上形成的对置电极之间被保存一定的时间。
这里，为防止被保存的像素信号发生漏失，与在像素电极9a与对置电极之间形成的液晶电容并联附加蓄存电容70(电容器)。通过该蓄存电容70，像素电极9a的电压的被保存时间只比比如源极电压被施加的时间长3个数位。这样，可以实现电荷的保存特性被改善，可实施较高对比度显示的液晶装置。此外，作为形成蓄存电容70的方法，可以在与作为用于形成电容的配线的电容配线3b之间形成，也可以在与前段的扫描线3a之间形成。
在图6中，在液晶装置100的有源矩阵基片10上，矩阵状多个透明像素电极9a(虚线所包容的区域)被按各像素形成，沿着像素电极9a的纵横边界区，形成数据线6a(点划线所示)、扫描线3a(实线所示)、电容线3b(实线所示)。
如图7所示，液晶装置100配有有源矩阵基片10、与此对向配置的对置基片20。
在本方式下，有源矩阵基片10的基体由后述的贴合基片600构成，对置基片20的基体由石英基片与耐热玻璃片等的透明基片20b构成。像素电极9a在有源矩阵基片10上形成，在其上侧，形成被施加摩擦处理等规定的定向处理的定向膜16。像素电极9a由比如ITO(Indium Tin Oxide)膜等透明的导电性薄膜构成。此外，定向膜16通过对比如聚酰亚胺薄膜等的有机薄膜实施摩擦处理被形成。此外，在对置基片20中，在对置电极21的上层也形成由聚酰亚胺膜构成的定向膜22，该定向膜22也是对比如聚酰亚胺薄膜实施摩擦处理后的薄膜。
在有源矩阵基片10的图像显示区10a中，在各像素电极9a的邻接位置上，形成用于对各像素电极9a进行开关控制的像素开关用MIS型晶体管30。此外，在贴合基片600的内部，在与MIS型晶体管30的平面重合区内，形成由铬膜等构成的遮光膜11a。在该遮光膜11a的表面形成层间绝缘膜12，在该层间绝缘膜12的表面形成MIS型晶体管30。即层间绝缘膜12用于使构成MIS型晶体管30的半导体层1a相对遮光膜11a电绝缘。
如图6及图7所示，像素开关用MIS型晶体管30具有LDD(LightlyDoped Drain)结构，在半导体层1a中，形成通过由扫描线3a产生的电场形成沟道的沟道区1a′、低浓度源极区1b、低浓度漏极区1c、高浓度源极区1d、高浓度漏极区1e。此外在半导体层1a的上层，形成与该半导体层1a与扫描线3a绝缘的栅绝缘膜2。
这里，半导体层1a是按后述方法形成的单晶硅层。
在如此构成的MIS型晶体管30的表面上，形成由硅氧化膜构成的层间绝缘膜4、7。在层间绝缘膜4的表面形成数据线6a，该数据线6a通过在层间绝缘膜4上形成的接触孔与高浓度源极区1d电连接。在层间绝缘膜7的表面，形成由ITO膜构成的像素电极9a。像素电极9a通过在层间绝缘膜4、7及栅绝缘膜2上形成的接触孔与高浓度漏极区1e电连接。在该像素电极9a的表面形成由聚酰亚胺膜构成的定向膜16。该定向膜16是对聚酰亚胺膜实施摩擦处理后的薄膜。
此外，通过与扫描线3a处于同一层的电容线3b作为上电极，以与栅绝缘膜2a同时形成的绝缘膜(电介体膜)作中介层与高浓度漏极区1e的外延部分1f(下电极)对置，构成蓄存电容70。
此外，虽然MIS型晶体管30最好具有上述的LDD构成，但也可以采用不在与低浓度源极区1b及低浓度漏极区1c相当的区域内注入杂质离子的偏置构造。另外，MIS型晶体管30也可以是一种将栅电极(扫描线3a的一部分)作为掩模，注入高浓度杂质离子，形成自动匹配式高浓度源极区及漏极区的自动对位型TFT。此外，虽然本方式是一种在源-漏极区之间只配置1个MIS型晶体管30的栅电极(扫描线3a)的单栅结构，但也可以在其之间配置2个以上的栅电极。此时，在各栅电极上施加相同的信号。如果如此构成双栅(重栅)或三栅以上的MIS型晶体管30，则可以防止在沟道与源-漏极区的接合部产生漏电流，可以减小断路电流。如果把上述栅电极中的至少一个设置成LDD结构或偏置结构，则可以进一步减小断路电流，得到稳定的开关元件。
在上述构成的有源矩阵基片10与对置基片20中，像素电极9a与对置电极21被按对置方式配置，而且在上述基片之间，作为电光学物质的液晶50被密封夹持在由上述密封材料53(参照图5及图6)所包容的空间内。液晶50具有在未施加由像素电极9a产生的电场的状态下由定向膜规定的定向状态。液晶50由比如将一种或数种向列液晶混合后形成的物质等组成。
此外，在对置基片20及有源矩阵基片10的光入射侧或光出射侧，根据所使用液晶50的种类，即TN(扭绞向列)方式、STN(超TN)方式等的动作方式和常白方式/常黑方式的不同，偏振光膜、相位差膜、偏振光片等被按规定方向配置。
(驱动电路的构成)
再次参照图3，在本方式下的液晶装置100中，在有源矩阵基片10的表面，利用图像显示区10a的外围区形成数据线驱动电路101及扫描线驱动电路104(外围电路)。这种数据线驱动电路101及扫描线驱动电路104基本上由图8及图9所示的N沟道型MIS型晶体管与P沟道型MIS型晶体管构成。
图8是表示构成扫描线驱动电路104与数据线驱动电路101等的外围电路的MIS型晶体管的构成的平面图。图9是用图8所示的B-B′线将构成该外围电路的MIS型晶体管切断时的断面图。此外，图9还表示在有源矩阵基片10的图像显示区10a中形成的像素开关用MIS型晶体管30。
在图8及图9中，构成外围电路的MIS型晶体管被作为由P沟道型MIS型晶体管80与N沟道型MIS型晶体管90构成的互补型MIS型晶体管构成。构成上述驱动电路用的MIS型晶体管80、90的半导体层60(用虚线表示轮廓)以在贴合基片600上形成的层间绝缘膜12作为中介层被形成岛状。
在MIS型晶体管80、90中，高电位线71与低电位线72通过接触孔63、64被分别与半导体层60的源极区电连接。此外，输入配线66被与通用栅电极65连接，输出配线67通过接触孔68、69被分别与半导体层60的漏极区电连接。
由于上述外围电路区也经过与图像显示区10a相同的处理被形成，因而在外围电路区内也形成层间绝缘膜4、7及栅绝缘膜2。此外，驱动电路用MIS型晶体管80、90也与像素开关用MIS型晶体管30同样具有LDD结构，在沟道形成区81、91的两侧，配有由高浓度源极区82、92及低浓度源极区83、93构成的源极区与由高浓度漏极区84、94及低浓度漏极区85、95构成的漏极区。
此外，半导体层60与半导体层1a同样是通过后述方法形成的单晶硅层。
(图像显示区与外围电路区的不同)
在上述构成的图像显示区10a及外围电路区中，如从图9可以看出的那样，构成像素开关用MIS型晶体管30的半导体层1a与构成驱动电路用的MIS型晶体管80、90的半导体层60相比较薄一些。比如，构成像素开关用MIS型晶体管30的半导体层1a是厚度为100nm以下的单晶硅层，而构成驱动电路用的MIS型晶体管80、90的半导体层60是厚度为200～500nm左右的单晶硅层。
为此，在像素开关用MIS型晶体管30中，由于构成它的半导体层1a较薄，因而可以抑制光漏电流。与此相对，在驱动电路用的MIS型晶体管80、90中，由于构成它的半导体层60较厚，因而薄膜电阻较低，可流通大电流，可实施高速动作。
(有源矩阵基片的制造方法)
为制造上述构成的有源矩阵基片10，采用实施方式1中说明的方法制造贴合基片600。但在本方式下，按下列说明在贴合基片600的内部形成遮光膜11a(参照图7)。
图10～图14都是表示本方式下的有源矩阵基片10的制造方法的工序断面图。
在本方式下，首先如图10(A)所示，在单晶硅基片200(单晶半导体基片)的第1面201及第2面202中，至少在第1面201的整个表面上形成硅氧化膜210。
接下来，如图10(B)所示，在石英基片或耐热玻璃基片等具有透光性的支持基片500的整个表面上形成钨硅化膜等遮光膜后，利用光刻技术在该遮光膜上形成图案，形成遮光膜11a。接下来在支持基片500的整个表面上通过溅射法、CVD法等形成硅氧化膜、NSG(非掺杂硅玻璃)、PSG(磷硅玻璃)、BSG(硼硅玻璃)、BPSG(硼磷硅玻璃)等氧化膜510，然后利用CMP法等对该氧化膜510的表面进行研磨，使表面平坦。这里，氧化膜510的膜厚为比如大约400～1000nm，最好为800nm左右。
此外，也可以采用在形成氧化膜510之前，在遮光膜11a上形成氮化膜等保护层，抑制遮光膜的氧化等化学变化的结构。
对于支持基片500，最好在氮气体等惰性气体气氛下，在大约850～1300℃，最好为1000℃的高温下实施退火处理，按照在随后实施的高温处理中不发生畸变的原则进行前期处理。即最好根据制造工序中的最高处理温度，在等于或高于该温度下对支持基片500实施热处理。
这种氧化膜210、510的设置目的是用于保证单晶硅基片200与支持基片500的密接性。
接下来，如图10(C)所示，在把绝缘膜210、510作为结合面使单晶硅基片200的第1面201与支持基片500的表面重叠的状态下，通过在比如300℃温度下热处理2小时，如图10(D)所示，使单晶硅基片200与支持基片500贴合，必要时调整单晶硅层220的膜厚，形成单晶硅层220与支持基片500以层间绝缘膜12(氧化膜210、510)为中介层被贴合在一起的基片600(半导体基片)(贴合工序)。
接下来，如图11(A)所示，利用光刻技术在单晶硅层220上形成图案，使单晶硅层230形成岛状。这里，沟槽260在图像显示区10a与外围电路区的边界部及图中未示出的有源矩阵基片10的外围区(切块区)内被形成。
接下来，如图11(B)所示，在对硅氮化膜270层积后，利用光刻技术在硅氧化膜及硅氮化膜上形成图案，形成由硅氮化膜构成的耐氧化掩模层275。在该耐氧化掩模层275中，与液晶装置的图像显示区10a相当的区域呈开口276状，耐氧化掩模层275将在图像显示区10a的外围形成的外围电路区覆盖。此外，在耐氧化掩模层275与单晶硅层230之间，设有用于缓和应力等的较薄的硅氧化膜250。
这里，硅氧化膜250也可被省略。
接下来，如图11(C)所示，通过在包括水蒸汽气氛下的热处理，对从单晶硅层230的耐氧化掩模层275的开口276中露出的部分进行氧化，形成由硅氧化膜构成的牺牲氧化膜280(牺牲氧化工序)。此外，同时提高贴合强度。
接下来，把由硅氮化膜构成的耐氧化掩模层275及牺牲氧化膜除去。
由于在如此形成的贴合基片600中，牺牲氧化膜280是对单晶硅层230部分氧化后形成的，因而在图像显示区10a中，在牺牲氧化膜280的下层，残留着较薄的第1单晶半导体层240。与此对应，在单晶硅层230中，在未形成牺牲氧化膜280的外围电路区内，形成与单晶硅层230的厚度相当的较厚的第2单晶半导体层245，其厚度远远厚于第1单晶半导体层240。
接下来，如图12(A)所示，利用光刻技术在第1单晶半导体层240及第2单晶半导体层245上形成图案，以岛状方式形成构成像素开关用MIS型晶体管30的半导体层1a及构成驱动电路用的MIS型晶体管80、90的半导体层60。这里，构成像素开关用MIS型晶体管30的半导体层1a是厚度为100nm以下的单晶硅层，构成驱动电路用的MIS型晶体管80、90的半导体层60是厚度为200～500nm左右的单晶硅层。
接下来，如图12(B)所示，采用热氧化法等，在半导体层1a、60的表面形成由硅氧化膜构成的栅绝缘膜2。此外，图中未标出，通过规定的保护掩模在半导体层1a的延伸部分1f上注入杂质离子，形成用于在与电容线3b之间构成蓄存电容70的下电极。
接下来，通过CVD法等，在整个基片表面上形成厚度大约为350nm的由用于形成扫描线3a、电容线3b、栅电极65的多晶硅膜、钼膜、钨膜、钛膜、钴膜以及这些金属的硅化物膜构成的导电膜，然后，如图12(C)所示，利用光刻技术形成图案，形成扫描线3a、电容线3b、栅电极65。
接下来，如图13(A)所示，在用保护掩模301覆盖用于形成P沟道型驱动电路用的MIS型晶体管80的半导体层60的状态下，对构成像素开关用MIS型晶体管30的半导体层1a和构成N沟道型驱动电路用的MIS型晶体管90的半导体层60，把扫描线3a及栅电极65作为掩模，在大约0.1×1013/cm2～大约10×1013/cm2的剂量下注入低浓度杂质离子(磷离子)，对扫描线3a及栅电极65形成自动匹配方式低浓度源极区1b、93及低浓度漏极区1c、95。这里，由于位于扫描线3a及栅电极65的正下方，因而未导入杂质离子的部分将成为半导体层1a和60的沟道区1a′、91。
接下来，如图13(B)所示，形成比扫描线3a及栅电极65更宽，而且能覆盖用于形成P沟道型驱动电路的MIS型晶体管80的半导体层60的防护掩模302，在该状态下，注入大约0.1×1015/cm2～大约10×1015/cm2的剂量下的高浓度杂质离子(磷离子)，形成高浓度源极区1b、92及漏极区1d、94。
此外，图中未示出，在覆盖N沟道型MIS型晶体管30、90侧的状态下把栅电极65作为掩模，对用于形成P沟道型驱动电路用的MIS型晶体管80的半导体层60，注入大约0.1×1015/cm2～大约10×1015/cm2的剂量下的硼离子，然后在形成了比栅电极65更宽的掩模的状态下，在用于形成P沟道型驱动电路用的MIS型晶体管80的半导体层60中注入大约0.1×1015/cm2～大约10×1015/cm2的剂量下的高浓度杂质(硼离子)，如图13(C)所示，在形成低浓度源极区83、低浓度漏极区85、沟道区81的同时，形成高浓度源极区82、漏极区84。
接下来，在扫描线3a的表面，在通过CVD法等形成由硅氧化膜等构成的层间绝缘膜4后，利用光刻技术分别形成接触孔。
接下来，如图14(A)所示，在层间绝缘膜4的表面上利用溅射法形成厚度大约为350nm的由用于构成数据线6a(源电极)等的铝膜、氮化钛膜、钛膜、以及以上述金属中的任何一种为主要成份的合金膜构成的导电膜后，利用光刻技术形成图案，形成数据线6a、高电位线71、低电位线72、输入配线66、输出配线67。其结果是，在外围电路区内，产生出P沟道型及N沟道型的MI S型晶体管80、90。
接下来，如图14(B)所示，在数据线6a等的表面通过等离子体CVD法等，形成由硅氮化膜或硅氧化膜等构成的层间绝缘膜5，然后利用光刻技术在层间绝缘膜5上形成接触孔。
其后，如图7及图9所示，在使像素电极9a形成规定的图案后，形成定向膜16。其结果是完成有源矩阵基片10。
[电子设备的应用]
接下来，参照图15，图16，对作为配有电光学装置的电子设备一例的投射型液晶显示装置作以说明。
首先，图15以方框图形式表示配有与上述各方式涉及的电光学装置具有相同构成的液晶装置100的电子设备的构成。
在图15中，电子设备的构成中包括显示信息输出源1000、显示信息处理电路1002、驱动电路1004、液晶装置100、时钟发生电路1008、电源电路1010。显示信息输出源1000的构成中包括ROM(只读存储器)、RAM(随机存取存储器)、光盘等的存储器、对电视信号的图像信号进行同步处理并输出的同步调整电路等，基于来自时钟发生电路1008的时钟信号，对规定格式的图像信号进行处理并向显示信息处理电路1002输出。该显示信息处理电路1002的构成中包括比如放大极性反转电路、相位展开电路、旋转电路、伽马修正电路或钳位电路等众所周知的各种处理电路，基于时钟信号，根据被输入的显示信息依次生成数字信号，与时钟信号CLK一同向驱动电路1004输出。驱动电路1004对液晶装置100进行驱动。电源电路1010向上述各电路提供规定的电源。此外，也可以在构成液晶装置100的有源矩阵基片上形成驱动电路1004，此外显示信息处理电路1002也可以在有源矩阵基片上形成。
作为上述构成的电子设备，可以列举出后文中参照图16说明的投射型液晶显示装置(液晶投影仪)。
图16所示的投射型液晶显示装置1100配有3个包括其上述驱动电路1004被搭载在有源矩阵基片上的液晶装置100的液晶模块，作为采用各RGB用的照明灯100R、100G、100B的投影仪而构成。在该液晶投影仪1100中，光线被从金属卤化物灯等白色光源照明灯装置1102射出后，由3个反射镜1106及2个双色镜1108被分离成与R、G、B三原色对应的光成份R、G、B(光分离单元)，被导入所对应的各照明灯100R、100G、100B内(液晶装置100/液晶照明灯)。此时，由于光成份B的光路较长，因而为防止光损失，通过由入射透镜1122、中继透镜1123、出射透镜1124构成的中继透镜系统1121被传导。这样，与各自通过照明灯100R、100G、100B被调制的3原色对应的光成份R、G、B从3个方向上被入射到双色棱镜1112(光合成单元)内，在再次被合成后，通过投射透镜1114作为彩色图像被投射到屏面1120等上。
此外，本发明的技术范围并不局限于上述实施方式，在不脱离本发明的宗旨的范围内可以进行各种变更。比如，作为实施方式说明的液晶装置的具体构成不过是一种示例，除此之外，本发明还可以适用于各种构成的液晶装置。
此外毋庸赘言，比如本发明也可以适用于利用采用电致发光(EL)、数字微型反射镜装置(DMD)或通过等离子体发光及电子发射而形成的荧光等的各种电光学元件的电光学装置及配有该电光学装置的电子设备。
发明效果
如上所述，本发明涉及的半导体基片制造方法中，在配有具有第1热膨胀系数的支持基片、在上述支持基片上形成的绝缘体层、在该绝缘体层上形成的具有第2热膨胀系数的单晶半导体层的半导体基片中，形成上述单晶半导体层，在上述单晶半导体层的规定区域的外围形成沟槽，随后进行热处理。
其结果是，由于上述单晶半导体层被规定区域的外围的沟槽隔断，因而即使发生由于热膨胀系数不同而引起的热应力，也可被沟槽区缓和。
因此，可以制造出配有在其支持基片与半导体层的热膨胀系数不同的SOI基片上，即使实施热处理，也不会产生缺陷的单晶半导体层的半导体基片。
其结果是，由于能对在半导体基片中形成的各半导体器件提供最佳厚度的单晶半导体层，因而在半导体基片中形成的半导体器件中，可以采用以大电流高频率驱动的半导体器件在较厚的第2单晶半导体层内形成，以低电压驱动的半导体器件在较薄的第1单晶半导体层内形成等设计，可以最大限度利用在单晶半导体层内形成的半导体器件的特性。

Claims (18)

1.一种半导体基片制造方法，该半导体基片配有具有第1热膨胀系数的支持基片、在上述支持基片上形成的绝缘体层、在该绝缘体层上形成的具有第2热膨胀系数的单晶半导体层，其特征在于：
在上述支持基片上形成上述单晶半导体层，在上述单晶半导体层的规定区域的外围形成沟槽，随后进行热处理。
2.权利要求1中的半导体基片制造方法，其特征在于：
上述热处理在700℃～1200℃的范围内进行。
3.权利要求1或2中的半导体基片制造方法，其特征在于：
上述规定区域的外围是上述半导体基片的外周。
4.权利要求1或2中的半导体基片制造方法，其特征在于：
上述规定区域的外围是元件分离区。
5.权利要求1至4之一中的半导体基片制造方法，其特征在于：
上述沟槽的宽度大于在上述半导体基片热处理时在上述规定的区域内产生的、具有上述第1热膨胀系数的支持基片与具有上述第2热膨胀系数的单晶半导体层的热膨胀差。
6.权利要求1至5之一中的半导体基片制造方法，其特征在于：
上述热处理在氧气氛中进行。
7.权利要求6中的半导体基片制造方法，其特征在于：
在上述氧气氛中进行的热处理工序中实施上述单晶半导体层的膜厚调整。
8.一种半导体基片制造方法，该半导体基片配有具有第1热膨胀系数的支持基片、在上述支持基片上形成的绝缘体层、在该绝缘体层上形成的具有第2热膨胀系数的单晶半导体层，其特征在于：包含
在上述半导体基片中的温度向具有上述第1热膨胀系数的支持基片和具有上述第2热膨胀系数的单晶半导体层中热膨胀系数较小的一方升高的状态下实施热处理的工序。
9.一种半导体基片，其特征在于：
用权利要求1至8之一中规定的制造方法制造。
10.一种半导体基片，配有具有第1热膨胀系数的支持基片、在上述支持基片上形成的绝缘体层、在该绝缘体层上形成的具有第2热膨胀系数的单晶半导体层，其特征在于：
上述绝缘体层的至少一部分由在至少1200℃以下的热处理时具有流动性或是弹性的物质构成。
11.权利要求9或10中的半导体基片，其特征在于：
上述单晶半导体层是单晶硅。
12.权利要求9至11之一中的半导体基片，其特征在于：
上述支持基片是透光性基片。
13.权利要求9至11之一中的半导体基片，其特征在于：
上述支持基片是玻璃基片。
14.权利要求9至11之一中的半导体基片，其特征在于：
上述支持基片是石英基片。
15.权利要求14中的半导体基片，其特征在于：
在上述半导体基片的外周形成的沟槽宽度为120μm以上。
16.权利要求14中的半导体基片，其特征在于：
在上述元件分离区形成的沟槽宽度为0.1μm以上。
17.一种电光学装置，其特征在于：
在权利要求11至16中记载的半导体基片、与对置基片之间夹持电光学物质而成，配有在上述支持基片的单晶半导体层的图像显示区中与像素排列对应，被配置成矩阵状的多个第1开关元件；
被配置在位于上述图像显示区的外围的外围区域，至少部分构成外围电路的多个第2开关元件，
构成上述第1开关元件的图像显示区的单晶半导体层的厚度比构成上述第2开关元件的外围区的单晶半导体层薄。
18.一种电子设备，其特征在于：配有
光源、射入从上述光源射出的光，实施与图像信息对应的调制的权利要求17中记载的电光学装置、用于投射由上述电光学装置调制后的光的投射单元。
CNB021301212A 2001-08-23 2002-08-22 半导体基片制造方法、半导体基片、电光学装置及电子设备 Expired - Fee Related CN1207777C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP253485/2001 2001-08-23
JP2001253485 2001-08-23
JP174965/2002 2002-06-14
JP2002174965A JP4653374B2 (ja) 2001-08-23 2002-06-14 電気光学装置の製造方法

Publications (2)

Publication Number Publication Date
CN1404142A true CN1404142A (zh) 2003-03-19
CN1207777C CN1207777C (zh) 2005-06-22

Family

ID=26620888

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021301212A Expired - Fee Related CN1207777C (zh) 2001-08-23 2002-08-22 半导体基片制造方法、半导体基片、电光学装置及电子设备

Country Status (6)

Country Link
US (1) US20030057489A1 (zh)
EP (1) EP1286392A3 (zh)
JP (1) JP4653374B2 (zh)
KR (1) KR100505804B1 (zh)
CN (1) CN1207777C (zh)
TW (1) TW563257B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799215A (zh) * 2020-06-29 2020-10-20 中国科学院上海微系统与信息技术研究所 一种降低异质结构薄膜退火热应力的方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026472A (ja) * 2003-07-02 2005-01-27 Sharp Corp 半導体装置の製造方法
JP5358159B2 (ja) * 2004-02-03 2013-12-04 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
KR100544144B1 (ko) * 2004-05-22 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
US7418022B2 (en) * 2004-07-09 2008-08-26 Coherent, Inc. Bandwidth-limited and long pulse master oscillator power oscillator laser systems
EP3257809A1 (en) 2005-11-25 2017-12-20 Panasonic Intellectual Property Management Co., Ltd. Wafer level package structure and production method therefor
US8026594B2 (en) 2005-11-25 2011-09-27 Panasonic Electric Works Co., Ltd. Sensor device and production method therefor
WO2007061054A1 (ja) 2005-11-25 2007-05-31 Matsushita Electric Works, Ltd. ウェハレベルパッケージ構造体、および同パッケージ構造体から得られるセンサ装置
US20090321849A1 (en) * 2006-05-23 2009-12-31 Nec Corporation Semiconductor device, integrated circuit, and semiconductor manufacturing method
US20070278574A1 (en) * 2006-05-30 2007-12-06 Sharp Laboratories Of America, Inc. Compound semiconductor-on-silicon wafer with a thermally soft insulator
US8034724B2 (en) 2006-07-21 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5252877B2 (ja) * 2006-11-07 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
EP1998372A1 (en) * 2007-05-30 2008-12-03 NEC Electronics Corporation SOI semiconductor device
JP5538673B2 (ja) * 2007-11-02 2014-07-02 シチズンファインテックミヨタ株式会社 Ｓｏｑ基板を用いた半導体基板の製造方法
JP5548356B2 (ja) * 2007-11-05 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100996188B1 (ko) 2008-12-31 2010-11-24 주식회사 하이닉스반도체 반도체 장치 제조방법
KR102093458B1 (ko) 2013-07-05 2020-03-26 삼성디스플레이 주식회사 커패시터
KR20230152092A (ko) * 2015-11-09 2023-11-02 어플라이드 머티어리얼스, 인코포레이티드 저부 처리
EP3758050A1 (en) * 2016-03-07 2020-12-30 GlobalWafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
KR20180055988A (ko) * 2016-11-17 2018-05-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN107154346B (zh) * 2017-05-19 2021-03-16 京东方科技集团股份有限公司 一种膜层的掺杂方法、薄膜晶体管及其制作方法
KR102200547B1 (ko) * 2020-03-19 2021-01-08 삼성디스플레이 주식회사 커패시터
KR102342867B1 (ko) * 2020-03-19 2021-12-23 삼성디스플레이 주식회사 커패시터
CN113345918B (zh) * 2021-05-25 2022-07-29 武汉华星光电半导体显示技术有限公司 光学透明的柔性背板、显示装置及显示装置的制作方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385937A (en) * 1980-05-20 1983-05-31 Tokyo Shibaura Denki Kabushiki Kaisha Regrowing selectively formed ion amorphosized regions by thermal gradient
JPS57210635A (en) * 1981-06-19 1982-12-24 Tokyo Daigaku Manufacture of semiconductor device
JPS5889840A (ja) * 1981-11-24 1983-05-28 Nec Corp 誘導体分離基板の製造方法
US5272105A (en) * 1988-02-11 1993-12-21 Gte Laboratories Incorporated Method of manufacturing an heteroepitaxial semiconductor structure
US5079616A (en) * 1988-02-11 1992-01-07 Gte Laboratories Incorporated Semiconductor structure
JPH0212854A (ja) * 1988-06-30 1990-01-17 Toshiba Corp 誘電体分離型半導体集積回路基板の製造方法
US5108843A (en) * 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
JP2831745B2 (ja) * 1989-10-31 1998-12-02 富士通株式会社 半導体装置及びその製造方法
US5281834A (en) * 1990-08-31 1994-01-25 Motorola, Inc. Non-silicon and silicon bonded structure and method of manufacture
JP2923700B2 (ja) * 1991-03-27 1999-07-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR930008861B1 (ko) * 1991-05-16 1993-09-16 재단법인 한국전자통신연구소 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법
EP0530972B1 (en) * 1991-08-02 1997-11-05 Canon Kabushiki Kaisha Liquid crystal image display unit
KR940005692B1 (ko) * 1991-10-31 1994-06-22 삼성전자 주식회사 반도체 메모리장치의 데이타 출력 드라이버
KR940007886B1 (ko) * 1991-12-17 1994-08-27 박윤규 명태의 동결건조방법
TW214603B (en) * 1992-05-13 1993-10-11 Seiko Electron Co Ltd Semiconductor device
US5258323A (en) * 1992-12-29 1993-11-02 Honeywell Inc. Single crystal silicon on quartz
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
JP3542376B2 (ja) * 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
US5888858A (en) * 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP3767154B2 (ja) * 1997-06-17 2006-04-19 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器及び投写型表示装置
US6120597A (en) * 1998-02-17 2000-09-19 The Trustees Of Columbia University In The City Of New York Crystal ion-slicing of single-crystal films
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
CN1319252A (zh) * 1998-09-25 2001-10-24 旭化成株式会社 半导体衬底及其制造方法、和使用它的半导体器件及其制造方法
US6190952B1 (en) * 1999-03-03 2001-02-20 Advanced Micro Devices, Inc. Multiple semiconductor-on-insulator threshold voltage circuit
JP2000261009A (ja) * 1999-03-10 2000-09-22 Sanyo Electric Co Ltd 集積型光起電力装置
WO2000058205A1 (fr) * 1999-03-31 2000-10-05 Seiko Epson Corporation Connecteur a ecartement etroit, convertisseur d'ecartement, micromachine, actionneur piezo-electrique, actionneur electrostatique, tete d'impression a jet d'encre, imprimante a jet d'encre, dispositif a cristaux liquides et appareil electronique
US6358759B1 (en) * 1999-07-16 2002-03-19 Seiko Epson Corporation Method for manufacturing electro-optical device, electro-optical device, and electronic equipment
CN1157764C (zh) * 1999-11-22 2004-07-14 索尼株式会社 功能器件及其制造方法
KR100339425B1 (ko) * 2000-07-21 2002-06-03 박종섭 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799215A (zh) * 2020-06-29 2020-10-20 中国科学院上海微系统与信息技术研究所 一种降低异质结构薄膜退火热应力的方法
CN111799215B (zh) * 2020-06-29 2021-05-11 中国科学院上海微系统与信息技术研究所 一种降低异质结构薄膜退火热应力的方法

Also Published As

Publication number Publication date
JP4653374B2 (ja) 2011-03-16
JP2003142664A (ja) 2003-05-16
KR20030017428A (ko) 2003-03-03
US20030057489A1 (en) 2003-03-27
CN1207777C (zh) 2005-06-22
EP1286392A3 (en) 2004-05-06
TW563257B (en) 2003-11-21
EP1286392A2 (en) 2003-02-26
KR100505804B1 (ko) 2005-08-04

Similar Documents

Publication Publication Date Title
CN1207777C (zh) 半导体基片制造方法、半导体基片、电光学装置及电子设备
CN1255879C (zh) 电光基板装置及其制造方法、电光装置、电子装置
CN1143370C (zh) 半导体装置、电光装置用基板、电光装置、电子装置以及投射型显示装置
CN1154012C (zh) 电光学装置及其制造方法和电子机器
CN1205503C (zh) 基板装置、电光学装置及其制造方法和电子仪器
CN1270389C (zh) 薄膜晶体管及其制造方法
CN1204441C (zh) 电光装置及其制造方法和投射型显示装置、电子装置
CN1269092C (zh) 具有象素电极和导电层的半导体器件
CN1280870C (zh) 半导体器件的制造方法
CN1174274C (zh) 电光装置、其制造方法和电子设备
CN1235294C (zh) 电光装置和电子机器
CN1286493A (zh) 半导体器件及其制造方法
CN1355551A (zh) 半导体器件及其制造方法
CN1187838C (zh) 电光装置的制造方法
CN1295343A (zh) 电光学装置的制造方法,电光学装置及电子机器
CN1287469C (zh) 晶体管及其制造方法、电光装置、半导体器件及电子设备
CN1280922C (zh) 半导体器件及其制造方法、电光装置及电子设备
CN1165967C (zh) 制备电光装置衬底的方法、电光装置衬底、电光装置以及电子装置
CN1184512C (zh) 电光装置及其制造方法
CN1722449A (zh) 半导体器件用基板、其制造方法及其应用
CN1908790A (zh) 电光装置及具备该装置的电子设备
CN1450631A (zh) 电光装置、半导体装置及它们的制造方法和投影装置与电器
CN1881585A (zh) 半导体器件及其制造方法
CN1737996A (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050622

Termination date: 20190822