KR102200547B1 - 커패시터 - Google Patents

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Abstract

본 발명의 실시 예에 따른 커패시터는 액티브 층, 상기 액티브 층 위에 형성된 게이트 절연층, 상기 게이트 절연층 위에 형성된 게이트 전극, 상기 게이트 전극위에 형성된 층간 절연막, 및 상기 층간 절연막 위에 형성되어 있고 적어도 하나의 컨택홀을 통해 상기 액티브 층에 연결되어 있는 제1 전극을 포함한다.

Description

커패시터{CAPACITOR}
본 발명은 커패시터에 관한 것이다.
액티브 패터닝 스킵 공법은 액티브 패터닝 없이 증착이 이뤄진다. 그러면 마스크 수는 감소 되지만, 마스크 없이 증착이 이뤄지므로 게이트까지 증착된다. 커패시터를 형성하는 일 전극인 게이트가 증착되므로, 커패시터의 도핑이 어려운 문제점이 있다.
본 발명의 실시 예를 통해 커패시터를 제공하고자 한다.
본 발명의 실시 예에 따른 커패시터는, 액티브 층, 상기 액티브 층 위에 형성된 게이트 절연층, 상기 게이트 절연층 위에 형성된 게이트 전극, 상기 게이트 전극위에 형성된 층간 절연막, 및 상기 층간 절연막 위에 형성되어 있고 적어도 하나의 컨택홀을 통해 상기 액티브 층에 연결되어 있는 제1 전극을 포함한다.
상기 커패시터는, 상기 게이트 전극이 형성된 영역과 중첩하는 영역에 형성된 진성 반도체 층을 더 포함하고, 상기 진성 반도체층과 상기 액티브 층은 동일 층에 형성되어 있다.
상기 커패시터는 상기 층간 절연막 위에 형성되어 있고, 컨택홀을 통해 상기 게이트 전극에 연결되어 있는 제2 전극을 더 포함한다.
상기 커패시터는 상기 게이트 전극과 상기 액티브 층 사이에 형성된 기생 커패시터를 더 포함한다.
상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터와 상기 기생 커패시터가 병렬 연결되어 있다.
본 발명의 다른 실시 예에 따른 커패시터의 게이트 전극은 복수의 홈을 포함할 수 있다. 상기 커패시터는, 상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 형성된 기생 커패시터를 더 포함한다.
상기 커패시터는, 상기 게이트 전극이 형성된 영역과 중첩하는 영역에 형성된 진성 반도체 층을 더 포함하고, 상기 진성 반도체층과 상기 액티브 층은 동일 층에 형성되어 있다.
상기 커패시터는, 상기 게이트 전극과 상기 액티브 층 사이에 형성된 제1 기생 커패시터를 더 포함한다.
상기 커패시터는 상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 형성된 제2 기생 커패시터를 더 포함한다.
상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터, 상기 제1기생 커패시터, 및 상기 제2 기생 커패시터가 병렬 연결되어 있다.
상기 커패시터는 상기 게이트 전극과 상기 제1 전극이 중첩하는 영역의 제1 커패시터를 둘러싸는 가드 링을 더 포함하고, 상기 가드 링은 상기 게이트 전극과 동일한 층에 형성되어 있다.
본 발명의 실시 예들을 통해 커패시터가 제공되고, 커패시터는 화소의 개구율을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명의 실시 예에 따른 커패시터를 나타낸 평면도이다.
도 2는 도 1의 평면도에서 라인 1-1'을 따라 절단된 단면을 나타낸 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 커패시터를 나타낸 평면도이다.
도 4는 도 3의 평면도에서 라인 2-2'을 따라 절단된 단면을 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도면을 참고하여 본 발명의 실시 예에 따른 커패시터를 설명한다.
도 1은 본 발명의 실시 예에 따른 커패시터를 나타낸 평면도이다.
도 2는 도 1의 평면도에서 라인 1-1'을 따라 절단된 단면을 나타낸 도면이다.
도 1에 도시된 바와 같이, 커패시터(100)는 상부 전극인 전극(10)과 하부 전극인 게이트 전극(12)을 포함한다.
전극(10)은 컨택홀(CH1-CH4)을 통해 액티브 층(14)에 연결되어 있다. 액티브 층(14)은 진성 반도체 층이 소정의 불순물로 도핑된 영역이다. 예를 들어, 액티브 층(14)은 P+ 도핑 상태일 수 있다.
전극(13)은 컨택홀(CH5)를 통해 게이트 전극(12)에 연결되어 있다. 가드 링(11)은 커패시터(100)와 다른 커패시터(도시하지 않음) 간의 누설 전류를 차단한다. 가드 링(11)은 커패시터(100)가 형성된 영역을 감싸는 사각형 형상으로 도시되어 있으나, 본 발명의 실시 예가 이에 한정되는 것은 아니다.
도 2에 도시된 바와 같이, 액티브 층(14)과 동일한 층에는 진성 반도체층(15)이 존재한다. 가드 링(11) 및 게이트 전극(12)가 형성된 영역과 중첩되는 영역은 도핑되지 않은 진성 반도체층(15)이다.
액티브 층(14)과 진성 반도체층(15) 위에는 게이트 절연층(16)이 형성되어 있고, 게이트 절연층(16) 위에는 게이트 전극(12) 및 가드 링(11)이 형성되어 있다. 층간 절연막(17)은 게이트 절연층(16), 게이트 전극(12), 및 가드 링(11) 위에 형성되어 있다. 전극(10) 및 전극(13)은 충간 절연막(17) 위에 형성되어 있고, 전극(100)은 컨택홀(예를 들어, 도 2에서는 CH1)을 통해 액티브 층(14)와 연결되어 있고, 전극(13) 컨택홀(CH5)을 통해 게이트 전극(12)에 연결되어 있다.
액티브 층(14)와 게이트 전극(12) 사이에는 기생 커패시터가 존재하는데, 커패시터(100)은 기생 커패시터를 포함한다. 이를 위해서 전극(10)이 컨택홀(CH1-CH4)를 통해 액티브 층(14)에 연결되어 있다. 즉, 전극(10)과 게이트 전극(12)가 중첩되는 영역의 커패시터와 게이트 전극(12)와 액티브 층(14) 사이의 기생 커패시터가 병렬 연결되어 있다.
도 2에서 점선으로 도시된 커패시터 C3의 일전극인 전극(10)은 컨택홀(CH1)을 통해 액티브 층(14)에 연결되어 있고, 기생 커패시터 C1 및 C2는 액티브 층(14)과 게이트 전극(12) 사이에 연결되어 있다. 따라서 커패시터 C1, C2, 및 C3는 병렬 연결되어 있다.
커패시터(100)의 용량을 계산할 때 기생 커패시터도 함께 고려하면, 커패시터(100)의 사이즈를 감소시킬 수 있고, 이는 커패시터(100)을 용량성 소자로 포함하는 화소의 개구율을 증가시킬 수 있다.
커패시터(100)의 기생 커패시터는 게이트 전극(12)의 패턴에 따라 변경될 수 있다. 이하, 도 3 및 4를 참조하여 다른 변형 예를 설명한다.
도 3은 본 발명의 다른 실시 예에 따른 커패시터를 나타낸 평면도이다.
도 4는 도 3의 평면도에서 라인 2-2'을 따라 절단된 단면을 나타낸 도면이다.
본 발명의 다른 실시 예 역시 커패시터의 용량 개선을 위해 기생 커패시터를 사용할 수 있다. 도 3에 도시된 바와 같이, 기생 커패시터를 형성하기 위해 게이트 전극의 양측에 복수의 홈이 형성되어 있다. 예를 들어, 게이트 전극(22)은 복수의 홈을 포함한다. 도 3에서는 도면 부호 28로 복수의 홈 중 하나를 표시하였다.
도 3에 도시된 바와 같이, 커패시터(200)는 상부 전극인 전극(20)과 하부 전극인 게이트 전극(22)을 포함한다.
전극(20)은 컨택홀(CH6-CH9)을 통해 액티브 층(24)에 연결되어 있다. 액티브 층(24)은 진성 반도체 층이 소정의 불순물로 도핑된 영역이다. 예를 들어, 액티브 층(24)은 P+ 도핑 상태일 수 있다.
전극(23)은 컨택홀(CH10)을 통해 게이트 전극(22)에 연결되어 있다. 가드 링(21)은 커패시터(200)와 다른 커패시터(도시하지 않음) 간의 누설 전류를 차단한다. 가드 링(21)은 커패시터(200)가 형성된 영역을 감싸는 사각형 형상으로 도시되어 있으나, 본 발명의 다른 실시 예가 이에 한정되는 것은 아니다.
도 4에 도시된 바와 같이, 액티브 층(24)과 동일한 층에는 진성 반도체층(25)이 존재한다. 가드 링(21) 및 게이트 전극(22)이 형성된 영역과 중첩되는 영역은 도핑되지 않은 진성 반도체층(25)이다.
액티브 층(24)과 진성 반도체층(25) 위에는 게이트 절연층(26)이 형성되어 있고, 게이트 절연층(26) 위에는 게이트 전극(22) 및 가드 링(21)이 형성되어 있다. 게이트 전극(22)의 측면에 형성된 홈의 단면은 도 4에 도시된 바와 같이 형성되어 있다.
층간 절연막(27)은 게이트 절연층(26), 게이트 전극(22), 및 가드 링(21) 위에 형성되어 있다. 전극(20) 및 전극(23)은 충간 절연막(27) 위에 형성되어 있고, 전극(20)은 컨택홀(예를 들어, 도 4에서는 CH6)을 통해 액티브 층(24)과 연결되어 있고, 전극(23) 컨택홀(CH10)을 통해 게이트 전극(22)에 연결되어 있다.
액티브 층(24)와 게이트 전극(22) 사이와 복수의 홈 사이에 기생 커패시터가 존재하는데, 커패시터(200)은 기생 커패시터를 포함한다. 전극(20)이 컨택홀(CH6-CH9)을 통해 액티브 층(24)에 연결되어 있어, 전극(20)과 게이트 전극(22)이 중첩되는 영역의 커패시터와 게이트 전극(22)와 액티브 층(24) 사이의 기생 커패시터가 병렬 연결되어 있다.
아울러, 게이트 전극(22)의 복수의 홈에 의해 게이트 전극(22)의 아웃 라인이 증가하고, 그러면, 게이트 전극(22)의 아웃 라인과 전극(20) 사이의 기생 커패시터가 증가한다.
이와 같이, 본 발명의 다른 실시 예에서도 액티브 층과 게이트 전극 사이의 기생 커패시터 및 게이트 전극의 아웃 라인과 상부 전극 사이의 기생 커패시가 존재하고, 모든 기생 커패시터의 양전극 각각은 게이트 전극과 상부 전극 사이에 전기적으로 연결되어 있어, 게이트 전극과 상부 전극이 중첩하는 영역에 형성된 커패시터와 기생 커패시터는 병렬 연결되어 있다.
본 발명의 실시 예들에 따른 커패시터의 상부 전극은 소스 또는 드레인 전극층과 함께 형성될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 커패시터는 유기발광소자를 구동하는 화소 회로에 용량성 소자로 사용되는 경우, 커패시터의 상부 전극은 화소 회로를 구성하는 트랜지스터의 드레인 및 소스 전극과 동일한 층에 형성될 수 있고, 하부 전극인 게이트 전극은 트랜지스터의 게이트 전극과 동일한 층에 형성될 수 있다.
화소 회로뿐만 아니라 표시 장치의 드라이버 회로를 구성하는 트랜지스터의 드레인 및 소스 전극 층에 상부 전극이 형성될 수 있고, 트랜지스터의 게이트 전극 층에 하부 전극이 형성될 수 있다.
아울러, 본 발명의 실시 예들에서는 커패시터(100) 또는 커패시터(200)가 가드 링(11 또는 21)을 포함하는 것으로 도시되어 있으나, 가드 링을 포함하지 않을 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
커패시터(100, 200)
전극(10, 13, 20, 23)
게이트 전극(12, 22)
가드 링(11, 21)
컨택홀(CH1-CH10)
액티브 층(14, 24)
진성 반도체 층(15, 25)
게이트 절연층(16, 26)
층간 절연막(17, 27)
홈(28)

Claims (13)

  1. 유기 발광 소자, 그리고
    상기 유기 발광 소자를 구동하고, 커패시터를 포함하는 화소 회로
    를 포함하고,
    상기 커패시터는,
    액티브 층,
    상기 액티브 층 상의 게이트 절연층,
    상기 게이트 절연층 상의 게이트 전극,
    상기 게이트 전극 상의 층간 절연막, 및
    상기 층간 절연막 상에 위치하고, 적어도 하나의 컨택홀을 통해 상기 액티브 층에 연결되어 있으며, 상기 게이트 전극과 중첩하는 제1 전극을 포함하고,
    상기 커패시터를 둘러싸는 가드 링을 더 포함하는,
    표시 장치.
  2. 제1항에 있어서,
    상기 게이트 전극이 위치한 영역과 중첩하는 영역에 위치한 진성 반도체 층을 더 포함하고,
    상기 진성 반도체층과 상기 액티브 층은 동일 층에 위치한 표시 장치.
  3. 제2항에 있어서,
    상기 층간 절연막 위에 형성되어 있고, 컨택홀을 통해 상기 게이트 전극에 연결되어 있는 제2 전극을 포함하는 표시 장치.
  4. 제2항에 있어서,
    상기 게이트 전극과 상기 액티브 층 사이에 위치한 기생 커패시터를 더 포함하는 표시 장치.
  5. 제4항에 있어서,
    상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터와 상기 기생 커패시터가 병렬 연결되어 있는 표시 장치.
  6. 제1항에 있어서,
    상기 게이트 전극은 복수의 홈을 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 위치한 기생 커패시터를 더 포함하는 표시 장치.
  8. 제6항에 있어서,
    상기 게이트 전극이 위치한 영역과 중첩하는 영역에 위치한 진성 반도체 층을 더 포함하고,
    상기 진성 반도체층과 상기 액티브 층은 동일 층에 위치한 표시 장치.
  9. 제8항에 있어서,
    상기 게이트 전극과 상기 액티브 층 사이에 위치한 제1 기생 커패시터를 더 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 전극과 상기 게이트 전극의 아웃 라인 사이에 위치한 제2 기생 커패시터를 더 포함하는 표시 장치.
  11. 제10항에 있어서
    상기 제1 전극과 상기 게이트 전극이 중첩하는 영역의 제1 커패시터, 상기 제1 기생 커패시터, 및 상기 제2 기생 커패시터가 병렬 연결되어 있는 표시 장치.
  12. 삭제
  13. 제1항에 있어서
    상기 가드 링은 상기 게이트 전극과 동일한 층에 위치한 표시 장치.
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