KR101593395B1 - 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 유기 발광장치 - Google Patents
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Abstract
박막 트랜지스터의 출력 특성 및 트랜스퍼 특성을 개선시킬 수 있는 본 발명의 일 측면에 따른 박막 트랜지스터 기판은, 기판 상에 배치된 하부 게이트 전극; 상기 하부 게이트 전극 상에 배치된 액티브층; 상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하는 박막 트랜지스터와, 상기 소스 전극 및 드레인 전극과 동일한 층에 배치되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키는 컨택부를 포함하고, 상기 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질인 것을 특징으로 한다.
Description
본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로 디스플레이 장치에 적용되는 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(Thin Film Transistor: TFT)는 액정 디스플레이 장치(Liquid Display Device: LCD) 또는 유기 발광장치(Organic Light Emitting Device: OLED) 등과 같은 디스플레이 장치에서 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동소자로서 이용된다.
이러한 박막 트랜지스터는 게이트 전극, 액티브층, 및 소스/드레인 전극을 포함하는데, 상기 전극들의 배치 모습에 따라 스태거드(Staggered) 구조와 코플래너(Coplanar) 구조로 나눌 수 있다.
스태거드 구조는 액티브층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 코플래너 구조는 게이트 전극과 소스/드레인 전극이 동일 평면에 배치된 구조이다.
스태거드 구조의 박막 트랜지스터는 다시 채널 형성 방법에 따라 백 채널 에치(Back Channel Etched: BCE) 타입과 에치 스톱퍼층(Etch stopper Layer: ESL)타입으로 나눌 수 있다. 에치 스톱퍼층 타입은 액티브층 위에 에치 스톱퍼층을 형성함으로써 액티브층이 과식각되는 것이 방지되는 장점이 있어 그 사용이 증대되고 있다.
도 1a 내지 도 1e는 ESL 타입 박막 트랜지스터 기판의 제조공정을 도시한 공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 전극(20)을 형성하고, 상기 게이트 전극(20)을 포함한 기판 전면에 게이트 절연막(25)을 형성한다.
다음, 도 1b에 도시된 바와 같이, 상기 게이트 절연막(25) 상에 액티브층(30a) 및 에치 스톱퍼층(40a)을 차례로 적층한 후, 도 1c에 도시된 바와 같이, 상기 에치 스톱퍼층(40a)을 패터닝하여 소정의 에치 스톱퍼(40)를 형성한다. 에치스톱퍼(40)는 추후 에칭 공정시 스톱퍼 역할을 수행한다.
다음, 도 1d에 도시된 바와 같이, 상기 에치 스톱퍼(40)를 포함한 기판 전면에 오믹콘택층(50a) 및 소스/드레인 전극층(60a)을 차례로 적층한다.
다음, 도 1e에서 알 수 있듯이, 상기 소스/드레인 전극층(60a)을 패터닝하여 소스 전극(62) 및 드레인 전극(64)을 형성하고, 상기 소스/드레인 전극(62, 64)을 마스크로 하여 그 하부의 오믹콘택층(50a) 및 액티브층(30a)을 식각하여 소정 패턴의 오믹콘택층(50) 및 액티브층(30)을 형성한다.
상기 소스/드레인 전극(62, 64)의 좌우측 영역에는 에치 스톱퍼(40)가 형성되어 있지 않기 때문에 상기 오믹콘택층(50a) 및 액티브층(30a)이 함께 식각되지만, 상기 소스 전극(62)과 드레인 전극(64) 사이 영역에는 에치스톱퍼(40)가 형성되어 있기 때문에 상기 오믹콘택층(50a)만이 식각된다.
그러나, 이와 같은 종래의 박막 트랜지스터는 도 1a 내지 도 1e에 도시된 바와 같이, 하나의 게이트 전극(20)을 갖는 싱글 게이트 전극 구조이기 때문에 출력 포화(Output Saturation) 특성의 확보가 어려울 뿐만 아니라, 트랜스퍼 커버(Transfer Curve)의 벌어짐 현상이 패널 내에서 무시할 수 없을 정도의 차이를 보기이기 때문에, 화면 상에서 얼룩 등과 같은 휘도 불균일이나 크로스톡(Crosstalk)등이 발생한다는 문제가 있다. 특히 이러한 싱글 게이트 전극 구조의 박막 트랜지스터가 유기 발광장치에 적용되는 경우 보상능력이 저하될 수 있다는 문제점도 있다.
또한, 에치 스톱퍼를 포함하는 종래의 박막 트랜지스터의 경우, 각 층간 오버레이 룰(Overlay Rule)에 의해 박막 트랜지스터의 크기가 증가할 수 밖에 없고, 박막 트랜지스터의 크기 증가로 인해 게이트 전극(20)과 소스/드레인 전극(62, 64)간의 오버랩 면적 또한 증가하게 되어 박막 트랜지스터의 커패시턴스가 증가하게 된다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 박막 트랜지스터의 출력 특성 및 트랜스퍼 특성을 개선시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 그 기술적 과제로 한다.
또한, 본 발명은 오버레이 룰의 증가로 인한 박막 트랜지스터의 커패시턴스 증가를 억제시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 다른 기술적 과제로 한다.
또한, 본 발명은 상기와 같은 박막 트랜지스터 기판을 이용한 유기 발광장치를 제공하는 것을 또 다른 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터 기판은, 기판 상에 배치된 하부 게이트 전극; 상기 하부 게이트 전극 상에 배치된 액티브층; 상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하는 박막 트랜지스터와, 상기 소스 전극 및 드레인 전극과 동일한 패터닝 공정에 의해 형성되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키는 컨택부를 포함하고, 상기 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질인 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 유기 발광 장치는, 기판; 상기 기판 상에 배치된 제1 박막 트랜지스터; 상기 제1 박막 트랜지스터와 연결된 제2 박막 트랜지스터; 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결된 제1 컨택부; 및 상기 제1 박막 트랜지스터와 연결된 유기 발광 다이오드를 포함하고, 상기 제1 박막 트랜지스터는, 상기 기판 상에 배치된 하부 게이트 전극; 상기 하부 게이트 전극 상에 배치된 액티브층; 상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하며, 상기 제1 컨택부는, 상기 소스 전극 및 드레인 전극과 동일한 패터닝 공정에 의해 형성되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키고, 상기 제1 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질인 것을 특징으로 한다.
본 발명에 따르면, 액티브층 아래에 하부 게이트 전극을 형성하고, 액티브층 위에 상부 게이트 전극을 형성함으로써, 액티브층의 상면 및 하면 모두를 통해서 전자가 이동할 수 있게 되어 박막 트랜지스터의 출력 포화 특성의 개선은 물론, 박막 트랜지스터의 드레인-소스 전극 간의 전압(Vds)에 따른 트랜스퍼 커버의 벌어짐 현상을 개선시킬 수 있다는 효과가 있다.
또한, 본 발명에 따르면, 박막 트랜지스터의 출력 특성 및 트랜스퍼 특성의 개선으로 인하여 휘도 균일도, 박막 트랜지스터의 전류 능력, 및 보상능력의 향상은 물론 소비전력을 감소시킬 수 있다는 효과도 있다.
또한, 본 발명에 따르면 하부 게이트 전극 및 상부 게이트 전극을 통해 박막 트랜지스터의 바닥면(Bottom) 및 상부면(Top)으로 유입되는 외부광을 차단시킬 수 있어 박막 트랜지스터의 BTS(Bias Temperature Stress)특성을 향상시킬 수 있을 뿐만 아니라, 바닥면 및 상부면 방향으로 유입되는 외부가스(O2)나 수분(H20)을 차단시킬 수 있다는 효과도 있다.
또한, 본 발명에 따르면, 하부 게이트 전극 및 상부 게이트 전극을 통해 박막 트랜지스터의 바닥면 및 상부면에서의 전기장을 차단시킬 수 있어 로컬(Local) 및 글로벌(Global) 휘도 균일도를 향상시킴과 동시에 휘/암점을 감소시킬 수 있다는 효과도 있다.
또한, 본 발명에 따르면 소스/드레인 전극과 화소 전극 사이에 상부 게이트 전극이 위치하게 되어 소스/드레인 전극의 산화를 방지할 수 있어 컨택저항을 감소시킬 수 있다는 효과도 있다.
또한, 본 발명에 따르면 하부 게이트 전극과 화소 전극 사이에 상부 게이트 전극의 추가로 인해 이중 또는 삼중의 커패시터가 형성되기 때문에 커패시터의 용량이 증가된다는 효과도 있다.
또한, 본 발명에 따르면 에치 스톱퍼층을 스토리지 커패시터 이외의 배선영역 및 박막 트랜지스터 영역 전면에 형성한 후 소스/드레인 전극과 액티브 층의 컨택을 위해 최소 디자인 룰에 따라 에치 스톱퍼층을 패터닝하기 때문에, 게이트 전극과 오버랩되는 소스/드레인 전극의 면적을 감소시킬 수 있고, 이로 인해 박막 트랜지스터의 온/오프 커패시턴스를 감소시킬 수 있다는 효과가 있다.
또한, 본 발명에 따르면 액티브층 상에서 채널영역을 중심으로 좌우 영역상에도 에치 스톱퍼층이 형성되기 때문에, 에치 스톱퍼층에 의해 액티브층이 보호된다는 효과도 있다.
도 1a 내지 도 1e는 ESL 타입의 박막 트랜지스터 기판을 제조하는 제조공정을 도시한 공정 단면도.
도 2a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도.
도 2b는 도 2a의 A-A'라인의 단면도.
도 3a는 종래의 박막 트랜지스터의 특성을 보여주는 그래프.
도 3b는 본 발명에 따른 박막 트랜지스터의 특성을 보여주는 그래프.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도.
도 5a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도.
도 5b는 도 5a의 B-B'라인의 단면도.
도 6a 내지 도 6h는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도.
도 7a 및 도 7b는 본 발명의 제1 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 8은 본 발명의 제2 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 9a 및 도 9b는 제3 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 10은 본 발명의 일 실시예에 따른 스토리지 커패시터의 단면도.
도 2a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도.
도 2b는 도 2a의 A-A'라인의 단면도.
도 3a는 종래의 박막 트랜지스터의 특성을 보여주는 그래프.
도 3b는 본 발명에 따른 박막 트랜지스터의 특성을 보여주는 그래프.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도.
도 5a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도.
도 5b는 도 5a의 B-B'라인의 단면도.
도 6a 내지 도 6h는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도.
도 7a 및 도 7b는 본 발명의 제1 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 8은 본 발명의 제2 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 9a 및 도 9b는 제3 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 10은 본 발명의 일 실시예에 따른 스토리지 커패시터의 단면도.
이하, 첨부되는 도면을 참고하여 본 발명의 실시예들에 대해 상세히 설명한다.
본 발명의 실시예를 설명함에 있어서 어떤 구조물이 다른 구조물 "상에" 또는 "아래에" 형성된다고 기재된 경우, 이러한 기재는 이 구조물들이 서로 접촉되어 있는 경우는 물론이고 이들 구조물들 사이에 제3의 구조물이 개재되어 있는 경우까지 포함하는 것으로 해석되어야 한다. 다만, "바로 위에" 또는 "바로 아래에"라는 용어가 사용될 경우에는, 이 구조물들이 서로 접촉되어 있는 것으로 제한되어 해석되어야 한다.
제1 실시예
이하, 도 2 내지 도 3을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에 대해 설명한다.
박막 트랜지스터 기판
도 2a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 2b는 도 2a의 A-A'라인의 단면도이다.
먼저, 도 2a를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 개략적으로 설명한다.
도 2a에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 기판(100) 상에는 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동 소자로서의 기능을 수행하는 박막 트랜지스터(T)와 컨택부(180)가 형성되어 있다.
상기 박막 트랜지스터(T)는 하부 게이트 전극(110), 에치 스톱퍼층(135), 소스 전극(152), 드레인 전극(154), 및 상부 게이트 전극(175)을 포함한다.
상기 하부 게이트 전극(110)은 박막 트랜지스터 기판(100) 상에 형성되고, 상기 컨택부(180)를 통해 상기 상부 게이트 전극(175)과 전기적으로 연결되어 있다. 이러한 하부 게이트 전극(110)은 게이트 라인(미도시)에서 분지되어 형성될 수 있다.
상기 에치 스톱퍼층(135)은 상기 소스 전극(152)과 상기 드레인 전극(154) 사이에 형성되어 그 하부에 형성된 액티브층(미도시)이 과식각되는 것을 방지한다.
상기 소스 전극(152)은 데이터 라인(150)과 연결되어 있으며, 구체적으로, 상기 데이터 라인(150)으로부터 분지되어 형성될 수 있다. 상기 드레인 전극(154)은 액티브층 상에 상기 소스 전극(152)과 마주보면서 상기 소스 전극(152)과 소정간격으로 이격되어 형성되어 있다. 이러한 소스 전극(152)과 드레인 전극(154)에 의해 채널영역이 정의된다.
일 실시예에 있어서, 상기 소스 또는 드레인 전극(152, 154)은 상기 하부 게이트 전극(110)과 적어도 일부 영역이 중첩되도록 형성되거나 상기 상부 게이트 전극(175)과 적어도 일부 영역이 서로 중첩되도록 형성될 수 있다.
상기 상부 게이트 전극(175)은 상기 소스 전극(152)과 드레인 전극(154)에 의해 정의되는 상기 채널영역을 커버하도록 상기 에치 스톱퍼층(135) 상에 형성되어 있다.
일 실시예에 있어서, 박막 트랜지스터 기판(100)이 유기 발광 장치에 적용되는 경우, 상기 상부 게이트 전극(175)은 유기 발광 장치를 구성하는 유기 발광 다이오드의 애노드 전극으로 형성될 수 있다.
상기 컨택부(180)는 상기 하부 게이트 전극(110)과 상기 상부 게이트 전극(175)을 전기적으로 연결시킨다. 일 실시예에 있어서 상기 컨택부(180)는 상기 드레인 전극(154)으로부터 소정 거리 이격되어 형성되며, 아일랜드 형상으로 형성될 수 있다. 이러한 경우, 상기 컨택부(180)는 소스 전극 또는 드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터(T)는 액티브층 아래에 하부 게이트 전극(110)이 형성되어 있고, 액티브층 위에 상부 게이트 전극(175)이 형성되어 있는 듀얼 게이트 전극 구조이고, 박막 트랜지스터(T)의 하부 게이트 전극(110)과 상부 게이트 전극(175)은 컨택부(180)를 통해 전기적으로 연결된다.
이하, 도 2b를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대해 보다 구체적으로 설명한다.
도 2b에서 알 수 있듯이, 하부 게이트 전극(110)이 박막 트랜지스터 기판(100) 상에 형성되어 있고, 게이트 절연막(120)이 상기 하부 게이트 전극(110)을 포함한 기판 전면에 형성되어 있다.
일 실시예에 있어서, 게이트 절연막(120)에는 상기 컨택부(180)의 형성을 위해 상기 하부 게이트 전극(110)의 일부가 노출되도록 제1 컨택홀(H1)이 형성되어 있다.
액티브층(130)은 상기 게이트 절연막(120) 상에 형성되어 있고, 상기 에치 스톱퍼층(135)은 상기 액티브층(130) 상에 형성되어 있다. 일 실시예에 있어서, 상기 액티브층(130)은 산화물 반도체를 이용하여 형성될 수 있다.
상기 소스 전극(152) 및 드레인 전극(154)은 상기 에치 스톱퍼층(135) 상에 형성되어 있다. 또한, 상기 소스 전극(152) 및 드레인 전극(154)은, 에치 스톱퍼층(135)과 중첩되지 않는 액티브층(130)의 모든 영역 상에도 형성되어 있어, 상기 액티브층(130)을 보호하게 된다. 한편, 도시하지는 않았지만, 액티브층(130)과 소스/드레인 전극(152, 154) 사이에 오믹컨택층이 추가로 개재될 수 있다.
보호막(160)은 상기 소스/드레인 전극(152, 154)을 포함하는 기판(100)의 전면 상에 형성되어 있다. 일 실시예에 있어서, 상기 보호막(160)에는 상기 컨택부(180)와 상기 상부 게이트 전극(175)과의 컨택을 위해 상기 컨택부(180)의 적어도 일부가 노출되도록 제2 컨택홀(H2)이 형성되어 있다.
일 실시예에 있어서, 상기 제1 컨택홀(H1)과 제2 컨택홀(H2)은 완전히 중첩되도록 형성될 수 있지만, 변형된 실시예에 있어서는, 일부만이 중첩되도록 형성되거나 서로 중첩되지 않도록 형성될 수 있다.
상기 상부 게이트 전극(175)은 상기 보호막(160) 상에 적어도 상기 채널영역을 커버하도록 형성되어 있다. 또한, 상기 상부 게이트 전극(175)은 상기 제2 컨택홀(H2) 내부에도 채워져 있어, 상기 제2 컨택홀(H2)을 통해 노출되는 상기 컨택부(180)와의 컨택을 통해 상기 하부 게이트 전극(110)과 전기적으로 연결되어 있다.
일 실시예에 있어서, 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)은 서로 다른 물질을 이용하여 형성될 수 있다. 예컨대, 상기 상부 게이트 전극(175)은 상기 하부 게이트 전극(110)보다 투명도가 더 좋은 물질을 이용하여 형성될 수 있다.
상기 컨택부(180)는 상기 게이트 절연막(120)에 형성된 상기 제1 컨택홀(H1)의 내부에 형성되어 있다. 상기 컨택부(180)는 상기 게이트 절연막(120) 상에서 상기 제1 컨택홀(H1) 주위의 소정 영역에도 형성될 수 있다. 일 실시예에 있어서, 상기 컨택부(180)는 소스/드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다.
이러한, 컨택부(180)는 상기 제1 컨택홀(H1)을 통해 노출되는 상기 하부 게이트 전극(110)에 컨택됨과 동시에 상기 제2 컨택홀(H2)을 통해 상기 상부 게이트 전극(175)과도 컨택됨으로써, 결과적으로 하부 게이트 전극(110)과 상부 게이트 전극(175)를 전기적으로 연결시킨다.
상술한 실시예에서, 하부 게이트 전극(110)과 상부 게이트 전극(175)을 전기적으로 연결시키기 위해 2개의 컨택홀(H1, H2)을 이용하는 이유는, 복수개의 레이어들을 한번에 식각하는 것이 쉽지 않기 때문이다. 따라서, 레이어들의 두께가 얇거나 레이어 식각 기술이 발전하게 되는 경우 복수개의 레이어들을 한번에 식각하여 홀을 형성할 수도 있으므로, 이러한 경우에는 하부 게이트 전극(110)과 상부 게이트 전극(175)을 하나의 컨택홀을 통해서 전기적으로 연결시킬 수도 있을 것이다.
이상 설명한 바와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터(T)는, 액티브층(130) 아래에 하부 게이트 전극(110)을 형성하고, 액티브층(130) 위에 상부 게이트 전극(175)을 형성하는 듀얼 게이트 전극 구조이므로, 액티브층(130)의 상면 및 하면 모두를 통해서 전자가 이동할 수 있게 된다.
따라서, 본 발명의 경우, 도 3a 및 도 3b에 도시된 그래프에서 알 수 있는 바와 같이, 싱글 게이트 전극 구조의 박막 트랜지스터에 비해 박막 트랜지스터(T)의 출력 포화(Output Saturation) 특성의 개선은 물론, 박막 트랜지스터(T)의 드레인-소스 전극 간의 전압(Vds)에 따른 트랜스퍼 커버(Transfer Curve)의 벌어짐 현상이 개선된다. 이로 인해, 표시장치의 휘도 균일도, 박막 트랜지스터(T)의 전류 능력, 및 보상능력의 향상은 물론 소비전력 또한 감소된다.
또한, 본 발명의 경우, 하부 게이트 전극(110) 및 상부 게이트 전극(175)을 통해 박막 트랜지스터(T)의 바닥면(Bottom) 및 상부면(Top)으로 유입되는 외부광이 차단되므로 박막 트랜지스터(T)의 BTS(Bias Temperature Stress)특성을 향상시킬 수 있을 뿐만 아니라, 바닥면 및 상부면 방향으로 유입되는 외부가스(O2)나 수분(H20)이 차단된다.
또한, 본 발명의 경우, 하부 게이트 전극(110) 및 상부 게이트 전극(175)을 통해 박막 트랜지스터의 바닥면 및 상부면에서의 전기장이 차단되어 로컬(Local) 및 글로벌(Global) 휘도 균일도가 향상됨과 동시에 휘/암점이 감소된다.
박막 트랜지스터 기판의 제조방법
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도로서, 각각의 도면은 도 2a의 A-A'라인의 단면에 해당한다.
우선, 도 4a에 도시된 바와 같이, 기판(100) 상에 하부 게이트 전극(110)을 형성하고, 상기 하부 게이트 전극(110)을 포함한 기판 전면에 게이트 절연막(120)을 형성한 후, 게이트 절연막(120) 상에 액티브층(130)을 형성하고, 액티브층(130) 상에 에치 스톱퍼층(135)의 형성을 위한 물질층(135a)을 기판(100)의 전면에 형성한다.
다음, 도 4b에 도시된 바와 같이, 상기 물질층(135a)을 패터닝하여 액티브층(130) 상에 에치 스톱퍼층(135)을 형성한다.
다음, 도 4c에 도시된 바와 같이, 상기 하부 게이트 전극(110)이 노출되도록 게이트 절연막(110)에 제1 컨택홀(H1)을 형성한다.
다음, 도 4d에 도시된 바와 같이, 상기 에치 스톱퍼층(135)를 포함하는 기판(100)의 전면에 소스/드레인 전극층(150a)을 적층한다.
다음 도 4e에 도시된 바와 같이, 상기 소스/드레인 전극층(150a)을 패터닝하여 소정 간격으로 이격된 소스 전극(152) 및 드레인 전극(154)을 형성함과 동시에 적어도 상기 제1 컨택홀(H1) 내부에 컨택부(180)를 형성한다.
다음, 도 4f에서 알 수 있듯이, 상기 소스/드레인 전극(152, 154)을 포함한 기판(100) 전면에 보호막(160)을 형성한다.
다음, 도 4g에서 알 수 있듯이, 상기 컨택부(180)가 노출되도록 상기 보호막(160)에 제2 컨택홀(H2)을 형성한다.
다음, 도 4h에서 알 수 있듯이, 상기 보호막(160) 상에 상부 게이트 전극(175)을 형성한다. 이때, 상기 상부 게이트 전극(175)이 상기 제2 컨택홀(H2) 내부에 채워지게 되어 상기 상부 게이트 전극(175)과 상기 컨택부(180)가 컨택하게 되고, 결과적으로 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)이 전기적으로 연결된다.
제2 실시예
상술한 제1 실시예에서는, 에치 스톱퍼층(135)이 액티브층(130) 상에서 채널영역에 상응하는 영역에만 형성되기 때문에, 소스전극(152) 및 드레인 전극(154)이 채널영역을 제외한 액티브층(130)의 모든 영역을 커버하도록 형성되는 것으로 설명하였다.
하지만, 제2 실시예에 있어서는, 에치 스톱퍼층(135)을 액티브층(130) 상에서 채널영역을 제외한 영역에도 형성함으로써 에치 스톱퍼층(135)이 액티브층(130)을 커버하게 할 수 있다.
이하, 도 5 내지 도 6을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에 대해 설명한다. 이하의 설명에서는 제1 실시예에서와 동일한 구성에 대해서 동일한 도면번호를 부여하여 설명하기로 한다.
박막 트랜지스터 기판
도 5a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 5b는 도 5a의 B-B'라인의 단면도이다.
먼저, 도 5a를 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 개략적으로 설명한다. 도 5a에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 기판(100) 상에는 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동 소자로서의 기능을 수행하는 박막 트랜지스터(T) 및 컨택부(180)가 형성되어 있다.
상기 박막 트랜지스터(T)는 하부 게이트 전극(110), 에치 스톱퍼층(135), 소스 전극(152), 드레인 전극(154), 및 상부 게이트 전극(175)을 포함한다.
상기 하부 게이트 전극(110)은 박막 트랜지스터 기판(100) 상에 형성되고, 상기 컨택부(180)를 통해 상기 상부 게이트 전극(175)과 전기적으로 연결되어 있다. 이러한 하부 게이트 전극(110)은 게이트 라인(미도시)에서 분지되어 형성될 수 있다.
상기 에치 스톱퍼층(135)은 그 하부에 형성된 액티브층(미도시)이 과식각되는 것을 방지하기 위한 것으로서, 제2 실시예에 따른 에치 스톱퍼층(135)은 하부 게이트 전극(110)을 포함하는 기판(100)의 전면(예컨대, 기판 상에서 스토리지 커패시터가 형성되는 영역을 제외한 배선 영역 및 박막 트랜지스터) 상에 형성되어 있다.
이때, 제2 실시예에 따른 에치 스톱퍼층(135)에는 상기 소스 전극(152) 및 드레인 전극(154)과 액티브층(130)간의 컨택을 위해 도 5a에 도시된 바와 같이, 제3 컨택홀(H3) 및 제4 컨택홀(H4)이 형성되어 있다. 예컨대, 제3 컨택홀(H3)을 통해 액티브층(130)과 소스 전극(152)이 컨택되고, 제4 컨택홀(H4)을 통해 액티브층(130)과 드레인 전극(154)이 컨택된다.
상기 소스 전극(152)은 데이터 라인(150)과 연결되어 있으며, 구체적으로 상기 데이터 라인(150)으로부터 분지되어 형성될 수 있다. 상기 드레인 전극(154)은 액티브층 상에 상기 소스 전극(152)과 마주보면서 상기 소스 전극(152)과 소정 간격으로 이격되어 형성되어 있다. 이러한 소스 전극(152)과 드레인 전극(154)에 의해 채널영역이 정의된다.
일 실시예에 있어서, 상기 소스 또는 드레인 전극(152, 154)은 상기 하부 게이트 전극(110)과 적어도 일부 영역이 중첩되도록 형성되거나 상기 상부 게이트 전극(175)과 적어도 일부 영역이 서로 중첩되도록 형성될 수 있다.
상기 상부 게이트 전극(175)은 상기 소스 전극(152)과 드레인 전극(154)에 의해 정의되는 상기 채널영역을 커버하도록 상기 에치 스톱퍼층(135) 상에 형성되어 있다.
일 실시예에 있어서, 박막 트랜지스터 기판(100)이 유기 발광 장치에 적용되는 경우, 상기 상부 게이트 전극(175)은 유기 발광 장치를 구성하는 유기 발광 다이오드의 애노드 전극으로 형성될 수 있다.
상기 컨택부(180)는 상기 하부 게이트 전극(110)과 상기 상부 게이트 전극(175)을 전기적으로 연결시킨다. 일 실시예에 있어서 상기 컨택부(180)는 제1 실시예에서와 같이 상기 드레인 전극(154)으로부터 소정 거리 이격되어 형성되며, 아일랜드 형상으로 형성될 수 있다. 이러한 경우, 상기 컨택부(180)는 소스 전극 또는 드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다.
이하, 도 5b를 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 대해 보다 구체적으로 설명한다.
도 5b에서 알 수 있듯이, 하부 게이트 전극(110)이 박막 트랜지스터 기판(100) 상에 형성되어 있고, 게이트 절연막(120)이 상기 하부 게이트 전극(110)을 포함한 기판 전면(예컨대, 기판 상에서 스토리지 커패시터가 형성되는 영역을 제외한 배선 영역 및 박막 트랜지스터)에 형성되어 있으며, 액티브층(130)이 상기 게이트 절연막(120) 상에 형성되어 있다. 일 실시예에 있어서, 액티브층(130)은 산화물 반도체를 이용하여 형성될 수 있다.
상기 에치 스톱퍼층(135)은, 상술한 바와 같이 액티브층(130)을 포함하는 기판(100)의 전면 상에 형성되고, 이때 에치 스톱퍼층(135)에는 상기 소스/드레인 전극(152, 154)과 액티브층(130)과의 컨택을 위한 제3 컨택홀(H3) 및 제4 컨택홀(H4)이 형성되어 있다.
이와 관련하여, 제1 실시예에 따른 박막 트랜지스터(T)의 경우 소스/드레인 전극(152, 154)이 채널영역을 제외한 액티브층(130) 전체를 커버해야 하므로, 소스/드레인 전극(152, 154)과 하부 게이트 전극(110)이 오버랩되는 면적이 증가할 수 밖에 없었다. 하지만, 제2 실시예의 경우, 에치 스톱퍼층(135)이 기판(100)의 전면에 증착되기 때문에, 소스/드레인 전극(152, 154)과 액티브층(130)이 컨택되는 영역을 제외한 모든 액티브층(130)을 에치 스톱퍼층(135)이 커버할 수 있게 된다.
따라서, 제2 실시예의 경우, 제1 실시예에 비해 하부 게이트 전극(110)과 소스/드레인 전극(152, 154)이 오버랩되는 면적을 감소시킬 수 있게 된다. 이로 인해 아래의 표 1에 도시된 바와 같이, 에치 스톱퍼층(135)이 채널영역을 제외한 액티브층(130)을 모두 커버하는 제1 실시예에 따른 박막 트랜지스터(T)에 비해 제2 실시예에 따른 박막 트랜지스터(T)가 온/오프시의 커패시턴스가 감소하게 된다는 것을 알 수 있다.
또한, 액티브층(130)과 소스/드레인 전극(152, 154)간의 컨택 영역이 에치 스톱퍼층(135)의 디자인 룰에 의해 결정되므로, 액티브층(130)과 소스/드레인 전극(152, 154)의 오버레이 룰(Overlay Rule)은 좌우 방향으로는 영향을 미치지 않게 된다.
또한, 액티브층(130)이 산화물 반도체를 이용하여 형성되는 경우, 산화물 반도체를 이용하여 형성된 액티브층(130)은 액티브층(130)의 보호(Passivation)가 박막 트랜지스터(T)의 신뢰성에 많은 영향을 미치게 되는데, 제2 실시예의 경우, 채널영역뿐만 아니라 액티브층(130)과 소스/드레인 전극(152, 154)이 컨택되는 영역을 제외한 모든 액티브층(130)이 에치 스톱퍼층(135)에 의해 보호된다.
이외에도, 상술한 바와 같은 에치 스톱퍼층(135)의 구조로 인해 박막 트랜지스터(T)의 기생 커패시턴스를 최소화할 수 있고, 이에 따라 배선저항 또한 감소된다.
한편, 상기 게이트 절연막(120) 및 상기 에치 스톱퍼층(135)에는 상기 컨택부(180)의 형성을 위해 상기 하부 게이트 전극(110)의 일부가 노출되도록 제1 컨택홀(H1)이 형성되어 있다.
상기 에치 스톱퍼(135) 상에는 소스/드레인 전극(152, 154)이 형성되어 있는데, 상술한 바와 같이, 소스/드레인 전극(152, 154)은 제3 및 제4 컨택홀(H3, H4)을 통해 액티브층(130)과 컨택된다. 한편, 도시하지는 않았지만, 액티브층(130)과 소스/드레인 전극(152, 154) 사이에 오믹컨택층이 추가로 개재될 수 있다.
보호막(160)은 상기 소스/드레인 전극(152, 154)을 포함하는 기판(100)의 전면 상에 형성되어 있다. 일 실시예에 있어서, 상기 보호막(160)에는 상기 컨택부(180)와 상기 상부 게이트 전극(175)과의 컨택을 위해 상기 컨택부(180)의 적어도 일부가 노출되도록 제2 컨택홀(H2)이 형성되어 있다.
일 실시예에 있어서, 상기 제1 컨택홀(H1)과 제2 컨택홀(H2)은 완전히 중첩되도록 형성될 수 있지만, 변형된 실시예에 있어서는, 일부만이 중첩되도록 형성되거나 서로 중첩되지 않도록 형성될 수 있다.
상기 상부 게이트 전극(175)은 상기 보호막(160) 상에 적어도 상기 채널영역을 커버하도록 형성되어 있다. 또한, 상기 상부 게이트 전극(175)은 상기 제2 컨택홀(H2) 내부에도 채워져 있어, 상기 제2 컨택홀(H2)을 통해 노출되는 상기 컨택부(180)와의 컨택을 통해 상기 하부 게이트 전극(110)과 전기적으로 연결되어 있다.
일 실시예에 있어서, 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)은 서로 다른 물질을 이용하여 형성될 수 있다. 예컨대, 상기 상부 게이트 전극(175)은 상기 하부 게이트 전극(110)보다 투명도가 더 좋은 물질을 이용하여 형성될 수 있다.
상기 컨택부(180)는 상기 게이트 절연막(120) 및 상기 에치 스톱퍼층(135)에 형성된 상기 제1 컨택홀(H1)의 내부에 형성되어 있다. 상기 컨택부(180)는 상기 제1 컨택홀(H1) 내부뿐만 아니라 상기 에치 스톱퍼층(135) 상에서 상기 제1 컨택홀(H1) 주위의 소정 영역에도 형성될 수 있다. 일 실시예에 있어서, 상기 컨택부(180)는 소스/드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다. 이러한, 컨택부(180)는 상기 제1 컨택홀(H1)을 통해 노출되는 상기 하부 게이트 전극(110)에 컨택됨과 동시에 상기 제2 컨택홀(H2)을 통해 상기 상부 게이트 전극(175)과도 컨택됨으로써, 결과적으로 하부 게이트 전극(110)과 상부 게이트 전극(175)를 전기적으로 연결시킨다.
상술한 실시예에서, 하부 게이트 전극(110)과 상부 게이트 전극(175)을 전기적으로 연결시키기 위해 2개의 컨택홀(H1, H2)을 이용하는 이유는, 복수개의 레이어들을 한번에 식각하는 것이 쉽지 않기 때문이다. 따라서, 레이어들의 두께가 얇거나 레이어 식각 기술이 발전하는 경우 복수개의 레이어들을 한번에 식각하여 홀을 형성할 수도 있으므로, 이러한 경우에는 하부 게이트 전극(110)과 상부 게이트 전극(175)을 하나의 컨택홀을 통해서 전기적으로 연결시킬 수도 있을 것이다.
이상 설명한 바와 같이, 제2 실시예에 따른 박막 트랜지스터(T)는 듀얼 게이트 전극 구조임과 동시에, 에치 스톱퍼층(135)이 기판(110)의 전면에 형성되어 있는 구조이기 때문에 제1 실시예에서 기재된 듀얼 게이트 전극 구조의 박막 트랜지스터(T)로 인한 효과는 물론, 박막 트랜지스터(T)의 커패시턴스 및 배선저항도 감소시킬 수 있게 된다.
박막 트랜지스터 기판의 제조방법
도 6a 내지 도 6h는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도로서, 각각의 도면은 도 5a의 B-B'라인의 단면에 해당한다.
우선, 도 6a에 도시된 바와 같이, 기판(100) 상에 하부 게이트 전극(110)을 형성하고, 상기 하부 게이트 전극(110)을 포함한 기판 전면에 게이트 절연막(120)을 형성한 후, 게이트 절연막(120) 상에 액티브층(130)을 형성하고, 액티브층(130) 상에 에치 스톱퍼층(135)의 형성을 위한 물질층(135a)을 기판(100)의 전면에 형성한다.
다음, 도 6b에 도시된 바와 같이, 물질층(135a)을 패터닝함으로써 액티브층(130)이 노출되도록 하는 제3 컨택홀(H3) 및 제4 컨택홀(H4)이 형성된 에치 스톱퍼층(135)을 형성한다.
다음, 도 6c에 도시된 바와 같이, 상기 하부 게이트 전극(110)이 노출되도록 게이트 절연막(110) 및 에치 스톱퍼층(135)을 패터닝함으로써 제1 컨택홀(H1)을 형성한다.
도 6b 및 도 6c에서는 제3 및 제4 컨택홀(H3, H4)의 형성 공정과 제1 컨택홀(H1)의 형성 공정이 별도로 수행되는 것으로 도시하였지만, 변형된 실시예에 있어서는 하나의 식각공정을 통해 제3 및 제4 컨택홀(H3, H4)과 제1 컨택홀(H1)을 모두 형성할 수도 있을 것이다.
다음, 도 6d에 도시된 바와 같이, 상기 에치 스톱퍼층(135)를 포함하는 기판(100)의 전면에 소스/드레인 전극층(150a)을 적층한다.
다음 도 6e에 도시된 바와 같이, 상기 소스/드레인 전극층(150a)을 패터닝하여 소정 간격으로 이격된 소스 전극(152) 및 드레인 전극(154)을 형성함과 동시에 적어도 상기 제1 컨택홀(H1) 내부에 컨택부(180)를 형성한다. 이에 따라, 소스전극(152)은 제3 컨택홀(H3)을 통해 액티브층(130)과 컨택하고, 드레인 전극(154)은 제4 컨택홀(H4)을 통해 액티브층(130)과 컨택하게 된다.
다음, 도 6f에서 알 수 있듯이, 상기 소스/드레인 전극(152, 154)을 포함한 기판(100) 전면에 보호막(160)을 형성한다.
다음, 도 6g에서 알 수 있듯이, 상기 컨택부(180)가 노출되도록 상기 보호막(160)에 제2 컨택홀(H2)을 형성한다.
다음, 도 6h에서 알 수 있듯이, 상기 보호막(160) 상에 상부 게이트 전극(175)을 형성한다. 이때, 상기 상부 게이트 전극(175)이 상기 제2 컨택홀(H2) 내부에 채워지게 되어 상기 상부 게이트 전극(175)과 상기 컨택부(180)가 컨택하게 되고, 결과적으로 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)이 전기적으로 연결된다.
제1 변형 실시예
상술한 제1 및 제2 실시예에 있어서는 박막 트랜지스터(T1)의 하부 게이트 전극(110)과 상부 게이트 전극(175)을 전기적으로 연결시키는 컨택부(180)가 아일랜드 형상으로 형성되는 것으로 설명하였다. 하지만, 제1 변형 실시예에 있어서는 도 7a 및 도 7b에 도시된 바와 같이, 컨택부(180)가 다른 박막 트랜지스터(T2)의 소스 전극 또는 드레인 전극(S/D)과 일체형으로 형성될 수도 있을 것이다.
또한, 상술한 제1 및 제2 실시예에 있어서는 소스 전극(154)이 데이터 라인(150)에 연결되는 것으로 설명하였지만, 소스 전극(154)이 전원라인에 연결될 수도 있을 것이다.
제2 변형 실시예
상술한 실시예들에 따른 박막 트랜지스터 기판(110)이 하부 발광 타입(Bottom Emission Type)의 유기 발광 장치에 적용되는 경우, 도 8에 도시된 바와 같이, 보호막(160) 상에서 상기 상부 게이트 전극(175)과 소정 거리 이격되어 연결전극(176)이 형성되고, 상기 연결전극(176) 상에 컬러필터층(800), 평탄화층(810), 및 보호막(820)이 순차적으로 추가 형성되고, 보호막(820) 상에 발광소자의 애노드 전극으로 동작하게 되는 화소 전극(830)이 추가 형성된다.
이때, 상기 연결전극(176)은 상기 상부 게이트 전극(175)과 동일한 물질로 형성되며, 상기 상부 게이트 전극(175)의 형성시 함께 형성된다.
이러한 경우, 화소전극(830)과 소스 또는 드레인 전극(152, 154)은 상기 연결전극(176)을 통해 전기적으로 연결될 수 있다. 구체적으로, 도 8에 도시된 바와 같이, 상기 연결전극(176)은 보호막(160)에 형성되어 있는 제5 컨택홀(H5)을 통해 소스 또는 드레인 전극(152, 154)과 컨택되고, 화소 전극(830)은 평탄화층(810)과 보호막(820)에 형성된 제6 컨택홀(H6)를 통해 연결전극(176)과 컨택되어, 결과적으로 화소전극(830)과 소스 또는 드레인 전극(152, 154)이 전기적으로 연결된다.
이러한 구조로 인해 소스/드레인 전극(152, 154)의 산화를 방지할 수 있어 컨택저항을 감소시킬 수 있고, 하부 게이트 전극(110)과 화소전극(830) 사이에 상부 게이트 전극(175)과 동일한 물질로 형성된 연결전극(176)의 추가로 인해 이중 또는 삼중의 커패시터가 형성되기 때문에 커패시터의 용량을 증가시킬 수도 있게 된다.
도 8에서는 설명의 편의를 위해 박막 트랜지스터(T)가 제2 실시예에서 설명된 형태의 구성을 가지는 것으로만 도시하였지만, 박막 트랜지스터(T)가 제1 실시예에서 설명된 형태의 구성을 가질 수도 있을 것이다.
제3 변형 실시예
한편, 상술한 실시예들에 있어서는, 박막 트랜지스터 기판 상에서 하나의 박막 트랜지스터에 대해 하나의 컨택부가 형성되는 것으로 설명하였다. 하지만, 제2 변형 실시예에 있어서는 도 9a 및 도 9b에 도시된 바와 같이, 2개의 박막 트랜지스터가 하나의 컨택부를 서로 공유하도록 박막 트랜지스터 기판을 구현할 수도 있다.
구체적으로, 도 9에 도시된 바와 같이, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 하나의 하부 게이트 전극(110)을 공유하는 경우, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 상부 게이트 전극(175)을 일체형으로 형성함으로써, 제1 박막 트랜지스터(T1)의 하부 게이트 전극(110)과 상부 게이트 전극(175)간의 전기적 연결 및 제2 박막 트랜지스터(T2)의 하부 게이트 전극(110)과 상부 게이트 전극(175)간의 전기적 연결이 공통된 컨택부(180)를 통해 이루어지도록 할 수 있다.
이러한 경우, 컨택부(180)는 상술한 바와 같이, 아일랜드 형상으로 형성될 수 있다.
유기 발광 장치
상술한 실시예들에 따른 박막 트랜지스터 기판이 유기 발광 장치에 적용되는 경우, 유기 발광 장치를 구성하는 하나 이상의 스위칭 박막 트랜지스터는 상술한 도 2a 및 2b와 도 3a 및 도 3b에 도시된 박막 트랜지스터를 이용하여 구현할 수 있다. 또한, 유기 발광 장치를 구성하는 구동 박막 트랜지스터는 상술한 도 7a 및 도 7b에 도시된 박막 트랜지스터로 구현할 수 있다.
또한, 유기 발광 장치가 2개 이상의 스위칭 박막 트랜지스터를 포함하는 경우, 적어도 2개의 박막 트랜지스터는 도 9a 및 도 9b에 도시된 바와 같이 공통된 컨택부를 이용하여 하부 게이트 전극과 상부 게이트 전극을 전기적으로 연결시킬 수 있다.
또한, 유기 발광 장치를 구성하는 스토리지 커패시터의 경우, 도 10에 도시된 바와 같은 구조로 형성될 수 있다.
구체적으로, 도 10에 도시된 바와 같이, 기판(100) 상에 하부 게이트 전극(110), 게이트 절연막(120), 에치 스톱퍼층(135)이 순차적으로 형성되어 있고, 게이트 절연막(120) 및 에치 스톱퍼층(135)에는 하부 게이트 전극(110)이 노출되도록 제7 컨택홀(H7)이 형성되어 있다.
이때, 제7 컨택홀(H7)에는 소스/드레인 전극(미도시)과 동일한 물질로 이루어진 컨택부(1080)가 채워져 있다.
또한, 에치 스톱퍼층(135) 상에는 보호막(160)이 형성되어 있고, 보호막(160)에는 컨택부(1080)가 노출되도록 제8 컨택홀(H8)이 형성되어 있다.
보호막(160) 상에는 상부 게이트 전극(175)이 형성되어 있고, 이러한 상부 게이트 전극(175)이 제8 컨택홀(H8) 내부에 채워짐으로써 상부 게이트 전극(175)과 컨택부(1080)이 컨택하게 되고, 이로 인해 상부 게이트 전극(175)과 하부 게이트 전극(110)이 전기적으로 연결된다.
또한, 상부 게이트 전극(175) 상에는 화소 전극(1090)이 형성되어 있다. 일 실시예에 있어서 이러한 화소 전극(1090)은 유기 발광 다이오드의 애노드 전극과 동일한 물질로 형성될 수 있다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
예컨대, 상술한 모든 실시예에 있어서는 에치 스톱퍼 층이 필수적으로 포함되는 것으로 설명하였으나, 변형된 실시예에 있어서는 에치 스톱퍼층을 생략할 수도 있을 것이다. 이러한 경우, 액티브층 상에 소스 전극 및 드레인 전극이 직접 형성된다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 110: 하부 게이트 전극
120: 게이트 절연막 135: 에치 스톱퍼층
152: 소스 전극 154: 드레인 전극
160: 보호막 175: 상부 게이트 전극
120: 게이트 절연막 135: 에치 스톱퍼층
152: 소스 전극 154: 드레인 전극
160: 보호막 175: 상부 게이트 전극
Claims (10)
- 기판 상에 배치된 하부 게이트 전극;
상기 하부 게이트 전극 상에 배치된 액티브층;
상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하는 박막 트랜지스터와,
상기 소스 전극 및 드레인 전극과 동일한 패터닝 공정에 의해 형성되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키는 컨택부를 포함하고,
상기 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질이고,
상기 컨택부는 상기 소스 전극 및 드레인 전극과 전기적으로 연결되지 않는 박막 트랜지스터 기판. - 제1항에 있어서, 상기 박막 트랜지스터는,
상기 하부 게이트 전극과 상기 액티브 층 사이에 개재되고, 제1 컨택홀을 갖는 게이트 절연막; 및
상기 소스 전극 및 상기 드레인 전극과 상기 상부 게이트 전극 사이에 개재되고, 제2 컨택홀을 갖는 제1 보호막을 더 포함하고,
상기 컨택부가 적어도 상기 제1 컨택홀 내부에 채워지고, 상기 상부 게이트전극이 적어도 상기 제2 컨택홀 내부에 채워지며,
상기 제1 컨택홀을 통해 상기 하부 게이트 전극과 상기 컨택부가 컨택하고, 상기 제2 컨택홀을 통해 상기 컨택부와 상기 상부 게이트 전극이 컨택되는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결전극을 더 포함하는 박막 트랜지스터 기판. - 제3항에 있어서,
상기 연결전극은 상기 상부 게이트 전극과 동일한 물질로 상기 상부 게이트 전극과 동일한 층에 배치되어 있는 박막 트랜지스터 기판. - 제3항에 있어서,
상기 연결전극 상에 형성된 컬러필터; 및
상기 컬러필터 상에 형성되고, 상기 연결전극과 전기적으로 연결되는 화소전극을 더 포함하는 박막 트랜지스터 기판. - 제3항에 있어서,
상기 연결전극을 통해 상기 소스 전극 또는 드레인 전극과 전기적으로 연결되는 화소전극을 더 포함하는 박막 트랜지스터 기판. - 기판;
상기 기판 상에 배치된 제1 박막 트랜지스터;
상기 제1 박막 트랜지스터와 연결된 제2 박막 트랜지스터;
상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결된 제1 컨택부; 및
상기 제1 박막 트랜지스터와 연결된 유기 발광 다이오드를 포함하고,
상기 제1 박막 트랜지스터는,
상기 기판 상에 배치된 하부 게이트 전극;
상기 하부 게이트 전극 상에 배치된 액티브층;
상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하며,
상기 제1 컨택부는, 상기 소스 전극 및 드레인 전극과 동일한 패터닝 공정에 의해 형성되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키고,
상기 제1 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질이고, 상기 소스 전극 및 드레인 전극과 전기적으로 연결되지 않는 유기 발광 장치. - 제7항에 있어서,
상기 제1 컨택부는, 상기 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극과 일체인 유기 발광 장치. - 제7항에 있어서,
상기 유기 발광장치는, 상기 제2 박막 트랜지스터에 연결된 제2 컨택부를 더 포함하고,
상기 제2 박막 트랜지스터는 하부 게이트 전극, 소스전극, 드레인 전극, 및 상부 게이트 전극을 포함하며,
상기 제2 컨택부는, 아일랜드 형상으로 형성되고 상기 제2 박막 트랜지스터의 하부 게이트 전극과 상부 게이트 전극을 전기적으로 연결시키는 유기 발광 장치. - 제9항에 있어서,
상기 유기 발광 장치는, 상기 제2 박막 트랜지스터와 연결된 제3 박막 트랜지스터를 더 포함하고,
상기 제3 박막 트랜지스터는 하부 게이트 전극, 소스전극, 드레인 전극, 및 상부 게이트 전극을 포함하며,
상기 제3 박막 트랜지스터의 하부 게이트 전극은 상기 제2 박막 트랜지스터의 하부 게이트 전극과 일체이고, 상기 제3 박막 트랜지스터의 상부 게이트 전극은 상기 제2 박막 트랜지스터의 상부 게이트 전극과 일체이며,
상기 제2 컨택부는, 상기 제3 박막 트랜지스터의 하부 게이트 전극과 상부 게이트 전극을 전기적으로 연결시키는 유기 발광 장치.
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