KR20010079918A - 반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체디바이스와 그 제조 방법 - Google Patents

반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체디바이스와 그 제조 방법 Download PDF

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KR20010079918A
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다까시 모리시따
마사히로 마쯔이
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야마모토 카즈모토
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Abstract

단결정 산화물 기판이나, 실리콘 기판상에 피착된 산화물층 등의 절연성 하지 위에, 실리콘층을 에피택셜 성장한 SOI 기판을 제조하는 경우에, 절연성 하지 위에 에피택셜 성장한 제1 실리콘층에 이온을 주입하여 실리콘층의 계면 심부를 비정질화한 후, 어닐링 처리를 행하고 재결정화한다. 다음에 가열 처리하여 표면측의 일부를 산화하여, 그 실리콘 산화물층을 에칭 제거한 후, 남은 제1 실리콘층 위에 실리콘층을 에피텍셜 성장하여 제2 실리콘층을 형성한다. 그 후, 제2 실리콘층에 다시 이온을 주입하여 계면 심부를 비정질화한 후, 어닐링 처리를 행하여, 재결정화한다. 이에 따라, 실리콘층의 결정 결함 밀도가 매우 작고, 표면 평탄성이 양호한 SOI 기판을 제작할 수 있다. 그 때문에, 본 발명에 의한 반도체 기판상에서는, 종래에 없던 높은 디바이스 성능이나 신뢰성을 갖는 전자 디바이스나 광 디바이스를 실현할 수가 있다.

Description

반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체 디바이스와 그 제조 방법{SEMICONDUCTOR SUBSTRATE AND ITS PRODUCTION METHOD, SEMICONDUCTOR DEVICE COMPRISING THE SAME AND ITS PRODUCTION METHOD}
종래부터 절연물상에 단결정 실리콘 반도체층을 형성한 구조를 갖는 기판 재료로서 SOI나 SOS 등이 알려져 있다. 또, 본명세서에 있어서는, 상기 SOI 기판 및 SOS 기판을 포함해서, 절연물층 상에 단결정 실리콘 반도체층을 형성한 반도체 기판을 총칭한 것도, SOI 기판이라고 적는다. 이것들의 기판 재료는 디바이스 제작에 넓게 응용되어 있고, 이하와 같은 점에서 통상의 실리콘 기판에 비하여 우수하다.
(1) 기생 용량 저감에 의해 고속성이 우수하다.
(2) 소프트 에러에 강하다.
(3) 래치 업이 없다.
(4) 웰공정을 생략할 수 있다.
이들의 디바이스 특성상의 이점을 실현하기 위해서, SOI 기판의 제조 방법으로서 종래부터 다음과 같은 것이 있다.
(1) 접합법 : 실리콘 단결정 기판을, 표면을 열 산화한 다른 실리콘 단결정 기판에, 열 처리 또는 접착제를 이용하여 접합시킨 후, 기계적 연마나 화학 에칭 등을 이용하여, 편측 실리콘층을 균일하게 박막화하는 방법.
(2) SIMOX (세퍼레이션 바이 이온 임플랜티드 옥사이드)법 : 실리콘 기판에 산소 이온을 주입한 후, 열 처리하여, 실리콘 기판중에 매립하여 SiO2(산화 실리콘)층을 제작하는 방법.
(3) 고상 에피택셜 성장법 : 실리콘 기판의 표면을 산화한 후, 산화막의 일부에 창을 열어 실리콘 기판을 노출시키고, 그 위에 비정질 실리콘을 성장한다. 다음에, 열처리를 실시하여, 노출한 실리콘과 접하는 부분에서 출발하여, 비정질 실리콘층을 가로방향의 고상 에피택셜 성장에 의해서 결정화하는 방법.
(4) 헤테로 에피택셜 성장법 : 절연성의 산화물 기판 혹은 실리콘 기판상에 결정성의 산화물이나 불화물의 층을 피착한 후, 그 위에 단결정 실리콘층을 CVD법 등으로 성장하는 방법.
그러나, 이들의 방법은 일장 일단이 있어, 생산성, 품질에 대해서는 여전히 문제가 있다. 예를 들면, 접합법에서는 실리콘 기판 자체를 박막화할 필요가 있고, 실리콘 기판을 1㎛ 이하까지 정밀도 좋고, 게다가 균일하게 에칭하거나 연마하는 것이 매우 곤란하다.
또한, SIMOX 법은 오랫동안 연구되어 왔지만, 실리콘 기판중에 SiO2의 매립 산화막을 형성하기 위해서는, 다량의 산소 이온을 주입하지 않으면 안되고, 생산성이나 비용에 문제가 있음과 동시에, 실리콘층중의 결정 결함이 많아 매립 산화막중에 파이프라고 불리는 결함이 존재한다고 하는 문제도 있다.
덧붙여, 접합 S0I 기판이나 SIM0X 기판에서는, 그 위에 제작된 소자 (예를 들면, 전계 효과 트랜지스터)의 스냅백 내압이 낮고, 전류 전압 특성에 킹크도 나타나기 쉽고, 게다가 셀프 히팅에 의한 마이너스성 전기 전도가 일어나기 쉽다고 하는 결점이 있어, 품질상의 문제가 된다. 스냅백 내압이란, 소자가 FET (전계 효과 트랜지스터)의 경우, FET로서 동작할 때에 보디부와 드레인부의 접합부에 발생하는 핫 캐리어가 보디부에 축적하여, 드레인부와 보디부와 소스부와의 사이에 흐르는 드레인 전류가 급증하여, 내압이 저하하는 것을 의미한다. 킹크도 또 핫 캐리어가 보디부에 축적하는 것에 기인한다. 마이너스성 전기 전도는, 전압의 증가와 동시에 전류가 감소하여 간다고 하는 현상이지만, 이것은 절연성 하지인 실리콘 산화물의 열전도율이 낮기 때문에, 게이트 전압이나 드레인 전압이 높아짐에 따라, FET의 자기 발열에 의한 열이 축적하여 온도가 상승하여, 실리콘층의 이동도가 저하함으로써 발생한다.
한편, SOI 기술의 전신으로서 SOS 기술이 알려져 있다. SOS 기판은 지금까지 주로 내방사선성을 필요로 하는 디바이스에 사용되어 왔다. SOS 기판은 기생용량이 작은 등의 SOI 기판의 특징 외에, 두꺼운 절연층을 갖기 때문에, 기판을 통한 노이즈가 작은 등의 특징을 갖는다. 또한, SOS 기판으로서는 실리콘층과 사파이어 계면에서의 캐리어의 수명이 짧게 되기 때문에, FET가 동작할 때에, 보디부와 드레인부의 접합부에 발생하는 핫 캐리어는 즉시 재결합하여 보디부에 축적하기 어렵다. 따라서, 드레인부와 보디부와 소스부의 사이에 흐르는 전류가 급증하지 않아 내압이 저하하지 않는다. 즉, 스냅백 내압이 높고, 킹크가 나오기 어려운 것이, SOS 기판의 큰 특징이 되고 있다. 그위에, 사파이어의 열전도율이 높기 때문에, SOS 기판으로서는 마이너스성 전기 전도가 발생하기 어렵다고 하는 특징도 있다. 그러나, SOS 기판은 실리콘을 사파이어 기판상에 헤테로 에피택셜 성장시켜 제작하기 때문에, 실리콘층과 사파이어 기판 (α-Al2O3)의 격자 상수나 열팽창 계수의 차이에 의해, 다수의 결정 결함이나 큰 표면 거칠기의 발생이 문제가 되고 있다.
이것을 해결하는 수단으로서는, 이 실리콘층에 더욱 실리콘 이온을 주입하여 실리콘층 심부를 비정질화한 후, 어닐링에 의해 재결정화를 행하는 것이 알려져 있다 (USP5416043). 그러나, 이 방법을 이용하여도 벌크 실리콘과 비교하면 여전히 결정 결함 밀도는 높다.
또한, 실리콘 기판상에, 산화물층이나 불화물층 등의 중간층, 또한 그 위에 단결정 실리콘층을 에피택셜 성장한 SOI 기판으로서, 예를 들면, 중간층에 γ-Al2O3를 이용한 것이 알려져 있지만 (특개평1-261300호), 이들의 SOI 기판에 있어서도마찬가지로, 실리콘층과 중간층의 계면에서의 캐리어의 수명이 짧게 되어, SOS와 동등한 높은 스냅백 내압이 얻어져, 킹크가 나오기 어렵게 되는 것이 기대되지만, 역시 격자 상수나 열팽창 계수의 차이에 기인하는 실리콘층의 결정성의 저하나 표면 거칠기의 증대가 문제가 되고 있다.
또한, 이들 SOS 기판이나 SOI 기판에서의 실리콘층에서는, 절연성 하지와의 계면에 근접할수록 결정 결함 밀도가 높아지게 되어, 결정성이 저하한다고 하는 문제가 있다. 그 때문에, 이들 기판상에, 예를 들면, 고속·저소비 전력용의 디바이스를 작성하는 경우와 같이, 두께가 0.05∼0.3㎛로 얇은 실리콘층에서는, 매우 많은 결정 결함을 포함하여, 결정성도 나쁘게 된다.
그 때문에, 사파이어 기판을 이용하는 SOS 기판이나, 실리콘 기판상에 피착한 산화물층이나 불화물층과 같은 중간층을 이용하는 SOI 기판은, 접합 SOI 기판이나 SIM0X 기판과 비교하면, 실리콘층의 결정성이나 표면 평탄성이 나빠, 이들의 기판상에 반도체 디바이스, 예를 들면, MOSFET (금속 산화물 반도체 구조전계 효과 트랜지스터)를 형성한 경우, 플리커 노이즈의 원인이 되거나, 게이트 산화막의 내압 저하, 실효 이동도나 상호 컨덕턴스의 저하, 누설 전류 증가 등, FET의 동작 성능이나 신뢰성을 악화시키고 있다.
실리콘층의 표면 평탄성을 개선하는 방법으로서는, 절연체층이 SiO2인 접합 SOI 기판을 환원성 분위기 중에서 가열 처리한다고 하는 방법이 알려져 있다 (특개평5-217821호 공보 참조). 그러나, 이 방법에 따르면, 평탄성은 향상하지만 실리콘층의 기초가 SiO2이기 때문에 스냅백 내압의 향상을 볼 수 없다. 디바이스의 신뢰성을 고려하면, 스냅백 내압은 높을수록 바람직하고, SOS 기판이나 실리콘 기판상에 산화물층이나 불화물층 등의 중간층, 또한, 그 위에 단결정 실리콘층을 에피택셜 성장한 SOI 기판에 있어서, 실리콘층의 결정성이나 표면 평탄성을 개선하여, 이들에 기인하는 디바이스 성능이나 신뢰성을 향상시킬 수 있으면, 플리커 노이즈가 저감하고, 실효 이동도나 상호 컨덕턴스가 높고, 게이트 산화막 내압이 높고, 리크 전류가 낮은 등의 특성에 부가하여, 스냅백 내압이 높고, 전류 전압 특성에 킹크나 마이너스성 전기 전도가 나타나지 않는다고 하는, 종래의 SOI 기판에서는 얻을 수 없었던, 소자의 성능이나 신뢰성을 실현할 수가 있다.
또한, 전자 디바이스만이 아니라, SOS 기판이나 실리콘 기판상에 산화물층이나 불화물층 등의 중간층, 또한 그 위에 단결정 실리콘층을 에피텍셜 성장한 SOI 기판에 있어서, 실리콘층의 결정성이나 표면 평탄성을 개선함으로써, 종래, 누설 전류가 높고, 캐리어 재결합 속도가 크고, 빛산란이 현저한 등의 이유에 의해, 이들의 반도체 기판상에는 실현 곤란하였던 광 디바이스의 제작도 가능하게 된다. 본 발명은, 종래의 SOS 기판, 혹은 실리콘 기판상에 산화물층 혹은 불화물층 등의 중간층을 피착하고, 그 위에 실리콘층을 에피택셜 성장시킨 SOI 기판의 문제점을 해결하여, 결정성이나 표면 평탄성이 양호하고, 결정 결함 밀도가 깊이 방향으로 일정하게 낮은 SOI 기판 등의 반도체 기판을 제공하고, 그 기판 상에 반도체 디바이스를 형성함으로써, 고속 저플리커 노이즈, 저리크 전류, 고스냅백 내압 등, 종래 성취할 수 없었던 우수한 성능이나 신뢰성을 갖는 전자 디바이스나 광 디바이스 등의 반도체 디바이스를 실현하는 것을 과제로 한다.
본 발명은, 실리콘 온 인슐레이터(SOI)나 실리콘 온 사파이어(SOS) 등의 반도체 기판의 제조 방법에 관한 것으로, 전위나 결함이 적고, 표면 평탄성이 양호한 실리콘층을 갖는 반도체 기판 및 그 제조 방법에 관한 것이다. 또한, 본 발명은, 상기 반도체 기판 상에 형성한 반도체 디바이스와 그 제조 방법에 관한 것이다.
도 1의 (a) 내지 (h)는 본 발명의 청구의 범위 제10항에 기재된 발명에 의한 반도체 기판의 제작 순서를 도시하는 제작 공정중의 SOS 기판의 단면도이고;
도 2는 본 발명의 실시예 1 및 비교예 1에 있어서 제작한 SOS 기판의 실리콘층의 기판면에 대하여 평행한 실리콘(004) 피크와 기판면에 대하여 수직인 실리콘(040) 피크의 X 선 회절 로킹커브이고;
도 3은 본 발명의 실시예 1 및 비교예 1에 있어서 제작한 SOS 기판의 실리콘층의 기판면에 대하여 수직인 실리콘(O40) 피크의 X 선 회절 로킹커브 반값 폭의 깊이 방향 변화를 나타내는 그래프이고;
도 4는 본 발명의 실시예 1에서 제작한 SOS 기판을 이용하여 제작한 MOSFET의 단면 구성도이고;
도 5는 본 발명의 실시예 1에서 제작한 SOS 기판 및 비교예 2에서 특정 시판의 접합 SOI 기판을 이용하여 제작한 NMOSFET의 전류-전압 특성을 나타낸 도면이고;
도 6은 본 발명의 실시예 1 및 비교예 1에서 제작한 SOS 기판을 이용하여 제작한 NMOSFET의 플리커 노이즈 특성을 나타내는 도면이고;
도 7은 본 발명의 실시예 1에서 제작한 SOS 기판을 이용하여 제작한 pin 포토 다이오드의 단면 구성도이다.
이러한 상황 하에서, 본 발명자등은 사파이어 기판상에 실리콘층을 성장시켜 SOS 기판을 제작하는 경우, 혹은 실리콘 기판상에 중간층으로서 산화물층 혹은 불화물층을 피착하고, 그 위에 실리콘층을 성장시켜 SOI 기판을 제작하는 경우 등의 반도체 기판의 제조 방법에서, 실리콘층을 성장시킨 후, 그 실리콘층에 실리콘 이온을 주입하여 실리콘층 심부를 비정질화한 후, 어닐링에 의해 재결정화를 행하여 결정 개선하고, 그리고, 그 위에 재차 실리콘층을 호모 에피택셜 성장함으로써, 결함이 적고, 고 결정성의 실리콘층을 형성할 수 있고, 또한, 이 실리콘층에 실리콘 이온을 주입하고 실리콘층 심부를 비정질화한 후, 어닐링에 의해 재결정화를 행하는 것에 의해, 매우 결함이 적은 고 결정성의 실리콘층을 형성할 수 있는 것을 발견하여, 본 발명을 하는 것에 이르렀다. 또한, 최초의 재결정화를 행한 뒤, 산화성 분위기에서 열처리를 행하여 실리콘층의 표면측의 일부를 산화하고, 그 실리콘 산화물층을 불산 등으로 에칭 제거하면, 후에 결함이 적고, 고배향성의 실리콘층이 남고, 그리고, 이 실리콘층을 시드층으로서 그 위에 재차 실리콘층을 호모 에피택셜 성장함으로써, 결함이 적은, 고결정성의 실리콘층을 형성할 수 있는 것도 발견하였다.
또한, 본 발명자등은, 예를 들면, 상기 제조 방법에 의해 제작한, 결함이 적고, 결정성이나 표면 평탄성이 양호한 반도체 기판상에 MOSFET를 형성한 경우에,종래와 비교하여, 동작 속도의 향상, 플리커 노이즈의 저감, 누설 전류의 저감 등, 현저한 디바이스 성능의 향상이 달성되어, 종래의 SOI 기판으로서는 실현할 수 없던 디바이스가 가능하게 되는 것을 발견하여, 본 발명을 하는 것에 이르렀다.
즉, 본 발명의 청구의 범위 제1항의 반도체 기판은, 절연성 하지와, 그 위에 에피택셜 성장된 결정 실리콘층으로 이루어지고, 상기 절연성 하지가 단결정 산화물 기판, 또는 실리콘 기판과 그 위에 피착된 결정성의 산화물층 혹은 불화물층으로 이루어지는 적층 기판으로 구성되어 있는 반도체 기판으로서, 요오드계 에칭액에 의 침지에 의해 형성한 단위 면적 당의 피트수를 계측한다고 하는 결함 밀도 측정 방법에 의해 평가한 상기 결정 실리콘층의 결함 밀도가, 깊이 방향 전체에 걸쳐 7×1O6개/㎠ 이하이고, 또한 그 결정 실리콘층의 표면 거칠기가 2nm 이하 0.05nm 이상인 것을 특징으로 한다.
본 발명의 청구의 범위 제2항의 반도체 기판은, 상기 청구의 청구의 범위 제1항의 반도체 기판에 있어서, 상기 결정 실리콘층의 기판면에 대하여 평행한 실리콘(004) 피크의 X선 회절 로킹커브(rocking curve) 반값 폭이 0.24도 이하 0.03도 이상이고, 또한 기판면에 대하여 수직인 실리콘(040) 피크의 X 선 회절 로킹커브 반값 폭이 0.18도 이하 0.03도 이상인 것을 특징으로 한다.
본 발명의 청구의 범위 제3항의 반도체 기판은, 상기 청구의 범위 제l항의 반도체 기판에 있어서, 상기 결정 실리콘층의 기판면에 대하여 수직인 실리콘(04 O)피크의 X 선 회절 로킹커브 반값 폭이, 기판면에 대하여 평행한 실리콘(004) 피크의 X 선 로킹커브 반값 폭보다도 작은 것을 특징으로 한다.
본 발명의 청구의 범위 제4항의 반도체 기판은, 상기 청구의 범위 제1항의 반도체 기판에 있어서, 상기 결정 실리콘층의 기판면에 대하여 수직인 실리콘(04 O) 피크의 X 선 회절 로킹커브 반값 폭이, 깊이 방향 전체에 걸쳐 거의 일정하고, 0.18도 이하 0.03도 이상인 것을 특징으로 한다.
본 발명의 청구의 범위 제5항의 반도체 기판은, 상기 청구의 범위 제1항의 반도체 기판에 있어서, 상기 결정 실리콘층의 일부를 열 산화하여, 그 결정 실리콘층상에 실리콘 산화물층을 형성한 후, 차지펌핑법에 의해 측정한 계면 준위 밀도가, 3×1O11/㎠ 이하 1×1O9/㎠ 이상인 것을 특징으로 한다.
본 발명의 청구 범위 제6항의 반도체 기판은, 상기 청구의 범위 제1항의 반도체 기판에 있어서, 상기 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하인 것을 특징으로 한다.
본 발명의 청구의 범위 제7항의 반도체 기판은, 상기 청구의 범위 제1항의 반도체 기판에 있어서, 상기 절연성 하지가 상기 단결정 산화물 기판이고, 그 단결정 산화물 기판이 사파이어 기판인 것을 특징으로 한다.
본 발명의 청구의 범위 제8항의 반도체 기판은, 상기 청구의 범위 제1항의 반도체 기판에 있어서, 상기 절연성 하지가 상기 적층 기판이고, 그 기판으로서의 실리콘 기판상에 피착된 결정성의 상기 산화물층이, α-Al2O3, γ-Al2O3, θ-Al2O3, MgO·Al2O3, CeO2, SrTiO3, (Zrl-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3중 어느 하나로 이루어지고, 상기 불화물층이 CaF2로 이루어지는 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제9항은, 절연성 하지 위에 결함 밀도가 낮은 실리콘층이 형성되어 이루어지는 반도체 기판의 제조 방법으로서,
(a) 상기 절연성 하지 위에, 제1 실리콘층을 형성하는 공정과,
(b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
(c) 제1 실리콘층의 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
(d) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정를 갖는 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제10항은, 절연성 하지 위에 결함 밀도가 낮은 실리콘층이 형성되어 이루어지는 반도체 기판의 제조 방법으로서,
(a) 상기 절연성 하지 위에, 제1 실리콘층을 형성하는 공정과,
(b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하여, 이 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
(c) 상기 재결정화된 제1 실리콘층을 산화성 분위기중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
(d) 상기 공정 (c)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
(e) 남은 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
(f) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제11항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제10항의 제조 방법에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기 공정 (c)∼(d)을 2회 이상 반복하는 것을 특징으로 한다.
본 발명의 청구의 범위 제12항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제10 또는 11항의 제조 방법에 있어서, 상기 공정 (f)에서 형성된 실리콘층을 상기 공정 (b)에서 형성된 재결정화된 제1 실리콘층으로 간주하고, 상기 공정 (c)∼(f)를 2회 이상 반복하는 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제13항의 반도체 기판의 제조 방법은, 절연성 하지의 위에 결함 밀도가 낮은 실리콘층이 형성되어 이루어지는 반도체 기판의 제조 방법으로서,
(a) 상기 절연성 하지 위에 제1 실리콘층을 형성하는 공정과,
(b) 상기 제1 실리콘층을 산화성 분위기 중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
(c) 상기 공정 (b)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
(d) 남은 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
(e) 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 이 비정질화된 층을 열 처리에 의해 재결정화하는 공정을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제14항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제13항의 제조 방법에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기 공정 (b)∼(c)을 2회 이상 반복하는 것을 특징으로 한다.
본 발명의 청구의 범위 제15항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제13 또는 14항 중 어느 하나의 제조 방법에 있어서, 상기 공정 (e)에서 형성된 실리콘층을 상기 공정 (a)에서 형성된 제1 실리콘층으로 간주하고, 상기 공정 (b)∼(e)를 2회 이상 반복하는 것을 특징으로 한다.
본 발명의 청구의 범위 제16항의 반도체 기판의 제조법은, 청구의 범위 제10내지 15항 중 어느의 제조 방법에 있어서, 상기 산화성 분위기가 산소와 수소의 혼합 가스 또는 수증기를 포함하는 것을 특징으로 한다.
본 발명의 청구의 범위 제17항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제10 내지 16항 중 어느 하나의 제조 방법에 있어서, 상기 산화성 분위기 중에서의 열 처리의 온도가 600℃ 이상 1300℃ 이하인 것을 특징으로 한다.
본 발명의 청구의 범위 제18항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제10 내지 16항 중 어느 하나의 제조 방법에 있어서, 상기 산화성 분위기중에서의 열 처리가 고온에서 행하는 고온 열 처리와, 계속해서 보다 저온에서 행하는 저온 열처리라고 하는, 온도를 바꾼 2 단계의 열 처리로 이루어지는 것을 특징으로 한다.
본 발명의 청구의 범위 제19항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제18항에 기재된 반도체 기판의 제조 방법에 있어서, 상기 산화성 분위기중에서의 고온 열 처리의 온도가 800℃ 이상 1200℃ 이하이고, 상기 산화성 분위기중에서의 저온 열 처리의 온도가 700℃ 이상 1100℃ 이하인 것을 특징으로 한다.
본 발명의 청구의 범위 제20항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 15항중 어느 하나의 제조 방법에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피텍셜 성장하여, 제2 실리콘층을 형성하는 온도가 550℃ 이상 1050℃ 이하인 것을 특징으로 한다.
본 발명의 청구의 범위 제21항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 15항중 어느 하나의 제조 방법에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여 제2 실리콘층을 형성하는 공정 전에, 그 제1 실리콘층을 수소 분위기중 또는 진공 중에서 가열 처리하는 것을 특징으로 한다.
본 발명의 청구의 범위 제22항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 15항중 어느 하나의 제조 방법에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성할 때에 이용하는 장치의 성장실의 베이스 압력을 10-7Torr 이하로 하는 것을 특징으로 한다.
본 발명의 청구의 범위 제23항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 15항중 어느 하나의 제조 방법에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 방법이 UHV-CVD법 또는 MBE 법인 것을 특징으로 한다.
본 발명의 청구의 범위 제24항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 15항 중 어느 하나의 제조 방법에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성할 때에 성장 초기에만 성장 온도를 높게 설정하는 것을 특징으로 한다.
본 발명의 청구의 범위 제25항의 반도체 기판의 제조 방법은, 상기 청구 범위 제24항에 기재된 반도체 기판의 제조 방법에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 방법이 APCVD 법 또는 LPCVD 법인 것을 특징으로 한다.
본 발명의 청구의 범위 제26항의 반도체 기판의 제조 방법은 상기 청구의 범위 제9 내지 15항 중 어느 하나의 제조 방법에 있어서, 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하고, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정의 후, 또는 상기 실리콘층을 에피택셜 성장하여 제2 실리콘층을 형성하는 공정 후에, 수소 중에서 열 처리하는 공정을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제27항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제26항의 제조 방법에 있어서, 상기 수소중에서의 열 처리의 온도가 800℃ 이상 1200℃ 이하인 것을 특징으로 한다.
본 발명의 청구의 범위 제28항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 15항 중 어느 하나의 제조 방법에 있어서, 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열처리에 의해 재결정화하는 공정의 후에, 실리콘층의 표면을 평탄화하는 것을 특징으로 한다.
본 발명의 청구의 범위 제29항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제28항에 기재된 제조 방법에 있어서, 상기 실리콘층의 표면을 평탄화하는 방법이, 화학적 또는/및 기계적 연마 처리인 것을 특징으로 한다. 본 발명의 청구의 범위 제30항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 29항중 어느 하나의 제조 방법에 있어서, 상기 절연성 하지 위에 제1 실리콘층을 형성하는 공정이 절연성 하지 위에 제1 실리콘층을 에피택셜 성장하는 공정인 것을 특징으로 한다.
본 발명의 청구의 범위 제31항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 30항중 어느 하나의 제조 방법에 있어서, 상기 절연성 하지가 단결정 산화물 기판인 것을 특징으로 한다.
본 발명의 청구의 범위 제32항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제31항에 기재된 제조 방법에 있어서, 상기 절연성 하지가 사파이어 기판인 것을 특징으로 한다.
본 발명의 청구의 범위 제33항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제9 내지 30항중 어느 하나의 제조 방법에 있어서, 상기 절연성 하지가 기판으로서의 실리콘 기판상에 피착된 결정성의 산화물층 혹은 불화물층으로 이루어지는 적층 기판인 것을 특징으로 한다.
본 발명의 청구의 범위 제34항의 반도체 기판의 제조 방법은, 상기 청구의 범위 제33항에 기재된 제조 방법에 있어서, 상기 결정성의 산화물층이, α-Al2O3, γ-A12O3, θ-Al2O3, MgO·A12O3, CeO2, SrTiO3, (Zr1-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3중 어느 하나로 이루어지고, 상기 결정성의 불화물층은 CaF2로 이루어지는 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제35항의 반도체 기판은, 상기 청구의 범위 제9 내지 34항 중 어느 하나에 기재된 제조 방법에 의해 제조된 것을 특징으로 한다.
본 발명의 청구의 범위 제36항의 반도체 기판은, 상기 청구의 범위 제1 내지 8항 중 어느 하나의 반도체 기판에 있어서, 상기 청구의 범위 제9 내지 34항중 어느 하나에 기재된 제조 방법에 의해 제조된 것을 특징으로 한다.
또한, 본 발명의 청구 범위 제37항의 반도체 디바이스는, 기판으로서 반도체 기판을 이용한 반도체 디바이스이고, 상기 반도체 기판으로서 청구의 범위 제1 내지 8항 중 어느 하나에 기재된 반도체 기판이 이용되고, 그것에 의하여 디바이스 특성이 향상하고 있는 것을 특징으로 한다.
본 발명의 청구의 범위 제38항의 반도체 디바이스는, 상기 청구의 범위 제37항에 기재된 반도체 디바이스에 있어서, 상기 반도체 디바이스가 MOSFET이고, 그 반도체 기판으로서 청구항 1 내지 8중 어느 하나에 기재된 반도체 기판을 이용함으로써 향상하고 있는 디바이스 특성이, 상호컨덕턴스, 차단 주파수, 플리커 노이즈, 정전 방전, 드레인 내압, 절연 파괴 전하량, 누설 전류 특성 중이 적어도 하나인 것을 특징으로 한다.
본 발명의 청구의 범위 제39항의 반도체 디바이스는, 상기 청구의 범위 제38항에 기재된 반도체 디바이스에 있어서, 상기 MOSFET가 그 반도체 기판으로서 청구항1 내지 8중 어느 하나에 기재된 반도체 기판으로서, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 MOSFET이고, 전류-전압 특성에 킹크가 나타나지 않고, 게이트 길이 0.8㎛의 경우의 드레인 내압이 7V 이상이고, 플리커 노이즈를 나타내는 입력 게이트 전압 스펙트럴 밀도가 측정 주파수 100Hz에서 3×10-12V2/Hz 이하라는 특성을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제40항의 반도체 디바이스는, 상기 청구의 범위 제37항의 반도체 디바이스에 있어서, 상기 반도체 디바이스가 바이폴라 트랜지스터이고, 그 반도체 기판으로서 청구의 범위 제1 내지 8항중 어느 하나에 기재된 반도체 기판을 이용함으로써 향상하고 있는 디바이스 특성이, 상호 컨덕턴스, 차단 주파수, 콜렉터 전류, 누설 전류, 전류 이득 중 적어도 하나인 것을 특징으로 한다.
본 발명의 청구의 범위 제41항의 반도체 디바이스는, 상기 청구의 범위 제37항의 반도체 디바이스에 있어서, 상기 반도체 디바이스가 다이오드이고, 그 반도체 기판으로서 청구의 범위 제1 내지 8항중 어느에 기재된 반도체 기판을 이용함으로써 향상하고 있는 디바이스 특성이, 역 바이어스 누설 전류, 순 바이어스 전류, 다이오드인자 중 적어도 하나인 것을 특징으로 한다.
본 발명의 청구의 범위 제42항의 반도체 디바이스는, 상기 청구의 범위 제41항의 반도체 디바이스에 있어서, 상기 다이오드가 그 반도체 기판으로서 청구의 범위 제1 내지 8항중 어느 하나에 기재된 반도체 기판이고, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 pin 포토다이오드이고, pin 영역의 폭이 각 1㎛에서, 2V의 역 바이어스를 인가한다고 하는 조건에서 측정한 암 전류가 10-11A 이하, 파장 850nm에서 강도가 1W/㎠의 광 조사하에서의 광전류가 10-10A 이상이라는 특성을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제43항의 반도체 디바이스는, 상기 청구의 범위 제37항의 반도체 디바이스에 있어서, 상기 반도체 디바이스가 반도체 집적 회로이고, 그 반도체 기판으로서 청구의 범위 제1 내지 8항중 어느 하나에 기재된 반도체 기판을 이용함으로써 향상하고 있는 디바이스 특성이, 주파수 특성, 노이즈 특성, 증폭 특성, 소비 전력 특성 중 적어도 하나인 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제44항의 반도체 디바이스는, 기판으로서 반도체 기판을 이용한 반도체 디바이스이고, 상기 반도체 기판으로서 상기 청구의 범위 제9 내지 34항중 어느 하나에 기재된 제조 방법에 의해 제조된 반도체 기판이 이용되고, 그것에 의하여 디바이스 특성이 향상하고 있는 것을 특징으로 한다.
본 발명의 청구의 범위 제45항의 반도체 디바이스는, 상기 청구의 범위 제44항의 반도체 디바이스에 있어서, 상기 반도체 디바이스가 MOSFET이고, 상기 디바이스 특성이 상호컨덕턴스, 차단 주파수, 플리커 노이즈, 정전 방전, 드레인 내압, 절연 파괴 전하량, 누설 전류 특성 중 적어도 하나인 것을 특징으로 한다.
본 발명의 청구의 범위 제46항의 반도체 디바이스는, 상기 청구의 범위 제45항의 반도체 디바이스에 있어서, 상기 MOSFET가 그 반도체 기판으로서 청구의 범위 제9 내지 34항중 어느 하나에 기재된 제조 방법에 의해 제조된 반도체 기판이고, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 MOSFET이고, 전류 전압 특성에 킹크가 나타나지 않고, 게이트 길이 0.8㎛의 경우의 드레인 내압이 7V 이상이고, 플리커 노이즈를 나타내는 입력 게이트 전압 스펙트럴 밀도가 측정 주파수 100Hz에서 3×10-12V2/Hz 이하라는 특성을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제47항의 반도체 디바이스는, 상기 청구의 범위 제44항의 반도체 디바이스에 있어서, 상기 반도체 디바이스가 바이폴라 트랜지스터이고, 상기 디바이스 특성이, 상호컨덕턴스, 차단 주파수, 콜렉터 전류, 누설 전류, 전류 이득 중 적어도 하나인 것을 특징으로 한다.
본 발명의 청구의 범위 제48항의 반도체 디바이스는, 상기 청구의 범위 제44항의 반도체 디바이스에 있어서, 상기 반도체 디바이스가 다이오드이고, 상기 디바이스 특성이 역 바이어스 누설 전류, 순 바이어스 전류, 다이오드인자 중 적어도 하나인 것을 특징으로 한다.
본 발명의 청구의 범위 제49항의 반도체 디바이스는, 상기 청구의 범위 제48항의 반도체 디바이스에 있어서, 상기 다이오드가 그 반도체 기판으로서 청구의 범위 제9 내지 34항중 어느 하나에 기재된 제조 방법에 의해 제조된 반도체 기판이고, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 pin 포토다이오드이고, pin 영역의 폭이 각 1㎛에서, 2V의 역 바이어스를 인가한다고 하는 조건에서 측정한 암 전류가 10-11A 이하, 파장 850nm, 강도가 1W/㎠의 광 조사하에서의 광전류가 10-10A 이상이라는 특성을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제50항의 반도체 디바이스는, 상기 청구의 범위 제44항의 반도체 디바이스에 있어서, 상기 반도체 디바이스가 반도체 집적 회로로서, 상기 디바이스 특성이 주파수 특성, 노이즈 특성, 증폭 특성, 소비 전력 특성 중 적어도 하나인 것을 특징으로 한다.
또, 본 발명의 청구의 범위 제51항의 반도체 디바이스의 제조 방법은, 절연성 하지와, 그 위에 형성된 실리콘층으로 이루어지는 반도체 기판상에 반도체 디바이스를 제조하는 방법에 있어서,
(a) 상기 절연성 하지의 위에, 제1 실리콘층을 형성하는 공정과,
(b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하고,그 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
(c) 제1 실리콘층 위에 실리콘층을 에피텍셜 성장하여, 제2 실리콘층을 형성하는 공정과,
(d) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하여,그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정과,
(e) 상기 공정 (d)에서 형성된 실리콘층을 산화성 분위기 중에서 열처리하여 표면측의 일부를 산화한 후, 형성된 실리콘 산화막을 에칭에 의해 제거하여, 상기 실리콘층을 원하는 두께로 조정하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제52항의 반도체 디바이스의 제조 방법은, 절연성 하지와, 그 위에 형성된 실리콘층으로 이루어지는 반도체 기판상에 반도체 디바이스를 제조하는 방법에 있어서,
(a) 상기 절연성 하지의 위에, 제1 실리콘층을 형성하는 공정과,
(b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
(c) 상기 재결정화된 제1 실리콘층을 산화성 분위기 중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
(d) 상기 공정 (c)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
(e) 남은 제1 실리콘층의 위에, 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
(f) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하고, 그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정과,
(g) 상기 공정 (f)에서 형성된 실리콘층을 산화성 분위기속에서 열 처리하여 표면측의 일부를 산화한 후, 형성된 실리콘 산화막을 에칭에 의해 제거하여, 상기실리콘층을 원하는 두께로 조정하는 공정을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제53항의 반도체 디바이스의 제조 방법은, 상기 청구의 범위 제52항의 반도체 디바이스의 제조 방법에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기 공정 (c)∼(d)을 2회 이상 반복하는 것을 특징으로 한다.
본 발명의 청구의 범위 제54항의 반도체 디바이스의 제조 방법은, 상기 청구의 범위 제52내지 53항중 어느 하나의 반도체 디바이스의 제조 방법에 있어서, 상기 공정 (f)에 있어서 형성된 실리콘층을 상기 공정 (b)로 형성된 재결정화된 제1 실리콘층이라고 간주하고, 상기 공정 (c)∼(f)을 2회 이상 반복하는 것을 특징으로 한다.
또한, 본 발명의 청구의 범위 제55항의 반도체 디바이스의 제조 방법은, 절연성 하지와, 그 위에 형성된 실리콘층으로 이루어지는 반도체 기판상에 반도체 디바이스를 제조하는 방법에 있어서,
(a) 상기 절연성 하지의 위에, 제1 실리콘층을 형성하는 공정과,
(b) 상기 제1 실리콘층을 산화성 분위기 중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
(c) 상기 공정 (b)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
(d) 남은 제1 실리콘층의 위에, 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
(e) 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정과,
(f) 상기 공정 (e)에서 형성된 실리콘층을 산화성 분위기중에서 열 처리하여 표면측의 일부를 산화한 후, 형성된 실리콘 산화막을 에칭에 의해 제거하여, 상기 실리콘층을 원하는 두께로 조정하는 공정을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제56항의 반도체 디바이스의 제조 방법은, 상기 청구의 범위 제55항의 제조 방법에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기 공정 (b)∼(c)을 2회 이상 반복하는 것을 특징으로 한다.
본 발명의 청구의 범위 제57항의 반도체 디바이스의 제조 방법은, 상기 청구의 범위 제55 또는 56항 중 어느 하나에 기재된 반도체 디바이스의 제조 방법에 있어서, 상기 공정(e)에 있어서 형성된 실리콘층을 상기 공정 (a)에서 형성된 제1 실리콘층이라고 간주하고, 상기 공정 (b)∼(e)을 2회 이상반복하는 것을 특징으로 한다.
본 발명의 청구의 범위 제58항의 반도체 디바이스의 제조 방법은, 상기 청구의 범위 제51 내지 57항중 어느 하나의 제조 방법에 있어서, 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정의 후 또는 상기 실리콘층을 에피택셜 성장하여 제2 실리콘층을 형성하는 공정의 후에, 수소중에서 열 처리하는 공정을 갖는 것을 특징으로 한다.
본 발명의 청구의 범위 제59항의 반도체 디바이스의 제조 방법은, 상기 청구의 범위 제51 내지 57항 중 어느 하나의 제조 방법에 있어서, 상기 제2 실리콘층에이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정의 후에 실리콘층의 표면을 화학적 및/또는 기계적 연마에 의해 평탄화하는 것을 특징으로 한다.
이하에 본 발명의 상세한 설명을 한다.
본 발명에 있어서의 절연성 하지로서는, 사파이어 등의 단결정 산화물 기판, 혹은 기판으로서의 실리콘 기판상에 피착된 α-Al2O3, γ-Al2O3, θ-Al2O3, MgO·Al2O3, CeO2, SrTiO3, (Zr1-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3등의 결정성의 산화물층 혹은 CaF2등의 결정성의 불화물층이 이용된다. 또한, 본 발명에 있어서는, 절연성 하지로서, 비정질의 재료, 예를 들면, 유리 기판, 혹은 기판으로서의 실리콘 기판상의 SiO2등도 적용 가능하다. 또, 본 발명에 있어서, 실리콘 기판상에 산화물층이나 불화물층을 성장하는 방법에 대해서는 특히 제한은 없고, 통상, 감압 화학 기상 성장법 (LPCVD 법), 초고진공 화학 기상 성장법 (UHV-CVD법), 분자선 에피택시법 (MBE 법), 스퍼터링법, 레이저 MBE법 등이 이용된다. SiO2의 경우에는, 실리콘 기판을 산화성 분위기 중에서 열 산화 처리한 것이라도 좋다.
도 1은 본 발명의 청구항 10에 기재된 발명에 의한 구체적인 반도체 기판의 SOS 기판의 제작 순서를 도시한 것이다.
본 발명에 있어서는, 우선, 사파이어 기판(1)의 위에, 제1 실리콘층(2)을 에피택셜 성장 (a)시키지만, 그 성장 방법으로서는, 상압 화학 기상법(APCVD 법), 감압 화학 기상법(LPCVD 법), 초고 진공 화학 기상법(UHV-CVD법), 분자선에피택시법(MBE 법), 전자 빔(EB) 증착법 등이 이용된다. 특히 에피택셜 성장법이 바람직하다. 이 때, 제1 실리콘층의 두께에 대해서는 특히 제한은 없지만, 예를 들면 0.03㎛에서 1㎛의 범위가 실용적이다.
제1 실리콘층(2)을 에피택셜 성장한 후에, 제1 이온 주입으로서 실리콘 이온을 주입하여, 그 심부(3)를 비정질화 (b)하여, 제1 열 처리로서 어닐링 처리를 행하여 표층보다 재결정화한 실리콘층(4)을 형성한다 (c). 실리콘 이온 주입 조건은 실리콘층의 막 두께에 의해 변하지만, 절연성 하지와의 계면에서 실리콘층의 80% 정도가 비정질화하는 조건으로 이온 주입하는 것이 바람직하다. 재결정화의 때의 어닐링은 500℃에서 1000℃의 범위에서 질소분위기 혹은 산화성 분위기 혹은 질소분위기로 열 처리한 후, 산화성 분위기로 열 처리하는 공정이 바람직하다. 재결정의 때, 실리콘층과 절연성 기초의 열팽창율의 차이에 기인하는 열 응력의 영향을 작게 하기 위해서, 먼저 비교적 저온으로 어닐링을 행하고, 그 후, 계속해서, 보다 고온에서의 어닐링을 행한다고 하는, 온도를 바꾼 2 단계의 어닐링을 행하는 것이 바람직하다. 다음에, 재결정화한 실리콘층(4)을 산화성 분위기 중에서 열 처리하여, 표면에 실리콘 산화물층(5)을 형성(d) 하지만, 이 열 처리에 의해 원자의 재배열이 일어나, 에피택셜 성장 후의 제1 실리콘층 중에 다수 생성하고 있는, 계면의 격자부정합에 기인하는 전위나 적층 결함이 저감하거나, 배향성이 다른 부분이 소실한다.
본 발명에 있어서, 산화성 분위기중에서의 열 처리의 온도는, 500℃ 이상 1350℃이하이고, 바람직하게는 600℃ 이상 1300℃ 이하이다. 온도가 지나치게 낮으면, 원자의 재배열의 효과가 작아지고, 한편, 온도가 너무 높으면, 기초의 구성 원소가 실리콘층중에 확산 침입하는 등의 문제가 있다. 또한, 산화성 분위기중에서의 열 처리의 온도가 높은 경우, 실리콘층 중에 도너성의 결함이 생성하여, 예를 들면, MOSFET에서 동작 개시의 전압, 즉, 임계 전압의 어긋남이 생기는 등, 문제가 발생하는 적이 있기 때문에, 고온으로 산화성 분위기중의 열 처리를 행하는 고온 열 처리와, 계속해서, 보다 저온으로 산화성 분위기중의 열 처리를 행하는 저온 열 처리라는, 온도를 바꾼 2 단계의 열 처리를 행하는 것이, 본 발명에 의한 반도체 기판상에, 보다 신뢰성이 높은 반도체 디바이스를 형성하는 데에 있어서 바람직하다. 온도를 바꾼 2 단계의 열 처리를 행하는 경우, 고온 열 처리가 바람직한 온도는, 800℃ 이상 1200℃ 이하이고, 저온 열 처리가 바람직한 온도는, 700℃ 이상 1100℃ 이하이다.
또한, 열 처리의 분위기에 대해서는 산화성 분위기이면, 특히 제한은 없고, O2, O2+H2, H2O, N2O 등의 산화성 가스, 혹은, 이것들의 산화성 가스를 N2, Ar 등의 불활성 가스로 희석한 가스의 분위기가 통상 이용된다. 그러나, O2+H2혼합 가스 또는 H2O를 포함하는 가스의 경우에, 결정 결함의 저감이나 결정성의 향상 등에 관하여, 보다 큰 효과가 얻어지기 때문에 바람직하다. 이것은, 산화성 분위기중에서의 열 처리에는, 원자의 재배열의 효과 외에, 실리콘층이 산화되어 실리콘 산화물층이 형성될 때에, 실리콘층의 표면 근방에 격자 사이 실리콘 원자가 생성하여, 이것이 실리콘층 중에 확산하여, 실리콘빔 구멍을 매립하는 것으로 적층 결함 등을해소한다고 하는 효과도 갖고 있고, 열 처리의 분위기가 O2+H2혼합 가스 또는 H2O를 포함하는 가스의 경우, 실리콘층 표면 근방에서의 격자 사이 실리콘 원자의 생성 속도가 커지기 때문에, 결정 결함 저감이나 결정성 향상 등에 관하여, 보다 큰 효과가 얻어진다고 추정된다.
다음에, 실리콘 산화물층(5)을 불산이나 완충된 불산(BHF) 등에 의해 에칭하여 제거한다 (e). 여기서, 제1 실리콘층을 소정의 두께로 남길 때에, 실리콘층(4)을 산화성 분위기 중에서 열 처리하여 표면에 실리콘 산화물층(5)을 형성하는 공정(d)과, 실리콘 산화물층(5)을 에칭하여 제거하는 공정(e)을 2회 이상 반복하면, 산화성 가스가 실리콘층의 표면과 접하는 기회가 증가하여, 실리콘층 표면 근방에서의 격자 사이 실리콘 원자의 생성 속도가 커지기 때문에, 상기와 같이, 결정 결함 저감이나 결정성 향상 등에 관하여, 보다 큰 효과가 얻어져 바람직하다.
그 후, 남은 실리콘층(6)을 시드층으로서, 그 위에 재차, 실리콘층(7)을 호모 에피택셜 성장한다 (f). 이 때의 성장법으로서는, 제1 실리콘층과 마찬가지로, APCVD법, LPCVD법, UHV-CVD법, MBE법, EB 증착법 등이 이용되지만, 제1 실리콘층(2)과 동일한 방법일 필요는 없다. 이 피착은 실리콘 단결정 기판상에 실리콘층을 피착시키는 호모 에피택셜 성장과 동일하고, 격자 상수의 차이에 의한 영향을 받지 않는다. 그 외에 성장 온도를 내릴 수 있다고 하는 효과도 있어, 종래의 헤테로 에피택셜 성장에 의한 실리콘층과 비교하여, 결정성이나 표면 평탄성이 개선된다. 실리콘층(7)을 호모 에피택셜 성장할 때에는, 성장 초기에 시드층 표면에 실리콘의 에피택셜 성장을 저해하는 실리콘 산화물층이 존재하지 않은 것, 또한 생성하지않은 것이 중요하다. 그 때문에는, 성장 분위기중에 수분이나 산소의 극히 적은 것이 바람직하고, 성장법으로서는 UHV-CVD법, MBE 법 등과 같이, 원료를 공급하지 않는 상태에서의 베이스 압력이 10-7Torr 이하이고, 초고 진공분위기 중에서 실리콘층의 성장이 가능한 방법이 바람직하다.
또한, 실리콘층(7)의 호모 에피택셜 성장을 행하기 전에, 시드층(6)상의 자연 산화막이나 케미컬 옥사이드를 제거하기 위해서, 수소 분위기중 혹은 진공중에서의 가열 처리를 행하는 것이 바람직하다.
실리콘층(7)의 에피택셜 성장을 행하는 온도에 대해서는, 통상 400℃ 이상 200℃ 이하, 바람직하게는 550℃ 이상 1050℃ 이하이다. 시드층 표면에의 실리콘 산화물층의 생성은, 성장 분위기중의 수분이나 산소의 존재량과 성장 온도에 의해 결정되어, 성장 분위기중의 수분이나 산소의 존재량이 적을수록, 저온이라도 실리콘 산화물층이 생성되기 어렵다. 따라서, UHV-CVD법이나 MBE 법과 같은 초고 진공분위기하에서 실리콘층의 성장이 가능한 방법에서는, 비교적 저온으로 에피택셜 성장을 행할 수 있지만, 그 경우에는, 열적인 왜곡이 작아지기 때문에 고품질의 결정 실리콘층이 얻어지기 쉬어 바람직하다. 또한, APCVD 법이나 LPCVD 법 등에 있어서, 베이스압력이 10-7Torr 이상의 경우에는, 성장 초기에 실리콘 산화물층의 생성을 억제하기 위해서, 성장 온도를 높게 하여 도중에 성장 온도를 내린다고 하는 온도 프로파일로 하는 것이, 양호한 에피택셜 성장을 행하는 데에 있어서 유효이다.
본 발명에 있어서, 실리콘층(7)을 호모 에피택셜 성장하기 위한 시드층(6)의 두께에 대해서는 특히 제한은 없지만, 바람직하게는, 5nm 이상 1㎛ 이하이다.
다음에, 제2 실리콘층(6+7)에, 재차 제2 이온 주입으로서 실리콘 이온을 주입(g)하여, 그 심부를 비정질화하여, 제2 열 처리로서 어닐링 처리를 행하여 표층으로부터 재결정화한 실리콘층(8)을 형성한다 (h). 본 발명에 있어서 실리콘층을 비정질화한 후, 제2 열 처리에 의해 재결정화할 때에는 실리콘층 표면에서 절연층과의 계면 방향에 재결정화가 진행하기 때문에, 표면 실리콘층의 결정성이 좋은 만큼 재결정화한 실리콘층의 결정성은 높아지게 된다. 산화성 분위기 중에서 열 처리함으로써 형성한 시드층상에 에피택셜 성장한 실리콘층(7)은 제1 에피택셜 실리콘층보다도 결정성이 높기 때문에, 제2 실리콘층을 비정질화한 후, 재결정화함으로써 결정성이 높은 실리콘층을 형성할 수 있다. 또, 도 1에 있어서, (d)로부터 (h)의 공정을 2회 이상 반복하는 것에 의해, 결정 결함 밀도의 저감, 결정성의 향상, 표면거칠기의 저감 등에 관해서, 더욱 현저한 효과를 달성할 수가 있다.
본 발명에 있어서 제1 실리콘층(2), 혹은 상기한 재결정화한 실리콘층(8)에 대하여, 수소 분위기 중에서의 가열 처리를 행하면, 실리콘 원자가 표면을 마이그레이션하여 결정의 재배열화가 일어나, 결정 결함의 저감이나 표면 평탄성의 향상이 달성되기 때문에, 보다 바람직하다. 이 때의 수소 분위기 중에서의 가열 처리의 온도는 지나치게 낮으면 실리콘 원자의 표면 마이그레이션이 충분히 발생하지 않고, 너무 높으면 기초의 구성 원소 (예를 들면 사파이어의 경우에는 Al)가, 다량으로 실리콘층으로 확산 침입하여, 실리콘층의 결정성을 저하시키거나, 캐리어 밀도를 바꾸는 등의 영향을 미치게 하는 것부터, 700℃ 이상 1300℃ 이하이고, 바람직하게는 800℃ 이상 1200℃ 이하이다.
또한, 가열 처리 시의 수소의 분압은 1Torr에서 760Torr의 범위에서 선택할 수 있지만, 이 경우, 분압을 조정하는 방법으로서는, 진공 펌프에 의해서 탈기하더라도 좋고, 불활성 가스를 이용하여 희석하더라도 좋다.
수소 중에서 가열 처리하는 시간도 임의로 선택할 수 있지만, 바람직하게는, 2분 내지 5시간이고, 보다 바람직하게는, 5분 내지 3시간이다.
또한, 제2 열 처리의 어닐링 처리를 하고 재결정화한 후, 실리콘층(8)의 표면을 평탄화하는 처리를 실시하면, 디바이스의 성능이나 신뢰성에 있어서 좋은 효과를 가져오기 때문에 바람직하다. 이 때, 평탄화 처리 방법으로서는, 전술과 마찬가지의 수소 분위기중에서의 가열 처리나, 화학적 또는/및 기계적 연마 처리가 바람직하다.
본 발명에 의해 제작한 반도체 기판인, 사파이어 등 단결정 산화물 기판이나, 실리콘 기판과 그 위에 피착된 α-Al2O3, γ-Al2O3, θ-Al2O3, MgO·Al2O3, CeO2, SrTiO3, (Zr1-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3등의 결정성 산화물층, 혹은 CaF2등의 결정성의 불화물층으로 이루어지는 적층 기판등을 절연성 하지로 하는 SOI 기판은, I2, KI, HF, 메탄올, 물을 혼합한 에칭액에 침지하여 피트를 형성한 후, 주사형 전자현미경(SEM)을 이용하여 단위 면적당의 피트수를 측정한다고 하는 방법에 의해 실리콘층의 결정 결함 밀도를 구하면, 실리콘층의 두께가 0.03㎛∼0.7㎛과 같이 작은 경우라도, 실리콘층의 깊이 방향 전체에 걸쳐 7×lO6개/㎠ 이하의 값이 얻어진다.
또한, 동시에, 실리콘층의 기판면에 대하여 평행한 실리콘(0O4) 피크의 X 선 회절 로킹커브 반값 폭이, 0.24도 이하 0.03도 이상이고, 또한 기판면에 대하여 수직인 실리콘(040) 피크의 X 선 회절 로킹커브 반값 폭이 0.18도 이하 0.03도 이상이고, 또한 (040) 피크의 X 선 회절 로킹커브 반값 폭보다도 작다고 하는 물성을 갖고 있다. 또한, 실리콘층의 기판면에 대하여 수직인 실리콘(040) 피크의 X 선 회절 로킹커브 반값 폭은, 깊이 방향 전체에 걸쳐 거의 일정하고, 0.18도 이하 0.03도 이상의 값을 도시한다.
본 발명에 있어서, 표면 거칠기란 원자간력 현미경을 이용하여, 1O㎛×1O㎛의 범위에서의 평균 자승 거칠기 Rrms를 구한 것이지만, 본 발명에 의해 제작한 반도체 기판인 SOI 기판의 표면 거칠기는, 어느 것이나 2nm이하이었다.
본 발명에 의하면, 사파이어 등의 단결정 산화물 기판, 기판으로서의 실리콘 기판상에 피착된 α-Al2O3, γ-Al2O3, θ-Al2O3, MgO·Al2O3, CeO2, SrTiO3, (Zr1-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3등의 결정성의 산화물층 혹은 CaF2등의 결정성의 불화물층의 위에, 결정 결함이 매우 적고, 더구나 표면 평탄성이 양호한 실리콘층을 제작할 수 있기 때문에, 이 SOI 기판상에는 종래의 마찬가지의 재료 구성으로 이루어지는 SOI 기판으로서는 얻어지지 않은 우수한 성능을 갖는 반도체 디바이스를 형성할 수 있다.
본 발명의 반도체 디바이스는, 청구항 51∼59에 기재와 같이, 제조 방법 중에, 이전 공정으로서 반도체 기판인 SOI 기판의 결정성이나 표면 평탄성을 개선하는 기판 고품질화의 공정을 포함시킴으로써 얻어져, 이후의 공정에 대해서는 종래의 기술을 이용하면 좋다.
본 발명에 있어서의 반도체 디바이스란, 그 종류에는 특히 제한은 없고, MOSFET, 바이폴라 트랜지스터, 양자를 조합한 BiCMOS 트랜지스터, 박막 트랜지스터(TFT), 다이오드, 태양 전지 등, 실리콘 디바이스 전반에 적합하다. 또한, MOSFET을 비롯하여, 전기의 디바이스로 구성되는 집적 회로이어도 좋다.
예를 들면, SOS 기판상에 MOSFET를 형성한 경우, 본 발명에 있어서는, MOSFET이 형성되는 실리콘층이 결정 결함 밀도나 표면 거칠기가 작기 때문에, 캐리어가 채널을 이동할 때에 산란을 받기 어렵고, 실효 이동도나 상호 컨덕턴스가 높아진다.
또한, 플리커 노이즈에 대해서는, 이동 캐리어가 실리콘층 중의 결정 결함으로 산란되었을 때의 이동도의 흔들리기나, 표면 거칠기를 갖는 실리콘층과 그 위에 형성된 게이트 산화막의 계면에 생성하는 트랩을 통해, 이동 캐리어가 포획과 이탈의 과정을 거치는 것 등이 요인이라고 말하고 있고, 실리콘층의 결정 결함이나 표면거칠기가 저감됨으로써, 저 플리커 노이즈를 달성할 수가 있다.
또한, MOSFET을 구성하는 게이트 산화막을 실리콘층의 열 산화에 의해 제작하는 경우, 종래와 같이 결정 결함 밀도나 표면 거칠기가 크면, 열 산화 후의 SiO2막의 두께가 불균일하게 되거나, 막중에 핀필이나 위크 스폿을 포함하기 때문에 절연 내성의 저하를 초래한다. 본 발명에 있어서는, MOSFET이 형성되는 실리콘층이 결정 결함 밀도가 낮고 표면거칠기도 작기 때문에, 열 산화 후의 SiO2막의 결함이 적고, 매우 높은 게이트 절연 내압을 갖는다.
또한, MOSFET이 형성되는 실리콘층의 결정 결함 밀도의 저감에 의해, 결함을 통한 전류의 패스가 적기 때문에, MOSFET가 오프 상태일 때에, 소스와 드레인의 사이를 흐르는 누설 전류를 저감할 수 있어, 높은 정전 파괴 내압 (정전 방전)이 얻어진다.
덧붙여, 상술한 바와 같이, 본 발명에서 대상으로 하고 있는 SOI 구조는, 종래부터 실리콘층의 기초가 SiO2인 접합 SOI 기판이나 SIMOX 기판에 비교하여, MOSFET의 스냅백 내압이 높지만, 본 발명에 의해 실리콘층의 결정 결함이 저감하여, 소스부와 드레인부의 사이의 누설 전류가 감소하는 것, 또한 고온에서의 가열 처리중에, 기초의 구성 원소인 Al이 실리콘층 중에 확산하여 계면 근방에 핫 캐리어의 킬러 준위를 형성하여, 핫 캐리어가 보디부에 축적하기 어렵게 되기 때문에, 더욱 높은 스냅백 내압이 얻어진다.
본 발명에 있어서, 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판인 SOI 기판 상에, 게이트 길이 0.8㎛의 MOSFET를 형성한 경우, 전류일 전압 특성에 킹크가 나타나지 않고, 드레인 내압이 7V 이상이고, 플리커 노이즈를 나타내는 입력 게이트 전압 스펙트럴 밀도가, 측정 주파수 100Hz에서 3×10-12V2/Hz 이하라는 특성이 얻어진다.
상기한 바와 같이, SOS 기판상에서 고성능, 고 신뢰성을 갖는 MOSFET로 구성되는 집적 회로는 동일 디자인 룰에 있어서, 고 동작 속도, 저 노이즈, 양호한 증폭 특성, 고 신뢰성 등, 종래에 비교하여 매우 우수한 특성을 발휘할 수 있다. 그 때문에, 이동체 통신용 고주파 부품, 위성용 LSI, 아날로그/디지털 변환 디바이스 (ADC, DAC), 광 전송용 LSI, 아날로그-디지털 혼재 LSI 외, 각종 어플리케이션에 이용 가능하여, 매우 유용한 디바이스라고 말 할 수 있다.
또한, SOS 기판상에 바이폴라 트랜지스터를 형성한 경우도, 본 발명에 있어서는, MOSFET과 같이 상호컨덕턴스, 차단 주파수, 콜렉터 전류, 누설 전류, 전류 이득 등의 특성이 개선된다.
또한, SOS 기판상에 포토다이오드, 광 도파로, 각종 광 이미지 센서 등의 광 디바이스를 형성한 경우, 본 발명에 있어서는, 광 디바이스가 형성되는 실리콘층의 결정 결함 밀도나 표면 거칠기의 저감에 의해, 예를 들면, 결정 결함을 통한 전류의 패스가 적고, 한쪽에서 광 흡수에 의해 발생한 전자나 정공과 같은 캐리어의 재결합이 발생하기 어렵기 때문에, 포토다이오드나 광 이미지 센서에서는 광을 조사하고 있을 않을 때의 암 전류가 낮고, 광 조사 시의 광전류가 높다. 또한, 결정 결함이나 표면 거칠기에 기인하는 광산란이 적기 때문에, 광 도파로는 전송 손실이 작다.
본 발명에 있어서, 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판인 SOI 기판상에, pin 영역의 폭이 각 1㎛인 pin 포토다이오드를 형성한 경우,2V의 역 바이어스를 인가한다고 하는 조건에서 측정한 암 전류는 10-11A 이하, 파장 850nm, 강도 1W/㎠의 광 조사하에서의 광전류가 10-10A 이상이라는 특성이 얻어진다. 이와 같이, 종래, SOI 기판에서는 실용상 충분한 포토다이오드가 만들어질 수 없지만, 본 발명에 의해서 암 전류의 감소와, 광전류의 증가가 가능하여, 실용적인 SOI 기판상의 포토다이오드가 가능해진다.
이하, 본 발명의 실시예 및 비교예를 도시한다.
(실시예 1)
R면 사파이어 기판상에, 모노실란(SiH4) 가스를 원료로 하는 LPCVD 법에 의해, 성장 온도 950℃에서, 두께 280nm의 제1 실리콘층을 피착하였다. 이 제1 실리콘층에, 제1 이온 주입으로서, 기판 온도를 0℃에 유지하면서, 에너지 19OkeV의 실리콘 이온을 1×lO16/㎠ 주입하여, 사파이어와의 계면측을 비정질화하였다. 그 후, 제1 열 처리로서, 질소 가스분위기하, 온도 550℃에서 30분간, 계속해서, 온도 900℃에서 60분간의 가열 처리를 행하여, 실리콘층을 재결정화하였다. 다음에, 이것을 산화 화로에 도입하여, 100O℃에서 60분간 수증기 산화하였다. 그리고, BHF에 침지하여 산화막을 제거한 후, 다시 900℃에서 50분간 수증기 산화하였다. 이 산화막을 제거하였지만, 제거 후의 실리콘층의 막 두께는 1OOnm 이었다.
다음에, 남은 실리콘층의 위에 모노실란을 원료로 하는 LPCVD 법에 의해, 성장 온도 950℃에서 실리콘층을 피착하여, 제2 실리콘층을 형성하였다. 여기서, 제2 실리콘층의 총 막 두께를측정한 바, 280nm이었다. 이 제2 실리콘층에 제2 이온 주입으로서, 기판 온도 0℃에 유지하면서, 에너지 19OkeV의 실리콘 이온을 l×1Ol6/㎠ 주입하여, 사파이어와의 계면측을 비정질화하였다. 그 후, 제2 열 처리로서, 질소 가스분위기하, 온도 550℃에서 30분간, 계속해서 온도 900℃에서 60분간의 가열 처리를 행하여, 실리콘층을 재결정화하였다. 다음에, 이것을 산화 화로에 도입하여, 1000℃에서 60분간 수증기 산화하였다. 그리고, 이것을 BHF에 침지하여 산화막을 제거한 후, 다시 900℃에서 50분간 수증기 산화하였다. 이 산화막을 제거하였지만, 제거 후의 실리콘층의 막 두께는 1OOnm 이었다.
제작한 반도체 기판으로서의 SOS 기판의 결정성을 평가하기 위해서, 이 기판을 하기의 순서로 처리하여 에치 피트를 형성한 후, 주사형 전자현미경(SEM)을 이용하여 단위 면적당의 피트수를 측정하여, 결정 결함 밀도를 구하였다.
(1) 기판을 메탄올속에서 초음파 세정한다.
(2) 2% HF 수용액을 이용하여 표면의 자연 산화막을 제거한다.
(3) 순수로 오버 플로우한다.
(4) I2(4g)+ KI (12g)+ 메탄올 (40cc)+ H2O (40cc)+ HF (3cc)의 비율로 혼합한 에칭액에 기판을 45초간 침지한다.
(5) 순수로 오버 플로우후, 전번의 (2),(3)를 반복한다.
그 결과, 결정 결함 밀도는 5.O×1O6개/㎠이었다.
또한, 제작한 SOS 기판을 고분해능 X 선 회절 장치를 이용하여, 기판에 대하여 평행한 (004)면과 수직인 (040)의 로킹커브의 반값 폭을 측정하였다.
그 결과, 도 2에서와 같은 커브가 얻어져, 이것을 바탕으로 구한 (004)면의 반값 폭은 0.182도이고, (040)면의 반값 폭은 0.126이었다. 또한, 도 3에 도시한 바와 같이, (040)면의 반값 폭은 깊이 방향으로 일정하고, 결정성은 실리콘층의 깊이 방향에 균일하였다.
또한, 원자간력 현미경에 의해 실리콘층의 표면 거칠기(Rrms)를 측정한 바, 1.4nm이다.
다음에, 제작한 SOS 기판상에, CMOS 프로세스를 이용하여 게이트 폭 50미크론, 게이트 길이 0.8미크론의 n형 MOSFET을 제작하였다. 도 4에 디바이스의 단면도를 도시한다. 이 때, 소자 분리에는 LOCOS (Local Oxidation)을 이용하여, 게이트 산화막의 두께는 8nm으로 하였다. 채널에는, BF2 +을, 에너지 35KeV에서, 6.0×1012/㎠ 주입하였다.
이 n형 MOSFET의 임계 전압은 0.7V이고, 도 5의 전류일 전압곡선으로부터 알 수 있는 바와 같이, 킹크에 의한 드레인 전류의 변동은 볼 수 없었다. 또한, 드레인 내압은 7.5V이었다. 플리커 노이즈 특성은, 도 6에 도시한 바와 같이, 입력 게이트 전압 스펙트럴 밀도(Svg)로 평가를 행하고, 측정 주파수는 100Hz, 게이트 전압은 임계 전압 10.3V, 드레인 전압은 1V라는 조건으로써 측정한 바, Svg는 1.0×10-12V2/Hz이었다.
또한, 삼각파 펄스를 이용한 주파수 소인에 의한 차지 펌핑법에 의해, 계면준위 밀도 Nss를 측정한 결과, 1.1×1011/㎠이었다.
또한, 제작한 SOS 기판상에 포토다이오드를 제작하였다. 도 7에 디바이스의 단면도를 도시한다. 소자는 기판수평 방향에 p-i-n 구조로 형성하여, i 형 영역의 사이즈는 길이 75미크론, 폭 1미크론으로 하였다. n형 영역에는, 에너지 35keV에서 As+를 2.0×1015/㎠ 주입하였다. 또한, p형 영역에는, 에너지 35 keV에서 BF2 +를 2.0×1015/㎠ 주입하였다. n형 영역에 2V의 바이어스를 인가했을 때, 암 전류는 2.7×10-12A, 파장 850nm에서 강도가 1W/㎠의 광 조사 하에서의 광전류는 4.8×10-10A 이었다.
(비교예 1)
R면 사파이어 기판상에, 모노실란 가스를 원료로 하는 LPCVD 법에 의해, 성장 온도 950℃에서 두께 280nm의 제1 실리콘층을 피착하였다. 이 제1 실리콘층에, 기판 온도를 0℃로 유지하면서, 에너지 190keV의 실리콘 이온을 l×1O16/㎠ 주입하여, 사파이어와의 계면측을 비정질화하였다. 그 후, 질소 가스분위기하, 온도 550℃에서 30분간, 계속해서 온도 900℃에서 60분간의 가열 처리를 행하여, 실리콘층을 재결정화하였다. 다음에, 이것을 산화화로에 도입하여, 1000℃에서 60분간 수증기 산화하였다. 그리고, 이것을 BHF에 침지하여 산화막을 제거한 후, 다시 900℃에서 50분간 수증기 산화하였다. 이 산화막을 제거하였지만, 제거 후의 실리콘층의 막 두께는 1OOnm이다.
이것을 실시예 1과 마찬가지의 방법으로, 결정 결함 밀도와 로킹커브의 반값 폭을 측정한 바, 결정 결함 밀도는 4.3×108개/㎠이고, 도 2에 도시한 바와 같이, (004)면의 반값 폭은 0.270도이고, (040)면의 반값 폭은 0.278도이었다. 또한, 도 3에 도시한 바와 같이, (040)면의 반값 폭은, 실리콘층과 사파이어의 계면에 근접함에 따라서 커졌다. 또한, 실리콘층의 표면 거칠기 (Rrms)는 2.5nm이었다.
이 기판을 이용하여, 실시예 1과 같이 n형 MOSFET을 제작하여, 트랜지스터 특성을 측정한 바, 임계 전압은 0.7V, 킹크 효과에 의한 드레인 전류의 변동은 볼 수 없고, 드레인 내압은 7.3V이었다. 또한, 실시예 1과 같이 하여 플리커 노이즈와 계면 준위 밀도를 측정한 바, 각각 Svg은 3.2×10-11V2/Hz이고, Nss는 도 6에 도시한 바와 같이, 5.O×1O11/㎠이다.
또한, 실시예 1과 같이 포토다이오드를 제작하여, 마찬가지로 하여 암 전류와 광전류를 측정한 바, 암 전류는 1.4×10-11A이고, 광전류는 9.2×10-11A이다.
(비교예 2)
실리콘층의 막 두께가 1OOnm의 시판의 접합 SOI를 이용하여, 실시예 1과 마찬가지의 조건으로 n형 MOSFET을 제작하여, 트랜지스터 특성을 평가하였다. 임계 전압은 0.7V이지만, 도 5의 전류-전압 곡선으로부터 알 수 있는 바와 같이, 킹크에 의한 드레인 전류의 변동이 관측되었다. 이 때의 드레인 내압은 4.1V로 낮았다. 또한, 플리커 노이즈를 측정한 바, Svg는 3.7×10-12V2/Hz 이었다.
(실시예 2)
제2 실리콘층을 형성할 때에, 모노실란을 원료로 하는 UHV-CVD법에 의해, 성장 온도 750℃에서 실리콘층을 피착한 것 이외는, 실시예 1과 같이 하여 SOS 기판을 제작하였다.
이것을 실시예 1과 마찬가지의 방법으로 결정 결함 밀도와 로킹커브의 반값 폭을 측정한 바, 결정 결함 밀도는 2.5×106개/㎠로, (004)의 반값 폭 0.167도, (040)의 반값 폭 0.120도이었다. (004)면의 반값 폭은 깊이 방향에 일정하고, 결정성은 실리콘층의 깊이 방향에 균일하였다. 또한, 실리콘층의 표면 거칠기(Rrms)는 1.0nm이었다.
이 기판을 이용하여, 실시예 1과 같이 n형 MOSFET을 제작하여, 트랜지스터 특성을 평가한 바, 임계 전압은 0.7V에서, 킹크에 의한 드레인 전류의 변동은 보이지 않고, 드레인 내압은 7.7V이었다. 또한, 실시예 1과 같이 하여 플리커 노이즈와 계면 준위 밀도를 측정한 바, 각각, Svg 9.2×10-13V2/Hz, Nss7.5×1010/㎠이었다.
또한, 실시예 1과 같이 포토다이오드를 제작하여, 마찬가지의 조건에서 암 전류와 광전류를 측정한 바, 각각, 1.0×10-12A와 6.1×10-10A 이었다.
(실시예 3)
제1 열 처리에 의해 재결정화한 후, 실리콘층을 산화할 때에, 1000℃에서 60분간 수증기 산화하는 대신해서, 산소분위기 중에서 1000℃로 10 시간의 산화 처리를 행한 것 이외는, 실시예 1과 같이 하여 SOS 기판을 제작하였다.
이것을 실시예 1과 마찬가지의 방법으로 결정 결함 밀도와 로킹커브의 반값 폭을 측정한 바, 결정 결함 밀도는 6.8×106개/㎠이고, (004)의 반값 폭 0.205도, (040)의 반값 폭 0.140도이었다. (040)면의 반값 폭은 깊이 방향에서 일정하고, 결정성은 실리콘층의 깊이 방향에서 균일하였다. 또한, 실리콘층의 표면거칠기 (Rrms)는 1.5nm 이었다.
이 기판을 이용하여, 실시예 1과 동일하게 n형 MOSFET을 제작하여, 트랜지스터 특성을 평가한 바, 임계 전압은 0.7V에서, 킹크에 의한 드레인 전류의 변동은 보이지 않고, 드레인 내압은 7.5V이었다. 또한, 실시예 1과 같이 하여 플리커 노이즈와 계면 준위 밀도를 측정한 바, 각각, Svg 2.0×10-12V2/Hz, Nssl. 6×1011/㎠이었다.
또한, 실시예 1과 같이 포토다이오드를 제작하여, 마찬가지의 조건으로써 암 전류와 광전류를 측정한 바, 각각, 4.0×10-12A와 4.0×10-10A이었다.
(실시예 4)
R면 사파이어 기판상에, 모노실란 가스를 원료로 하는 LPCVD 법에 의해, 성장 온도 950℃에서 두께 280nm의 제1 실리콘층을 피착하였다. 이 제1 실리콘층에 기판 온도를 0℃에 유지하면서, 에너지 190keV의 실리콘 이온을 l×1O16/㎠ 주입하여, 사파이어와의 계면측을 비정질화하였다. 그 후, 질소 가스분위기 하, 온도 550℃에서 30분간, 계속해서 온도 900℃에서 60분간의 가열 처리를 행하여, 실리콘층을 재결정화하였다. 다음에, 이것을 산화화로에 도입하여, 1000℃에서 6분간 수증기 산화하였다. 이것을 BHF에 침지하여 산화막을 제거한 후, 다시 900℃ 에서 50분간 수증기 산화하였다. 이 산화막을 제거하였지만, 제거 후의 실리콘층의 막 두께는, 200nm 이었다.
다음에, 이것을 산화화로에 도입하여, 1000℃에서 21분간 수증기 산화하였다. 이것을 BHF에 침지하여 산화막을 제거한 후, 다시 900℃에서 50분간 수증기 산화하였다. 이 산화막을 제거한 후의 실리콘층의 막 두께는 1OOnm 이었다.
다음에, 남은 실리콘층의 위에, 모노실란을 원료로 하는 LPCVD 법에 의해, 성장 온도 950℃에서 실리콘층을 피착하여, 제2 실리콘층을 형성하였다. 여기서, 제2 실리콘층의 총 막 두께를 측정한 바, 280nm이었다.
이 제2 실리콘층에 제2 이온 주입으로서 기판 온도를 0℃에 유지하면서, 에너지 19OkeV의 실리콘 이온을 1×1O16/㎠ 주입하여, 사파이어와의 계면측을 비정질화하였다. 그 후, 제2 열 처리로서, 질소 가스분위기하, 온도 550℃에서 30분간, 이어서 온도 900℃에서 60분간의 가열 처리를 행하여, 실리콘층을 재결정화하였다. 다음에, 이것을 산화 화로에 도입하여, 100O℃에서 60분간 수증기 산화하였다. 이것을 BHF에 침지하여 산화막을 제거한 후, 다시 900℃에서 50분간 수증기 산화하였다. 이 산화막을 제거한 후의 실리콘층의 막 두께는 lOOnm이었다.
이것을 실시예 1과 마찬가지의 방법으로, 결정 결함 밀도와 로킹커브의 반값 폭을 측정한 바, 결정 결함 밀도가 1.5×1O6개/㎠이고, (004)면의 반값 폭 0.168도,(040)면의 반값 폭 0.120도이었다. (040)면의 반값 폭은 깊이 방향에서 일정하고, 결정성은 실리콘층의 깊이 방향에서 균일하였다. 또한, 실리콘층의 표면거칠기(Rrms)는 1.3nm이었다.
이 기판을 이용하여, 실시예 1과 같이 n형 MOSFET을 제작하여, 트랜지스터 특성을 측정한 바, 임계 전압은 0.7V에서, 킹크에 의한 드레인 전류의 변동은 볼 수 없고, 드레인 내압은 7.8V이었다. 또한, 실시예 1과 같이 하여 플리커 노이즈와 계면 준위 밀도를 측정한 바, 각각, Svg 9.O×1O-13V2/Hz, Nss 9.1×1010/㎠이었다.
또한, 실시예 1과 같이 포토다이오드를 제작하여, 마찬가지의 조건으로써 암 전류와 광전류를 측정한 바, 각각, 9.3×10-13A와 6.5×10-10A이다.
(실시예 5)
실시예 1에서의 제2 열 처리에 의해 실리콘층을 재결정화한 후, 이것을 압력 80Torr의 수소 가스분위기 중에서 1100℃에서 30분간의 가열 처리를 행한 것 이외는 실시예 1과 같이 하여 SOS 기판을 제작하였다.
이것을 실시예 1과 마찬가지 방법으로 결정 결함 밀도와 로킹커브의 반값 폭을 측정한 바, 결정 결함 밀도는 2.1×106개/㎠로, (004)면 반값 폭 0.165도, (040)면의 반값 폭 0.121도이었다. (040)면의 반값 폭은 깊이 방향에 일정하고, 결정성은 실리콘층의 깊이 방향에 균일하였다. 또한, 실리콘층의 표면거칠기(Rrms)는 0.7nm이었다.
이 기판을 이용하여, 실시예 1과 같이 n형 MOSFET을 제작하여, 트랜지스터 특성을 평가한 바, 임계 전압은 0.7V에서, 킹크에 의한 드레인 전류의 변동은 볼 수 없고, 드레인 내압은 7.8V이었다. 또한, 실시예 1과 같이 하여 플리커 노이즈와 계면 준위 밀도를 측정한 바, 각각, Svg 8.8×10-13V2/Hz, Nss 6.0×1010/㎠이었다.
또한, 실시예 1과 같이 포토다이오드를 제작하여, 마찬가지의 조건으로써 암 전류와 광전류를 측정한 바, 각각, 9.6×10-13A와 6.0×10-10A이다.
(실시예 6)
기판으로서, R 면사파이어의 대신해서, 실리콘(100) 기판상에 트리메틸 알루미늄과 산소를 원료로 하는 UHV-CVD법을 이용하여, 기판 온도 880℃에서 γ-Al2O3를 피착한 기판을 이용한 것 이외는 실시예 1과 같이 하여 SOI 기판을 제작하였다.
이것을 실시예 1과 마찬가지 방법으로, 결정 결함 밀도와 로킹커브의 반값 폭을 측정한 바, 결정 결함 밀도가 6.7×106개/㎠로, (004)면의 반값 폭 0.202도, (040)면의 반값 폭 0.143도이었다. (040)면의 반값 폭은 깊이 방향에 일정하고, 결정성은 실리콘층의 깊이 방향에 균일하였다. 또한, 실리콘층의 표면거칠기 (Rrms)는 1.5nm이었다.
이 기판을 이용하여, 실시예 1과 같이 n형 MOSFET을 제작하여, 트랜지스터 특성을 측정한 바, 임계 전압은 0.7V에서, 킹크에 의한 드레인 전류의 변동은 볼수 없고, 드레인 내압은 7.3V이었다. 또, 실시예 1과 같이 하여 플리커 노이즈와 계면 준위 밀도를 측정한 바, 각각, Svg 1.8×1O-12V2/Hz, Nssl. 5×1011/㎠이었다.
또한, 실시예 1과 같이 포토다이오드를 제작하여, 마찬가지로 하여 암 전류와 광전류를 측정한 바, 각각, 3.9×10-12A와 3.8×10-10A이었다.
(비교예 3)
기판으로서, R 면사파이어 대신해서, 실리콘(100) 기판상에 트리메틸 알루미늄과 산소를 원료로 하는 UHV-CVD법을 이용하여, 기판 온도 880℃에서 γ-Al2O3를 피착한 기판을 이용한 것 이외는, 비교예 1과 같이 하여 SOI 기판을 제작하였다.
이것을 실시예 1과 마찬가지 방법으로, 결정 결함 밀도와 로킹커브의 반값 폭을 측정한 바, 결정 결함 밀도는 4.8×108개/㎠로, (004)면의 반값 폭은 0.276도이고, (040)면의 반값 폭은 0.282도이었다. 또한, (040)면의 반값 폭은, 실리콘층과 사파이어의 계면에 근접함에 따라서 커진다. 또한, 실리콘층의 표면거칠기 (Rrms)는 2.8nm이었다.
이 기판을 이용하여, 실시예 1과 같이 n형 MOSFET을 제작하여, 트랜지스터 특성을 측정한 바, 임계 전압은 0.7V, 킹크 효과에 의한 드레인 전류의 변동은 볼 수 없고, 드레인 내압은 7.1V이었다. 또한, 실시예1와 같이 하여, 플리커 노이즈와 계면 준위 밀도를 측정한 바, Svg는 6.6×10-11V2/Hz, Nss는 8.9×1011/㎠이었다.
또한, 실시예 1과 같이 포토다이오드를 제작하여, 마찬가지로 하여 암 전류와 광전류를 측정한 바, 암 전류는 1.8×10-11A이고, 광전류는 8.1×10-11A이었다.
본 발명에 따르면, 사파이어 등의 단결정 산화물 기판, 혹은 실리콘 기판과 그 위에 피착된 결정성의 상기 산화물층이 α-Al2O3, γ-Al2O3, θ-Al2O3, MgO·Al2O3, CeO2, SrTiO3, (Zr1-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3등의 결정성의 산화물층 혹은 CaF2등의 결정성의 불화물층 위에, 결정 결함이 매우 적고, 표면 평탄성도 양호한 실리콘층을 형성할 수 있다. 그 때문, 본 발명에 의한 반도체 기판상에는, 종래의 SOS 기판 등에서 문제가 되어 있었던, 플리커 노이즈 등의 개선, 동작 속도의 향상, 누설 전류 저감이나 게이트 산화막 내압 향상 등에 의해, 종래에는 없는 높은 디바이스 성능이나 신뢰성을 갖는 전자 디바이스나 광 디바이스 등의 반도체 디바이스를 SOI 기판상에 실현할 수가 있다.

Claims (59)

  1. 절연성 하지와, 그 위에 에피택셜 성장된 결정 실리콘층으로 이루어지고, 상기 절연성 하지가 단결정 산화물 기판, 또는 실리콘 기판과 그 위에 피착된 결정성 산화물층 혹은 불화물층으로 이루어지는 적층 기판으로 구성되어 있는 반도체 기판에 있어서,
    요오드계 에칭액으로의 침지에 의해 형성한 단위 면적당의 피트수를 계측하는 결함 밀도 측정 방법에 의해 평가한 상기 결정 실리콘층의 결함 밀도가 깊이 방향 전체에 걸쳐 7×1O6개/㎠ 이하이고, 또한 상기 결정 실리콘층의 표면 거칠기가, 2nm 이하 0.05nm 이상인 것을 특징으로 하는 반도체 기판.
  2. 제1항에 있어서, 상기 결정 실리콘층의 기판면에 대하여 평행한 실리콘(004)피크의 X 선 회절 로킹커브(rocking curve) 반값 폭이, 0.24도 이하 0.03도 이상이고, 또한 기판면에 대하여 수직인 실리콘(040) 피크의 X 선 회절 로킹커브 반값 폭이 0.18도 이하 0.03도 이상인 것을 특징으로 하는 반도체 기판.
  3. 제1항에 있어서, 상기 결정 실리콘층의 기판면에 대하여 수직인 실리콘(040)피크의 X 선 회절 로킹커브 반값 폭이 기판면에 대하여 평행한 실리콘(004) 피크의 X 선 로킹커브 반값 폭보다도 작은 것을 특징으로 하는 반도체 기판.
  4. 제1항에 있어서, 상기 결정 실리콘층의 기판면에 대하여 수직인 실리콘(040)피크의 X 선 회절 로킹커브 반값 폭이, 깊이 방향 전체에 걸쳐 거의 일정하고, 0.18도 이하 0.03도 이상인 것을 특징으로 하는 반도체 기판.
  5. 제1항에 있어서, 상기 결정 실리콘층의 일부를 열 산화하여, 그 결정 실리콘층상에 실리콘 산물층을 형성한 후, 챠지 펌핑법에 의해 측정한 계면 준위 밀도가 3×1O11/㎠ 이하 1×1O9/㎠ 이상인 것을 특징으로 하는 반도체 기판.
  6. 제1항에 있어서, 상기 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하인 것을 특징으로 하는 반도체 기판.
  7. 제1항에 있어서, 상기 절연성 하지가 상기 단결정 산화물 기판이고, 그 단결정 산화물 기판이 사파이어 기판인 것을 특징으로 하는 반도체 기판.
  8. 제1항에 있어서, 상기 절연성 하지가 상기 적층 기판이고, 그 기판으로서의 실리콘 기판상에 피착된 결정성의 상기 산화물층이, α-Al2O3, γ-Al2O3, θ-Al2O3, MgO·Al2O3, CeO2, SrTiO3, (Zr1-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3중 어느 하나로 이루어지고, 상기 불화물층이 CaF2로 이루어지는 것을 특징으로 하는 반도체 기판.
  9. 절연성 하지 위에 결함 밀도가 낮은 실리콘층이 형성되어 이루어지는 반도체 기판의 제조 방법에 있어서,
    (a) 상기 절연성 하지 위에, 제1 실리콘층을 형성하는 공정과,
    (b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하여,그 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
    (c) 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
    (d) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 절연성 하지 위에 결함 밀도가 낮은 실리콘층이 형성되어 이루어지는 반도체 기판의 제조 방법에 있어서,
    (a) 상기 절연성 하지의 위에, 제1 실리콘층을 형성하는 공정과,
    (b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하고, 그 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
    (c) 상기 재결정화된 제1 실리콘층을 산화성 분위기중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
    (d) 상기 공정 (c)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
    (e) 남은 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
    (f) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 제10항에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기 공정 (c)∼(d)을 2회 이상 반복하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 제10항 또는 제11항에 있어서, 상기 공정 (f)에서 형성된 실리콘층을 상기 공정 (b)에서 형성된 재결정화된 제1 실리콘층이라고 간주하고, 상기 공정 (c)∼(f)을 2회 이상 반복하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 절연성 하지 위에 결함 밀도가 낮은 실리콘층이 형성되어 이루어지는 반도체 기판의 제조 방법에 있어서,
    (a) 상기 절연성 하지 위에 제1 실리콘층을 형성하는 공정과,
    (b) 상기 제1 실리콘층을 산화성 분위기 중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
    (c) 상기 공정 (b)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
    (d) 남은 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
    (e) 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  14. 제13항에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기 공정 (b)∼(c)을 2회 이상 반복하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  15. 제13항 또는 제14항에 있어서, 상기 공정 (e)에서 형성된 실리콘층을 상기 공정 (a)에서 형성된 제1 실리콘층이라고 간주하고, 상기 공정 (b)∼(e)을 2회 이상 반복하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서, 상기 산화성 분위기가 산소와 수소의 혼합 가스 또는 수증기를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  17. 제10항 내지 16항 중 어느 한 항에 있어서, 상기 산화성 분위기중에서의 열처리의 온도가 600℃ 이상 1300℃ 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  18. 제10항 내지 16항 중 어느 한 항에 있어서, 상기 산화성 분위기중에서의 열 처리가 고온에서 행하는 고온 열 처리와, 계속해서 보다 저온에서 행하는 저온 열 처리라는, 온도를 바꾼 2 단계의 열 처리로 이루어지는 것을 특징으로 하는 반도체 기판의 제조 방법.
  19. 제18항에 있어서, 상기 산화성 분위기중에서의 고온 열 처리의 온도가 800℃ 이상 1200℃ 이하이고, 상기 산화성 분위기중에서의 저온 열 처리의 온도가 700℃ 이상 1100℃ 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  20. 제9항 내지 15항 중 어느 한 항에 있어서, 상기 제1 실리콘층의 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 온도가, 550℃ 이상 1050℃ 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  21. 제9항 내지 15항 중 어느 한 항에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정 전에, 그 제1 실리콘층을 수소분위기중 또는 진공 중에서 가열 처리하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  22. 제9항 내지 15항 중 어느 한 항에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성할 때에 이용하는 장치의 성장실의 베이스 압력을 10-7Torr 이하로 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  23. 제9항 내지 15항 중 어느 한 항에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 방법이 UHV-CVD법 또는 MBE 법인 것을 특징으로 하는 반도체 기판의 제조 방법.
  24. 제9항 내지 15항 중 어느 한 항에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성할 때에 성장 초기에서만 성장 온도를 높게 설정하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  25. 제24항에 있어서, 상기 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여 제2 실리콘층을 형성하는 방법이, APCVD 법 또는 LPCVD 법인 것을 특징으로 하는 반도체 기판의 제조 방법.
  26. 제9항 내지 15항 중 어느 한 항에 있어서, 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는공정 후, 또는 상기 실리콘층을 에피택셜 성장하여 제2 실리콘층을 형성하는 공정 후에, 수소 중에서 열 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  27. 제26항에 있어서, 상기 수소 중에서의 열 처리의 온도가 800℃ 이상 1200℃ 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  28. 제9항 내지 15항 중 어느 한 항에 있어서, 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열처리에 의해 재결정화하는 공정 후에, 실리콘층의 표면을 평탄화하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  29. 제28항에 있어서, 상기 실리콘층의 표면을 평탄화하는 방법이, 화학적 또는/및 기계적 연마 처리인 것을 특징으로 하는 반도체 기판의 제조 방법.
  30. 제9항 내지 29항 중 어느 한 항에 있어서, 상기 절연성 하지 위에 제1 실리콘층을 형성하는 공정이, 절연성 하지 위에 제1 실리콘층을 에피택셜 성장하는 공정인 것을 특징으로 하는 반도체 기판의 제조 방법.
  31. 제9항 내지 30항 중 어느 한 항에 있어서, 상기 절연성 하지가 단결정 산화물 기판인 것을 특징으로 하는 반도체 기판의 제조 방법.
  32. 제31항에 있어서, 상기 절연성 하지가 사파이어 기판인 것을 특징으로 하는 반도체 기판의 제조 방법.
  33. 제9항 내지 30항 중 어느 한 항에 있어서, 상기 절연성 하지가 기판으로서의 실리콘 기판 상에 피착된 결정성의 산화물층 혹은 불화물층으로 이루어지는 적층 기판인 것을 특징으로 하는 반도체 기판의 제조 방법.
  34. 제33항에 있어서, 상기 결정성의 산화물층이, α-Al2O3, γ-Al2O3, θ-Al2O3, MgO·Al2O3, CeO2, SrTiO3, (Zr1-x, Yx)Oy, Pb(Zr, Ti)O3, LiTaO3, LiNbO3중 어느 하나로 이루어지고, 상기 결정성의 불화물층이 CaF2로 이루어지는 것을 특징으로 하는 반도체 기판의 제조 방법.
  35. 제9항 내지 34항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 것을 특징으로 하는 반도체 기판.
  36. 제9항 내지 34항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 것을 특징으로 하는 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판.
  37. 기판으로서 반도체 기판을 이용한 반도체 디바이스에 있어서,
    상기 반도체 기판으로서, 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판이 이용되고, 이에 의하여 디바이스 특성이 향상하고 있는 것을 특징으로 하는 반도체 디바이스.
  38. 제37항에 있어서, 상기 반도체 디바이스가 MOSFET이고, 그 반도체 기판으로서 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판을 이용함으로써 향상되고 있는 디바이스 특성이, 상호컨덕턴스, 차단 주파수, 플리커 노이즈, 정전 방전, 드레인 내압, 절연 파괴 전하량, 누설 전류 특성 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  39. 제38항에 있어서, 상기 MOSFET가 그 반도체 기판으로서 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판이고, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 MOSFET이고, 전류-전압 특성에 킹크가 나타나지 않고, 게이트 길이 0.8㎛의 경우의 드레인 내압이 7V이상이고, 플리커 노이즈를 나타내는 입력 게이트 전압 스펙트럴 밀도가 측정 주파수 100Hz에서 3×10-12V2/Hz 이하라는 특성을 갖는 것을 특징으로 하는 반도체 디바이스.
  40. 제37항에 있어서, 상기 반도체 디바이스가 바이폴라 트랜지스터이고, 그 반도체 기판으로서 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판을 이용함으로써 향상되고 있는 디바이스 특성이, 상호컨덕턴스, 차단 주파수, 콜렉터 전류, 누설 전류, 전류 이득 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  41. 제37항에 있어서, 상기 반도체 디바이스가 다이오드이고, 그 반도체 기판으로서 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판을 이용함으로써 향상되고 있는 디바이스 특성이, 역 바이어스 누설 전류, 순 바이어스 전류, 다이오드인자 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  42. 제41항에 있어서, 상기 다이오드가 그 반도체 기판으로서 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판이고, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 pin 포토다이오드이고, pin 영역의 폭이 각 l㎛에서, 2V의 역 바이어스를 인가한다고 하는 조건에서 측정한 암 전류가 10-11A 이하, 파장 850nm에서 강도가 1W/㎠의 광 조사하에서의 광전류가 10-10A 이상이라는 특성을 갖는 것을 특징으로 하는 반도체 디바이스.
  43. 제37항에 있어서, 상기 반도체 디바이스가 반도체 집적 회로이고, 그 반도체 기판으로서 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판을 이용함으로써향상되고 있는 디바이스 특성이, 주파수 특성, 노이즈 특성, 증폭 특성, 소비 전력 특성 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  44. 기판으로서 반도체 기판을 이용한 반도체 디바이스이고, 상기 반도체 기판으로서, 제9항 내지 제34항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 반도체 기판이 이용되고, 이에 의하여 디바이스 특성이 향상되고 있는 것을 특징으로 하는 반도체 디바이스.
  45. 제44항에 있어서, 상기 반도체 디바이스가 MOSFET이고, 상기 디바이스 특성이, 상호컨덕턴스, 차단 주파수, 플리커 노이즈, 정전 방전, 드레인 내압, 절연 파괴 전하량, 누설 전류 특성 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  46. 제45항에 있어서, 상기 MOSFET가 그 반도체 기판으로서 청구의 범위 제9항 내지 제34항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 반도체 기판이고, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 MOSFET이고, 전류 전압 특성에 킹크가 나타나지 않고, 게이트 길이 0.8㎛의 경우의 드레인 내압이 7V 이상이고, 플리커 노이즈를 나타내는 입력 게이트 전압 스펙트럴 밀도가 측정 주파수 100Hz에서 3×10-12V2/Hz 이하라고 하는 특성을 갖는 것을 특징으로 하는 반도체 디바이스.
  47. 제44항에 있어서, 상기 반도체 디바이스가 바이폴라 트랜지스터이고, 상기 디바이스 특성이 상호컨덕턴스, 차단 주파수, 콜렉터 전류, 누설 전류, 전류 이득 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  48. 제44항에 있어서, 상기 반도체 디바이스가 다이오드이고, 상기 디바이스 특성이 역 바이어스 누설 전류, 순 바이어스 전류, 다이오드 인자 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  49. 제48항에 있어서, 상기 다이오드가 그 반도체 기판으로서 청구의 범위 제9항 내지 제34항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 반도체 기판이고, 결정 실리콘층의 두께가 0.03㎛ 이상 0.7㎛ 이하의 반도체 기판상에 형성된 pin 포토 다이오드이고, pin 영역의 폭이 각 1㎛에서, 2V의 역 바이어스를 인가한다고 하는 조건에서 측정한 암 전류가 10-11A 이하, 파장 850nm, 강도가 1W/㎠의 광 조사하에서의 광전류가 10-10A 이상이라는 특성을 갖는 것을 특징으로 하는 반도체 디바이스.
  50. 제44항에 있어서, 상기 반도체 디바이스가 반도체 집적 회로이고, 상기 디바이스 특성이 주파수 특성, 노이즈 특성, 증폭 특성, 소비 전력 특성 중 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  51. 절연성 하지와, 그 위에 형성된 실리콘층으로 이루어지는 반도체 기판상에 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 상기 절연성 하지 위에 제1 실리콘층을 형성하는 공정과,
    (b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
    (c) 제1 실리콘층 위에, 실리콘층을 에피텍셜 성장하여, 제2 실리콘층을 형성하는 공정과,
    (d) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정과,
    (e) 상기 공정 (d)에서 형성된 실리콘층을 산화성 분위기 중에서 열처리하여 표면측의 일부를 산화한 후, 형성된 실리콘 산화막을 에칭에 의해 제거하여, 상기 실리콘층을 원하는 두께로 조정하는 공정
    을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  52. 절연성 하지와, 그 위에 형성된 실리콘층으로 이루어지는 반도체 기판상에 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 상기 절연성 하지 위에 제1 실리콘층을 형성하는 공정과,
    (b) 상기 제1 실리콘층에 제1 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제1 열 처리에 의해 재결정화하는 공정과,
    (c) 상기 재결정화된 제1 실리콘층을 산화성 분위기 중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
    (d) 상기 공정 (c)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
    (e) 남은 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
    (f) 상기 제2 실리콘층에 제2 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 제2 열 처리에 의해 재결정화하는 공정과,
    (g) 상기 공정 (f)에서 형성된 실리콘층을 산화성 분위기속에서 열 처리하여 표면측의 일부를 산화한 후, 형성된 실리콘 산화막을 에칭에 의해 제거하여, 상기 실리콘층을 원하는 두께로 조정하는 공정
    을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  53. 제52항에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기 공정 (c)∼(d)을 2회 이상 반복하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  54. 제52항 또는 제53항에 있어서, 상기 공정 (f)에서 형성된 실리콘층을 상기공정 (b)에서 형성된 재결정화된 제1 실리콘층이라고 간주하고, 상기 공정 (c)∼(f)을 2회 이상 반복하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  55. 절연성 하지와, 그 위에 형성된 실리콘층으로 이루어지는 반도체 기판상에 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 상기 절연성 하지 위에 제1 실리콘층을 형성하는 공정과,
    (b) 상기 제1 실리콘층을 산화성 분위기 중에서 열 처리하여, 표면측의 일부를 산화하는 공정과,
    (c) 상기 공정 (b)에서 형성된 실리콘 산화막을 에칭에 의해 제거하는 공정과,
    (d) 남은 제1 실리콘층 위에 실리콘층을 에피택셜 성장하여, 제2 실리콘층을 형성하는 공정과,
    (e) 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정과,
    (f) 상기 공정 (e)에서 형성된 실리콘층을 산화성 분위기중에서 열 처리하여 표면측의 일부를 산화한 후, 형성된 실리콘 산화막을 에칭에 의해 제거하여, 상기 실리콘층을 원하는 두께로 조정하는 공정
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  56. 제55항에 있어서, 상기 남은 제1 실리콘층을 소정의 두께로 할 때에, 상기공정 (b)∼(c)을 2회 이상 반복하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  57. 제55항 또는 제56항에 있어서, 상기 공정 (e)에서 형성된 실리콘층을 상기 공정 (a)에서 형성된 제1 실리콘층이라고 간주하고, 상기 공정 (b)∼(e)을 2회 이상 반복하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  58. 제51항 내지 57항 중 어느 한 항에 있어서, 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정 후 또는 상기 실리콘층을 에피택셜 성장하여 제2 실리콘층을 형성하는 공정 후에, 수소중에서 열 처리하는 공정을 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  59. 제51항 내지 57항 중 어느 한 항에 있어서, 상기 제2 실리콘층에 이온 주입을 하여 계면 심부를 비정질화하여, 그 비정질화된 층을 열 처리에 의해 재결정화하는 공정 후에, 실리콘층의 표면을 화학적 및/또는 기계적 연마에 의해 평탄화하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
KR1020017003799A 1998-09-25 1999-09-24 반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체디바이스와 그 제조 방법 KR20010079918A (ko)

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